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Während der letzten IEDM-Konferenz in San Francisco erläuterte das Forscherteam der Stanford University den Aufbau eines «hohen» Chips. Dieser soll die Performance der gegenwärtigen Logik- und Speicherchips auf den bekannten Platinen wesentlich übertreffen. Die heutigen Schaltungsplatinen sind mit den jeweiligen Chips vollgepackt, und wenn die Funktionsanforderungen das Maximum erreichen, entsteht auf den zahlreichen Leitungen oft ein Datenstau.
Stapeln der Logik- und Speicherchips verhindert Datenstau
Nach Ansicht der Forscher vermeidet deren Projekt diese Engpässe durch ein Stapeln der Logik- und Speicherchips, die auf diese Weise eng miteinander verbunden sind. Viele Tausende von elektronischen Nano-«Fahrstühlen» transferieren Daten zwischen den Ebenen wesentlich schneller und benötigen weniger Energie als die herkömmlichen Leitungen auf den flachen Chips.
Geleitet wird diese Forschungsarbeit von den Professoren Subhasish Mitra und H.-S. Philip Wong von der Stanford School of Engineering. Die Erfindung der Forscher beruht auf drei bahnbrechenden Entdeckungen.
Die drei bahnbrechenden Innovationen
Die erste Entdeckung ist eine neue Herstellungstechnologie für Transistoren. Die zweite Entdeckung betrifft einen neuen Computerspeicher, der sich besonders gut für die Mehrschichtenherstellung eignet. Und der dritte Punkt dreht sich um die Höhenstrukturen für die neuen Logik- und Speichertechnologien, die sich von den bisherigen Stapelkonzeptionen für Chips wesentlich unterscheiden. Professor Mitra: «Dieses Forschungsprojekt befindet sich in einem frühen Stadium, aber unsere Design- und Herstellungstechniken sind bereits skalierbar. Bei weiterer Entwicklung dieser Architektur kann man davon ausgehen, dass diese Konzeption eine wesentlich bessere Computer-Performance als bisher erreicht.»
Professor Wong fügte hinzu, dass der während der IEDM vorgestellte Prototypchip zeigte, wie man Logik und Speicher in einer dreidimensionale Struktur umsetzt, die zudem in Serienproduktion gehen kann. Wong: «Paradigmenwechsel ist ein viel gebrauchtes Wort, aber in diesem Fall ist es wohl angebracht. Mit der neuen Architektur können Elektronikhersteller eine Supercomputerleistung in die Hände der Anwender legen.»
Die Wärme des Siliziums
Ingenieure fertigen Siliziumchips schon seit Jahrzehnten, aber die Wärme, die von den Handys und Laptops ausstrahlt, ist der Beweis für ein Problem. Auch wenn die Siliziumtransistoren abgeschaltet sind, tritt immer noch etwas Elektrizität aus, und Anwender fühlen das als Wärme. Und auf der Systemebene entleeren diese Leckagen die Akkus und verursachen somit Verlustleistungen.
Forscher versuchen dieses grosse Problem mit der Herstellung von Transistoren aus Kohlenstoffnanoröhren (CNT = Carbon Nanotube) zu lösen. Sie sind so schmal, dass fast zwei Milliarden CNTs auf die Breite eines menschlichen Haares passen. CNTs sollten zudem weniger Elektrizität verlieren, denn deren winzige Durchmesser sind leichter zu «drosseln». In einem zweiten Vortrag zeigten Mitra und Wong, wie ihr Team einige CNT-Transistoren fertigten, die eine extrem gute Performance aufweisen. Sie erzielten diesen Erfolg dadurch, dass sie genügend viele CNTs auf einer Fläche aufbrachten, aus der ein brauchbarer Chip entstehen kann. Bisher konnten die üblichen standardisierten Herstellungsverfahren für das Züchten von CNTs keine ausreichende Dichte dieser Röhren erzielen. Aber auch dieses Problem lösten die Stanford-Forscher mit einer genialen Technik.
Siliziumwafer ist die Grundlage des Stapelchips
Sie begannen die Züchtung der CNTs wie gewöhnlich auf runden Quarzwafern. Aber dann entwickelten sie eine Art Metallfilm, der wie ein Klebeband funktioniert. Mit diesem Adhäsivprozess hoben sie ein ganzes CNT-Bündel von dem Quarzmedium und platzierten dieses auf einen Siliziumwafer. Damit wurde der Siliziumwafer die Grundlage ihres Stapelchips. Aber zuerst mussten die Forscher eine CNT-Schicht mit ausreichender Dichte herstellen, um Logikelemente hoher Performance zu bekommen. Also wurde dieser Prozess 13-mal wiederholt. Das Ergebnis war eine der höchsten CNT-Dichten überhaupt - und das mit den üblichen Laborsystemen auch auf mehreren Logikebenen.
Neuer Speichertyp direkt auf den CNT-Schichten
Die Herstellung der Ebenen aus CNT-Transistoren hoher Performance war nur ein Teil der Innovationen, denn sie konnten auch einen neuen Speichertyp, der nicht auf Silizium basiert, direkt auf den CNT-Schichten herstellen. Das Stanford-Team verwendete bei der Speicherherstellung Titannitrid, Hafniumoxid und Platin. Damit formten sie ein Metall-Oxid-Metall-Sandwich. Legt man eine Spannung an dieses Drei-Metalle-Sandwich an, kann dieses Sandwich einen Stromfluss verhindern.
Dreht man die Elektrizität allerdings um, wird die Struktur einen elektrischen Strom leiten. Das erklärt den Namen: Resistive Random Access Memory oder RRAM. Diese Speicher kann man zudem bei Temperaturen fertigen, die wesentlich unter denen der Siliziumspeicher liegen.
Senkrechte Verbindungsebenen
Mitentscheidend für den Forschungserfolg war der Niedertemperaturherstellungsprozess für die RRAMs und CNTs, denn dadurch konnte man jede Speicherebene direkt auf der CNT-Logikebene anordnen. Und während die Speicherebene positioniert wurde, bohrte man Tausende von Verbindungen in die darunter liegende Logikebene. Gerade diese Mehrfachverbindungen verhindern die Daten- engpässe, die auf den Verbindungsleitungen bisheriger 3D-Chips auftreten.
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