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Zwei wesentliche Trends der Elektronik von Embedded-Systemen halten weiter an und nehmen Einfluss auf die Teststrategie von Leiterplatten. Ein Trend ist die fortwährende Miniaturisierung von Endprodukten mit immer kleineren Leiterplatten, kleineren Bauteilen und engeren Platzierungsvorgaben. Dies führt zu einer höheren Packungsdichte der Elektronik und dazu, dass andere Technologien in das Design integriert werden.
Durchkontaktierungen, die durch die ganze Leiterplatte gehen, werden jetzt als Blind und Buried Laser-Vias, Sacklöcher und vergrabene Löcher, mit deutlich kleinerem Durchmesser realisiert. Stecker und Kabelverbindungen werden durch starr-flexible Aufbauten ersetzt. Bauteile werden als Embedded Components auf die Innenlagen in der Leiterplatte platziert. Durch die niedrigeren Spannungspegel moderner Signalübertragung auf ca. 1 V und eine präzisere Ätztechnik in der Leiterplattenfertigung werden die Strukturbreiten der Leiterbahnen und deren Abstände weiter verringert.
Der zweite Trend ist die steigende Datenübertragungsgeschwindigkeit. Mit steigenden Datenraten werden die Vorschriften für eine bestimmte Signalqualität komplexer sowie restriktiver. Die Spannungspegel wie auch die absoluten Spannungswerte für Toleranzen sinken. Beim Verlegen der Signalleitungen müssen mehr Designregeln berücksichtigt werden. Um Impedanzsprünge als Quelle für SI-Probleme zu vermeiden, dürfen Leiterbahnen nur noch eine konstante Breite und bei differenziellen Signalen einen bestimmten Abstand haben.
All dies führt dazu, dass es auf den beiden Aussenseiten einer Leiterplatte keinen Platz mehr für Testpunkte gibt bzw. die Verwendung von Testpunkten nicht erlaubt ist. Einige Designer hatten mit Stubs versucht, die Testpunkte so neben die Bauteile zu verlegen, dass sie nicht mehr vom Gehäuse der Bauteile verdeckt werden. Andere versuchten, die Testpunkte direkt auf die Leitungen zu platzieren oder mit Stubs einen Testpunkt von der Signalleitung abzuzweigen. Aber alle diese Versuche haben bei steileren Anstiegszeiten der Signale bzw. höheren Frequenzanteilen negative Auswirkungen auf die Signalqualität. Sie führen zu Impedanzsprüngen und damit zu Reflexionen auf den Leitungen oder die Stubs wirken wie eine Antenne für dieses Signal. Auch ein Feld von Testpunkten auf einem Adress- und Datenbus hat Auswirkungen auf die Impedanzen der Busleitungen.
Starr-flexible Leiterplatten haben viele Vorteile, aber die Testbarkeit erweist sich hier als Nachteil. Die Kontaktierungsmöglichkeiten für den Test verringern sich durch die wegrationalisierten Stecker bei starr-flexiblen Konstruktionen. Der flexible Bereich ist häufig durch einen Schutzlack als Kontaktfläche ausgenommen und somit für Testpunkte verboten. Erschwerend kommen die besonderen Sperrflächen (Keep Outs) für Durchkontaktierungen im Bereich des Übergangs vom starren zum flexiblen Bereich hinzu, welche die Möglichkeit, Testpunkte aufzubringen, weiter reduzieren.
Durch höhere Integrationsdichten bei den Bauteilen steigt auch die Anzahl der Pins an diesen Bauteilen. Es gibt vermehrt Signale, die aus einem BGA kommen und sofort unter dem BGA in eine Innenlage der Leiterplatte abtauchen. Dort werden sie zum nächsten BGA verlegt und tauchen, ebenfalls unter einem BGA wieder auf. Im bestückten Zustand ist dieses Signal von aussen nicht mehr zugänglich. Aufgrund der Vielzahl von Signalen unter einem BGA kann nicht für jedes Signal eine Leitung zu einem Testpunkt ausserhalb der Bauteilkontur geführt werden, auch weil das Herausführen von Stegleitungen an jedem Signal zu Antennen führt. Für einen Test mit Nadeladaptern bleibt also nur ein Test auf einem Bareboard in unbestücktem Zustand.
Testpunkte für Testnadeln kann man auf extra Testpunkten oder Durchkontaktierungen ohne Schutzlack platzieren. Dies gilt aber nur für Leiterplatten mit langsamen Signalen. Für das Testen ist eine Durchkontaktierung geeignet. Wenn aber später im Betrieb über diese Leitung schnelle Signale übertragen werden, wirkt diese Durchkontaktierung wie eine Antenne. Die Länge einer Durchkontaktierung von Top zu Bottom ist für Signale im GBit-Bereich bereits zu gross. Eventuell kann ein Testpunkt über ein blindes Microvia von der ersten Innenlage zur Top-Lage geführt werden.
Dem Platzieren von Testpunkten auf der weit entfernteren Aussenseite muss unbedingt eine Überprüfung der Signalgeschwindigkeit bzw. der maximalen Länge des Stubs vorausgehen. Je nach Anstiegszeit des Signals wird aus dem einseitig kontaktierten Via für dieses Signal eine Antenne im Inneren der Leiterplatte, die Signale abstrahlt oder Störungen empfängt.
Die Probleme des Tests wurden von den Herstellern von Bauteilen bereits adressiert. Angefangen haben die Hersteller von BGAs, da sich hier zuerst das Problem von abtauchenden Signalen unter dem BGA gezeigt hat. Sie haben eine JTAG-Schnittstelle am BGA angebracht, mit der das BGA von aussen in einen Selbsttest geschaltet werden kann. Diese kleine Testschaltung ist auf dem Silizium des Chips eingebunden und kann sich zwischen alle Pins und der eigentlichen Funktion auf dem IC schalten. Über die JTAG-Schnittstelle können zwei integrierte Schaltkreise miteinander kommunizieren und ein Testprogramm ablaufen lassen. Dazu wird eine elektrische Testverbindung vom Mess-Pin der JTAG-Schnittstelle zu einem BGA-Pin hergestellt.
Das Gleiche passiert auf dem zweiten BGA, so dass ein Stromkreis zwischen den beiden JTAG-Mess-Pins und der Verbindung zwischen den BGAs geschlossen wird. Durch diese Technik lässt sich über eine JTAG-Schnittstelle nicht nur prüfen, ob eine elektrische Verbindung vorhanden ist, sondern auch die Funktion von Bauteilen testen, die zwischen den BGAs angeschlossen sind, oder sogar der Wert eines Serienwiderstands messen. Je nach Schaltung kann mit Boundary Scan bereits eine hohe Testabdeckung erreicht werden. Die JTAG-Busleitungen brauchen zwar auch Platz, können aber auf Innenlagen verlegt werden und stehen der Anforderung nach Miniaturisierung nicht im Weg. Einen weiteren Vorteil bietet die JTAG-Schnittstelle, da sie auch zum Programmieren von Bauteilen verwendet werden kann.
Mit der richtigen Teststrategie kann man frühzeitig gezielt entscheiden, wie welche Netze getestet werden und welche Netze gegebenenfalls ungetestet bleiben dürfen. Diese Entscheidung kann der Entwickler frühzeitig zusammen mit dem Layout und der Fertigung treffen. Wenn bereits im Stromlaufplan die Netze festgelegt werden, an denen später getestet werden muss, kann eine gemeinsame Strategie für die Testbarkeit erarbeitet werden. Dabei sind die Testvorschriften zu berücksichtigen, die beispielsweise die Anzahl der Testpunkte (0, 1 oder 2) an einem Netz spezifizieren und welche maximalen Abstände die Testpunkte von den Anschlusspins haben dürfen. Solche Regeln können üblicherweise im Constraint Manager schnell einer Gruppe von Netzen zugewiesen werden. Wenn klar ist, dass diese Baugruppe Signale enthält, die nicht über Testnadeln zu erreichen sind, dann sollte sich die Strategie umkehren. Wenn also Boundary Scan eingesetzt wird, dann sollte man versuchen, möglichst viele Testpunkte zu reduzieren, stattdessen die Signale über das Boundary-Scan-Testverfahren zu prüfen und gleichzeitig die Signalqualität der Schaltung zu verbessern.
Eine sinnvolle Abwägung der verschiedenen Testverfahren ist entscheidend. XJTAG bietet eine kostenlose Software an, die mit den gängigen EDA-Tools wie OrCAD und Allegro von Cadence sowie den Tools von Mentor, Altium und Zuken zusammenspielt. Mit dem XJTAG-DFT-Assistent wird automatisch über den gesamten Schaltplan erkannt, welche Signale für einen JTAG-Test zugänglich sind. Die Ergebnisse werden als farblich eingefärbte Netze im Schaltplan angezeigt. Der Anwender kann zwischen folgenden Boundary-Scan-Kategorien von Netzen wählen: Lesen, Schreiben, Stromversorgung/Masse und Netze ohne JTAG-Zugriff im Schaltplan. Die Test-Coverage ist z.B. im OrCAD Capture übersichtlich dargestellt und kann durch das Ein- und Ausblenden im Schaltplan dokumentiert werden.
Für die nicht mit JTAG erreichbaren Netze müssen andere Teststrategien verfolgt oder die Schaltung umgeplant werden. Es gilt zwischen den Verfahren, Schritten und Zeiten für den Test sowie dem vorhandenen Platz auf der Leiterplatte und den Auswirkungen auf die Signalqualität abzuwägen. Um ein Optimum für die Baugruppe zu finden, ist es ratsam, die Testbarkeit gemeinsam mit den PCB-Layoutern und der Fertigung bereits in der Phase der Schaltungserstellung zu planen.