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Internet of Things (IoT) oder Industrie 4.0 werden häufig als Treiber für die weiterhin steigenden technischen Anforderungen genannt, da bei den meisten Anwendungen aus diesen Bereichen zusätzlich eingebaute Sensoren in traditionelle Geräte den Kommunikationsbedarf deutlich erweitern. Die Messergebnisse sollen dem Anwender auf dem Smartphone oder im Browser angezeigt werden, um mit den zusätzlichen verfügbaren Informationen dann via App das Gerät einfacher zu steuern.
Bei heutigen Geräten verdoppelt sich der Kommunikationsbedarf alle zwei Jahre. Als die Signalübertragung von parallelen Bussen auf serielle Links wechselte, änderte sich auch die Taktbereitstellung von einem separaten Clock-Signal auf der Leiterplatte zum Clock Data Recovery (CDR), einer Takterkennung aus den Datenmustern im Empfänger-IC. Mit der Verdoppelung des PCI-Express-Standards von 8 auf 16 GBit/s mit der PCIe-Version 4.0 werden die Augenöffnungen und Toleranzen extrem klein und erfordern optimale Layout-Strukturen. Eine weitere Verdoppelung über diese physikalische Grenze hinweg erfordert eine andere, kreative Lösung.
Statt nur eines Bits (0 und 1) sollen künftig mehr Informationen mit einem Takt (Unit Intervall) übertragen werden. Für Automotive-Ethernet sollen drei Werte (PAM-3) und für Computerperipherie mit 56 GBit/s (PAM- 4) vier binäre Werte pro Takt (00,01,10,11) kodiert werden. Automotive-Ethernet hat zwar nur eine Datenrate von 100 MBit/s, aber die Einführung des dritten Wertes war aus EMV-Sicht notwendig. So kann sichergestellt werden, dass trotz hoher Datenrate Sicherheitsanforderungen in Personenfahrzeugen gewährleistet bleiben.
Für die verschiedenen Anforderungen wurden unterschiedliche Schnittstellen definiert, die sich für die schnelle Übertragung von grossen Datenmengen, wie Live-Videos oder Mess- ergebnisse, eignen. Zu den High-Speed-SerDes-Schnittstellen gehören Protokolle wie PCI Express (PCIe), HDMI, SFP+, Xaui, Infiniband, SAS, SATA und USB. Alle diese Schnittstellen haben gemeinsam, dass die Daten seriell über differenzielle Leitungspaare übertragen werden. Zum schnellen Speichern der Daten auf RAM-Bausteinen werden geschwindigkeitsoptimierte parallele Schnittstellen wie DDR2, DDR3, DDR4, LPDDR2, LPDDR3 verwendet.
Die technische Herausforderung liegt in der Komplexität der offenen Gesamtsysteme, die aus einem Datenübertragungsbaustein, der Übertragungsstrecke auf der Leiterplatte und ggf. Kabelverbindungen und einem fremden Empfänger bestehen. Der Empfänger muss bei einem seriellen Interface aus dem ankommenden Signal sowohl die Daten als auch den Takt herausfiltern. In vielen Fällen liefert ein Hersteller nur einen Teil der Übertragungsstrecke und Peripheriegeräte werden vom Anwender angeschlossen. So werden bei der PCI-Express-Schnittstelle (Peripheral Component Interconnect) die Komponenten über Switches verbunden und können mit unterschiedlichen Datenraten kommunizieren. Die Übertragungsstrecke sollte alle im Standard festgelegten unterschiedlichen Übertragungsraten ermöglichen.
Auf der physikalischen Seite müssen die Leitungen derart gestaltet werden, dass ein sauberes Signal am Empfänger zur Verfügung steht, damit eindeutig zwischen Eins und Null unterschieden werden kann. Bei neuen Standards wie PAM-3 und PAM-4 sogar zwischen drei bzw. vier unterschiedlichen Pegeln. Die Design-regeln für Signalintegrität sind den meisten Entwicklern bekannt. Für alle Übertragungsstandards gibt es detaillierte Design Guidelines, die alle Regeln festlegen. Üblicherweise werden diese Regeln in den Constraint Manager des PCB-Layout-Tools übernommen und der Design Rule Check (DRC) weist den Designer sofort auf Verletzungen dieser Regeln hin.
Gerade bei niedrigen Versorgungsspannungen von kleiner als 1,5 V haben Störungen in der Versorgung des Sender- und Empfänger-ICs einen grossen Einfluss auf die Qualität der Datenübertragung. Die Impedanz der Signalleitungen bezieht sich auf die als «ideal» angenommenen Versorgungslagen. Wenn aber das Versorgungssystem schwankt (Ripple) und nicht exakt die Versorgungsspannung an allen PINs anliegt, kann es nicht mehr als ideal angesehen werden und die Spannungsschwankungen beeinflussen die Signalintegrität.
Die Toleranzen des Power Delivery Network (PDN) zu vernachlässigen und anzunehmen, die Sender und Empfänger würden mit idealer Stromversorgung betrieben, ist bei High-Speed-Designs daher fahrlässig. Durch die verlustarmen Substrate auf Leiterplatten und in IC-Packages breiten sich nicht nur Signale, sondern auch Störungen schnell und weit aus. Selbst kleine PDN-Störströme haben in Multi-GBit-Anwendungen einen signifikanten Einfluss auf die Übertragungsqualität und die Augenöffnung am Empfänger.
Ein Spannungsversorgungssystem besteht bei solchen Designs aus Hunderten von Abblockkondensatoren, die die Spannung stabilisieren und Störungen minimieren sollen. Hierbei ist deren optimaler Wert und Platzierung im Layout von entscheidender Bedeutung. Zur Optimierung der Werte und Position der Abblockkondensatoren bietet Cadence den Optimize PI Workflow an. Für die Visualisierung des Stromversorgungssystems mit allen Kondensatoren und Verbrauchern bietet Cadence die Möglichkeit einen PowerTree zu erstellen. So kann bereits aus dem Schaltplan die Topologie des Versorgungssystems extrahiert, übersichtlich dargestellt und gezielt geplant werden. Bereits erprobte Topologien können einfach wiederverwendet werden und stellen die richtigen Weichen sehr früh im Design-Cycle. Des Weiteren finden PowerTree zum Aufsetzen der PI Simulation Anwendung.
Die Simulationswerkzeuge von Cadence verfügen über Compliance-Kits für Standards, wie z. B. PCI Express. Mit einem solchen Kit kann die Signalübertragung auf der Leiterplatte geprüft und nachgewiesen werden, ob sie dem PCI Express Standard entspricht. Mit Sigrity SystemSI Serial Link Analysis kann die Signalqualität auf einer Übertragungsstrecke auf dem PCB automatisch gegen die Vorgaben aus den Normen geprüft werden. Als Empfänger kann ein Modell eingebunden werden, das exakt den Standard nachbildet.
Mit dem blockbasierten Editor ist es schnell möglich die beteiligten Bauteile und Alternativen in der Simulation zu ändern. Aus der Bibliothek werden mitgelieferte Modelle zum verwendeten Industriestandard oder Modelle von realen Bauteilen ausgewählt und zugewiesen. Mit einer Simulation im Frequenzbereich, Zeitbereich und statistischer Analyseverfahren lässt sich die Konformität mit dem Standard und der Datendurchsatz zuverlässig vorhersagen. Unterschiedliches Verhalten durch die Verwendung von Bauteilen verschiedener Hersteller kann vorhergesagt werden. Die Tools von Sigrity nutzen das DesignIP der Standardschnittstellen für die Chipentwicklung als Basis für die Simulationsmodelle. Damit sind das Verhalten der Modelle und das der echten ICs identisch.
Die Analyse der Bit Error Rate (BER) sagt aus, wie viele Lesefehler am Empfänger zu erwarten sind. Bei vielen Bitfehlern legt das Protokoll fest, dass die Datenübertragungsrate in Schritten solange reduziert wird, bis die BER eine sicherere Übertragung gewährleistet. Dieses Verhalten ist oft nicht erwünscht, da die Schnittstelle zwar funktioniert, aber der Durchsatz nur die Hälfte, ein Viertel oder ein Achtel des maximalen Durchsatzes beträgt. Nach der Channel-Analyse kann auch überprüft werden, ob sich die Werte für Jitter und Dämpfung im Augendiagramm noch innerhalb der Spezifikation befinden.
Mit einem Protokollanalysator kann man am fertigen Gerät das Protokoll auf der Datenübertragungsstrecke analysieren. Hierzu wird der Messkopf entweder zwischen die Übertragungsstrecke gesteckt oder es werden hochpräzise Messleitungen auf jede Leitung der Schnittstelle auf dem PCB gelötet. Im Betrieb kann die Kommunikation auf den Leitungen gemessen werden, ohne die physikalischen Eigenschaften der Übertragungsstrecke zu beeinflussen. Die Signalpegel werden in Echtzeit ausgewertet und der Datenstrom gespeichert.
Probleme treten aber auch nach längerem Betrieb auf. Ein Protokollanalysator kann die hohen Datenmengen in Echtzeit aufzeichnen und es können Trigger-Punkte definiert werden. Tritt ein Fehler am Trigger-Punkt auf, wird nur der Bereich des Datenstroms gespeichert, der sich kurz vor und nach dem Fehler ereignet hat. Protokollanalysatoren kommen zum Einsatz, wenn die Schnittstelle nicht wie erwartet funktioniert. Werden Geräte unterschiedlicher Hersteller zusammengeschaltet, behauptet im Fehlerfall jeder Beteiligte sich an die Standards gehalten zu haben. Funktioniert die Schnittstelle trotzdem nicht oder die Datenübertragung ist zu langsam und fehlerhaft, kann mit einem Protokollanalysator die Ursache nachgewiesen werden.
Hierbei macht es einen grossen Unterschied, ob die Fehler im Labor bei den ersten Prototypen auftreten oder erst im Feld bei Hunderten von Endkunden. Bei Fehlern im Feld kommen schnell neben der Fehlersuche die Schuldzuweisung und die Frage der Kostenübernahme. Generell gilt es, High-Speed-Schnittstellen zu planen und bereits das Leiterplattendesign so zu gestalten, dass Signal- und Powerintegrität gewährt sind.
embedded world 2018: Halle 4, Stand 120