Document ID: /fineweb-2-swissfilter-quality_10-filterrobots/filtered/03623.jsonl.gz/2060

Probleme mit der Hochgeschwindigkeits-Signalintegrität sind nicht mehr nur ein Problem besonderer Designs. Hochgeschwindigkeitsdesign gehört mittlerweile praktisch zum Alltag. OrCAD bietet leistungsstarke Werkzeuge, mit denen Signalintegritätsprobleme in allen Leiterplattendesigns gelöst werden können. Mit dem aktuellen QIR von OrCAD und Allegro lassen sich die Signalimpedanz analysieren und Constraints einfach verwalten, um differentielle Paare effizient zu entflechten. Backdrilling ist einfach zu konfigurieren und nun ist es auch möglich, die Länge, die zwischen den Layern auf der z-Achse (Z-Axis delay) oder vom Silizium bis zum Pin (PIN_DELAY) zurückgelegt wird, zu berücksichtigen.
Um eine Analyse für Electrical Rule Checks (ERC) in OrCAD und Allegro aufzusetzen, ist eine durchschnittliche Vorbereitungszeit von nur 2 Minuten erforderlich. Es sind keine Simulationsmodelle erforderlich. Die Analyse dauert je nach Komplexität der Leiterplatte ca. 10-20 Minuten. ERC liest die Geometriedaten Ihres Leiterplattenlayouts und den Lagenaufbau ein. Basierend auf diesen Informationen und ohne zusätzliche Simulationsmodelle kann das Tool eine Analyse über alle Netze auf der Leiterplatte durchführen. Es wird die Impedanz und die elektrische Kopplung für jedes Teilstück einer Leitung berechnet. Als Ergebnis bekommen Sie interaktive Grafiken, aus denen Sie kritische Impedanzdiskontinuitäten oder starke Kopplung grafisch leicht erkennen können.