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Net Scheduling oder Festlegen der Reihenfolge der Kontaktierung eines Netzes ist sinnvoll, um Topologien von Netzen zu definieren. Ein Netz mit mehreren angeschlossenen Komponenten wird intern in Punkt zu Punkt-Verbindungen einer definierten Reihenfolge unterteilt. Anschließend können auch den Teilnetzen Designregeln zugewiesen werden. Bei einer Daisy Chain- oder FlyBy-Topologie wird eine Reihenfolge 1,2,3,4,... festgelegt. Dies findet z.B. bei DDR3 Anwendung. Wenn eine DDR2-Speicherstruktur definiert wird, kommt es auch zu Verzweigungen, wo es auch Regeln gibt, in denen beschrieben wird, dass Äste eines Netzes gleich lang sein müssen. Aber auch bei Low-Speed Schaltungen wie z.B. einer Stromversorgung, kann es nützlich sein. Es fließt von 1 nach 2 ein Strom von 20 Ampere, von 2 nach 3 nur noch drei Ampere und von 3 nach 4 wird der Spannungsabfall über eine Sense-Regel-Leitung gemessen. Nach dem Netscheduling lassen sich auch die Leiterbahnbreiten entsprechend der maximalen Stromstärke als Designregel definieren.
Bei der Bestückung von Bauteilen auf Leiterplatten gibt es unterschiedliche Mindestabstände, die durch die Bestückungsautomaten vorgegeben sind. Diese Mindestabstände können Sie im Constraint Manager definieren. In der Definition gibt es unterschiedliche Werte, je nachdem welche Bauteil-Art (z.B. SMD, BGA,...) und in welcher räumlichen Anordnung die Bauteile nebeneinander bestückt werden. Während des Platzierens wird der Mindestabstand als Kreis angezeigt und gleichzeitig schnappt das am Cursor befindliche Bauteil auf diesen Wert. So lassen sich Bauteile extrem dicht platziern und alle Platzierungsvorgaben des Bestückers einhalten.
Wenn Designs komplex sind, ist es nicht mehr möglich, auf Anhieb ein optimales Platzieren der Bauteile zu erlangen. Die Lösung ist vorheriges Planen eines Routings. Dabei unterstützt die Funktion Interconnect Flow Planner. Netze können zu Bundles definiert und damit zu logischen Einheiten zusammengefasst werden. Ein Bundle zeigt die Mindestbreite für das Routing an, da es die Leiterbahnbreite und den erforderlichen Leiterbahnabstand aller Signale im Bundle aufsummiert und als eine breite Linie darstellt. Bundles können sehr einfach auf der Leiterplatte verlegt werden. Durch diese Zwischenstufe von Hilfslinien (Bundles) kann die Verbindung von Signalen mit ihrem Platzbedarf beim Routing angezeigt werden. Mit dieser Technik läßt sich ein Routing vorplanen, indem der Layouter die Signale bereits auf Lagen verteilt. Mit dieser Information der Bundles kann gleichzeitig das Platzieren von Bauteilen und Routingkanälen vorgenommen und letztendlich der Platzbedarf einer Leiterplatte optimiert werden. Bundles beschreiben die Designabsicht und können auch nach oder während des Routings ein- oder ausgeblendet werden. Bundles bleiben in der Datenbasis enthalten und die Designabsicht steht auch bei späteren Redesigns zur Verfügung.
Miniaturisierung erfordert meist eine optimierte Integration von Leiterplatten in mechanische Gehäuse. Die bisherigen Formate (DXF und IDF) zum Austausch von eCAD- und mCAD-Daten haben Limitierungen. Deshalb hat sich das ProStep-Konsortium, bestehend aus vielen EDA- und mCAD-Herstellern und Anwendern aus verschiednen Branchen, auf die Definition eines neuen Standards EDMD (.ifx) geeinigt. Der Allegro PCB Designer unterstützt dieses neue Format zum inkrementellen und dokumentierten Datenaustausch.
Wenn Signale mit hohen Frequenzen in einem PCB übertragen werden, dann sind unbeschaltete Leitungsstücke (Stubs) wie Antennen und verursachen SI- und EMV-Probleme. Dies tritt z.B. auf, wenn ein Signal an einer Durchkontaktierung (Via 1-8) nur von Lage 2 auf Lage 3 wechselt. Dann bleibt von 3-8 ein unbenutztes Stück Via in der Leiterplatte. Mit der Funktion Backdrill werden regelkonforme und optimierte Fertigungsanweisungen erzeugt, wo und wie tief mit einem Bohrer dieses Reststück entfernt wird. Backdrilling wird typisch ab Taktraten ab 3GBit/s eingesetzt.