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Mit einem Klick auf die Problemstelle in der Auswertung zoomt die Ansicht ins Layout an genau die Stelle, wo die Ursache des Problems im Layout zu sehen ist. Eine mögliche Ursache für die Impedanzdiskontinuität könnte eine Unterbrechung in der zugehörigen Referenzlage für den Rückstrompfad sein.
Bei standardisierten Schnittstellen sollte die Anzahl der Durchkontaktierungen auf dem Addressbus oder Datenbus auch gleich sein. Unterschiede in der Anzahl der Vias für solche Busse werden erkannt und angezeigt.
Bei differentiellen Signalen wird auch analysiert, ob die beiden Leitungen in Phase sind. Ebenfalls über eine Grafik wird angezeigt, an welcher Stelle auf der Leitung die Signale aus der Phase laufen und es kann per Klick ins Layout gezoomt werden.
Um eine Analyse für Electrical Rule Checks in OrCAD Sigrity ERC aufzusetzen, ist eine durchschnittliche Vorbereitungszeit von nur 2 Minuten erforderlich. Es sind keine Simulationsmodelle erforderlich. Die Analyse dauert je nach Komplexität der Leiterplatte ca. 10-20 Minuten.
Als Ergebnis werden eindeutige grafische Reports ausgegeben, aus denen sich klare Arbeitsanweisungen ableiten lassen.
Im folgenden Beispiel ist der grafische Report für Impedanzen von selektierten Leitungen dargestellt. Auf den Leitungen sind die Impedanzen für verschiedene Teilabschnitte unterschiedlich eingefärbt.
Klickt man auf die Grafik, springt und zoomt das Tool ins Layout und zeigt die entsprechende Position im Layout. Auch im Layout sind auf den Leitungen die farblichen Kennzeichnungen für die Impedanzen sichtbar. Zusammen mit der Ansicht der Referenzlagen können so an der Position die Ursachen ermittelt werden.