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Les signaux TAP JTAG (Test Access Port / port d'accès de test) utilisés pour l’implémentation d’un test Boundary Scan serviront en tant qu‘exemple. Ainsi d'autres protocoles de test et de programmation peuvent également bénéficier en suivant ces lignes directrices.
Minimisation des boucles
Lors de la vérification des signaux dans un dispositif de test au signal lui-même est généralement payé beaucoup plus d'attention qu'au chemin du courant inverse via la masse (ground). La plupart du temps la masse existe n’importe où. Mais est-qu’il y a vraiment du pontentiel de perfectionnement?
Avec des fréquences basses ou des signaux de courant continue le routage de la voie du courant inverse et du signal peut être exécuté peut critique et ne présente pas d’effets secondaires apparents. Mais plus de composantes de fréquence il y en a, plus il faut considérer le routage du signal et du chemin du courant inverse. Cela va si loin que les impédances de ligne doivent correspondre à la ligne de signal et à la voie du courant inverse. Pour des signaux TAP de telles règles sont inutiles. En règle générale, l’aire de boucle doit toujours être aussi petite que possible.
La clé pour l’identification de l’aire de boucle est à déterminer:
1. Le chemin que le courant d'un signal va prendre de sa source à la destination. Cela est souvent simple à faire parce que ça corresponde au fils et pistes du signal.
2. Le chemin du courant d'un signal à travers la masse adéquate de la destination retour à la source. Ce calcul peut être un peu plus difficile. On peut supposer que le courant inverse choisi le chemin aussi proche que possible le long de la ligne du signal.
Il est important de réaliser que cela ne couvre non seulement les câbles entre les cartes de circuits, mais aussi la route
du courant autour de chaque carte.
fig. 1
Pour minimiser l‘aire de boucle il faudrait minimiser le domaine physique du signal et son chemin du courant inverse. Dans l’idéal le signal et son chemin du courant inverse sont directement l’un à côté de l’autre, semblable à un câble plat (figure 1a), ou un câble torsadé par pair (twisted-pair) (figure 1b). Toutes les deux dispositions ont des petites aires de boucle et aident ainsi d’améliorer la qualité du signal.
Aussitôt que le courant de masse choisi un autre chemin
que le signal, une aire de boucle beaucoup plus grandes se produit qui
cause trois problèmes:
1. Le signal sera beaucoup plus sensible aux interférences électromagnétiques (IEM) – la ligne ou le câble devient une antenne qui est susceptible des signaux de perturbation.
2. La ligne de transmission émette ce qui cause du bruit électrique additionel qui peut interférer avec d’autres signaux.
3. Il y a une modification dans l'impédance caractéristique à travers la distance sur laquelle le signal se répande. Cela dégrade la qualité du signal.
La figure 1c montre un cas évident avec une grande aire de boucle et montre comment facile cela peut se poser si on ne fait pas attention de tenir le signal et son chemin du courant inverse l’un à côté de l’autre.
Comment l’aire de boucle se laisse minimiser dans un dispositif de test?
Dans des dispositifs de test on pose souvent une ligne individuelle pour chaque signal. Tout en sachant que cela voudrait simplifier cette chose, beaucoup de signaux non désirés ou de bruit peuvent également arriver et ainsi causer des problèmes de l’intégrité du signal qui sont particulièrement évidents lors de l'utilisation JTAG.
fig. 2
La figure 2 montre quelques fautes fréquentes dans la conception des dispositifs sous test: La connexion de masse au contrôleur JTAG est conntectée au DUT éloignée de longue distance des connexions de signal TAP. Et les câbles de signaux et de masse TAP ne s’exécutent pas proches les uns des autres. Cela se laisse corriger d’une manière simple et effective par des modifications montrées dans la figure 3:
1. du moins une ligne de masse doit être posée aussi proche que possible aux signaux TAP dans le dispositif sous test. Cela ne sert pas premièrement de l’alimentation de tension du circuit imprimé mais s’occupe d’une bonne connexion de masse entre le controller JTAG et le circuit imprimé. Ce faisant la qualité du signal est améliorée.
2. Utilisez des paires torsadées ou parallèles qui contiennent un signal et une masse pour chaque signal TAP. Ceci est le plus important pour le signal d’horloge (TCK) mais aussi pour tous les autres signaux qui couplent continuellement (ça veut dire TMS, TDI et TDO). Lorsque le contrôleur JTAG a fixé les broches de masse (dures /ground pins) ainsi que les broches de masse configurables (doux), un minimum d'au moins une connexion de masse dure doit être utilisée.
fig. 3
Il n’est pas necéssaire que cela soit une broche d‘essai pour chaque signal/paire de masse, et à la place des noyaux de masse dans de multiples paires peuvent être connectés à la même broche de test. Si ce n’est pas directement possible on peut utiliser de petits circuits adapteur pour séparer une connexion de masse pour plusieurs paires. Quelle que soit la façon dont cela est réalisé, il est important de tenir proche les lignes de masse des lignes de signal, à voir sur la figure 4.
fig. 4
En utilisant des prises directement dans le dispositif sous test à la place des broches de test, une philosophie similaire peut toujours être utilisée. Par exemple, la séparation des signaux dans un câble plat de sorte qu'ils sont entrelacés avec des connexions à la masse est raisonnable quand toujours possibles, et l'importance de ce fait augmente à mesure que la longueur des câbles augmente. Si les connecteurs de DUT ne sont pas conçus pour permettre cette réalisation, alors il peut être réalisé par la création d’un câble personnalisé. Ceci peut avoir l’air que cela complexifie les choses plus que nécessaire. Mais comme indiqué précédemment, faire avancer les choses juste dès le début peut fortement réduire le coût de la recherche d’erreur plus tard pendant le développement du test.
Comment aider à minimiser l’aire de boucle lors de la conception d'un PCB?
Pour garantir un test minutieux et fiable d’un circuit imprimé, il faut prendre en considération la testabilité pendant la phase de conception et pas seulement a posteriori. Les directives de conception pour la testabilité DFT (design for testability) peuvent couvrir un grand nombre de domaines dont beaucoup se concentrent sur l'amélioration de la quantité d’un PCB qui peut être testé. Si les signaux appliqués pour la réalisation de ce test ne sont pas considérés, il est possible de concevoir une platine qui sera téstée profondément, mais ou les tests eux-mêmes sont douteux.
Des améliorations dans une conception peuvent être réparties en deux catégories : L’amélioration des connexions du signal vers la carte, et l’amélioration d’un routage du signal au sein de la carte. La première devrait permettre de créer un dispositif de test qui est en mesure de minimiser de manière simple l’aire de boucle:
• En utilisant des broches de test incluez un point près de chaque point de test de signal TAP. Si l’espace de la carte est limité essayez d'inclure au moins un point de test de masse pour chaque paire de signal TAP.
• Lorsque vous utilisez des en-têtes, qui vont être connectés via un câble ruban, incluez des broches de masse entre chaque signal TAP dans le câble ruban. Si le nombre des broches disponibles est limité essayez au moins d’inclure des noyaux de masse sur les deux faces de signaux d'horloge comme TCK.
Même avec un dispositif
d'essai bien conçu et de bonnes
connexions de signaux de test pour
l’objet d’essai (DUT), il est toujours
possible de faire des tests JTAG peu fiables, si une
platine n’est pas conçue correctement. Il semble être
intelligent de router les signaux TAP seulement à la fin: ils sont seulement pour tester la carte, alors pourquoi ne pas router tous les signaux fonctionnels en
premier?
Le problème est que cela peut provoquer des signaux mal routés qui peuvent rendre les tests peu fiables, et dans le pire des cas ça peut même nécessiter une nouvelle conception de la carte ce qui entraîne des frais supplémentaires et des délais importants.
Il est utile de garder à l'esprit que les signaux TAP peuvent être cadencés à des fréquences supérieures à 20 MHz. Cela signifie qu'ils doivent être traités comme tous les autres signaux de fréquences similaires:
• La terminaison du signal correcte doit être appliquée aux signaux comme indiqué dans les directives JTAG DFT. Celles-ci suivent les pratiques de conception standards, telles que le placement des résisteurs de terminaison parallèles au plus près possible du bout de récepteur d'une piste.
• Évitez des lignes en antenne dans les pistes (stubs) et utilisez des atténuateurs pour améliorer la sortance du signal (fan-out).
• Routez des signaux TAP sur un plan de masse ou puissance continue. S’il y a des pauses dans ce domaine alors l’aire de boucle est agrandie ce qui rend la carte plus susceptible sur la manque de fiabilité de test.
Figure 5a démontre comment le routage d'une trace de signal TAP (rouge) sur une pause dans un plan de masse peut affecter le chemin du courant inverse (tableau de bord noir). Il en résulte une plus grande aire de boucle que prévu au début qui détériore l'intégrité du signal. Bien que la trace du signal soit plus longue dans la figure 5b toute l’aire de boucle est encore réduite ce qui serait la solution préférée si le plan de masse n’avait pas pu être modifié.
fig. 5
La minimisation
est toujours la règle générale mais pas toujours applicable.
Cependant, en étant plus conscient de la route le courant inverse d’un signal va prendre peut fournir une base solide lors de la conception de PCB de déterminer le brochage des connecteurs et la conception et construction des dispositifs de test. En considérant que cela fait partie du processus de conception les retards coûteux et fastidieux plus tard dans le cycle de développement peuvent être évités. Le cas échéant, les directives pour la testabilité (DFT) devraient aussi être consultés, car celles-ci disposent d'informations supplémentaires pour améliorer encore la testabilité de DUT et la fiabilité de ces tests.
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Qu-est-ce-que c'est Boundary-Scan?
JTAG Boundary Scan est une méthode de test électrique conçue pour surmonter les problèmes de l'accès de test généralement associée avec des cartes de haute densité complexes. Les composants tels que les FPGA, CPLD et CPU's comporte la technologie Boundary Scan, qui permet aux ingénieurs de stimuler et de tester le circuit numérique avec un contrôleur JTAG et logiciel ajouté, afin de repérer des endroits précis et les causes de défauts.
Boundary Scan réduit le besoin de points de test sur la carte de circuit, de sorte que les problèmes d'accès physiques associés avec des circuits de test (TIC) et des tests fonctionnels ne sont plus un problème. Le système de test et les cellules Boundary Scan sont reliés uniquement au moyen d'un bus de test 4 ou 5 fils, qui doit être considéré lors de la conception de la carte pour assurer la testabilité. De nombreux grands fournisseurs des systèmes de JTAG Boundary Scan offrent des lignes directrices pour la conception de téstabilité (DFT) pour encourager les ingénieurs de conception pour le faire.
Comment ça fonctionne?
Tous les signaux entre la logique de base d'un périphérique compatible Boundary Scan et ses broches sont interceptés par un chemin de balayage série connu sous le registre Boundary Scan (BSR). En fonctionnement normal, ces cellules Boundary Scan sont sans effet ; Cependant, dans le mode de test, les cellules peuvent être utilisées de fixer et / ou lire des valeurs à partir des broches de l'appareil. Un ensemble de 4 ou 5 JTAG signaux de port d’accès de test (TAP) sont utilisés par des dispositifs permis Boundary Scan pour permettre aux données Boundary Scan à être transférées vers et à partir de l'appareil, ce qui permet le logiciel de contrôle d’analyser la performance du circuit.
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Légende figures
Abbildung 1: La disposition des signaux et de câbles inverses (A) à l'aide de câbles ruban, b) paires torsadées, et (c) les fils individuels peuvent avoir un impact significatif sur l’aire de boucle d’un signal.
Abbildung 2: Une mauvaise conception du dispositif d'essai, en raison de vastes aires de boucle pourtoutes les connexions de signal TAP.
Abbildung 3: Une bonne conception du dispositif d’essai qui tient l’aire de boucle petite pour toutes les connexions de signal TAP.
Abbildung 4: Câblage des signaux multiples quand il n'y a pas suffisamment de connexions à la terre sur le contrôleur DUT ou JTAG.
Abbildung 5: courant inverse à travers un plan de masse (noir, pointillés) suivra la trace du signal sur une couche différente (rouge) où possible. Routage des sauts dans le plan de masse (a) peut augmenter considérablement la surface de la boucle, et doit donc être évitée (b).
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Rob Humphrey est un ingénieur du matériel principal à XJTAG. Il a un degrée de 1re classe de l'ingénierie électronique de l'Université de York, Royaume-Uni et l'expérience de plus de 6 ans de travail pour XJTAG. Il a auparavant travaillé dans l'industrie des équipements de réseau ainsi que des développement de circuits intégrés (IC) pour une gamme de produits.
Chez XJTAG il est responsable de l'élaboration de matériel et FPGA de tous les produits de XJTAG et fournit également des services consultants et le niveau final du support technique pour les clients.