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Das habe ich doch weiter oben auch schon gepostet
Genauer #69
Genauer #69
Ja, deshalb war "richtigen" in Anführungszeichen.Oder meinst Du eine LTspice Schaltung?
@spicer ist zufrieden, also ist es gelöstUdo schrieb:Ich habe auch nicht mehr nachgehakt,
da das Modell für den CD4033 ja gelöst ist. (oder doch nicht ?)
Im Kopf der sub ist mein Copyright eingetragen und es gibt nicht einen spezifischen Hersteller.Überlegen, ob man eigene Modelle nicht kennzeichnet, z.B: MyCD4033....., damit keine Verwechslung mit der Original-Lib des Bauteile - Herstellers vorgetäuscht wird.
Ja, deshalb war "richtigen" in Anführungszeichen.
@spicer ist zufrieden, also ist es gelöst
Unser Ziel war zwischendurch auch, eine Methode zu finden, wie man generell CD4000-Baustein-Modelle erstellen kann.
spicers Lösung paßt von der reinen Logik her. Von den Eingangsspannungsschwellen wahrscheinlich auch; es werden ja CD40_IN_1-SUBCKTs verwendet. Wenn aber mehrere CD40_IN_1-SUBCKTs parallel geschaltet sind, erhöht sich die Eingangskapazität; wenn sie sehr hoch ist, wird ein vorgeschalteter CD40_OUT_1X-Ausgang so stark belastet, daß die simulierte Schaltung nicht mehr funktionieren könnte - in der Realität aber schon.
Die Ausgangsspannungen werden durch ideale Spannungsquellen erzeugt, die einen viel niedrigen Innenwiderstand als ein CD40_OUT_1X-Ausgang haben. Schlösse ein Simulator (= eine simuliernde Person) 1000 CMOS-Eingänge an einen solchen Ausgang an, würde das in der Simulation einwandfrei funktionieren - aber nicht in der Realität.
Auch wäre es gut, die Zeitverzögerung zu bestimmen - sind die verwendeten 4-fach-ODER-Gatter ideal, oder haben sie eigene Zeitverzögerungen?
Von Marcos Alonso hätte ich nur gerne gewußt, warum seine Methode beim CD4033 zu so unerwarteten Ergebnisse führte. Ansonsten bleibt es mit ihr ja ein Glücksspiel, ob die Logik stimmt.
Gruß, Frank
Hm, in dem Schaltplan, auf den ich mich bezog, gehen die Gatter nur bis A17. Welchen Plan meinst Du mit "Grund-Schaltplan"?Nachtrag
Die Eingangs- & Ausgangs-Impedanzen sollten durch die Gatter A20-A23, A15 bzw A1-A14, A18, A19 im Grund-Schaltplan sichergestellt sein. Die Verarbeitungsgeschwindigkeit für CMOS wurde bereits vom Autor des CD4017 gesetzt.