stanford-oval/wikipedia huggingface dataset:
Tương tác của con người với vi sinh vật
Tương tác tiêu cực > Trong nông nghiệp và làm vườn

Vi sinh vật (gồm vi khuẩn, nấm và virus) có vai trò quan trọng, bởi chúng là mầm mống gây bệnh ở cây trồng. Nấm gây những bệnh nghiêm trọng ở cây trồng như bệnh gỉ sắt ở lá ngô, gỉ sắt ở thân lúa mì và bệnh phấn trắng. Vi khuẩn gây nên các bệnh ở thực vật gồm đốm lá và khối u ở ngọn cây. Virus gây các bệnh ở thực vật như bệnh khảm lá. Oomycota Phytophthora infestans làm mốc khoai tây, góp phần gây nên Nạn đói lớn tại Ireland vào thập niên 1840.
Virus phá hoa tulip có một vai trò nhất định trong hội chứng hoa tulip vào Thời kỳ hoàng kim Hà Lan. Cụ thể, cây hoa tulip Semper Augustus có hình dáng nổi bật do bị nhiễm bệnh (gây ra bởi một loại virus bệnh khảm) trở thành búp hoa tulip nổi tiếng trong lịch sử.
Roccacasale

| Roccacasale |
| --- | --- |

 

Roccacasale
Quốc gia:  Ý
Vùng:  Abruzzo
Tỉnh: L'Aquila
Độ cao: 450 m (1,480 ft)
 • Mật độ: 44/km2 (110/mi2)
Múi giờ: UTC+1, UTC+2
Mã bưu chính: 67030
Mã điện thoại: 0864
Mã ISTAT: 066079
Danh xưng: roccolani
Thánh bổn mạng: San Michele Arcangelo
Ngày lễ: 8 mai - 29 tháng 9
Website: http://www.roccacasale.it/
Roccacasale là một đô thị thuộc tỉnh L'Aquila trong vùng Abruzzo của Ý. Ý. Đô thị này có diện tích 17,23 km², dân số 754 người. Các đô thị giáp ranh gồm: Corfinio, Pratola Peligna, Salle (PE)
Biến động dân số

| x t sAbruzzo · Các đô thị ở tỉnh L'Aquila |
| --- | --- |
Acciano · Aielli · Alfedena · Anversa degli Abruzzi · Ateleta · Avezzano · Balsorano · Barete · Barisciano · Barrea · Bisegna · Bugnara · Cagnano Amiterno · Calascio · Campo di Giove · Campotosto · Canistro · Cansano · Capestrano · Capistrello · Capitignano · Caporciano · Cappadocia · Carapelle Calvisio · Carsoli · Castel del Monte · Castel di Ieri · Castel di Sangro · Castellafiume · Castelvecchio Calvisio · Castelvecchio Subequo · Celano · Cerchio · Civita d'Antino · Civitella Alfedena · Civitella Roveto · Cocullo · Collarmele · Collelongo · Collepietro · Corfinio · Fagnano Alto · Fontecchio · Fossa · Gagliano Aterno · Gioia dei Marsi · Goriano Sicoli · Introdacqua · L'Aquila · Lecce nei Marsi · Luco dei Marsi · Lucoli · Magliano de' Marsi · Massa d'Albe · Molina Aterno · Montereale · Morino · Navelli · Ocre · Ofena · Opi · Oricola · Ortona dei Marsi · Ortucchio · Ovindoli · Pacentro · Pereto · Pescasseroli · Pescina · Pescocostanzo · Pettorano sul Gizio · Pizzoli · Poggio Picenze · Prata d'Ansidonia · Pratola Peligna · Prezza · Raiano · Rivisondoli · Rocca Pia · Rocca di Botte · Rocca di Cambio · Rocca di Mezzo · Roccacasale · Roccaraso · San Benedetto dei Marsi · San Benedetto in Perillis · San Demetrio ne' Vestini · San Pio delle Camere · San Vincenzo Valle Roveto · Sant'Eusanio Forconese · Sante Marie · Santo Stefano di Sessanio · Scanno · Scontrone · Scoppito · Scurcola Marsicana · Secinaro · Sulmona · Tagliacozzo · Tione degli Abruzzi · Tornimparte · Trasacco · Villa Sant'Angelo · Villa Santa Lucia degli Abruzzi · Villalago · Villavallelonga · Villetta Barrea · Vittorito
...
Lời nguyền Domino

| Lời nguyền Domino |
| --- | --- |

Thể loại: Tâm lý xã hội Tình cảm Hình sự
Định dạng: Phim truyền hình
Kịch bản: Khánh Bùi Nhâm Minh Hiền
Đạo diễn: Nhâm Minh Hiền
Diễn viên: Hoài An Huy Cường Ngân Quỳnh Thanh Hoàng Sĩ Thanh Trọng Nhân
Quốc gia:  Việt Nam
Ngôn ngữ: tiếng Việt
Số tập: 40
Sản xuất
Thời lượng: 45 phút/tập (không bao gồm quảng cáo)
Đơn vị sản xuất: M&T Pictures
Trình chiếu
Kênh trình chiếu: SCTV14
Phát sóng: 25 tháng 11 năm 2019 – 24 tháng 2 năm 2020
Lời nguyền Domino là một bộ phim truyền hình được thực hiện bởi M&T Pictures do Nhâm Minh Hiền làm đạo diễn. Phim phát sóng vào lúc 20h45 thứ 2, 3, 4 hàng tuần bắt đầu từ ngày 25 tháng 11 năm 2019 và kết thúc vào ngày 24 tháng 2 năm 2020 trên kênh SCTV14.
Nội dung

Lời nguyền Domino mở đầu bằng cái chết đầy uẩn khúc của nhân vật Quý (Anh Tú) kéo theo hàng loạt những bí ẩn xuất hiện xoay quanh gia đình bà Hoa (Hoài An) và cô con gái Ngọc Anh (Sĩ Thanh). Mà trong hàng loạt sự kiện đó, mỗi con cờ Domino dường như là chìa khóa cũng như nguồn gốc của mọi vấn đề...
Diễn viên

Hoài An trong vai Bà Hoa
Ngân Quỳnh trong vai Bà Hồng
Huy Cường trong vai Ông Tùng
Thanh Hoàng trong vai Ông Duy
Sĩ Thanh trong vai Ngọc Anh
Trọng Nhân trong vai Quốc Bảo
Lâm Minh Thắng trong vai Hảo
Lyna Trang trong vai Nhung
Hà Kim trong vai Quang
Bella Mai trong vai Cúc
Trịnh Xuân Nhản trong vai Khoa
Công Danh trong vai Nam
Thủy Phạm trong vai Ngọc Mai
Trần Quý trong vai Đông Đại
Châu Minh Trí trong vai Ân
Lâm Minh Cường trong vai Nguyên
Nguyễn Châu Khang trong vai Thái
Đặng Phương Trâm trong vai Đào
Lucy Như Thảo trong vai Bà Hồng (lúc trẻ)
Minh Tiến trong vai Ông Tùng (lúc trẻ)
Cẩm Tú trong vai Bà Hoa (lúc trẻ)
Cùng một số diễn viên khác....
Ca khúc trong phim

Bài hát trong phim là ca khúc "Dòng đời cuốn trôi" do Minh Đăng sáng tác và Lê Minh thể hiện.
Giải thưởng

| Năm | Giải thưởng | Hạng mục | (Người) đề cử | Kết quả | Tham khảo |
| --- | --- | --- | --- | --- | --- |
| 2019 | Giải Cánh diều | Phim truyện truyền hình | — | Cánh Diều bạc |  |
| 2019 | Giải Cánh diều | Biên kịch xuất sắc | Khánh Bùi | Đoạt giải |  |
| 2019 | Giải Cánh diều | Biên kịch xuất sắc | Nhâm Minh Hiền | Đoạt giải |  |
RISC-V

| --- | --- |

Nhà thiết kế: University of California, Berkeley
Bits: 32, 64, 128
Ra mắt: 6 tháng 8 năm 2014 (10 năm trước) (2014-08-06)
Phiên bản:  không đặc quyền ISA 20191213,  đặc quyền ISA 20211203 
Kiến trúc: RISC
Loại: Load-store
Encoding: Variable
Branch: Compare-and-branch
Endianness: Little
Page size: 4 KiB
Mở rộng:  M: Multiplication  A: Atomics – LR/SC & fetch-and-op  F: Floating point (32-bit)  D: FP Double (64-bit)  Q: FP Quad (128-bit)  Zicsr:	Control and status register support  Zifencei: Load/store fence  C: Compressed instructions (16-bit)  J: Interpreted or JIT-compiled language support 
Open: Có, miễn phí bản quyền
Thanh ghi
General purpose:  16  32  (Includes one always-zero register)
Floating point: 32 (optional)
RISC-V (phát âm là "risk-five") là một kiến trúc tập lệnh (ISA) mã nguồn mở dựa trên kiến trúc tập lệnh máy tính với tập lệnh đơn giản hóa (RISC). Dự án bắt đầu từ năm 2010 tại Đại học California, Berkeley, chuyển giao cho Quỹ RISC-V vào năm 2015 và chuyển giao cho RISC-V International, một tổ chức phi lợi nhuận của Thụy Sĩ, vào tháng 11 năm 2019. Giống như một số ISA RISC  khác, ví dụ như. Amber (ARMv2) hay OpenRISC, RISC-V được cung cấp theo giấy phép nguồn mở miễn phí bản quyền. Các tài liệu định nghĩa kiến ​​trúc tập lệnh RISC-V (ISA) được cung cấp theo giấy phép Creative Commons hoặc BSD License. Từ tháng 3 năm 2019, một phiên bản chính thức ISA 2.2 cho chế độ người dùng (User mode), một phiên bản ISA nháp 1.10 cho chế độ đặc quyền (Privilege mode) và một phiên bản ISA 0.13.1 dành cho chế độ gỡ lỗi (Debug mode) được đưa ra.
Hỗ trợ chính cho RISC-V đã được thêm vào nhân Linux 5.17, năm 2022, cùng với toolchain của nó. Vào tháng 7 năm 2023, RISC-V, trong biến thể 64 bit có tên là riscv64, đã được đưa vào làm kiến ​​trúc chính thức của bản phân phối Linux Debian, trong phiên bản không ổn định của nó. Mục tiêu của dự án này là "chuẩn bị Debian để cài đặt và chạy trên các hệ thống triển khai biến thể của RISC-V ISA." Gentoo cũng hỗ trợ RISC-V. Fedora hỗ trợ RISC-V như một kiến ​​trúc thay thế kể từ năm 2025.  Dự án openSUSE đã thêm các hỗ trợ cho RISC-V từ năm 2018.
Một số thành viên quốc tế của SiFive, Andes Technology, Synopsys, Alibaba's Damo Academy, Raspberry Pi, và  Akeana, đang cung cấp hoặc đã công bố các hệ thống trên một chip (SoC) thương mại kết hợp một hoặc nhiều lõi CPU tương thích với RISC-V compatible CPU cores.
Ý nghĩa

ISA mới có thể sử dụng thường rất đắt tiền. Các nhà thiết kế máy tính thường không đủ khả năng làm việc miễn phí. Ngoài ra, phát triển CPU đòi hỏi chuyên môn thiết kế trong một số chuyên ngành: logic kỹ thuật số điện tử, trình biên dịch và hệ điều hành. Rất hiếm khi tìm thấy một nhóm như vậy bên ngoài một tổ chức kỹ thuật chuyên nghiệp. Các nhóm thường được trả từ tiền tính cho thiết kế của họ. Do đó, các nhà cung cấp thương mại cho các thiết kế máy tính, như ARM Holdings và Công nghệ MIPS tính phí bản quyền cho việc sử dụng các thiết kế, bằng sáng chế và bản quyền của họ.
Họ cũng thường yêu cầu các thỏa thuận không tiết lộ trước khi phát hành các tài liệu mô tả các ưu điểm và hướng dẫn chi tiết về thiết kế của họ. Trong nhiều trường hợp, họ không bao giờ mô tả lý do cho sự lựa chọn thiết kế của họ.
Chi phí và bí mật này làm cho việc phát triển phần cứng và phần mềm mới trở nên khó khăn hơn nhiều. Nó cũng ngăn chặn kiểm toán an ninh. Một kết quả khác là các bộ hướng dẫn máy tính đa năng hiện đại, chất lượng cao đã không được giải thích hoặc có sẵn ngoại trừ trong các môi trường học thuật.
RISC-V đã được bắt đầu để giải quyết những vấn đề này. Mục tiêu là tạo ra một ISA thực tế có nguồn mở, có thể sử dụng về mặt học thuật và trong bất kỳ thiết kế phần cứng hoặc phần mềm nào mà không có tiền bản quyền. Ngoài ra, các lý do cho mọi phần của dự án được giải thích, ít nhất là rộng rãi. Các tác giả RISC-V là học giả nhưng có kinh nghiệm đáng kể trong thiết kế máy tính. RISC-V ISA là sự phát triển trực tiếp từ một loạt các dự án thiết kế máy tính hàn lâm. Nó được bắt nguồn một phần để hỗ trợ các dự án như vậy.
Để giải quyết chi phí thiết kế, dự án bắt đầu như nghiên cứu học thuật được tài trợ bởi DARPA. Để xây dựng một cộng đồng người dùng lớn, liên tục và do đó tích lũy các thiết kế và phần mềm, các nhà thiết kế RISC-V đã lên kế hoạch hỗ trợ nhiều ứng dụng thực tế: Thực hiện trong thế giới thực nhỏ, nhanh và năng lượng thấp, mà không cần kiến trúc quá mức cho một kiến trúc vi mô cụ thể. Nhu cầu về số lượng lớn người đóng góp là một phần lý do tại sao RISC-V được thiết kế để phù hợp với nhiều mục đích sử dụng.
Do đó, nhiều người đóng góp RISC-V coi dự án là một nỗ lực cộng đồng thống nhất.
Lịch sử

Thuật ngữ RISC có từ khoảng năm 1980. Trước đó, có một số quan điểm cho rằng các máy tính đơn giản hơn có thể có hiệu quả, nhưng các nguyên tắc thiết kế không được mô tả rộng rãi. Máy tính đơn giản, hiệu quả luôn được giới học thuật quan tâm và dẫn đến tập lệnh RISC DLX cho phiên bản đầu tiên của Kiến Trúc Máy Vi Tính: Phương pháp tiếp cận định lượng (Computer Architecture: A Quantitative Approach) năm 1990 trong đó David Patterson là đồng tác giả và sau đó ông đã tham gia vào quá trình khởi tạo RISC-V. DLX được thiết kế để sử dụng cho mục đích giáo dục; các học giả và người đam mê đã triển khai nó bằng cách sử dụng field-programmable gate arrays (FPGA), nhưng nó chưa bao giờ thực sự được thiết kế để triển khai thương mại. CPU ARM, phiên bản 2 trở về trước, có CPU ARM, phiên bản 2 trở về trước, có tập lệnh phạm vi công cộng và vẫn được hỗ trợ bởi GNU Compiler Collection (GCC), một trình biên dịch phần mềm tự do phổ biến. Có ba lõi nguồn mở cho ISA này, nhưng chưa bao giờ được sản xuất. Các lõi OpenRISC, OpenPOWER và OpenSPARC / LEON được cung cấp bởi một số nhà cung cấp và có hỗ trợ GCC và hạt nhân Linux chính.
Krste Asanović tại Đại học California, Berkeley, có yêu cầu nghiên cứu về một hệ thống máy tính nguồn mở và vào năm 2010, ông quyết định phát triển và xuất bản một hệ thống trong "dự án ngắn ba tháng vào mùa hè" với một số sinh viên sau đại học của mình. Kế hoạch là hỗ trợ cả người dùng học thuật và công nghiệp. và RISC-V là thế hệ thứ năm mang tên ông trong loạt dự án nghiên cứu hợp tác dựa trên RISC của ông tại Đại học California, Berkeley (RISC-I và RISC-II do Patterson xuất bản năm 1981, người gọi kiến ​​trúc SOAR từ 1984 là "RISC-III" và kiến ​​trúc SPUR từ 1988 là "RISC-IV"). Ở giai đoạn này, sinh viên đã cung cấp phần mềm ban đầu, mô phỏng và thiết kế.
Các tác giả RISC-V và tổ chức của họ ban đầu đã cung cấp các tài liệu ISA và một số thiết kế CPU theo giấy phép BSD, cho phép các tác phẩm phái sinh như các thiết kế chip RISC-V có thể là tự do/nguồn mở, hoặc đóng và độc quyền. Bản thân đặc tả ISA (tức là mã hóa bộ lệnh) đã được công bố vào năm 2011 dưới dạng mã nguồn mở, với mọi quyền được bảo lưu. Báo cáo kỹ thuật thực tế (một biểu thức của đặc tả) sau đó đã được cung cấp theo giấy phép Creative Commons để cho phép những người đóng góp bên ngoài cải tiến thông qua RISC-V Foundation và sau đó là RISC-V International.
Lịch sử đầy đủ của RISC-V đã được công bố trên trang web RISC-V International
Tài trợ ban đầu là từ DARPA.
Lịch sử > Foundation

Người dùng thương mại yêu cầu một hệ thống ổn định trước khi họ có thể sử dụng nó trong một sản phẩm có thể tồn tại nhiều năm. Để giải quyết vấn đề này, Quỹ RISC-V (RISC-V Foundation) được thành lập vào năm 2015 để sở hữu, duy trì và xuất bản tài sản trí tuệ liên quan đến định nghĩa của RISC-V. Các tác giả và chủ sở hữu ban đầu đã từ bỏ quyền của họ đối với nền tảng. Quỹ do CEO Calista Redmond lãnh đạo, người đã đảm nhận vai trò này vào năm 2019 sau khi lãnh đạo các dự án cơ sở hạ tầng mở tại IBM.
Tính đến  năm 2019 Tổ chức này đã xuất bản các ấn phẩm tự do định nghĩa RISC-V và cho phép sử dụng không giới hạn của ISA cho cả thiết kế phần mềm và phần cứng. Tuy nhiên, chỉ những thành viên trả tiền của Tổ Chức RISC-V mới có thể bỏ phiếu để phê duyệt các thay đổi hoặc sử dụng logo tương thích đã đăng ký nhãn hiệu.
Các thành viên sáng lập của RISC-V là: Andes Technology, Antmicro, Bluespec, Ceva, Codasip, Cortus, Esperanto Technologies, Espressif Systems, ETH Zurich, Google, IBM, ICT, IIT Madras, Lattice Semiconductor, LowRISC, Microchip Technology, MIT Computer Science and Artificial Intelligence Laboratory, Qualcomm, Rambus, Rumble Development, SiFive, Syntacore và Technolution.
Vào tháng 11 năm 2019, Quỹ RISC-V thông báo rằng họ sẽ chuyển đến Thụy Sĩ, với lý do lo ngại về các quy định thương mại của Hoa Kỳ. Tính đến tháng 3 năm 2020, tổ chức này được đặt tên là RISC-V International, một hiệp hội kinh doanh phi lợi nhuận của Thụy Sĩ.
Tính đến  năm 2019, RISC-V International xuất bản tự do các tài liệu định nghĩa RISC-V và cho phép sử dụng ISA không hạn chế để thiết kế phần mềm và phần cứng. Tuy nhiên, chỉ có các thành viên của RISC-V International mới có thể bỏ phiếu để chấp thuận các thay đổi và chỉ các tổ chức thành viên mới sử dụng logo tương thích đã đăng ký nhãn hiệu.
Linux Foundation Europe đã khởi động sáng kiến ​​Hệ sinh thái phần mềm RISC-V (RISC-V Software Ecosystem - RISE) vào ngày 31 tháng 5 năm 2023. Mục tiêu của RISE là tăng tính khả dụng của phần mềm cho các bộ xử lý RISC-V hiệu suất cao và tiết kiệm điện năng chạy hệ điều hành cấp cao cho nhiều phân khúc thị trường bằng cách tập hợp một số lượng lớn các nhà cung cấp phần cứng và phần mềm. Red Hat, Samsung, Qualcomm, Nvidia, MediaTek, Intel và Google là một trong những thành viên ban đầu
Lịch sử > Giải thưởng

2017: Giải thưởng Lựa chọn của Nhà phân tích Linley Group cho Công nghệ tốt nhất (cho bộ hướng dẫn)
Yêu cầu thúc đẩy

Các nhà thiết kế nói rằng tập lệnh là giao diện chính trong máy tính vì nó nằm giữa phần cứng và phần mềm. Nếu một tập lệnh tốt đã được mở, có sẵn để sử dụng cho tất cả, nó sẽ giảm đáng kể chi phí phần mềm bằng cách cho phép tái sử dụng nhiều hơn nữa. Nó cũng sẽ làm tăng sự cạnh tranh giữa các nhà cung cấp phần cứng, những người có thể sử dụng nhiều tài nguyên hơn cho thiết kế và ít hơn cho hỗ trợ phần mềm.
Các nhà thiết kế khẳng định rằng các nguyên tắc mới đang trở nên hiếm hoi trong thiết kế tập lệnh, vì các thiết kế thành công nhất trong bốn mươi năm qua đã trở nên ngày càng giống nhau. Trong số những bản thất bại, hầu hết bị như vậy bởi vì các công ty tài trợ của họ thất bại về thương mại hóa, không phải vì các bộ hướng dẫn kém về mặt kỹ thuật. Vì vậy, một bộ hướng dẫn mở được thiết kế tốt được thiết kế bằng các nguyên tắc được thiết lập tốt sẽ thu hút sự hỗ trợ lâu dài của nhiều nhà cung cấp.
Hầu hết các ISA mở trước đó đã sử dụng Giấy phép Công cộng GNU(GPL), khuyến khích người dùng mở các triển khai của họ để sao chép và sử dụng bởi những người khác.
Không giống như các thiết kế học thuật khác chỉ được tối ưu hóa để đơn giản hóa giải trình bày, các nhà thiết kế tuyên bố rằng tập lệnh RISC-V dành cho máy tính thực tế. Nó được cho là có các tính năng để tăng tốc độ máy tính, nhưng giảm chi phí và sử dụng năng lượng. Chúng bao gồm kiến trúc lưu trữ load, các mẫu bit để đơn giản hóa bộ ghép kênh trong CPU, điểm nổi dựa trên tiêu chuẩn đơn giản hóa, một thiết kế trung lập về mặt kiến trúc và đặt các bit quan trọng nhất tại một vị trí cố định để tăng tốc độ mở rộng dấu hiệu. Gia hạn dấu hiệu được cho là thường nằm trên đường thời gian quan trọng.
Tập lệnh được thiết kế cho nhiều mục đích sử dụng. Nó hỗ trợ ba chiều rộng từ, 32, 64 và 128 bit, và một loạt các tập hợp con. Các định nghĩa của mỗi tập hợp con khác nhau một chút cho ba chiều rộng từ. Các tập hợp con hỗ trợ các hệ thống nhúng nhỏ, máy tính cá nhân, siêu máy tính với bộ xử lý vector và máy tính song song gắn trên giá kho.
Tập lệnh có chiều rộng thay đổi và có thể mở rộng để có thể thêm nhiều bit mã hóa. Không gian cho phiên bản kéo dài 128 bit của ISA được dành riêng vì 60 năm kinh nghiệm trong ngành đã chỉ ra rằng lỗi không thể phục hồi nhất trong thiết kế tập lệnh là thiếu không gian địa chỉ bộ nhớ. Tính đến  năm 2016, ISA 128 bit vẫn chưa được xác định một cách cố ý, vì có quá ít kinh nghiệm thực tế với các hệ thống bộ nhớ lớn như vậy. Có các đề xuất để thực hiện các hướng dẫn có độ rộng thay đổi lên tới 864 bit.
RISC-V cũng hỗ trợ sử dụng học thuật của các nhà thiết kế. Sự đơn giản của tập hợp số nguyên cho phép các bài tập cơ bản của học sinh. Tập hợp con số nguyên là một phần mềm cho phép ISA đơn giản để điều khiển các máy nghiên cứu. ISA có độ dài thay đổi cho phép mở rộng cho cả bài tập và nghiên cứu của sinh viên. Tập lệnh đặc quyền riêng biệt cho phép nghiên cứu hỗ trợ hệ điều hành mà không cần thiết kế lại trình biên dịch. Tài sản trí tuệ mở của RISC-V cho phép các thiết kế của nó được xuất bản, tái sử dụng và sửa đổi.
Phần mềm

Một vấn đề bình thường đối với một tập lệnh mới là thiếu thiết kế CPU và phần mềm. Cả hai vấn đề đều giới hạn khả năng sử dụng của nó và giảm việc áp dụng.
Trang web RISC-V có thông số kỹ thuật cho các hướng dẫn người dùng và thông số sơ bộ cho bộ hướng dẫn đặc quyền cho mục đích chung, để hỗ trợ các hệ điều hành.
Có một số thiết kế CPU RISC-V có nguồn mở, bao gồm Berkeley Out of Order Machine (BOOM - Máy Không Theo Thứ Tự) 64 bit, 64 bit Rocket, năm thiết kế CPU Sodor 32 bit từ Berkeley, picorv32 của Clifford Wolf, Scr1 từ Syntacore, PULPino (Riscy và Zero-Riscy) từ ETH Zürich/Đại học Bologna, và những bản khác. CPU Sodor ba giai đoạn xuất hiện apt cho một CPU nhúng nhỏ. Rocket có thể phù hợp với máy tính trung gian nhỏ gọn, công suất thấp như thiết bị cá nhân. BOOM sử dụng phần lớn cơ sở hạ tầng được tạo cho Rocket và có thể sử dụng được cho các máy tính cá nhân, siêu máy tính và quy mô kho. Cả picorv và Scr1 đều là các triển khai RV32IMC của đơn vị vi điều khiển 32 bit (MCU) trong Verilog. Các lõi trong PULPino triển khai một ISA RV32IMC đơn giản cho các bộ điều khiển vi mô (Zero-Riscy) hoặc một RV32IMFC mạnh hơn với các phần mở rộng DSP tùy chỉnh để xử lý tín hiệu nhúng.
Phần mềm thiết kế bao gồm một trình biên dịch thiết kế, Chisel, có thể giảm các thiết kế thành Verilog để sử dụng trong các thiết bị. Trang web này bao gồm dữ liệu xác minh để thử nghiệm triển khai cốt lõi.
Các công cụ phần mềm RISC-V có sẵn bao gồm chuỗi công cụ Bộ trình dịch GNU (GCC) (với GDB, trình gỡ lỗi), chuỗi công cụ LLVM, trình giả lập OVPsim (và thư viện Mô hình bộ xử lý nhanh RISC-V), trình giả lập Spike và trình giả lập trong QEMU.
Hỗ trợ hệ điều hành tồn tại cho nhân Linux, FreeBSD và NetBSD, nhưng các hướng dẫn chế độ giám sát không được chuẩn hóa Tính đến  ngày 14 tháng 3 năm 2019, vì vậy hỗ trợ này là tạm thời. Port cho FreeBSD sơ bộ cho kiến trúc RISC-V đã được cập nhật vào tháng 2 năm 2016 và được port trong FreeBSD 11.0. Các port của Debian và Fedora đang ổn định. Một port của Das U-Boot cũng có sẵn. UEFI Spec v2.7 đã xác định ràng buộc RISC-V và một port TianoCore đã được thực hiện bởi các kỹ sư HPE và dự kiến sẽ được đưa lên luồng trên. Có một port sơ bộ của hạt nhân seL4. Một trình giả lập tồn tại để chạy hệ thống RISC-V Linux trên trình duyệt web bằng JavaScript. Hex Five đã phát hành Stack IoT bảo mật đầu tiên cho RISC-V với sự hỗ trợ FreeRTOS.
Tiếp nhận > Thương mại

SiFive, một công ty được thành lập để phát triển phần cứng RISC-V, có các mẫu bộ xử lý được phát hành vào năm 2017. Chúng bao gồm hệ thống lõi tứ RISC-V SoCa, SoC 64 bit.
Syntacore, một thành viên sáng lập của Tổ Chức RISC-V và là một trong những nhà cung cấp IP RISC-V thương mại đầu tiên, phát triển và cấp phép cho gia đình RISC-V IP kể từ năm 2015. Kể từ năm Tính đến  năm 2018, dòng sản phẩm bao gồm tám lõi 32 và 64 bit, bao gồm lõi MCU mã nguồn mở SCR1. SoC thương mại đầu tiên, dựa trên IP Syntacore đã được công nhận vào năm 2016.
Công Ty Công Nghệ Andes (Andes Technology Corporation), thành viên sáng lập của Tổ Chức RISC-V đã gia nhập liên minh vào năm 2016, đã phát hành hai lõi RISC-V đầu tiên vào năm 2017. Các lõi, N25 và NX25, đi kèm với một hệ sinh thái thiết kế hoàn chỉnh và một số lượng đối tác của RISC-V. Andes đang tích cực thúc đẩy sự phát triển của hệ sinh thái RISC-V và dự kiến sẽ phát hành một số sản phẩm RISC-V mới trong năm 2018.
Codasip và UltraSoC đã phát triển tài sản trí tuệ được hỗ trợ đầy đủ cho các SOC nhúng RISC-V kết hợp các lõi RISC-V của Codasip và IP khác với gỡ lỗi, tối ưu hóa và phân tích của UltraSoC.
Imperas đã phát triển một nhóm các mô hình bộ xử lý nhanh cho các tập hợp con khác nhau của các biến thể RV RV32GC và RV64GC là một phần của phân phối giả lập chính xác tập lệnh OVPsim được sử dụng để phát triển phần mềm nhúng.
Công Nghệ GreenWaves (GreenWaves Technology) đã công bố tính khả dụng của GAP8, bộ điều khiển 32 bit 1 trình điều khiển với 8 lõi tính toán, SoC 32 bit và bảng nhà phát triển vào tháng 2 năm 2018. Ban phát triển GAPuino GAP8 của họ bắt đầu giao hàng vào tháng 5 năm 2018.
Hex Five đã công bố tính khả dụng chung MultiZone Security (An Ninh Đa Khu Vực) - môi trường thực thi tin cậy RISC-V (TEE) đầu tiên bằng cách sử dụng RISC-V ISA tiêu chuẩn và các phần mở rộng chế độ đặc quyền.
CloudBEAR là một công ty IP bộ xử lý phát triển lõi RISC-V của riêng mình cho một loạt các ứng dụng.
IAR Systems đã phát hành phiên bản đầu tiên của IAR Embedded Workbench cho RISC-V, hỗ trợ các lõi và phần mở rộng RISC-V RV32 32 bit trong phiên bản đầu tiên. Các bản phát hành trong tương lai sẽ bao gồm hỗ trợ và hỗ trợ 64 bit cho bộ hướng dẫn cơ sở RV32E nhỏ hơn, cũng như các giải pháp bảo mật và chứng nhận an toàn chức năng.
Western Digital, vào tháng 2 năm 2019 đã công bố lõi RISC-V 32 bit có tên SweRV. SweRV có thiết kế đường ống siêu tốc 2 chiều và 9 tầng theo thứ tự. WD có kế hoạch sử dụng bộ xử lý dựa trên SweRV trong bộ điều khiển flash và SSD của họ và sẽ phát hành mã nguồn mở cho các bên thứ ba bắt đầu từ Q1 2019.
Instant SoC của FPGA Cores tạo ra lõi RISC-V, các thiết bị ngoại vi và bộ nhớ trực tiếp từ C++.
Tập đoàn Alibaba, vào tháng 7 năm 2019 đã công bố bộ xử lý XuanTie 910 16 nhân 16 GHz 2,5 GHz, bộ xử lý RISC-V nhanh nhất cho đến nay