모바일 DDR
LPDDR4

2012년 3월 14일, JEDEC은 미래의 모바일 기기의 요구 사항이 LPDDR4와 같은 새로운 표준을 어떻게 이끌어 낼지 탐구하기위한 회의를 주최했다. 이후 삼성전자는 2013년 12월 30일 핀 당 3,200 Mbit/s의 속도로 데이터를 전송할 수 있는 최초의 20nm급 8기비비트 (1 GiB) LPDDR4를 개발하여 가장 빠른 LPDDR3보다 50% 더 높은 성능을 제공하며 1.1V에서 40 %나 적은 에너지 소모를 구현했다.
2014년 8월 25일, JEDEC는 JESD209-4 LPDDR4 저전력 메모리 표준을 발표했다.
LPDDR3에서의 변경 사항은 다음과 같다.
I/O 표준을 저전압 스윙 터미네이션 로직(LVSTL)으로 변경하는 것을 포함하여 인터페이스 속도와 수많은 전기적 변화를 두 배로 늘림
내부 프리 페치 크기와 최소 전송 크기를 배로 늘림
10비트 DDR 명령/주소 버스에서 6비트 SDR 버스로 변경
싱글 32비트 폭의 버스에서 두 개의 독립적 인 16비트 폭 버스로 변경
셀프 리프레시는 CKE 라인에 의해 제어되는 것이 아니라 전용 명령에 의해 가능
이 표준은 두 개의 독립적 인 16비트 액세스 채널을 포함하는 SDRAM 패키지를 정의한다. 각 채널은 패키지 당 최대 2개의 다이에 연결된다. 각 채널의 데이터 폭은 16비트이며 자체 제어/주소 핀을 가지고 있으며 DRAM의 8개 뱅크에 대한 액세스를 허용한다. 따라서 패키지는 세 가지 방법으로 연결될 수 있다.
데이터 라인 및 컨트롤은 16 비트 데이터 버스에 병렬로 연결되며 칩 선택 만 채널별로 독립적으로 연결된다.
칩 선택을 포함하여 32 비트 폭의 데이터 버스와 제어 라인을 병렬로 연결한다.
두 개의 독립적인 16비트 폭의 데이터 버스
각 다이는 각 채널에 따라서 4, 6, 8, 12 또는 16 기가비트의 메모리를 제공한다. 따라서 각 뱅크의 크기는 디바이스의 16분의 1이다. 이것은 16384비트 (2048 바이트) 행 중에서 적절한 수 (16 Ki ~ 64 Ki)으로 구성된다. 24 및 32 기가비트 확장이 계획되어 있지만 행 수, 너비 또는 뱅크 수를 늘려야할지 여부는 아직 결정되지 않았다. 이중 너비 (4 개 채널)와 채널당 최대 4개의 다이 (패키지 당 총 8개)를 제공하는 더 큰 패키지도 정의된다. 데이터는 16 또는 32 전송 (256 또는 512 비트, 32 또는 64 바이트, 8 또는 16 사이클 DDR)의 버스트로 액세스된다. 버스트는 64비트의 경계선에서 시작되어야 한다. 클럭 주파수가 높고 이전 버스트 표준보다 긴 버스트 길이가 길기 때문에 명령/주소 버스가 병목 현상을 일으키지 않고 제어 신호를 더 다중화 할 수 있다. LPDDR4는 제어 및 주소 라인을 6 비트 단일 데이터 속도 CA 버스로 멀티플렉싱한다. 명령은 2 클럭 사이클을 필요로하며, 주소를 인코딩하는 동작 (예: 활성화, 읽기 또는 쓰기)에는 두 개의 명령이 필요하다. 예를 들어, 대기상태의 칩에서 읽기를 요청하려면 8개의 클럭 사이클 (활성 - 1, 활성화 - 2, 읽기, CAS-2)을 취하는 4개의 명령이 필요하다. 칩 선택 라인 (CS)은 액티브 하이이다. 첫 번째 명령 사이클은 칩 선택이 높게 설정되며, 두 번째 사이클은 낮게 설정된다.
| 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 | 11 | 12 | 13 |
| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |
| 첫 사이클 (CS=H) | 첫 사이클 (CS=H) | 첫 사이클 (CS=H) | 첫 사이클 (CS=H) | 첫 사이클 (CS=H) | 첫 사이클 (CS=H) |  | 두번째 사이클 (CS=L) | 두번째 사이클 (CS=L) | 두번째 사이클 (CS=L) | 두번째 사이클 (CS=L) | 두번째 사이클 (CS=L) | 두번째 사이클 (CS=L) | 작업 |
| CA5 | CA4 | CA3 | CA2 | CA1 | CA0 |  | CA5 | CA4 | CA3 | CA2 | CA1 | CA0 | 작업 |
| L | L | L | L | L | L |  | — | — | — | — | — | — | 작업 없음 |
| H | L | L | L | L | L |  | 0 | OP4 | OP3 | OP2 | OP1 | 1 | 다목적 명령 |
| AB | H | L | L | L | L |  | — | — | — | BA2 | BA1 | BA0 | 사전 재충전 (AB=모든 뱅크) |
| AB | L | H | L | L | L |  | — | — | — | BA2 | BA1 | BA0 | 활성화 (AB=모든 뱅크) |
| — | H | H | L | L | L |  | — | — | — | — | — | — | 자기 활성화 입력 |
| BL | L | L | H | L | L |  | AP | C9 | — | BA2 | BA1 | BA0 | 쓰기-1 (+CAS-2) |
| — | H | L | H | L | L |  | — | — | — | — | — | — | 자기 활성화 종료 |
| 0 | L | H | H | L | L |  | AP | C9 | — | BA2 | BA1 | BA0 | 숨긴 쓰기-1 (+CAS-2) |
| — | H | H | H | L | L |  | — | — | — | — | — | — | 리저브드 |
| BL | L | L | L | H | L |  | AP | C9 | — | BA2 | BA1 | BA0 | 읽기-1 (+CAS-2) |
| C8 | H | L | L | H | L |  | C7 | C6 | C5 | C4 | C3 | C2 | CAS-2 |
| — | — | H | L | H | L |  | — | — | — | — | — | — | 리저브드 |
| OP7 | L | L | H | H | L |  | MA5 | MA4 | MA3 | MA2 | MA1 | MA0 | 모드 레지스터 쓰기-1 & -2 MA=주소, OP=데이타 |
| OP6 | H | L | H | H | L |  | OP5 | OP4 | OP3 | OP2 | OP1 | OP0 | 모드 레지스터 쓰기-1 & -2 MA=주소, OP=데이타 |
| — | L | H | H | H | L |  | MA5 | MA4 | MA3 | MA2 | MA1 | MA0 | 모드 레지스터 읽기 (+CAS-2) |
| — | H | H | H | H | L |  | — | — | — | — | — | — | 리저브드 |
| R15 | R14 | R13 | R12 | L | H |  | R11 | R10 | — | BA2 | BA1 | BA0 | 실행-1 & -2 |
| R9 | R8 | R7 | R6 | H | H |  | R5 | R4 | R3 | R2 | R1 | R0 | 실행-1 & -2 |