DDR5 SDRAM
オペレーション > コマンドのエンコーディング

コマンドのエンコーディングは大幅に再構成されており、LPDDR4のものから着想を得ている。コマンドは14ビットのバスを介して１サイクルまたは２サイクルで送信される。一部の単純なコマンド（リフレッシュやプリチャージなど）は1サイクルかかるが、アドレスを含むコマンド（アクティブ化、リード、ライト、モードレジスタアクセス）は28ビットの情報を含むために2サイクルかかる。
また、LPDDRと同様にモードレジスタは256個の8ビットとなっている。
ライトパターンコマンドはDDR5の新機能である。これはライトコマンドと同じであるが、範囲は個々のデータでなく、１バイトモードレジスタ（デフォルトはすべてゼロ）のコピーで埋められる。これは通常、普通のライトと同じ時間がかかるがデータラインを駆動しないため電力を節約できる。またコマンドバスが早期に解放されるため、複数のバンクへの書き込みがより緊密にインターリーブされる可能性がある。
| コマンド | CS | コマンド/アドレス(CA)ビット> 0 | コマンド/アドレス(CA)ビット> 1 | コマンド/アドレス(CA)ビット> 2 | コマンド/アドレス(CA)ビット> 3 | コマンド/アドレス(CA)ビット> 4 | コマンド/アドレス(CA)ビット> 5 | コマンド/アドレス(CA)ビット> 6 | コマンド/アドレス(CA)ビット> 7 | コマンド/アドレス(CA)ビット> 8 | コマンド/アドレス(CA)ビット> 9 | コマンド/アドレス(CA)ビット> 10 | コマンド/アドレス(CA)ビット> 11 | コマンド/アドレス(CA)ビット> 12 | コマンド/アドレス(CA)ビット> 13 |
| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |
| Active (activate) Open a row | L | L | L | Row R0–3 | Row R0–3 | Row R0–3 | Row R0–3 | Bank | Bank | Bank group | Bank group | Bank group | Chip CID0–2 | Chip CID0–2 | Chip CID0–2 |
| Active (activate) Open a row | H | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | Row R4–16 | R17/ CID3 |
| Unassigned, reserved | L | L | H | V | V | V | V | V | V | V | V | V | V | V | V |
| Unassigned, reserved | H | V | V | V | V | V | V | V | V | V | V | V | V | V | V |
| Unassigned, reserved | L | H | L | L | L | V | V | V | V | V | V | V | V | V | V |
| Unassigned, reserved | H | V | V | V | V | V | V | V | V | V | V | V | V | V | V |
| Write pattern | L | H | L | L | H | L | H | Bank | Bank | Bank group | Bank group | Bank group | Chip CID0–2 | Chip CID0–2 | Chip CID0–2 |
| Write pattern | H | V | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | V | AP | H | V | CID3 |
| Unassigned, reserved | L | H | L | L | H | H | V | V | V | V | V | V | V | V | V |
| Unassigned, reserved | H | V | V | V | V | V | V | V | V | V | V | V | V | V | V |
| Mode register write | L | H | L | H | L | L | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | V |
| Mode register write | H | Data MRD0–7 | Data MRD0–7 | Data MRD0–7 | Data MRD0–7 | Data MRD0–7 | Data MRD0–7 | Data MRD0–7 | Data MRD0–7 | V | V | CW | V | V | V |
| Mode register read | L | H | L | H | L | H | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | Address MRA0–7 | V |
| Mode register read | H | V | V | V | V | V | V | V | V | V | V | CW | V | V | V |
| Write | L | H | L | H | H | L | BL | Bank | Bank | Bank group | Bank group | Bank group | Chip CID0–2 | Chip CID0–2 | Chip CID0–2 |
| Write | H | V | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | V | AP | WRP | V | CID3 |
| Read | L | H | L | H | H | H | BL | Bank | Bank | Bank group | Bank group | Bank group | Chip CID0–2 | Chip CID0–2 | Chip CID0–2 |
| Read | H | V | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | Column C3–10 | V | AP | V | V | CID3 |
| Vref CA | L | H | H | L | L | L | Data | Data | Data | Data | Data | Data | Data | Data | V |
| Refresh all | L | H | H | L | L | H | CID3 | V | V | V | V | L | Chip CID0–2 | Chip CID0–2 | Chip CID0–2 |
| Refresh same bank | L | H | H | L | L | H | CID3 | Bank | Bank | V | V | H | Chip CID0–2 | Chip CID0–2 | Chip CID0–2 |
| Precharge all | L | H | H | L | H | L | CID3 | V | V | V | V | L | Chip CID0–2 | Chip CID0–2 | Chip CID0–2 |
| Precharge same bank | L | H | H | L | H | L | CID3 | Bank | Bank | V | V | H | Chip CID0–2 | Chip CID0–2 | Chip CID0–2 |
| Precharge | L | H | H | L | H | H | CID3 | Bank | Bank | Bank group | Bank group | Bank group | Chip CID0–2 | Chip CID0–2 | Chip CID0–2 |
| Unassigned, reserved | L | H | H | H | L | L | V | V | V | V | V | V | V | V | V |
| Self-refresh entry | L | H | H | H | L | H | V | V | V | V | V | L | V | V | V |
| Power-down entry | L | H | H | H | L | H | V | V | V | V | V | H | ODT | V | V |
| Multi-purpose command | L | H | H | H | H | L | Command CMD0–7 | Command CMD0–7 | Command CMD0–7 | Command CMD0–7 | Command CMD0–7 | Command CMD0–7 | Command CMD0–7 | Command CMD0–7 | V |
| Power-down exit, No operation | L | H | H | H | H | H | V | V | V | V | V | V | V | V | V |
| Deselect (no operation) | H | X | X | X | X | X | X | X | X | X | X | X | X | X | X |
 Signal level H, high  L, low  V, valid, either low or high  X, irrelevant  Logic level   Active    Inactive    Unused  Control bits AP, Auto-precharge  CW, Control word  BL, Burst length ≠ 16  WRP, Write partial  ODT, ODT remains enabled