فرایند ۳ نانومتر
تاریخچه > تاریخچه تجاری‌سازی

در اواخر ۲۰۱۶، تی‌اس‌ام‌سی برنامه‌هایی را برای ایجاد کارخانهٔ ساخت نیم‌رسانا گره‌های ۳ و ۵ نانومتری با سرمایه‌گذاری مشترک حدود ۱۵ میلیارد دلار اعلام کرد.
در سال ۲۰۱۷، تی‌اس‌ام‌سی اعلام کرد در شرف ساخت کارخانهٔ ساخت نیمه‌هادی ۳ نانومتری در پارک علمی تاینین در تایوان است. تی‌اس‌ام‌سی قصد دارد تولید انبوه گره فرایند ۳ نانومتری در سال ۲۰۲۳ آغاز کند.
در اوایل سال ۲۰۱۸، آیمک و کیدنس اظهار داشتند که تراشه‌های آزمایشی ۳ نانومتری را با استفاده از طرح‌نگاری فرابنفش فرین (EUV) و طرح‌نگاری غوطه‌وری ۱۹۳ نانومتری تولید کرده‌اند.
در اوایل سال ۲۰۱۹، سامسونگ برنامه‌هایی را برای تولید جی‌ای‌ای‌فت سه نانومتری در سال ۲۰۲۱ در گره ۳ نانومتری با استفاده از معماری ترانزیستور ام‌بی‌سی‌فِت خود که از نانو ورق‌ها استفاده می‌کند ارائه کرد که ۳۵٪ افزایش کارایی، ۵۰٪ کاهش مصرف برق و ۴۵٪ کاهش در مساحت را در مقایسه با ۷ نانومتری به ارمغان می‌آورد. نقشهٔ راه سامسونگ همچنین شامل تولیداتی در گره‌های ۸، ۷، ۶، ۵ و ۴ نانومتر نیز می‌شود.
در دسامبر ۲۰۱۹، اینتل برنامه‌های خود را برای تولید ۳ نانومتر در سال ۲۰۲۵ اعلام کرد.
در ژانویه ۲۰۲۰، سامسونگ تولید اولین نمونه اولیه فرایند ۳ نانومتری جی‌ای‌ای‌فت را اعلام کرد و گفت که تولید انبوه برای سال ۲۰۲۱ هدف‌گذاری شده‌است.
در آگوست ۲۰۲۰، تی‌اس‌ام‌سی جزییات فرایند ۳ نانومتری خود یعنی اِن۳ را اعلام کرد که در عوض بهبود نسبت به فرایند ۵ نانومتری خود، تنها جدیدتر است. فرایند اِن۳ در مقایسه با فرایند اِن۵ باید ۱۰–۱۵٪ (۱٫۱۰–۱٫۱۵×) افزایش در کارایی، یا ۲۰–۲۵٪ (۱٫۲۵–۱٫۳۵×) کاهش مصرف توان، با ۱٫۷× افزایش در چگالی منطق (ضریب مقیاس ۰٫۵۸)، ۲۰٪ افزایش (ضریب مقیاس ۰٫۸) در چگالی سلول اس‌رَم و ۱۰٪ افزایش در چگالی مدار آنالوگ را ارائه دهد. از آن‌جایی که بسیاری از طراحی‌ها، شامل مقدار قابل توجه‌تری اس‌رَم نسبت به منطق می‌شوند، (نسبت رایج ۷۰٪ اس‌رَم به ۳۰٪ منطق)، انتظار می‌رود شکنج دای‌ها تنها در حدود ۲۶٪ باشند. تی‌اس‌ام‌سی تولید انبوه را برای نیمهٔ دوم ۲۰۲۲ درنظر گرفته‌است.
در جولای سال ۲۰۲۱، اینتل نقشهٔ راه فناوری فرایند کاملاً جدیدی را ارائه کرد که براساس آن فرایند اینتل ۳، که دومین گره شرکت است که از فناوری ئی‌یووی استفاده می‌کند و آخرین گرهی است که از فین‌فت قبل از تغییر به معماری ترانزیستور ریبون‌فت اینتل استفاده می‌کند، اکنون برای ورود به فاز تولید در اچ۲ ۲۰۲۳ برنامه‌ریزی می‌شود.
در اکتبر ۲۰۲۱، سامسونگ همهٔ برنامه‌های قبلی را ملغا کرد و اعلام کرد که شرکت برنامه‌ریزی کرده‌است تا تولید اولین تراشه مبتنی بر طراحی ۳ نانومتری مشتری خود را برای نیمهٔ اول ۲۰۲۲ آغاز کند، درحالی که نسل دوم ۳ نانومتری‌ها برای سال ۲۰۲۳ انتظار می‌روند.
در ژوئن ۲۰۲۲، در سمپوزیوم فناوری تی‌اس‌ام‌سی، شرکت جزییات فرایند ۳ نانومتری خود را که برای تولید انبوه در اچ۲ ۲۰۲۳ برنامه‌ریزی شده بود را به اشتراک گذاشت که شرح آن در ادامه آمده‌است: ۱٫۷× چگالی ترانزیستور منطقی بیشتر، ۱٫۳× چگالی تراشهٔ بیشتر، ۱۰–۱۵٪ افزایش کارایی در iso توان یا ۳۰–۳۵٪ مصرف کمتر در iso کارایی، در مقایسه با فناوری فرایند تی‌اس‌ام‌سی اِن۵ وی۱٫۰، استفاده از فناوری فین‌فِلِکس، امکان اختلاط کتاب‌خانه‌ها با ارتفاع مسیرهای مختلف موجود در یک بلوک و غیره. تی‌اس‌ام‌سی همچنین اعضای جدید خانواده فرآیندهای ۳ نانومتری را معرفی کرد: مدل با چگالی بالا اِن۳اس، مدل‌های با عملکرد بالای اِن۳پی و اِن۳ایکس، و اِن۳آراف برای کاربردهای آراف.
در ژوئن ۲۰۲۲، سامسونگ تولید اولیهٔ یک تراشهٔ کم‌مصرف با کارایی بالا که از فناوری فرایند ۳ نانومتری با معماری جیی‌اِی‌اِی استفاده می‌کند را آغاز کرد. براساس منابع رسیده از صنعت، کوالکام مقداری از ظرفیت تولید ۳ نانومتری سامسونگ را رزرو کرده‌است.
در ۲۵ جولای سال ۲۰۲۲، سامسونگ ارسال اولین محموله ۳ نانومتری گیت همه‌جانبه به مزرعهٔ تولید ارز دیجیتال PanSemi در چین را جشن گرفت. مشخص‌شد فناوری ۳ نانومتری ام‌بی‌سی‌فِت که تازه معرفی شده، درای ۱۶٪ چگالی ترانزیستور بالاتر، ۲۳٪ کارایی بیشتر یا ۴۵٪ مصرف برق کمتر در مقایسه با یک فناوری نامشخص فرایند ۵ نانومتری است. هدف‌های نسل دوم فناوری فرایند ۳ نانومتری شامل تا ۳۵٪ چگالی ترانزیستور بیشتر، کاهش بیشتر توان مصرفی تا ۵۰٪ یا کارایی بالاتر تا ۳۰٪ است.