shopkeeper/korean_wiki_content_only_120125 huggingface dataset:
T1은 8개 코어에서 공유하는 단일 부동 소수점 장치만 제공하여 HPC 환경에서의 사용을 제한했다. 이 약점은 8개의 부동 소수점 장치와 기타 추가 기능을 포함한 후속 울트라스팍 T2 프로세서에서 완화되었다.
또한 T1은 단일 프로세서 시스템에서만 사용할 수 있어 대기업 환경에서 수직 확장성을 제한했다. 이 약점은 후속 울트라스팍 T2 플러스뿐만 아니라 차세대 SPARC T3 및 SPARC T4에서 완화되었다. 울트라스팍 T2+, SPARC T3 및 SPARC T4는 모두 단일, 이중 및 쿼드 소켓 구성을 제공한다.
T1은 프로세서가 지원하는 엄청난 수의 스레드로 뛰어난 처리량을 자랑했지만, 단일 스레드 병목 현상에 시달리는 오래된 애플리케이션은 때때로 전반적으로 낮은 성능을 보였다. 단일 스레드 애플리케이션의 약점은 후속 SPARC T4 프로세서에서 완화되었다. T4 코어 수는 8개로 줄어들었고(T3의 16개에서), 코어는 더 복잡해졌고, 클럭 속도는 거의 두 배로 빨라졌다. 이 모든 것이 더 빠른 단일 스레드 성능(이전 세대에 비해 300%~500% 증가)에 기여했다. 운영 체제가 병목 현상을 감지하고 단일 스레드 CPU 바인딩 동작을 보이는 대상 애플리케이션 프로세스에 1(8개 중) 스레드 대신 전체 코어 리소스를 일시적으로 할당하는 "임계 스레드 API"를 추가하기 위해 추가적인 노력이 이루어졌다. 이를 통해 T4는 대규모 멀티스레드 처리량을 달성하기 위해 전체 아키텍처를 손상시키지 않고 단일 스레드 병목 현상을 고유하게 완화할 수 있었다.
오픈 디자인.
2006년 3월 21일, 썬은 오픈스팍 프로젝트를 통해 GNU 일반 공중 사용 허가서로 울트라스팍 T1 프로세서 설계를 공개했다. 공개된 정보는 다음과 같다.
현대 및 후속 설계.
울트라스팍 T1으로 시작된 "Coolthreads(TM)" 아키텍처는 (긍정적인 측면과 부정적인 측면 모두에서) SPARC 프로세서의 동시 및 미래 설계에 확실히 영향을 미쳤다.
"록".
오리지널 울트라스팍 T1은 단일 CPU 시스템 전용으로 설계되었으며 SMP를 지원할 수 없다. "록"은 데이터베이스와 같은 전통적인 데이터 중심 작업 부하를 대상으로 하는 멀티 칩 서버 아키텍처를 지원하기 위한 더욱 야심찬 프로젝트였다. 이것은 울트라스팍 T1 또는 T2의 대체품이라기보다는 울트라스팍 IV와 같은 썬의 SMP 프로세서의 후속작으로 여겨졌지만, 오라클의 썬 인수 시점에 취소되었다.
울트라스팍 T2.
이전 코드네임 나이아가라 2로 알려진 울트라스팍 T1의 후속작인 T2는 8개의 코어를 제공한다. T1과 달리 각 코어는 코어당 8개의 스레드, 코어당 1개의 FPU, 코어당 1개의 향상된 암호화 장치, 그리고 CPU 내장 10 기가비트 이더넷 네트워크 컨트롤러를 지원한다.
울트라스팍 T2 플러스.
2007년 2월, 썬은 연례 분석가 정상회의에서 코드네임 빅토리아 폭포로 불리는 3세대 동시 멀티스레딩 설계가 2006년 10월에 테이프 아웃되었다고 발표했다. 2소켓 서버(2 랙 유닛)는 128개의 스레드, 16개의 코어, 그리고 울트라스팍 III에 비해 65배의 성능 향상을 보일 것이다.
핫 칩스 19 컨퍼런스에서 썬은 빅토리아 폭포가 2방향 및 4방향 서버에 사용될 것이라고 발표했다. 따라서 단일 4방향 SMP 서버는 256개의 동시 하드웨어 스레드를 지원할 것이다.
2008년 4월, 썬은 2방향 울트라스팍 T2 플러스 서버인 SPARC 엔터프라이즈 T5140 및 T5240을 출시했다.
2008년 10월, 썬은 4방향 울트라스팍 T2 플러스 SPARC 엔터프라이즈 T5440 서버를 출시했다.
SPARC T3.
2006년 10월, 썬은 나이아가라 3가 45nm 공정으로 제작될 것이라고 밝혔다. 더 레지스터는 2008년 6월, 이 마이크로프로세서가 16개의 코어를 가질 것이라고 보도했으며, 각 코어가 16개의 스레드를 가질 것이라고 잘못 암시했다. 핫 칩스 21 컨퍼런스에서 썬은 이 칩이 총 16개의 코어와 128개의 스레드를 가지고 있다고 밝혔다. ISSCC 2010 발표에 따르면:
"16코어 SPARC SoC 프로세서는 4방향 글루리스 시스템에서 최대 512개의 스레드를 가능하게 하여
처리량을 극대화한다. 461GB/s의 6MB L2 캐시와 2.4Tb/s의 308핀 SerDes I/O는
필요한 대역폭을 지원한다. 6개의 클록 및 4개의 전압 도메인, 그리고 전력
관리 및 회로 기술은 377mm2 다이 전체에서 성능, 전력, 가변성 및 수율 트레이드오프를 최적화한다."
SPARC T4.
T4 CPU는 2011년 후반에 출시되었다. 새로운 T4 CPU는 16개의 코어(T3)에서 8개의 코어(T1, T2, T2+에서 사용된 것과 동일)로 줄어들었다. 새로운 T4 코어 설계("S3"라고 명명)는 비순차적 명령어 처리의 도입으로 스레드당 성능이 향상되었으며, 단일 스레드 프로그램의 성능도 추가적으로 향상되었다.
2010년, 래리 엘리슨은 오라클이 울트라스팍 플랫폼에 오라클 리눅스를 제공할 것이며, 포트는 T4 및 T5 시기에 제공될 예정이라고 발표했다.
오라클 시스템 부문 수석 부사장인 존 파울러는 2014년 오픈월드에서 리눅스가 언젠가 스팍에서 실행될 수 있을 것이라고 말했다.
SPARC T5.
새로운 T5 CPU는 16개의 코어에 128개의 스레드를 특징으로 하며 28나노미터 기술로 제조된다.
썬 마이크로시스템즈의 울트라스팍 T2(UltraSPARC T2) 마이크로프로세서는 멀티스레딩, 멀티 코어 CPU이다. 이는 SPARC 계열에 속하며 울트라스팍 T1의 후속작이다. 이 칩은 코드명인 Niagara 2로도 알려져 있다. 썬은 2007년 10월부터 T2 프로세서가 탑재된 서버를 판매하기 시작했다.
T2는 컴퓨터, 스토리지 및 네트워킹 장치의 인터넷 워크로드를 대상으로 하는 울트라스팍 시리즈 마이크로프로세서의 상업적 파생 제품이다. 65 nm 공정으로 제조된 이 프로세서는 8개의 CPU 코어를 탑재하고 있으며, 각 코어는 8개의 스레드를 동시에 처리할 수 있다. 따라서 이 프로세서는 최대 64개의 동시 스레드를 처리할 수 있다. 다른 새로운 기능은 다음과 같다.
코어 파이프라인.
정수 연산에 대한 단계는 T1의 6단계에서 8단계로 늘어났다.
T2 프로세서는 썬과 후지쯔 컴퓨터 시스템의 다음 제품에서 찾아볼 수 있다.
썬은 T2 프로세서를 Themis Computer에 라이선스하여 2008년에 최초의 비 썬 T2 기반 서버를 출시했다.
2008년 4월, 썬은 울트라스팍 T2 플러스 프로세서 기반의 서버를 출시했는데, 이는 울트라스팍 T2의 SMP 가능 버전이다.
썬은 다음 변경 사항을 포함하여 울트라스팍 T2 플러스 프로세서를 출시했다.
T2 플러스 시스템.
울트라스팍 T2 플러스 프로세서는 썬과 후지쯔 컴퓨터 시스템의 다음 제품에서 찾아볼 수 있다.
양방향 SMP 서버:
사방향 SMP 서버:
컴퓨팅 클러스터.
캐나다의 High Performance Computing Virtual Laboratory는 78대의 Sun SPARC Enterprise T5140 서버를 사용하여 컴퓨팅 클러스터를 구축했다. 각 T5140 서버에 두 개의 1.2 GHz T2 Plus 칩이 장착된 이 클러스터는 거의 10,000개의 컴퓨팅 스레드를 가지고 있어 높은 처리량 워크로드에 이상적이다.
T1과 마찬가지로 T2는 하이퍼-특권 실행 모드를 지원한다. SPARC 하이퍼바이저는 이 모드에서 실행되며 T2 시스템을 64개의 논리 도메인으로 분할할 수 있고, 양방향 SMP T2 Plus 시스템을 128개의 논리 도메인으로 분할할 수 있으며, 각 도메인은 독립적인 운영 체제 인스턴스를 실행할 수 있다.
T1 대비 성능 향상.
울트라스팍 T2는 이전 울트라스팍 T1 프로세서에 비해 다양한 성능 향상을 제공한다.
다른 울트라스팍 T2 성능 관련 튜닝은 오라클 엔지니어 블로그에 문서화되어 있다.
최대 전력 소비는 123 와트에 달할 수 있지만, T2는 일반적으로 공칭 시스템 작동 중 95와트를 소비한다. 이는 T1의 72와트에서 증가한 수치이다. 썬은 이는 칩에 대한 시스템 통합 정도가 높아졌기 때문이라고 설명한다.
2006년 4월 12일, 썬은 울트라스팍 T2의 테이프 아웃을 발표했다.
썬은 2007년 8월 7일 T2 출시를 발표하며 이를 "세계에서 가장 빠른 마이크로프로세서"라고 홍보했다.
2008년 4월 9일, 썬은 울트라스팍 T2 플러스를 발표했다.
2007년 12월 11일, 썬은 오픈스팍 프로젝트를 통해 GNU 일반 공중 사용 허가서에 따라 울트라스팍 T2 프로세서 설계를 공개했다. 공개된 내용은 다음과 같다.
perf(perf_events 또는 perf tools라고도 불리며, 원래는 Performance Counters for Linux, PCL로 불렸다)는 2009년 리눅스 커널 버전 2.6.31부터 사용할 수 있는 리눅스의 성능 분석 도구이다. `perf`라는 이름의 사용자 공간 제어 유틸리티는 명령줄에서 접근하며 여러 하위 명령을 제공한다. 이는 전체 시스템(커널 및 사용자 공간)에 대한 통계적 프로파일링이 가능하다.
이는 하드웨어 성능 카운터, 트레이스포인트, 소프트웨어 성능 카운터(예: hrtimer) 및 동적 프로브(예: kprobe 또는 uprobe)를 지원한다. 2012년, 두 IBM 엔지니어는 perf를 (OProfile과 함께) 리눅스에서 가장 일반적으로 사용되는 두 가지 성능 카운터 프로파일링 도구 중 하나로 인정했다.
perf 유틸리티와 커널 간의 인터페이스는 단 하나의 시스템 호출로 구성되며 파일 서술자와 매핑된 메모리 영역을 통해 이루어진다. LTTng 또는 이전 버전의 oprofile과 달리, 대부분의 기능이 커널에 통합되어 있으므로 서비스 데몬은 필요하지 않다. perf 유틸리티는 버퍼가 가득 차면 매핑된 버퍼에서 원시 데이터를 디스크로 덤프한다. LBNL의 R. 비틸로에 따르면, perf가 수행하는 프로파일링은 매우 낮은 오버헤드를 수반한다.
, 하드웨어 카운터를 지원하는 아키텍처에는 x86, 파워PC64, 울트라스파크 (III 및 IV), ARM (v5, v6, v7, Cortex-A8 및 -A9), Alpha EV56 및 슈퍼H가 포함된다. 펜티엄 4 이후 인텔 CPU에서 사용 가능한 분기 추적 구현인 Last Branch Records 사용은 패치로 제공된다. 2014년 3월 31일 출시된 리눅스 커널 버전 3.14부터 perf는 전력 소비 측정용으로 특정 인텔 CPU 기능으로 제공되는 RAPL(Running Average Power Limit)도 지원한다.
Perf는 2010년 출시된 레드햇 엔터프라이즈 리눅스 버전 6부터 및 2011년 출시된 데비안 6.0 (Squeeze)부터 linux-tools-common 패키지의 데비안을 포함한 많은 인기 있는 리눅스 배포판에서 기본적으로 지원된다.
하위 명령.
perf는 여러 하위 명령과 함께 사용된다.
perf의 문서는 (2014년 현재) 그다지 상세하지 않다. 예를 들어, 대부분의 이벤트를 문서화하지 않거나 별칭(종종 이벤트의 이름과 코드를 얻기 위해 외부 도구가 사용된다)을 설명하지 않는다. 또한 perf 도구는 실제 벽시계 시간을 기반으로 프로파일링할 수 없는데, 이는 off-CPU 프로파일링 추가로 해결되었다.
리눅스 커널 2.6.37부터 3.8.8까지, 그리고 RHEL6 커널 2.6.32의 perf 서브시스템에는 로컬 사용자가 root 권한을 얻는 데 악용된 보안 취약점()이 포함되어 있었다. 이 문제는 event_id 검증 코드 경로에서 잘못된 유형(64비트 대신 32비트 정수)이 사용되었기 때문이었다.
집적 회로에서 공핍형 부하 NMOS 논리(Depletion-load NMOS logic)는 이전 NMOS (n형 금속 산화물 반도체) 논리 제품군이 여러 전원 전압을 필요로 했던 것과 달리 단일 전원 전압만 사용하는 논리 제품군의 한 형태이다. 이러한 집적 회로를 제조하려면 추가적인 처리 단계가 필요했지만, 향상된 스위칭 속도와 추가 전원 공급 장치의 제거로 인해 이 논리 제품군은 많은 마이크로프로세서 및 기타 논리 요소에 선호되는 선택이 되었다.
공핍형 모드 n형 MOSFET를 부하 트랜지스터로 사용하면 단일 전압 작동이 가능하며 인핸스먼트 모드 장치만 사용하는 것보다 더 빠른 속도를 얻을 수 있다. 이는 부분적으로 공핍형 모드 MOSFET가 더 단순한 인핸스먼트 모드 트랜지스터보다 더 나은 전류원 근사치를 제공할 수 있기 때문이다. 특히 추가 전압을 사용할 수 없는 경우 (초기 PMOS 및 NMOS 칩이 여러 전압을 요구했던 이유 중 하나).
제조 공정에 공핍형 모드 NMOS 트랜지스터를 포함하려면 더 단순한 인핸스먼트 부하 회로에 비해 추가 제조 단계가 필요했다. 이는 공핍형 부하 장치가 문턱 전압을 조정하기 위해 부하 트랜지스터 채널 영역의 도펀트 양을 늘려서 형성되기 때문이다. 이는 일반적으로 이온 주입을 사용하여 수행된다.
CMOS 공정이 1980년대에 대부분의 NMOS 설계를 대체했지만, 일부 공핍형 부하 NMOS 설계는 여전히 생산되고 있으며, 일반적으로 최신 CMOS와 함께 생산된다. 한 예로 Z84015와 Z84C15가 있다.
1959년 벨 연구소에서 무함마드 아탈라와 강대원이 MOSFET를 발명한 후, 그들은 1960년에 MOSFET 기술을 시연했다. 그들은 PMOS와 NMOS 장치를 모두 20μm 공정으로 제조했다. 그러나 NMOS 장치는 비실용적이었고 PMOS 유형만 실용적인 작동 장치였다.
1965년, 페어차일드 반도체의 치탕 사, 오토 레이스티코 및 A.S. 그로브는 채널 길이가 8μm에서 65μm 사이인 여러 NMOS 장치를 제조했다. IBM의 데일 L. 크리치로와 로버트 H. 데나드도 1960년대에 NMOS 장치를 제조했다. 최초의 IBM NMOS 제품은 1970년대 초에 대규모 제조에 들어간 1kb 데이터와 50100 ns 액세스 타임을 가진 메모리 칩이었다. 이는 1970년대에 MOS 반도체 메모리가 이전 바이폴라 및 페라이트 코어 메모리 기술을 대체하는 계기가 되었다.
실리콘 게이트.
1960년대 후반에는 접합형 트랜지스터가 당시 사용되던 (p-채널) MOS 트랜지스터보다 빠르고 신뢰성이 높았지만, 훨씬 더 많은 전력을 소비하고 더 많은 면적을 필요로 했으며 더 복잡한 제조 공정을 요구했다. MOS IC는 흥미롭지만 저전력 애플리케이션과 같은 틈새 시장을 제외하고는 빠른 바이폴라 회로를 대체하기에는 부적절하다고 여겨졌다. 저속의 한 가지 이유는 MOS 트랜지스터가 게이트가 알루미늄으로 만들어져 당시의 제조 공정을 사용할 때 상당한 기생 용량이 발생했기 때문이다. 다결정 실리콘으로 된 게이트를 가진 트랜지스터의 도입 (1970년대 중반부터 2000년대 초반까지 사실상의 표준이 됨)은 이러한 단점을 줄이기 위한 중요한 첫걸음이었다. 이 새로운 자기정렬 실리콘 게이트 트랜지스터는 페데리코 파진이 1968년 초 페어차일드 반도체에서 도입했다. 이것은 IC의 일부로 제조될 수 있는 (그리고 개별 소자로만 제조될 수 있는 것이 아닌) 더 낮은 기생 용량을 가진 트랜지스터에 대한 존 C. 사라체, 톰 클라인, 로버트 W. 바워 (1966~67년경)의 아이디어와 작업의 개선 (및 최초의 작동 구현)이었다. 이 새로운 유형의 pMOS 트랜지스터는 알루미늄 게이트 pMOS 트랜지스터보다 3~5배 빠르고 (와트당), 면적이 적고, 누설이 훨씬 적으며 신뢰성이 높았다. 같은 해, 파진은 새로운 트랜지스터 유형을 사용하여 최초의 IC인 페어차일드 3708 (복호화 기능을 갖춘 8비트 아날로그 멀티플렉서)을 구축했으며, 이는 금속 게이트 제품에 비해 성능이 크게 향상되었음을 보여주었다. 10년도 채 되지 않아 실리콘 게이트 MOS 트랜지스터는 복잡한 디지털 IC의 주요 수단으로서 바이폴라 회로를 대체했다.
NMOS 및 백 게이트 바이어스.
PMOS와 관련된 몇 가지 단점이 있다. PMOS 트랜지스터의 전하(전류) 캐리어인 양공은 NMOS 트랜지스터의 전하 캐리어인 전자보다 이동성이 낮으며(약 2.5 대 1), 또한 PMOS 회로는 DTL 논리 및 TTL 논리(7400 시리즈)와 같은 저전압 양논리와 쉽게 인터페이스되지 않는다. 그러나 PMOS 트랜지스터는 비교적 만들기 쉽기 때문에 먼저 개발되었다. 에칭 화학물질 및 기타 원천의 게이트 산화막의 이온 오염은 (전자 기반) NMOS 트랜지스터가 꺼지는 것을 매우 쉽게 방지할 수 있는 반면, (양공 기반) PMOS 트랜지스터의 영향은 훨씬 덜 심각하다. 따라서 NMOS 트랜지스터의 제조는 작동 장치를 생산하기 위해 바이폴라 공정보다 훨씬 더 깨끗해야 한다.
NMOS 집적 회로(IC) 기술에 대한 초기 연구는 1969년 ISSCC에서 IBM의 짧은 논문에서 발표되었다. 휴렛 팩커드는 계산기 사업에서 유망한 속도와 쉬운 인터페이스를 얻기 위해 NMOS IC 기술 개발을 시작했다. HP의 톰 해즈웰은 결국 더 순수한 원재료(특히 상호 연결용 알루미늄)를 사용하고, 게이트 문턱을 충분히 크게 만들기 위해 바이어스 전압을 추가함으로써 많은 문제를 해결했다. 이 백 게이트 바이어스는 이온 주입 개발 전까지 게이트의 (주로) 나트륨 오염물에 대한 사실상의 표준 솔루션으로 남아 있었다(아래 참조). 이미 1970년까지 HP는 충분히 좋은 nMOS IC를 만들었고, 데이브 메이틀랜드가 1970년 12월호 Electronics 잡지에 nMOS에 대한 기사를 쓸 수 있을 정도로 충분히 특성화했다. 그러나 NMOS는 1973년까지 나머지 반도체 산업에서는 드물었다.
생산 준비가 완료된 NMOS 공정 덕분에 HP는 업계 최초의 4kbit IC ROM을 개발할 수 있었다. 모토로라는 결국 이러한 제품의 제2 공급업체 역할을 했으며, 휴렛 팩커드 덕분에 NMOS 공정을 숙달한 최초의 상업용 반도체 공급업체 중 하나가 되었다. 얼마 후, 신생 기업인 인텔은 허니웰을 위한 맞춤형 제품으로 개발된 1kbit pMOS DRAM인 1102를 발표했다(그들의 메인프레임에서 자기 코어 메모리를 대체하려는 시도). 9800 시리즈 계산기에 유사하지만 더 견고한 제품을 원했던 HP의 계산기 엔지니어들은 4kbit ROM 프로젝트에서 얻은 IC 제조 경험을 인텔 DRAM의 신뢰성, 작동 전압 및 온도 범위를 개선하는 데 기여했다. 이러한 노력은 크게 향상된 인텔 1103 1kbit pMOS DRAM에 기여했으며, 이는 세계 최초의 상업적으로 이용 가능한 DRAM IC였다. 1970년 10월에 공식적으로 출시되었으며, 인텔의 첫 번째 진정한 성공적인 제품이 되었다.
공핍형 모드 트랜지스터.
초기 MOS 논리는 하나의 트랜지스터 유형을 가지고 있었는데, 이는 논리 스위치 역할을 할 수 있는 인핸스먼트 모드였다. 적합한 저항기를 만들기 어려웠기 때문에 논리 게이트는 포화 부하를 사용했다. 즉, 한 유형의 트랜지스터가 부하 저항기 역할을 하도록 트랜지스터의 게이트를 전원 공급 장치에 항상 연결하여 켜지도록 해야 했다 (PMOS 논리의 경우 더 낮은 전압, NMOS 논리의 경우 더 높은 전압). 그렇게 연결된 장치의 전류는 부하 전체의 전압 제곱에 비례하므로, 풀다운될 때 전력 소비에 비해 풀업 속도가 좋지 않다. (전류가 전압에 단순히 비례하는) 저항기가 더 좋을 것이고, (전류가 전압과 독립적으로 고정된) 전류원은 훨씬 더 좋을 것이다. 게이트가 반대 전원 레일에 연결된 공핍형 모드 장치는 인핸스먼트 모드 장치보다 훨씬 더 나은 부하이며, 저항기와 전류원 사이 어딘가에서 작동한다.
최초의 공핍형 부하 NMOS 회로는 DRAM 제조업체인 모스텍이 개척하고 만들었으며, 1975~76년에 원래 자일로그 Z80 설계에 공핍형 모드 트랜지스터를 사용할 수 있도록 했다. 모스텍은 확산 방법으로는 불가능한 더 정밀한 도핑 프로파일을 생성하는 데 필요한 이온 주입 장비를 보유하고 있었으므로, 부하 트랜지스터의 문턱 전압을 안정적으로 조정할 수 있었다. 인텔에서는 1974년에 페데리코 파진(전 페어차일드 엔지니어이자 나중에 자일로그의 창립자)이 공핍형 부하를 도입했다. 공핍형 부하는 당시 인텔의 가장 중요한 제품 중 하나인 +5V 전용 1Kbit NMOS SRAM인 2102(6000개 이상의 트랜지스터 사용)의 재설계에 처음 적용되었다. 이 재설계의 결과는 현저히 빨라진 2102A였는데, 이 칩의 최고 성능 버전은 액세스 시간이 100ns 미만이어서 MOS 메모리를 바이폴라 RAM 속도에 처음으로 근접시켰다.
공핍형 부하 NMOS 공정은 다른 여러 제조업체에서도 인기가 많은 8비트, 16비트, 32비트 CPU의 여러 버전을 생산하는 데 사용되었다. 인핸스먼트 모드 MOSFET를 부하로 사용하는 초기 PMOS 및 NMOS CPU 설계와 마찬가지로, 공핍형 부하 nMOS 설계는 일반적으로 (정적 게이트뿐만 아니라) 다양한 유형의 동적 논리 또는 동적 클럭드 래치로 사용되는 패스 트랜지스터를 채택했다. 이러한 기술은 속도에 미치는 영향은 복잡하지만 면적 효율성을 상당히 높일 수 있다. 공핍형 부하 NMOS 회로로 제작된 프로세서에는 6800 (후기 버전), 6502, Signetics 2650, 8085, 6809, 8086, Z8000, NS32016 등이 포함된다 (아래 HMOS 프로세서가 특수한 경우로 포함되는지 여부와 관계없이).
또한 많은 지원 및 주변 IC가 (종종 정적) 공핍형 부하 기반 회로를 사용하여 구현되었다. 그러나 바이폴라 7400 시리즈 및 CMOS 4000 시리즈와 같은 표준화된 논리 제품군은 NMOS에는 없었지만, 여러 제2 공급업체가 있는 설계는 종종 사실상의 표준 부품 지위를 획득했다. 한 예로 원래 8085 주변 칩으로 의도되었던 NMOS 8255 PIO 설계는 Z80 및 x86 임베디드 시스템과 다른 많은 상황에서 수십 년 동안 사용되어 왔다. 최신 저전력 버전은 7400 시리즈와 유사하게 CMOS 또는 BiCMOS 구현으로 제공된다.
인텔 HMOS.
인텔 자체의 공핍형 부하 NMOS 공정은 고밀도, 단채널 MOS를 의미하는 HMOS로 알려졌다. 첫 번째 버전은 1976년 후반에 도입되었으며 처음에는 정적 램 제품에 사용되었고, 곧 8085, 8086 및 기타 칩의 더 빠르고/또는 더 적은 전력을 소비하는 버전에 사용되었다.
HMOS는 계속 개선되어 4개의 뚜렷한 세대를 거쳤다. 인텔에 따르면, HMOS II (1979)는 다른 일반적인 동시대의 공핍형 부하 NMOS 공정보다 밀도가 두 배, 속도/전력 제품이 네 배 향상되었다고 한다. 이 버전은 모토로라가 모토로라 68000에 사용하고 코모도르 반도체 그룹이 다이-슈링크된 MOS 6502인 MOS Technology 8502에 사용하는 등 많은 제3자에 의해 널리 라이선스되었다.
원래 HMOS 공정(나중에 HMOS I으로 지칭됨)은 채널 길이가 3미크론이었는데, HMOS II에서는 2미크론으로, HMOS III에서는 1.5미크론으로 줄었다. 1982년 HMOS III가 도입될 무렵, 인텔은 HMOS 라인의 설계 요소를 사용하는 CMOS 공정인 CHMOS 공정으로 전환하기 시작했다. 시스템의 마지막 버전인 HMOS-IV가 출시되었다. HMOS 라인의 중요한 장점은 각 세대가 기존 레이아웃을 주요 변경 없이 다이-슈링크할 수 있도록 의도적으로 설계되었다는 것이다. 레이아웃이 변경됨에 따라 시스템이 작동하도록 다양한 기술이 도입되었다.
HMOS, HMOS II, HMOS III 및 HMOS IV는 8085, 8048, 8051, 8086, 80186, 80286 등 다양한 프로세서에 사용되었을 뿐만 아니라 여러 세대의 동일한 기본 설계에도 사용되었다. 데이터시트를 참조하라.
1980년대 중반, 인텔의 CHMOS I, II, III, IV 등과 같은 유사한 HMOS 공정 기술을 사용하는 더 빠른 CMOS 변형이 i386 및 특정 마이크로컨트롤러와 같은 애플리케이션에 n채널 HMOS를 대체하기 시작했다. 몇 년 후인 1980년대 후반에는 고성능 마이크로프로세서뿐만 아니라 고속 아날로그 회로에도 BiCMOS가 도입되었다. 오늘날, 널리 사용되는 7400 시리즈를 포함한 대부분의 디지털 회로는 다양한 토폴로지를 사용하는 다양한 CMOS 공정을 사용하여 제조된다. 이는 속도를 향상하고 다이 면적(트랜지스터 및 배선)을 절약하기 위해 고속 CMOS 설계가 일반적인 저속 저전력 CMOS 회로(1960년대 및 1970년대 유일한 CMOS 유형)의 상보적 정적 게이트 및 전송 게이트 외에 다른 요소를 종종 사용한다는 것을 의미한다. 이러한 방법은 래치, 디코더, 멀티플렉서 등과 같은 칩의 더 큰 빌딩 블록을 구성하기 위해 상당한 양의 동적 회로를 사용하며, 1970년대에 NMOS 및 PMOS 회로를 위해 개발된 다양한 동적 방법론에서 발전했다.
CMOS와의 비교.
정적 CMOS와 비교할 때, 모든 NMOS(및 PMOS) 변형은 정상 상태에서 상대적으로 전력 소모가 많다. 이는 부하 트랜지스터가 저항기로 작동하는 방식에 의존하기 때문이다. 여기서 정지 전류는 출력에서 가능한 최대 부하뿐만 아니라 게이트의 속도(다른 요인이 일정할 경우)를 결정한다. 이는 출력 상태가 변경될 때 p- 및 n-트랜지스터가 잠시 동시에 전도할 때 발생하는 과도 전력 소모에만 기인하는 정적 CMOS 회로의 전력 소비 특성과 대조된다. 그러나 이는 단순화된 관점이며, 더 완전한 그림에는 순수 정적 CMOS 회로조차도 현대의 미세 기하학에서 상당한 누설을 가지고 있다는 사실과 현대 CMOS 칩이 종종 의사 nMOS 회로가 포함된 동적 및 도미노 논리를 포함한다는 사실도 포함되어야 한다.
이전 NMOS 유형으로부터의 발전.
공핍형 부하 공정은 1을 나타내는 Vdd 전압원이 각 게이트에 연결되는 방식에서 이전 공정과 다르다. 두 기술 모두에서 각 게이트는 영구적으로 켜져 있고 Vdd에 연결된 하나의 NMOS 트랜지스터를 포함한다. 0에 연결되는 트랜지스터가 꺼지면 이 풀업 트랜지스터는 기본적으로 출력을 1로 결정한다. 표준 NMOS에서 풀업은 논리 스위치에 사용되는 것과 동일한 종류의 트랜지스터이다. 출력 전압이 Vdd보다 작은 값에 접근하면 점차적으로 자체적으로 꺼진다. 이는 0에서 1로의 전환 속도를 늦춰 회로를 느리게 만든다. 공핍형 부하 공정은 이 트랜지스터를 게이트가 소스에 직접 연결된 일정한 게이트 바이어스를 가진 공핍형 모드 NMOS로 대체한다. 이 대체 유형의 트랜지스터는 출력이 1에 접근할 때까지 전류원 역할을 하다가 저항기 역할을 한다. 그 결과 0에서 1로의 전환이 더 빨라진다.
정적 전력 소비.
공핍형 부하 회로는 동일한 속도에서 인핸스먼트 부하 회로보다 전력을 덜 소비한다. 두 경우 모두 1로의 연결은 항상 활성 상태이며, 0으로의 연결도 활성 상태일 때도 마찬가지이다. 이로 인해 정적 전력 소비가 높다. 낭비되는 양은 풀업의 강도 또는 물리적 크기에 따라 달라진다. (인핸스먼트 모드) 포화 부하 및 공핍형 모드 풀업 트랜지스터는 출력이 0에서 안정적일 때 가장 많은 전력을 소비하므로 이 손실은 상당하다. 공핍형 모드 트랜지스터의 강도는 1에 접근할 때 덜 떨어지므로, 전환 시작 시 및 정상 상태에서 더 적은 전류를 전도함에도 불구하고 더 느리게 시작해도 더 빠르게 1에 도달할 수 있다.
일렉트로닉스에서 달링턴 트랜지스터(Darlington transistor, 흔히 달링턴 쌍이라고 불림)는 두 개의 접합형 트랜지스터로 구성된 회로로, 한 트랜지스터의 이미터가 다른 트랜지스터의 베이스에 연결되어 있어 첫 번째 트랜지스터에 의해 증폭된 전류가 두 번째 트랜지스터에 의해 추가로 증폭된다. 두 트랜지스터의 컬렉터는 함께 연결된다. 이 회로는 각 트랜지스터를 개별적으로 사용할 때보다 훨씬 높은 전류 이득을 가진다. 이는 단일 트랜지스터처럼 작동하며 종종 단일 트랜지스터로 패키징된다. 이 회로는 1953년에 시드니 달링턴에 의해 발명되었다.
달링턴 쌍은 단일 트랜지스터처럼 동작하며, 이는 하나의 베이스, 컬렉터, 이미터를 가진다는 것을 의미한다. 일반적으로 높은 전류 이득을 생성한다 (대략 두 트랜지스터의 이득을 곱한 값으로, β 값이 서로 곱해지기 때문이다). 복합 전류 이득과 개별 이득 간의 일반적인 관계는 다음과 같다:
만약 β1과 β2가 충분히 높다면 (수백), 이 관계는 다음과 같이 근사할 수 있다:
일반적인 달링턴 트랜지스터는 1000 이상의 전류 이득을 가지므로, 훨씬 더 높은 스위칭 전류를 켜기 위해 작은 베이스 전류만 필요하다. 또 다른 장점은 회로에 매우 높은 입력 임피던스를 제공하여 출력 임피던스의 동일한 감소로 이어진다는 것이다. 이 회로를 쉽게 만들 수 있다는 점도 장점이다. 두 개의 개별 NPN (또는 PNP) 트랜지스터로 간단히 만들 수 있으며, 다양한 단일 패키지로도 제공된다.
한 가지 단점은 베이스-이미터 전압이 약 두 배로 증가한다는 것이다. 달링턴 트랜지스터의 베이스와 이미터 사이에 두 개의 접합이 있기 때문에 등가 베이스-이미터 전압은 두 베이스-이미터 전압의 합이다:
실리콘 기반 기술의 경우, 소자가 활성 또는 포화 영역에서 작동할 때 각 VBEi가 약 0.65V이므로, 이 쌍에 필요한 베이스-이미터 전압은 1.3V이다.
달링턴 쌍의 또 다른 단점은 "포화" 전압이 증가한다는 것이다. 출력 트랜지스터는 포화될 수 없다 (즉, 베이스-컬렉터 접합은 역 바이어스 상태를 유지해야 한다). 왜냐하면 첫 번째 트랜지스터가 포화되면 두 번째 트랜지스터의 컬렉터와 베이스 사이에 완전한 (100%) 병렬 음성 되먹임을 설정하기 때문이다. 컬렉터-이미터 전압은 자체 베이스-이미터 전압과 첫 번째 트랜지스터의 컬렉터-이미터 전압의 합과 같으며, 둘 다 정상 작동 시 양수이므로 항상 베이스-이미터 전압을 초과한다. (기호로 formula_4 항상.) 따라서 달링턴 트랜지스터의 "포화" 전압은 단일 트랜지스터의 포화 전압 (실리콘에서 일반적으로 0.1 - 0.2V)보다 하나의 VBE (실리콘에서 약 0.65V) 더 높다. 동일한 컬렉터 전류에 대해 이 단점은 단일 트랜지스터에 비해 달링턴 트랜지스터의 소모 전력 증가로 이어진다. 증가된 낮은 출력 레벨은 TTL 논리 회로를 구동할 때 문제를 일으킬 수 있다.
또 다른 문제는 스위칭 속도 또는 응답 시간이 감소한다는 것이다. 첫 번째 트랜지스터가 두 번째 트랜지스터의 베이스 전류를 적극적으로 억제할 수 없기 때문에 소자가 꺼지는 데 느리다. 이를 완화하기 위해 두 번째 트랜지스터의 베이스와 이미터 단자 사이에 수백 옴의 저항이 연결되는 경우가 많다. 이 저항은 베이스-이미터 접합에 축적된 전하에 대한 낮은 임피던스 방전 경로를 제공하여 트랜지스터를 더 빠르게 끌 수 있도록 한다.
달링턴 쌍은 단일 트랜지스터보다 고주파에서 더 많은 위상 편이를 가지므로 음성 되먹임으로 더 쉽게 불안정해질 수 있다 (즉, 이 구성을 사용하는 시스템은 추가 트랜지스터 지연으로 인해 성능이 저하될 수 있다).
달링턴 쌍은 통합 패키지로 제공되거나 두 개의 개별 트랜지스터로 만들 수 있다. 도면에서 왼쪽 트랜지스터인 Q1은 저전력 유형일 수 있지만, 일반적으로 오른쪽의 Q2는 고전력이 필요하다. 이 쌍의 최대 컬렉터 전류 IC(max)는 Q2의 그것이다. 일반적인 통합 전력 소자는 2N6282로, 스위치 오프 저항을 포함하고 IC=10A에서 2400의 전류 이득을 가진다.
통합 소자는 공유 컬렉터를 사용할 수 있기 때문에 두 개의 개별 트랜지스터보다 적은 공간을 차지할 수 있다. 통합 달링턴 쌍은 트랜지스터와 유사한 패키지에 단일로 패키징되거나 집적 회로에 장치 배열 (보통 8개)로 제공된다.
달링턴 삼중자.
세 번째 트랜지스터를 달링턴 쌍에 추가하여 훨씬 더 높은 전류 이득을 제공할 수 있으며, 이를 달링턴 삼중자라고 한다. 쌍의 두 번째 트랜지스터의 이미터는 세 번째 트랜지스터의 베이스에 연결되며, 첫 번째 트랜지스터의 이미터가 두 번째 트랜지스터의 베이스에 연결되는 방식과 동일하게 작동하고, 세 트랜지스터의 컬렉터는 함께 연결된다. 이는 세 트랜지스터의 이득을 곱한 값과 거의 동일한 전류 이득을 제공한다. 그러나 증가된 전류 이득은 종종 민감도 및 포화 전류 문제를 정당화하지 못하므로 이 회로는 거의 사용되지 않는다.
달링턴 쌍은 대부분의 음향 시스템을 구동하는 전력 오디오 증폭기의 푸시-풀 출력 단에서 자주 사용된다. 완전히 대칭 푸시-풀 회로에서 두 개의 달링턴 쌍은 이미터 폴로어로 연결되어 양극 및 음극 공급 장치에서 출력을 구동한다. 즉, 양극 레일에 연결된 NPN 달링턴 쌍은 출력의 양의 변동에 전류를 제공하고, 음극 레일에 연결된 PNP 달링턴 쌍은 음의 변동에 전류를 제공한다.
품질 좋은 PNP 전력 트랜지스터를 사용할 수 없었던 시기에는 준대칭 푸시-풀 회로가 사용되었는데, 이 회로에서는 양극 공급 레일에 연결된 두 트랜지스터만 NPN 달링턴 쌍이었고, 음극 레일의 쌍은 공통 이미터 증폭기로 연결된 두 개의 NPN 트랜지스터였다.
달링턴 쌍은 안전 전압 범위 내에서도 피부 접촉으로 인한 전류에 반응할 만큼 충분히 민감할 수 있다. 따라서 터치 센서 스위치의 새로운 입력 단계를 형성할 수 있다.
달링턴 트랜지스터는 LM1084 전압 조정기와 같은 고전류 회로에 사용될 수 있다. 다른 고전류 응용 분야에는 컴퓨터 출력 라인의 안전한 낮은 수준에서 연결된 장치에 필요한 양까지 전류가 증폭되는 모터 또는 전자계전기의 컴퓨터 제어가 포함될 수 있다.
이온 민감성 전계효과 트랜지스터(ion-sensitive field-effect transistor, ISFET)는 용액 내 이온 농도를 측정하는 데 사용되는 전계효과 트랜지스터이다. H+와 같은 이온 농도가 변화하면(예: pH 눈금 참조), 트랜지스터를 통과하는 전류가 그에 따라 변화한다. 여기서는 용액이 게이트 전극으로 사용된다. 산화물 표면과 기판 사이의 전압은 이온 피막으로 인해 발생한다. 이는 MOSFET (금속-산화물-반도체 전계효과 트랜지스터)의 특수한 형태이며, 동일한 기본 구조를 공유하지만, 금속 게이트가 이온 민감성 막, 전해질 용액 및 기준 전극으로 대체되었다. 1970년에 발명된 ISFET은 최초의 바이오센서 FET (BioFET)였다.
게이트 물질의 Si-OH 그룹의 표면 가수분해는 pH 값에 따라 수용액에서 달라진다. 일반적인 게이트 물질은 SiO2, Si3N4, Al2O3 및 Ta2O5이다.
산화물 표면 전하를 유발하는 메커니즘은 표면 Si-OH 결합과 용액 내 H+ 이온 간의 평형을 설명하는 자리 결합 모델로 설명할 수 있다. SiO2와 같은 산화물 표면을 덮고 있는 수산화기는 양성자를 주거나 받아들일 수 있으며, 산화물-전해질 계면에서 발생하는 다음 산-염기 반응으로 설명되는 양쪽성 방식으로 작용한다.
ISFET의 소스와 드레인은 MOSFET와 같이 구성된다. 게이트 전극은 수소 이온에 민감한 장벽과 테스트할 물질이 민감한 장벽과 접촉할 수 있도록 하는 간격에 의해 채널과 분리된다. ISFET의 문턱 전압은 이온 민감성 장벽과 접촉하는 물질의 pH에 따라 달라진다.
기준 전극으로 인한 실질적인 한계.
H+ 농도에 민감한 ISFET 전극은 기존의 유리 전극처럼 용액의 pH를 측정하는 데 사용될 수 있다. 그러나 작동하려면 기준 전극도 필요하다. 용액과 접촉하는 기준 전극이 AgCl 또는 Hg2Cl2와 같은 기존 유형인 경우, 기존 pH 전극과 동일한 한계(접합 전위, KCl 누출, 겔 전극의 경우 글리세롤 누출)를 겪게 된다. 기존 기준 전극은 부피가 크고 깨지기 쉬울 수도 있다. 기존 기준 전극으로 인해 제약되는 너무 큰 부피는 일부 생물학적 또는 생체 내 임상 분석(일회용 미니 카테터 pH 프로브)에 필수적인 ISFET 전극의 소형화를 방해한다. 기존 기준 전극의 고장은 제약 또는 식품 산업의 온라인 측정에서도 문제를 일으킬 수 있는데, 생산 후반 단계에서 귀중한 제품이 전극 파편이나 독성 화학 물질에 오염되어 안전상의 이유로 폐기되어야 하는 경우이다.
이러한 이유로 지난 20년 이상 동안 온칩 내장형 소형 기준 전계 효과 트랜지스터(REFET)에 대한 많은 연구 노력이 집중되었다. 이들의 작동 원리 또는 작동 모드는 전극 제조업체에 따라 다를 수 있으며, 종종 독점적이고 특허로 보호된다. REFET에 필요한 반도체 변형 표면은 또한 항상 테스트 용액과 열역학적 평형 상태에 있지 않으며, 공격적이거나 간섭하는 용해된 종 또는 잘 특성화되지 않은 노화 현상에 민감할 수 있다. 전극을 정기적으로 자주 재교정할 수 있고 서비스 수명 동안 쉽게 유지 관리할 수 있다면 이것은 실제 문제가 아니다. 그러나 전극이 장기간 온라인으로 침지되어야 하거나, 측정 자체의 특성과 관련된 특정 제약(가혹한 환경에서 고압 수중의 지구화학적 측정 또는 대기 중 산소 유입이나 압력 변화로 쉽게 방해받는 무산소 또는 환원 조건)으로 인해 접근할 수 없는 경우 문제가 될 수 있다.
기존 유리 전극과 마찬가지로 ISFET 전극의 중요한 요소는 기준 전극으로 남아 있다. 전극 오작동을 해결할 때, 종종 대부분의 문제는 기준 전극 측에서 찾아야 한다.
ISFET의 저주파 잡음.
ISFET 기반 센서의 경우, 저주파 잡음은 동일한 주파수 영역에 걸쳐 있는 생체 의학 신호와 간섭할 수 있으므로 전체 SNR에 가장 해롭다. 잡음은 주로 세 가지 원인이 있다. ISFET 외부의 잡음원은 환경 간섭 및 터미널 판독 회로의 장비 잡음과 같은 외부 잡음으로 지칭된다. 내부 잡음은 ISFET의 고체 부분에 나타나는 잡음으로, 주로 산화물/Si 계면에서 캐리어의 트랩 및 비트랩으로 인해 발생한다. 그리고 외부 잡음은 일반적으로 액체/산화물 계면에서 이온 교환으로 인해 발생하는 액체/산화물 계면에 뿌리를 둔다. ISFET의 잡음을 억제하기 위해 많은 방법이 고안되었다. 예를 들어, 외부 잡음을 억제하기 위해 ISFET에 접합형 트랜지스터를 통합하여 드레인 전류의 즉각적인 내부 증폭을 실현할 수 있다. 그리고 내부 잡음을 억제하기 위해 시끄러운 산화물/Si 계면을 쇼트키 접합 게이트로 대체할 수 있다.
ISFET의 드리프트.
ISFET의 드리프트는 문턱 전압 불안정성을 의미한다. pH-ISFET의 고유 응답이 완료된 후에도 ISFET의 출력 전압은 시간과 함께 점진적이고 단조롭게 변하며, 이러한 드리프트 동작은 전체 측정 과정 동안 존재한다. 이는 상업적으로 실행 가능한 ISFET 기반 생체 의학 센서를 개발하는 데 심각한 장애물 중 하나였다. 특히, 혈액 pH의 연속 모니터링에 필요한 높은 정확도는 pH ISFET에서 허용되는 드리프트율에 대한 엄격한 요구 사항을 부과한다.
드리프트에 대한 제안된 설명으로는 게이트 절연체 내에서 전기장 강화 이온 이동, 절연체 용액 계면에서의 전기화학적 비평형 조건, 강한 양극성 분극에서의 전해질로부터 전자의 주입으로 인한 절연체 막 내부의 음전하 형성, 그리고 느린 표면 효과 등이 있다.
ISFET의 기초는 MOSFET이다. 트벤테 대학교의 네덜란드 엔지니어 피트 베르그벨트는 MOSFET을 연구하여 전기화학 및 생물학적 응용을 위한 센서로 적용할 수 있음을 깨달았다. 이는 1970년 베르그벨트의 ISFET 발명으로 이어졌다. 그는 ISFET을 "일정 거리에 게이트가 있는 특별한 종류의 MOSFET"이라고 설명했다. 이것이 최초의 바이오센서 FET (BioFET)였다.
ISFET 센서는 CMOS (상보성 MOS) 기술을 기반으로 하는 집적 회로에 구현될 수 있었다. ISFET 장치는 DNA 혼성화, 혈액으로부터의 바이오마커 검출, 항체 검출, 포도당 측정 및 pH 감지와 같은 생체 의학 응용 분야에 널리 사용된다. ISFET은 또한 유전 기술에 사용되는 DNA 전계효과 트랜지스터 (DNAFET)와 같은 후기 BioFET의 기초가 된다.
최근에는 액체에서 작동하는 그래핀 전계 효과 트랜지스터(GFET)가 ISFET의 유망한 구현체로 부상했다. 이는 그래핀 채널이 기존의 반도체 채널 기반 장치에 비해 더 민감한 전하-전류 변환기를 제공하기 때문이다. 또한 그래핀 표면은 실리콘에 비해 기능화하기 더 편리하여 바이오FET 분야의 광범위한 발전을 이끌었다.
단접합 트랜지스터(Unijunction transistor, UJT) 또는 단일 접합트랜지스터는 하나의 p-n 접합만 있는 3개의 리드 전자 반도체 소자이다. 이 장치는 전기적으로 제어되는 스위치로만 작동한다.
UJT는 선형 증폭기로 사용되지 않는다. 수백 킬로헤르츠의 저주파에서 중주파에 이르는 자유 발진기, 동기화 또는 트리거 발진기, 펄스 생성 회로에 사용된다. 사이리스터의 트리거링 회로에 널리 사용된다. 1960년대에는 단위당 저렴한 비용과 독특한 특성으로 인해 발진기, 펄스 발생기, 톱니파 발생기, 트리거링 회로, 위상 제어, 타이밍 회로, 전압 또는 전류 조절 전원과 같은 다양한 응용 분야에서 사용이 보장되었다. 원래 단접합 트랜지스터 유형은 현재는 구식으로 간주되지만, 나중에 개발된 다층 소자인 프로그래밍 가능 단접합 트랜지스터는 여전히 널리 사용 가능하다.
단접합 트랜지스터에는 세 가지 유형이 있다.
단접합 트랜지스터 회로는 1960년대와 1970년대에 하나의 능동 소자만으로 간단한 발진기를 만들 수 있었기 때문에 취미 전자 회로에서 인기가 있었다. 예를 들어, 가변 속도 스트로브 조명에서 릴렉세이션 발진기에 사용되었다.
나중에 집적 회로가 더욱 보편화되면서 555 타이머 IC와 같은 발진기가 더 널리 사용되었다.
릴렉세이션 발진기의 능동 소자로 사용되는 것 외에도, UJT 또는 PUT의 가장 중요한 응용 분야 중 하나는 사이리스터(실리콘 제어 정류기(SCR), TRIAC 등)를 트리거하는 것이다. DC 전압을 사용하여 UJT 또는 PUT 회로를 제어하여 DC 제어 전압이 증가함에 따라 "온 시간"이 증가하도록 할 수 있다. 이 응용 분야는 대용량 AC 전류 제어에 중요하다.
UJT는 자기장을 측정하는 데에도 사용될 수 있다. 홀 효과는 PN 접합의 전압을 변조한다. 이는 UJT 릴렉세이션 발진기의 주파수에 영향을 미친다. 이것은 UJT에서만 작동한다. PUT는 이러한 현상을 보이지 않는다.
UJT는 이미터(E)와 두 개의 베이스(B1 및 B2)의 세 개의 단자를 가지고 있어 때때로 "이중 베이스 다이오드"라고도 불린다. 베이스는 가볍게 도핑된 n형 실리콘 막대로 형성된다. 두 개의 옴 접점 B1 및 B2가 양 끝에 부착된다. 이미터는 고농도로 도핑된 p형 재료이다. 이미터와 베이스 사이의 단일 PN 접합이 소자의 이름을 부여한다. 이미터가 개방 회로일 때 B1과 B2 사이의 저항을 내부 베이스 저항이라고 한다. 이미터 접합은 대부분의 응용 분야에서 대칭형 장치가 최적의 전기적 특성을 제공하지 않으므로, 장치가 비대칭이 되도록 일반적으로 베이스-1(B1)보다 베이스-2(B2)에 더 가깝게 위치한다.
이미터와 두 베이스 리드 사이에 전위차가 존재하지 않으면 B1에서 B2로 극히 작은 전류가 흐른다. 반면에, 트리거 전압으로 알려진, 베이스 리드에 비해 충분히 큰 전압이 이미터에 인가되면, 이미터에서 B1에서 B2로 흐르는 전류에 합류하는 매우 큰 전류가 흐르게 되어 더 큰 B2 출력 전류를 생성한다.
단접합 트랜지스터의 회로도 기호는 이미터 리드를 화살표로 나타내며, 이미터-베이스 접합이 전류를 전도할 때의 전통 전류 방향을 보여준다. 상보형 UJT는 p형 베이스와 n형 이미터를 사용하며, n형 베이스 소자와 동일하게 작동하지만 모든 전압 극성이 반대이다.
UJT의 구조는 N채널 JFET와 유사하지만, JFET에서는 p형(게이트) 재료가 N형(채널) 재료를 둘러싸고 있으며, 게이트 표면이 UJT의 이미터 접합보다 크다. UJT는 이미터 접합이 순방향 바이어스된 상태로 작동하는 반면, JFET는 일반적으로 게이트 접합이 역방향 바이어스된 상태로 작동한다. UJT는 전류 제어 부저항 소자이다.
소자 작동.
이 소자는 트리거되면 이미터 전원 공급 장치에 의해 제한될 때까지 이미터 전류가 재생적으로 증가하는 독특한 특성을 가지고 있다. 이 소자는 부저항 특성을 나타내므로 발진기로 사용될 수 있다.
UJT는 두 베이스 사이에 양전압으로 바이어스된다. 이는 소자의 길이를 따라 전위 강하를 유발한다. 이미터 전압이 P 확산(이미터) 지점의 전압보다 대략 다이오드 전압만큼 높게 구동되면, 이미터에서 베이스 영역으로 전류가 흐르기 시작한다. 베이스 영역은 매우 약하게 도핑되어 있기 때문에, 추가 전류(실제로는 베이스 영역의 전하)는 전도도 변조를 유발하여 이미터 접합과 B2 단자 사이의 베이스 부분 저항을 감소시킨다. 이 저항 감소는 이미터 접합이 더 순방향 바이어스됨을 의미하며, 따라서 더 많은 전류가 주입된다. 전체적으로, 이 효과는 이미터 단자에서 부저항을 발생시킨다. 이것이 UJT가 유용하게 사용되는 이유이며, 특히 간단한 발진기 회로에서 그렇다.
단접합 트랜지스터는 제너럴 일렉트릭에서 저마늄 4극 트랜지스터 연구의 부산물로 발명되었다. 이 소자는 1953년에 특허를 받았다. 상업적으로는 실리콘 소자가 제조되었다. 일반적인 부품 번호는 2N2646이다.
배리캡 다이오드(varicap diode), 버랙터 다이오드(varactor diode), 가변 정전 용량 다이오드(variable capacitance diode), 가변 반응저항 다이오드(variable reactance diode) 또는 튜닝 다이오드(tuning diode)는 역방향 바이어스된 PN 접합의 전압 의존적 전기 용량을 활용하도록 설계된 다이오드의 일종이다.
버랙터는 전압 제어 축전기로 사용된다. 주로 전압 제어 발진기, 파라메트릭 증폭기, 주파수 체배기에 사용된다. 전압 제어 발진기는 FM 송신기의 주파수 변조 및 위상동기회로와 같은 다양한 응용 분야를 가지고 있다. 위상동기회로는 많은 라디오, 텔레비전 수상기, 휴대 전화를 튜닝하는 주파수 합성기에 사용된다.
배리캡은 1961년 6월 장치 특허를 받은 라모 울드리지(Ramo Wooldridge) 기업의 퍼시픽 세미컨덕터(Pacific Semiconductor) 자회사에서 개발했다. 이 장치 이름은 1967년 10월 퍼시픽 세미컨덕터의 후신인 TRW 세미컨덕터에 의해 "바리캡"으로 상표 등록되었다. 이는 이 장치가 사용되면서 다른 이름이 붙게 된 이유를 설명하는 데 도움이 된다.
버랙터는 역방향 바이어스 상태에서 작동하므로 장치를 통해 DC 전류가 흐르지 않는다. 역방향 바이어스 양은 공핍 영역의 두께를 제어하며, 이에 따라 버랙터의 접합 정전 용량을 제어한다. 정전 용량 변화 특성은 도핑 프로파일에 따라 달라진다. 일반적으로 급준 접합 프로파일의 경우 공핍 영역 두께는 인가 전압의 제곱근에 비례하고, 전기 용량은 공핍 영역 두께에 반비례한다. 따라서 정전 용량은 인가 전압의 제곱근에 반비례한다. 초급준 접합 프로파일의 경우 정전 용량 변화는 더욱 비선형적이지만, 초급준 배리캡은 더 큰 정전 용량 변화를 가지며 낮은 전압에서 작동할 수 있다.
모든 다이오드는 이러한 가변 접합 정전 용량을 나타내지만, 배리캡은 이 효과를 활용하고 정전 용량 변화를 늘리기 위해 제조된다.
이 그림은 p-n 접합으로 형성된 공핍층을 가진 버랙터 단면의 예시를 보여준다. 이 공핍층은 MOS 또는 쇼트키 다이오드로도 만들 수 있다. 이는 CMOS 및 MMIC 기술에서 중요하다.
회로에서의 사용.
튜닝 회로.
일반적으로 회로에서 배리캡 다이오드를 사용하려면 기존의 정전 용량이나 유도자와 병렬로 연결하는 등, 동조 회로에 연결해야 한다. 배리캡의 정전 용량을 변경하기 위해 역방향 바이어스로 DC 전압이 인가된다. DC 바이어스 전압은 동조 회로에 유입되지 않도록 차단되어야 한다. 이는 배리캡 다이오드의 최대 정전 용량보다 약 100배 큰 정전 용량을 가진 DC 차단 축전기를 직렬로 연결하고, 배리캡 캐소드와 차단 축전기 사이의 노드에 고임피던스 소스에서 DC를 인가함으로써 달성할 수 있으며, 첨부된 다이어그램의 왼쪽 상단 회로에 나와 있다.
배리캡에는 상당한 DC 전류가 흐르지 않으므로, 캐소드를 DC 제어 전압 저항에 다시 연결하는 저항 값은 22 kΩ에서 150 kΩ 범위에 있을 수 있으며, 차단 축전기는 5–100 nF 범위에 있을 수 있다. 때때로, 매우 높은 Q를 가진 동조 회로의 경우, 제어 전압의 소스 임피던스를 높여 동조 회로에 부하를 주지 않고 Q를 감소시키지 않기 위해 저항과 직렬로 유도자가 배치된다.
또 다른 일반적인 구성은 두 개의 배리캡 다이오드를 역방향(애노드-애노드)으로 연결하는 것이다. (다이어그램의 왼쪽 하단 회로 참조) 두 번째 배리캡은 첫 번째 회로의 차단 축전기를 효과적으로 대체한다. 이로 인해 전체 정전 용량과 정전 용량 범위가 절반으로 줄어들지만, 각 장치에 걸리는 AC 전압 성분을 줄이고 AC 성분이 배리캡을 순방향 전도로 바이어스할 만큼 충분한 진폭을 가질 경우 대칭적인 왜곡을 줄이는 이점이 있다.
배리캡으로 튜닝 회로를 설계할 때, 신호를 왜곡하고 고조파를 추가할 수 있는 다이오드 정전 용량을 너무 많이 변경하는 것을 방지하기 위해 배리캡에 걸리는 AC 전압 성분을 최소 수준으로 유지하는 것이 일반적으로 좋은 관행이다(일반적으로 피크 대 피크 100 mV 미만).
다이어그램 오른쪽 상단의 세 번째 회로는 두 개의 직렬 연결된 배리캡과 별도의 DC 및 AC 신호 접지 연결을 사용한다. DC 접지는 전통적인 접지 기호로 표시되고, AC 접지는 열린 삼각형으로 표시된다. 접지 분리는 (i) 저주파 접지 노드에서 고주파 방사를 방지하고, (ii) AC 접지 노드의 DC 전류가 배리캡 및 트랜지스터와 같은 활성 장치의 바이어스 및 작동 지점을 변경하는 것을 방지하기 위해 종종 수행된다.