shopkeeper/korean_wiki_content_only_120125 huggingface dataset:
1980년대와 1990년대에는 이 연구 분야에서 많은 제안된 재구성 가능한 아키텍처가 산업 및 학계에서 개발되면서 르네상스가 일어났다. 예를 들어 Copacobana, Matrix, GARP, Elixent, NGEN, Polyp, MereGen, PACT XPP, Silicon Hive, Montium, Pleiades, Morphosys, PiCoGA 등이 있다. 이러한 설계는 복잡한 설계를 하나의 칩에 구현할 수 있게 해준 실리콘 기술의 지속적인 발전 덕분에 가능했다. 이러한 대규모 병렬 재구성 가능 컴퓨터 중 일부는 주로 분자 진화, 신경 또는 영상 처리와 같은 특수 하위 도메인을 위해 제작되었다. 세계 최초의 상업용 재구성 가능 컴퓨터인 Algotronix CHS2X4는 1991년에 완성되었다. 이는 상업적인 성공을 거두지는 못했지만, 필드 프로그래머블 게이트 어레이(FPGA)의 발명사인 자일링스가 이 기술을 인수하고 Algotronix 직원을 고용할 만큼 유망했다. 이후 기계들은 MereGen을 사용한 유전자 코딩의 자발적인 공간 자기 조직화와 같은 과학적 원리의 첫 시연을 가능하게 했다.
트레데닉의 분류.
재구성 가능 컴퓨팅 기계 패러다임의 근본적인 모델인 데이터 스트림 기반 안티 머신은 닉 트레데닉의 다음 컴퓨팅 패러다임 분류 체계(표 1: 닉 트레데닉의 패러다임 분류 체계 참조)에 나타난 바와 같이 이전에 도입된 다른 기계 패러다임과의 차이점으로 잘 설명된다.
하텐슈타인의 Xputer.
컴퓨터 과학자 라이너 하텐슈타인은 재구성 가능 컴퓨팅을 안티 머신의 관점에서 설명하는데, 그에 따르면 이것은 보다 일반적인 폰 노이만 머신으로부터 근본적인 패러다임 전환을 나타낸다. 하텐슈타인은 이를 재구성 가능 컴퓨팅 역설이라고 부른다. 소프트웨어에서 컨피그웨어(소프트웨어에서 FPGA)로의 마이그레이션이 최대 4배 이상의 속도 향상과 거의 4배에 달하는 전력 소비 감소를 가져온다고 보고된다. 이는 FPGA의 기술적 파라미터가 고든 무어 곡선보다 약 4배 뒤처져 있고, 클럭 주파수도 마이크로프로세서보다 현저히 낮음에도 불구하고 발생한다. 이 역설은 부분적으로 폰 노이만 증후군으로 설명된다.
고성능 재구성 가능 컴퓨팅(HPRC)은 컴퓨터 구조로, 필드 프로그래머블 게이트 어레이와 같은 재구성 가능 컴퓨팅 기반 가속기를 CPU 또는 멀티 코어 마이크로프로세서와 결합한다.
FPGA의 논리 증가로 더 크고 복잡한 알고리즘을 FPGA에 프로그래밍할 수 있게 되었다. 이러한 FPGA를 PCI 익스프레스와 같은 고속 버스를 통해 최신 CPU에 연결하면 구성 가능한 논리가 주변기기보다는 코프로세서처럼 작동할 수 있게 되었다. 이로 인해 재구성 가능 컴퓨팅이 고성능 컴퓨팅 영역으로 들어서게 되었다.
더 나아가, FPGA에 알고리즘을 복제하거나 다수의 FPGA를 사용함으로써 여러 계산 장치가 다른 데이터를 동시에 처리할 수 있는 재구성 가능한 SIMD 시스템을 생산할 수 있게 되었으며, 이는 병렬 컴퓨팅에 매우 적합하다.
이러한 이종 시스템 기술은 컴퓨팅 연구, 특히 슈퍼컴퓨팅에서 사용된다.
2008년 논문은 4배 이상의 속도 향상 요인과 거의 4배에 달하는 에너지 절약 요인을 보고했다.
일부 슈퍼컴퓨터 기업은 FPGA를 가속기로 포함하는 이종 처리 블록을 제공한다.
한 연구 분야는 이러한 이종 시스템에 대해 얻어진 트윈 패러다임 프로그래밍 도구 흐름 생산성이다.
미국 미국 국립과학재단은 고성능 재구성 가능 컴퓨팅 센터(CHREC)를 운영하고 있다.
2011년 4월에는 유럽에서 제4회 매니코어 및 재구성 가능 슈퍼컴퓨팅 컨퍼런스가 개최되었다.
IBM이 FPGA를 IBM 파워 마이크로프로세서에 통합한다고 발표하면서 상업용 고성능 재구성 가능 컴퓨팅 시스템이 등장하기 시작했다.
부분 재구성.
부분 재구성은 재구성 가능한 하드웨어 회로의 일부를 변경하는 동안 다른 부분은 이전 구성을 유지하는 과정이다. 필드 프로그래머블 게이트 어레이는 종종 부분 재구성의 지원으로 사용된다.
전자 하드웨어는 소프트웨어와 마찬가지로 하위 구성 요소를 만들고 상위 수준 구성 요소를 만들어 인스턴스화함으로써 모듈식으로 설계될 수 있다. 많은 경우 FPGA가 여전히 작동하는 동안 이러한 하위 구성 요소 중 하나 또는 여러 개를 교체할 수 있는 것이 유용하다.
일반적으로 FPGA를 재구성하려면 외부 컨트롤러가 FPGA에 설계를 다시 로드하는 동안 재설정 상태로 유지해야 한다. 부분 재구성은 FPGA 또는 외부의 컨트롤러가 재구성 가능한 모듈에 부분 설계를 로드하는 동안 설계의 중요한 부분이 계속 작동하도록 허용한다. 부분 재구성은 또한 설계 간에 변경되는 부분 설계만 저장함으로써 여러 설계에 대한 공간을 절약하는 데 사용될 수도 있다.
부분 재구성이 유용할 수 있는 일반적인 예는 통신 장치의 경우이다. 장치가 여러 연결을 제어하고 그 중 일부에 암호화가 필요한 경우, 전체 컨트롤러를 중단시키지 않고도 다른 암호화 코어를 로드할 수 있는 것이 유용할 것이다.
부분 재구성은 모든 FPGA에서 지원되지 않는다. 모듈식 설계에 중점을 둔 특수 소프트웨어 흐름이 필요하다. 일반적으로 설계 모듈은 FPGA 내에서 잘 정의된 경계를 따라 구축되며, 이는 설계를 내부 하드웨어에 특별히 매핑해야 한다.
설계의 기능에 따라 부분 재구성은 두 가지 그룹으로 나눌 수 있다.
현재 시스템.
컴퓨터 에뮬레이션.
저렴한 FPGA 보드의 등장으로 학생 및 취미 활동 프로젝트에서 빈티지 컴퓨터를 재현하거나 더 새로운 아키텍처를 구현하려는 시도가 이루어지고 있다. 이러한 프로젝트는 재구성 가능한 하드웨어(FPGA)로 구축되며, 일부 장치는 단일 재구성 가능한 하드웨어(C-One)를 사용하여 여러 빈티지 컴퓨터의 에뮬레이션을 지원한다.
COPACOBANA.
완전한 FPGA 기반 컴퓨터는 비용 최적화 코드 브레이커 및 분석기인 COPACOBANA와 그 후속작인 RIVYERA이다. 독일 보훔 및 킬 대학교의 COPACOBANA 프로젝트의 스핀오프 회사인 SciEngines GmbH는 완전한 FPGA 기반 컴퓨터 개발을 계속하고 있다.
미트리오닉스.
미트리오닉스는 단일 할당 언어로 작성된 소프트웨어를 FPGA 기반 컴퓨터에서 컴파일하고 실행할 수 있도록 하는 SDK를 개발했다. 미트리온-C 소프트웨어 언어와 미트리온 프로세서를 통해 소프트웨어 개발자는 GPU(그래픽 처리 장치), 셀 기반 프로세서, PPU(병렬 처리 장치), 멀티코어 CPU, 전통적인 싱글코어 CPU 클러스터와 같은 다른 컴퓨팅 기술과 동일한 방식으로 FPGA 기반 컴퓨터에서 애플리케이션을 작성하고 실행할 수 있다. (사업 종료)
내셔널 인스트루먼츠.
내셔널 인스트루먼츠는 CompactRIO라는 하이브리드 임베디드 컴퓨팅 시스템을 개발했다. 이 시스템은 사용자 프로그래밍 가능한 FPGA, 핫 스와핑 가능한 I/O 모듈, 결정론적 통신 및 처리를 위한 실시간 컨트롤러, 빠른 RT 및 FPGA 프로그래밍을 위한 그래픽 LabVIEW 소프트웨어를 수용하는 재구성 가능한 섀시로 구성된다.
자일링스.
자일링스는 FPGA 장치의 부분 재구성 두 가지 방식인 모듈 기반 및 차이 기반을 개발했다. 모듈 기반 부분 재구성은 설계의 개별 모듈 부분을 재구성할 수 있도록 허용하는 반면, 차이 기반 부분 재구성은 설계에 작은 변경이 이루어질 때 사용될 수 있다.
인텔은 Stratix V와 같은 28나노미터 장치 및 20나노미터 Arria 10 장치에서 FPGA 장치의 부분 재구성을 지원한다. Arria 10을 위한 인텔 FPGA 부분 재구성 흐름은 Quartus Prime Pro 소프트웨어의 계층적 설계 방법론을 기반으로 하며, 사용자는 런타임에 재구성할 수 있는 FPGA의 물리적 파티션을 생성하고 나머지 설계는 계속 작동한다. Quartus Prime Pro 소프트웨어는 또한 계층적 부분 재구성 및 부분 재구성 시뮬레이션을 지원한다.
시스템 분류.
새로운 아키텍처가 개발됨에 따라 재구성 가능한 아키텍처의 분류는 여전히 개발되고 개선되고 있으며, 현재까지 통일된 분류법은 제안되지 않았다. 그러나 이러한 시스템을 분류하는 데 사용할 수 있는 몇 가지 반복되는 매개변수가 있다.
재구성 가능한 논리의 세분성은 매핑 도구에서 다루는 가장 작은 기능 단위(구성 가능한 논리 블록, CLB)의 크기로 정의된다. 높은 세분성, 즉 미세 세분성은 하드웨어에 알고리즘을 구현할 때 더 큰 유연성을 의미한다. 그러나 이는 계산당 더 많은 라우팅이 필요하므로 전력, 면적, 지연 측면에서 불이익이 따른다. 미세 세분 아키텍처는 비트 수준 조작 수준에서 작동하며, 거친 세분 처리 요소(재구성 가능한 데이터 경로 장치, rDPU)는 표준 데이터 경로 애플리케이션에 더 최적화되어 있다. 거친 세분 아키텍처의 단점 중 하나는 세분성이 제공하는 것보다 작은 계산을 수행해야 할 경우 활용도와 성능이 저하되는 경향이 있다는 것이다. 예를 들어, 4비트 폭의 기능 단위에서 1비트 추가를 수행하면 3비트가 낭비된다. 이 문제는 거친 세분 배열(재구성 가능한 데이터 경로 배열, rDPA)과 FPGA를 동일한 칩에 두어 해결할 수 있다.
거친 세분 아키텍처(rDPA)는 워드 폭 데이터 경로(rDPU)가 필요한 알고리즘의 구현을 위한 것이다. 이들의 기능 블록은 큰 계산에 최적화되어 있으며 일반적으로 워드 폭 산술 논리 장치(ALU)를 포함하므로, 상호 연결된 더 작은 기능 단위 세트보다 더 빠르고 전력 효율적으로 이러한 계산을 수행할 것이다. 이는 연결 전선이 더 짧아 와이어 커패시턴스가 적고 따라서 더 빠르고 저전력 설계가 가능하기 때문이다. 더 큰 계산 블록을 갖는 잠재적인 바람직하지 않은 결과는 피연산자의 크기가 알고리즘과 일치하지 않을 때 자원의 비효율적인 활용이 발생할 수 있다는 것이다. 종종 실행될 애플리케이션의 유형이 미리 알려져 있어 논리, 메모리 및 라우팅 자원을 조정하여 장치의 성능을 향상시키면서도 향후 적응을 위한 특정 수준의 유연성을 제공할 수 있다. 이의 예로는 유연성을 줄여 더 일반적인 미세 세분 FPGA 사촌보다 전력, 면적, 처리량 측면에서 더 나은 성능을 얻는 것을 목표로 하는 도메인 특정 배열이 있다.
재구성 속도.
이러한 재구성 가능한 시스템의 구성은 배포 시점, 실행 단계 사이 또는 실행 중에 발생할 수 있다. 일반적인 재구성 가능한 시스템에서는 비트 스트림이 배포 시점에 장치를 프로그래밍하는 데 사용된다. 미세 세분 시스템은 더 많은 요소가 처리되고 프로그래밍되어야 하므로 본질적으로 더 거친 세분 아키텍처보다 더 많은 구성 시간이 필요하다. 따라서 더 거친 세분 아키텍처는 잠재적으로 더 낮은 에너지 요구 사항의 이점을 얻을 수 있다. 정보가 덜 전송되고 활용되기 때문이다. 직관적으로 재구성 속도가 느릴수록 재구성의 관련 에너지 비용이 더 긴 기간에 걸쳐 상쇄되므로 전력 소비가 더 작아진다. 부분 재구성은 장치의 일부가 재프로그래밍되는 동안 다른 부분은 여전히 활성 계산을 수행할 수 있도록 하는 것을 목표로 한다. 부분 재구성을 통해 더 작은 재구성 가능한 비트 스트림이 가능하므로 비트 스트림에서 중복 정보를 전송하는 데 에너지를 낭비하지 않는다. 비트 스트림의 압축이 가능하지만, 더 작은 비트 스트림을 사용하여 절약된 에너지가 데이터를 압축하는 데 필요한 계산량보다 크지 않도록 신중한 분석을 수행해야 한다.
호스트 커플링.
재구성 가능한 배열은 종종 호스트 프로세서에 연결된 처리 가속기로 사용된다. 결합 수준은 재구성 가능한 논리를 활용할 때 관련된 데이터 전송 유형, 대기 시간, 전력, 처리량 및 오버헤드를 결정한다. 가장 직관적인 설계 중 일부는 주변 버스를 사용하여 재구성 가능한 배열에 코프로세서와 같은 배열을 제공한다. 그러나 재구성 가능한 패브릭이 프로세서에 훨씬 더 가까운 구현도 있었으며, 일부는 프로세서 레지스터를 활용하여 데이터 경로에 구현되기도 한다. 호스트 프로세서의 역할은 제어 기능을 수행하고, 논리를 구성하고, 데이터를 스케줄링하고, 외부 인터페이스를 제공하는 것이다.
라우팅/상호 연결.
재구성 가능한 장치의 유연성은 주로 라우팅 상호 연결에서 비롯된다. FPGA 공급업체인 자일링스와 알테라가 대중화한 상호 연결 방식 중 하나는 블록이 수직 및 수평 라우팅과 함께 배열로 배열되는 아일랜드 스타일 레이아웃이다. 부적절한 라우팅이 있는 레이아웃은 유연성이 떨어지고 자원 활용도가 낮아 성능이 제한될 수 있다. 너무 많은 상호 연결이 제공되면 필요 이상의 트랜지스터가 필요하므로 더 많은 실리콘 면적, 더 긴 와이어 및 더 많은 전력 소비가 발생한다.
운영 체제의 과제.
재구성 가능 컴퓨팅의 주요 과제 중 하나는 더 높은 설계 생산성을 가능하게 하고 기본 개념에 익숙하지 않은 사용자에게 재구성 가능 컴퓨팅 시스템을 더 쉽게 사용할 수 있는 방법을 제공하는 것이다. 이를 달성하는 한 가지 방법은 일반적으로 운영 체제에 의해 지원되고 강제되는 표준화 및 추상화를 제공하는 것이다.
운영 체제의 주요 작업 중 하나는 하드웨어를 숨기고 프로그램(및 프로그래머)에게 멋지고 깨끗하며 우아하고 일관된 추상화를 제공하여 작업할 수 있도록 하는 것이다. 즉, 운영 체제의 두 가지 주요 작업은 추상화와 자원 관리이다.
추상화는 복잡하고 다양한 (하드웨어) 작업을 잘 정의되고 공통된 방식으로 처리하는 강력한 메커니즘이다. 가장 기본적인 OS 추상화 중 하나는 프로세스이다. 프로세스는 운영 체제가 제공하는 인식에 따라 기본 가상 하드웨어에서 자체적으로 실행되는 실행 중인 애플리케이션이다. 이는 스레드 개념을 통해 완화될 수 있으며, 다른 작업이 이 가상 하드웨어에서 동시에 실행되어 작업 수준 병렬성을 활용할 수 있도록 허용한다. 다른 프로세스와 스레드가 작업을 조정할 수 있도록 OS는 통신 및 동기화 방법을 제공해야 한다.
추상화 외에도 기본 하드웨어 구성 요소의 자원 관리가 필요하다. 운영 체제가 프로세스와 스레드에 제공하는 가상 컴퓨터가 사용 가능한 물리적 자원(프로세서, 메모리 및 장치)을 공간적으로나 시간적으로 공유해야 하기 때문이다.
베릴로그-AMS(Verilog-AMS)는 아날로그 및 혼합 신호 시스템의 동작을 정의하기 위해 아날로그 및 혼합 신호 확장(AMS)을 포함하는 베릴로그 하드웨어 기술 언어의 파생 언어이다. 이는 베릴로그/시스템베릴로그/VHDL의 이벤트 기반 시뮬레이터 루프를 연속 시간 시뮬레이터로 확장하며, 이는 아날로그 도메인의 미분방정식을 해결한다. 두 도메인은 서로 연결되어 있어, 아날로그 이벤트가 디지털 동작을 유발할 수 있고 그 반대도 가능하다.
베릴로그-AMS 표준은 아날로그 및 혼합 신호 시스템 및 집적 회로 설계자들이 시스템 및 구성 요소의 고수준 행동 설명뿐만 아니라 구조적 설명을 캡슐화하는 모듈을 생성하고 사용할 수 있도록 의도적으로 만들어졌다.
베릴로그-AMS는 혼합 신호 회로를 위한 산업 표준 모델링 언어이다. 이는 연속 시간 및 이벤트 기반 모델링 의미론을 모두 제공하므로 아날로그, 디지털 및 혼합 아날로그/디지털 회로에 적합하다. 특히 매우 복잡한 아날로그, 혼합 신호 및 RF 집적 회로의 검증에 적합하다.
베릴로그와 베릴로그/AMS는 절차적 프로그래밍 언어가 아니라 이벤트 기반 하드웨어 기술 언어(HDL)이다. 따라서 이들은 병렬 동작 및 이벤트의 정의 및 동기화를 위한 정교하고 강력한 언어 기능을 제공한다. 반면에 HDL 프로그램 문장에 정의된 많은 동작은 병렬로 실행될 수 있다 (절차적 언어의 스레드 및 태스크와 다소 유사하지만 훨씬 세분화되어 있다). 그러나 베릴로그/AMS는 시뮬레이터의 베릴로그 절차적 인터페이스를 사용하여 ANSI C 언어와 같은 절차적 언어와 연결될 수 있어 테스트 스위트 구현을 용이하게 하고 레거시 코드 또는 테스트벤치 장비와의 상호 작용을 허용한다.
베릴로그-AMS 위원회의 원래 의도는 아날로그 및 디지털 설계를 위한 단일 언어였지만, 통합 과정의 지연으로 인해 베릴로그는 시스템베릴로그로 발전하여 IEEE로 넘어갔고, 베릴로그-AMS는 Accellera에 남아있다.
베릴로그/AMS는 베릴로그 디지털 HDL의 상위 집합이므로 디지털 도메인의 모든 문은 베릴로그와 동일하게 작동한다(예시는 해당 문서를 참조). 모든 아날로그 부분은 베릴로그-A와 동일하게 작동한다.
다음 베릴로그-AMS 코드 예시는 디지털 신호에 의해 트리거되는 아날로그 처리의 예시인 DAC를 보여준다.
`include "constants.vams"
`include "disciplines.vams"
// Simple DAC model
module dac_simple(aout, clk, din, vref);
// Parameters
parameter integer bits = 4 from [1:24];
parameter integer td = 1n from[0:inf); // Processing delay of the DAC
// Define input/output
input clk, vref;
input [bits-1:0] din;
output aout;
//Define port types
logic clk;
logic [bits-1:0] din;
electrical aout, vref;
// Internal variables
real aout_new, ref;
integer i;
// Change signal in the analog part
analog begin
@(posedge clk) begin // Change output only for rising clock edge
aout_new = 0;
ref = V(vref);
for(i=0; i&lt;bits; i=i+1) begin
ref = ref/2;
aout_new = aout_new + ref * din[i];
V(aout) &lt;+ transition(aout_new, td, 5n); // Get a smoother transition when output level changes
ADC 모델은 디지털 블록에서 아날로그 신호를 읽는다.
// Simple ADC model
module adc_simple(clk, dout, vref, vin);
parameter integer bits = 4 from[1:24]; // Number of bits
parameter integer td = 1 from[0:inf); // Processing delay of the ADC
input clk, vin, vref;
output [bits-1:0] dout;
electrical vref, vin;
reg [bits-1:0] dout;
real ref, sample;
dout = 0;
// Perform sampling in the digital blocks for rising clock edge
always @(posedge clk) begin
sample = V(vin);
if(sample &gt; ref) begin
dout[i] &lt;= #(td) 1;
sample = sample - ref;
dout[i] &lt;= #(td) 0;
이 언어는 초기에는 상업 회사에서만 지원되었지만, 행동 모델링 하위 집합인 "베릴로그-A"의 일부는 트랜지스터 모델링 커뮤니티에서 채택되었다. ADMS 변환기는 Xyce 및 ngSPICE와 같은 오픈 소스 시뮬레이터를 지원한다. 보다 완전한 구현은 이제 OpenVAF를 통해 사용할 수 있다. 포스트-SPICE 시뮬레이터 Gnucap은 표준 문서에 따라 설계되었으며, 시뮬레이터 수준과 행동 모델링 모두에 대한 베릴로그-AMS 지원이 증가하고 있다.
SystemC는 C++ 클래스 및 매크로 세트로, 사건 기반 시뮬레이션 인터페이스를 제공한다(또한 이산 사건 시뮬레이션 참조). 이러한 기능을 통해 설계자는 일반 C++ 구문을 사용하여 설명된 동시적 프로세스를 시뮬레이션할 수 있다. SystemC 프로세스는 시뮬레이션된 실시간 환경에서 C++가 제공하는 모든 자료형과 SystemC 라이브러리가 제공하는 추가 데이터 유형은 물론 사용자 정의 데이터 유형의 신호를 사용하여 통신할 수 있다. 어떤 면에서 SystemC는 하드웨어 기술 언어인 VHDL 및 베릴로그를 의도적으로 모방하지만, 시스템 수준 모델링 언어로 더 적합하게 설명된다.
SystemC는 시스템 수준 모델링, 아키텍처 탐색, 성능 모델링, 소프트웨어 개발, 기능 검증, 상위 수준 합성에 적용된다. SystemC는 종종 전자 시스템 수준 (ESL) 설계 및 트랜잭션 수준 모델링 (TLM)과 관련이 있다.
언어 사양.
SystemC는 Open SystemC Initiative (OSCI — 현재 Accellera)에 의해 정의되고 홍보되었으며, IEEE 표준 협회에 의해 IEEE 1666-2011 – SystemC 언어 참조 설명서(LRM)로 승인되었다. LRM은 SystemC의 의미론에 대한 명확한 설명을 제공한다. OSCI는 또한 오픈 소스 개념 증명 시뮬레이터(때때로 참조 시뮬레이터로 잘못 언급되기도 함)를 제공하며, 이는 OSCI 웹사이트에서 다운로드할 수 있다. OSCI의 의도는 상업 공급업체와 학계가 IEEE 1666을 준수하는 독창적인 소프트웨어를 만들 수 있도록 하는 것이었지만, 실제로 대부분의 SystemC 구현은 적어도 부분적으로 OSCI 개념 증명 시뮬레이터를 기반으로 했다.
HDL과의 비교.
SystemC는 VHDL 및 베릴로그와 의미론적 유사성을 가지지만, 하드웨어 기술 언어로 사용될 때 이들에 비해 구문적 오버헤드가 있다고 할 수 있다. 반면에, 객체 지향 설계 분할 및 템플릿 클래스와 유사하게 더 넓은 범위의 표현을 제공한다. 엄격히 C++ 클래스 라이브러리임에도 불구하고, SystemC는 때때로 그 자체의 언어로 간주되기도 한다. 소스 코드는 SystemC 라이브러리(시뮬레이션 커널 포함)와 함께 컴파일되어 실행 파일을 생성한다. OSCI 오픈 소스 구현의 성능은 레지스터 전송 레벨 시뮬레이션에 사용될 때 일반적으로 상업용 VHDL/베릴로그 시뮬레이터보다 좋지 않다.
SystemC 버전 1에는 구조적 계층 및 연결성, 클록 사이클 정확도, 델타 사이클, 사값 논리 (0, 1, X, Z), 버스 해결 기능과 같은 일반적인 하드웨어 기술 언어 기능이 포함되었다.
SystemC 버전 2부터는 통신 추상화, 트랜잭션 수준 모델링, 가상 플랫폼 모델링에 중점을 두었다. 또한 추상 포트, 동적 프로세스, 시간 지정 이벤트 알림 기능이 추가되었다.
SystemC에는 모듈이라는 컨테이너 클래스의 개념이 있다. 이것은 다른 모듈이나 프로세스를 포함할 수 있는 계층적 개체이다.
모듈은 SystemC 설계 계층 구조의 기본 구성 요소이다. SystemC 모델은 일반적으로 포트를 통해 통신하는 여러 모듈로 구성된다. 모듈은 SystemC의 빌딩 블록으로 생각할 수 있다.
포트는 채널을 통해 모듈 내부에서 외부(일반적으로 다른 모듈로)로 통신을 허용한다.
SystemC는 해결된 신호와 해결되지 않은 신호를 지원한다. 해결된 신호는 둘 이상의 드라이버(버스)를 가질 수 있지만 해결되지 않은 신호는 하나의 드라이버만 가질 수 있다.
익스포트.
모듈은 다른 모듈에 연결되는 포트를 가지고 있다. SystemC는 단방향 및 양방향 포트를 지원한다.
익스포트는 채널을 통합하여 모듈 내부에서 외부(일반적으로 다른 모듈로)로 통신을 허용한다.
프로세스는 기능을 설명하는 데 사용된다. 프로세스는 모듈 안에 포함된다. SystemC는 하드웨어 및 소프트웨어 설계자가 사용할 수 있는 세 가지 다른 프로세스 추상화를 제공한다. 프로세스는 주요 계산 요소이다. 이들은 동시적이다.
채널은 SystemC의 통신 요소이다. 이들은 단순한 와이어일 수도 있고 FIFO나 버스 채널과 같은 복잡한 통신 메커니즘일 수도 있다.
기본 채널:
포트는 인터페이스를 사용하여 채널과 통신한다.
이벤트는 프로세스 간의 동기화를 허용하며 초기화 중에 정의되어야 한다.
SystemC는 하드웨어 모델링을 지원하는 여러 데이터 유형을 도입한다.
확장 표준 유형:
논리 유형:
고정 소수점 유형:
SystemC는 1997년 DAC 논문에서 설명된 Scenic 프로그래밍 언어 작업에서 유래한다.
ARM Ltd., CoWare, 시높시스 및 CynApps는 SystemC를 개발하기 위해 협력하여 1999년에 첫 번째 초안 버전을 출시했다 (CynApps는 나중에 Forte Design Systems가 되었다). 당시 주요 경쟁자는 UC 어바인 직원과 일부 일본 기업이 개발한 또 다른 C 기반 오픈 소스 패키지인 SpecC였다.
2000년 6월, Open SystemC Initiative라는 표준 그룹이 결성되어 SystemC 활동을 주최하고 시높시스의 가장 큰 경쟁자인 케이던스와 멘토 그래픽스가 SystemC 개발에 민주적인 대표권을 가질 수 있도록 산업 중립적인 조직을 제공했다.
가산기의 예시 코드:
SC_MODULE(adder) // module (class) declaration
sc_in&lt;int&gt; a, b; // ports
sc_out&lt;int&gt; sum;
void do_add() // process
sum.write(a.read() + b.read()); //or just sum = a + b
SC_CTOR(adder) // constructor
SC_METHOD(do_add); // register do_add to kernel
sensitive « a « b; // sensitivity list of do_add
SystemC에서의 전력 및 에너지 추정.
SystemC에서는 시뮬레이션을 통해 전력 및 에너지 추정이 가능하다.
Powersim은 시스템 수준에서 설명된 하드웨어의 전력 및 에너지 소비를 계산하기 위한 SystemC 클래스 라이브러리이다. 이를 위해 C++ 연산자를 모니터링하고 각 SystemC 데이터 유형에 대해 다른 에너지 모델을 사용할 수 있다.
Powersim을 사용한 시뮬레이션은 애플리케이션 소스 코드 변경을 필요로 하지 않는다.
모델심(ModelSim)은 지멘스 (이전에는 멘토 그래픽스가 개발)에서 VHDL, 베릴로그, SystemC와 같은 하드웨어 기술 언어의 시뮬레이션을 위한 다중 언어 환경이며, 내장 C 디버거를 포함한다. 모델심은 독립적으로 사용하거나 인텔 쿼터스 프라임, PSIM, 자일링스 ISE 또는 자일링스 비바도와 함께 사용할 수 있다. 시뮬레이션은 그래픽 사용자 인터페이스(GUI)를 사용하거나 스크립트를 사용하여 자동으로 수행된다.
멘토 HDL 시뮬레이션 제품은 모델심 PE 및 퀘스타 심과 같은 여러 에디션으로 제공된다.
퀘스타 심은 고성능 및 고급 디버깅 기능을 제공하며, 모델심 PE는 아마추어 및 학생을 위한 엔트리 레벨 시뮬레이터이다. 퀘스타 심은 수백만 게이트의 대규모 설계에 사용되며, 마이크로소프트 윈도우 및 리눅스에서 32비트 및 64비트 아키텍처를 지원한다.
모델심은 Link for ModelSim을 사용하여 매트랩/시뮬링크와 함께 사용할 수도 있다. Link for ModelSim은 시뮬링크와 모델심 간의 빠른 양방향 공동 시뮬레이션 인터페이스이다. 이러한 설계를 위해 매트랩은 수치 시뮬레이션 도구 세트를 제공하고, 모델심은 설계의 하드웨어 구현 및 타이밍 특성을 검증하는 도구를 제공한다.
모델심은 지원되는 모든 언어의 시뮬레이션을 위해 통합 커널을 사용하며, 임베디드 C 코드 디버깅 방법은 VHDL 또는 베릴로그와 동일하다.
모델심 및 퀘스타 심 제품은 다음 언어에 대한 시뮬레이션, 검증 및 디버깅을 지원한다.
니오스 II(Nios II)는 알테라 계열의 필드 프로그래머블 게이트 어레이 (집적 회로)용으로 특별히 설계된 32비트 임베디드 프로세서 아키텍처이다. 니오스 II는 원래 니오스 아키텍처에 비해 많은 개선 사항이 통합되어 디지털 신호 처리(DSP)부터 시스템 제어에 이르는 광범위한 임베디드 컴퓨팅 애플리케이션에 더 적합하다.
니오스 II는 알테라의 첫 번째 구성 가능한 16비트 임베디드 프로세서인 2000년에 출시된 니오스의 후속작이다.
인텔은 2023년에 니오스 II의 단종을 발표했으며, 그 후속작은 RISC-V 아키텍처를 기반으로 하는 니오스 V이다.
원래의 니오스와 마찬가지로 니오스 II 아키텍처는 알테라 FPGA의 프로그래머블 로직 및 메모리 블록에 완전히 구현된 RISC 소프트 코어 아키텍처이다. 이전 버전과 달리 완전한 32비트 설계이다.
니오스 II 프로세서의 소프트 코어 특성 덕분에 시스템 설계자는 특정 애플리케이션 요구 사항에 맞춰 사용자 지정 니오스 II 코어를 지정하고 생성할 수 있다. 시스템 설계자는 미리 정의된 메모리 관리 장치를 추가하거나 사용자 지정 명령어 및 사용자 지정 주변 장치를 정의하여 니오스 II의 기본 기능을 확장할 수 있다.
사용자 지정 명령어.
기본 니오스 II 명령어와 유사하게 사용자 정의 명령어는 최대 두 개의 32-비트 소스 레지스터에서 값을 받아 선택적으로 32비트 대상 레지스터에 결과를 다시 쓴다. 사용자 지정 명령어를 사용함으로써 시스템 설계자는 성능 목표를 충족하도록 시스템 하드웨어를 미세 조정할 수 있으며, 설계자는 C에서 명령어를 매크로로 쉽게 처리할 수 있다.
사용자 지정 주변 장치.
CPU 사이클 대부분을 특정 코드 섹션 실행에 사용하는 성능에 민감한 시스템의 경우, 사용자 정의 주변 장치가 소프트웨어 알고리즘 실행의 일부 또는 전부를 사용자 정의 하드웨어 논리로 오프로드하여 전력 효율성 또는 애플리케이션 처리량을 향상시킬 수 있다.
메모리 관리 장치.
쿼터스 8.0과 함께 도입된 선택적 MMU를 통해 니오스 II는 리눅스 커널과 같이 하드웨어 기반 페이징 및 보호를 요구하는 운영 체제를 실행할 수 있다. MMU가 없으면 니오스는 μClinux 및 FreeRTOS와 같이 단순화된 보호 및 가상 메모리 모델을 사용하는 운영 체제로 제한된다.
메모리 보호 장치.
쿼터스 8.0과 함께 도입된 선택적 MPU는 MMU에서 제공하는 것과 유사한 메모리 보호 기능을 제공하지만, 더 간단한 프로그래밍 모델과 MMU와 관련된 성능 오버헤드가 없다.
니오스 II CPU 제품군.
니오스 II 클래식은 니오스 II/f (고속), 니오스 II/s (표준), 니오스 II/e (절전)의 3가지 구성으로 제공된다.
니오스 II gen2는 니오스 II/f (고속) 및 니오스 II/e (절전)의 2가지 구성으로 제공된다.
니오스 II/f.
니오스 II/f 코어는 코어 크기를 희생하면서도 최대 성능을 위해 설계되었다. 니오스 II/f의 기능은 다음과 같다.
니오스 II/s.
니오스 II/s 코어는 성능과 비용 간의 균형을 유지하도록 설계되었다. 이 코어 구현은 알테라 쿼터스 II v.17 이상에서는 더 이상 지원되지 않는다. 니오스 II/s의 기능은 다음과 같다.
니오스 II/e.
니오스 II/e 코어는 FPGA의 가능한 가장 작은 논리 활용을 위해 설계되었다. 이는 저비용 사이클론 II FPGA 애플리케이션에 특히 효율적이다. 니오스 II/e의 기능은 다음과 같다.
아발론 스위치 패브릭 인터페이스.
니오스 II는 아발론 스위치 패브릭을 임베디드 주변 장치에 대한 인터페이스로 사용한다. 프로세서 기반 시스템의 전통적인 버스는 한 번에 하나의 버스 마스터만 버스에 액세스할 수 있도록 하는 반면, 아발론 스위치 패브릭은 슬레이브 측 중재 방식을 사용하여 여러 마스터가 동시에 작동할 수 있도록 한다.
니오스 II 개발은 하드웨어 생성과 소프트웨어 생성이라는 두 가지 별도의 단계로 구성된다.
개발은 알테라 애플리케이션인 EDS(Embedded Design Suite) 내에서 호스팅된다. EDS는 두 가지 별도의 단계에서 하드웨어와 소프트웨어를 모두 관리하는 완전한 통합 개발 환경을 포함한다.
하드웨어 생성 프로세스.
니오스 II 하드웨어 설계자는 쿼터스 II 패키지의 구성 요소인 Qsys 시스템 통합 도구를 사용하여 니오스 시스템을 구성하고 생성한다. 구성 그래픽 사용자 인터페이스(GUI)를 통해 사용자는 니오스 II의 기능 집합을 선택하고 주변 장치 및 I/O 블록(타이머, 메모리 컨트롤러, 직렬 인터페이스 등)을 임베디드 시스템에 추가할 수 있다. 하드웨어 사양이 완료되면 쿼터스 II는 합성, 배치 및 배선을 수행하여 선택한 FPGA 대상에 전체 시스템을 구현한다.
Qsys는 니오스 II 시스템을 구축하는 데 사용될 수 있었던 이전 SOPC(System-on-a-Programmable-Chip) 빌더를 대체하고 있으며, 새로운 프로젝트에 권장되고 있다.
소프트웨어 생성 프로세스.
EDS(Embedded Design Suite)라고 불리는 별도의 패키지가 소프트웨어 개발을 관리한다. 이클립스 IDE를 기반으로 하는 EDS는 C/C++ 컴파일러(GNU 툴체인 기반), 디버거 및 명령어 세트 시뮬레이터를 포함한다. EDS를 통해 프로그래머는 시뮬레이션에서 애플리케이션을 테스트하거나 컴파일된 애플리케이션을 실제 FPGA 호스트에 다운로드하여 실행할 수 있다.
C/C++ 개발 체인이 GCC를 기반으로 하므로, 오픈 소스 소프트웨어의 대다수는 리눅스에서 최소한의 수정 또는 전혀 수정 없이 컴파일 및 실행된다. 서드 파티 운영 체제도 니오스 II로 포팅되었다. 여기에는 마이크리움 MicroC/OS-II, eCos, 세거 마이크로컨트롤러 embOS, ChibiOS/RT, μCLinux 및 FreeRTOS가 포함된다.
GCC 15는 니오스 II의 단종으로 인해 니오스 II 프로세서 지원을 중단했다.
니오스 II는 자일링스 FPGA 제품군의 경쟁 소프트코어 CPU인 MicroBlaze와 비교할 수 있다. 마이크로블레이즈와 달리 니오스 II는 서드 파티 IP 제공업체인 시높시스 디자인웨어를 통해 표준 셀 응용 고정 집적 회로용으로 라이선스를 받을 수 있다. 디자인웨어 라이선스를 통해 설계자는 니오스 기반 설계를 FPGA 플랫폼에서 대량 생산 ASIC 장치로 포팅할 수 있다.
오스만 함디 베이(Osman Hamdi Bey, 1842년 12월 30일 – 1910년 2월 24일)는 오스만 튀르키예의 행정가, 지식인, 미술 전문가이자 저명하고 선구적인 화가였다. 그는 오스만 제국의 첫 현대 고고학자였으며, 튀르키예 고고학과 박물관 학예사 직업의 창시자로 여겨진다. 그는 이스탄불 고고학 박물관과 오늘날 미마르 시난 순수 미술 대학교로 알려진 이스탄불 미술 아카데미()의 설립자였다. 그는 또한 카디쾨이의 초대 시장이기도 했다.
오스만 함디는 이브라힘 에뎀 파샤의 아들이었다. 이브라힘 에뎀 파샤는 오스만 대재상(1877–1878년 재직, 미드하트 파샤를 교체)으로, 원래 히오스섬 사키즈섬 출신의 그리스인 소년으로, 히오스 학살 후 아주 어린 나이에 고아가 되었다. 그는 캅탄-으 데리아 (대제독) 휘스레브 파샤에게 입양되었다. 그리고 결국 오스만 제국의 지배층에 오르게 된다.
오스만 함디는 이스탄불의 인기 있는 베식타시 지역에서 초등학교를 다녔다. 그 후 그는 먼저 이스탄불(1856년)에서, 다음으로 파리(1860년)에서 법학을 공부했다. 그러나 그는 대신 그림에 대한 흥미를 추구하기로 결정했고, 법학 과정을 중단하고 프랑스 오리엔탈리스트 화가인 장레옹 제롬과 귀스타브 불랑제 밑에서 훈련을 받았다. 당시 순수 미술의 국제적 수도였던 파리에서 9년간 머무는 동안, 그는 당대의 예술 행사에 대한 깊은 관심을 보였다.
그의 파리 체류는 나폴레옹 3세가 1867년 파리 만국 박람회에 술탄 압뒬아지즈를 초대하면서 오스만 술탄이 서유럽을 최초로 방문한 시기와도 일치한다. 그는 또한 파리에서 많은 청년 튀르크당원들을 만났고, 그들의 자유주의 사상에 노출되었음에도 불구하고, 술탄에게 충성하고 오래된 절대주의 체제에 도전하지 않는 파샤의 아들이었기 때문에 그들의 정치 활동에는 참여하지 않았다. 오스만 함디 베이는 파리에서 학생 시절 프랑스 여인 마리(Marie)를 만나 첫 번째 아내로 맞이했다. 그는 아버지의 축복을 받은 후 1869년 이스탄불(콘스탄티노폴리스)로 돌아와 결혼하여 두 딸을 낳았다.
튀르키예로 돌아온 후, 그는 미드하트 파샤(1876년 제1차 오스만 헌법을 제정하고 1876-1877년 대재상으로 재직하다가 오스만 함디 베이의 아버지인 이브라힘 에뎀 파샤로 교체된 청년 튀르크당의 주요 정치인이자 개혁가)의 행정팀의 일원으로서 오스만 바그다드 주로 파견되었다. 1871년, 오스만 함디는 궁정 의전실 차장으로 이스탄불로 돌아왔다. 1870년대 동안, 그는 오스만 관료제의 고위층에서 여러 임무를 수행했다. 그는 1875년에 카디쾨이의 초대 시장으로 임명되었고, 1년간 그 직책을 유지했다.
오스만 함디는 1867년 파리 만국 박람회에 세 점의 그림을 전시했다. 현재까지 남아 있는 작품은 없지만, 그 제목은 '집시들의 휴식', '흑해 병사가 잠복해 있음', '병사의 죽음'이었다.
그의 경력에서 중요한 단계는 1881년 제국 박물관(Müze-i Hümayun) 관장으로 임명된 것이었다. 그는 박물관장으로서의 지위를 활용하여 박물관을 발전시키고 고고학법을 개정하며 국가 지원 고고학 탐사를 창설했다. 오스만 함디는 특히 펜실베이니아 대학교와 같은 국제 기관과의 관계 구축에 주력했으며, 1894년에는 그곳에서 명예 학위를 받았다. 1902년에는 니푸르 발굴 장면을 그려 펜실베이니아 대학교 박물관에 기증했다.
1882년, 그는 미술 아카데미를 설립하고 관장이 되었는데, 이 아카데미는 오스만 제국 내에서 미학과 예술 기법에 대한 훈련을 제공했다. 1884년, 그는 역사 유물의 해외 밀반출을 금지하는 규정(Asar-ı Atîka Nizamnamesi)의 공포를 감독했으며, 이는 고대 유물 보존을 위한 법적 틀을 구축하는 데 거대한 진전이었다. 19세기 유럽 강대국들의 대표나 중개인들은 오스만 제국(당시에는 고대 그리스어 및 메소포타미아 문명 등의 지리적 영역을 포함하고 있었다)의 경계 내에서 역사적 가치가 있는 유물들을 일상적으로 밀반출했는데, 종종 수상하게 얻은 허가증이나 뇌물을 사용하여 유럽 수도의 박물관을 풍요롭게 했다.
그는 튀르키예 팀에 의해 처음으로 과학 기반의 고고학 연구를 수행했다. 그의 발굴에는 남동부 아나톨리아의 넴루트산에 있는 콤마게네 왕국의 무덤 성소 (오늘날 튀르키예의 주요 관광지이자 유네스코 세계유산으로, 아드야만주 내에 위치), 남서부 아나톨리아의 라기나에 있는 헤카테 성소(방문객이 훨씬 적고, 오늘날 물라주 내에 위치), 그리고 레바논의 시돈과 같은 다양한 유적지가 포함되었다. 그가 시돈에서 발견한 석관들(알렉산드로스 석관으로 알려진 석관을 포함하여, 이 석관은 시돈의 왕 압달로니무스 또는 바빌론의 총독이었던 페르시아 귀족 마자이오스의 유골을 담고 있다고 여겨진다)은 전 세계 고고학 발견의 보석으로 여겨진다. 이 석관들을 보관하기 위해 그는 오늘날의 이스탄불 고고학 박물관을 1881년에 짓기 시작했다. 박물관은 그의 감독 하에 1891년에 공식적으로 개관했다.
박물관 및 아카데미 관장으로서의 전문 경력 내내, 오스만 함디는 그의 스승인 제롬과 불랑제의 화풍으로 계속 그림을 그렸다. 그러나 그는 이 그림들에서 자신과 가족 구성원들을 자주 묘사하여, 그의 작품에서 벗어난 오리엔탈리스트적 시선이라는 가정을 복잡하게 만들었다.
거북 조련사.
함디의 1906년 그림인 거북 조련사는 2004년 12월 5백만 튀르키예 리라(약 350만 미국 달러)에 팔려 2019년까지 가장 가치 있는 튀르키예 그림으로 기록을 보유했다. 2004년 이스탄불 아르탐 안틱 A.Ç. 경매에서 페라 박물관과 튀르키예 현대 박물관이 이 그림을 놓고 경쟁했으며, 결국 페라 박물관이 낙찰받았다. 이 그림은 함디의 모습을 고풍스러운 옷을 입고 모스크에서 거북이를 훈련시키는 모습으로 묘사한다. 이러한 주제 선택으로 인해 많은 이들이 이 그림을 튀르키예의 갈등하는 국가 정체성에 대한 논평으로 본다. 이 그림은 화가 자신의 작업 방식에 대한 풍자적인 암시를 담고 있으며, 그의 협력자나 제자들의 방식과 비교하여 자신만의 방식을 보여준다. 또한 18세기 초 튤립 시대 야간 외출 시 거북이 등껍질에 양초를 올려 조명 및 장식용으로 사용했던 역사적 사실을 참고하기도 했다. 이 그림은 수나 이난 키라치 재단에 의해 인수되었으며, 현재 이 재단이 설립한 이스탄불의 페라 박물관에 전시되어 있다. 그의 '코란을 낭독하는 소녀'(1880)는 2019년 9월 본햄스 경매에서 780만 미국 달러에 팔리며 기록을 경신했다.
현대 연구자들은 그림에 묘사된 동물들이 박차다리거북의 일종인 테스투도 그라에카 이베라(Testudo graeca ibera)임을 확인했다. 이 식별에 대한 논문이 실린 헤르페톨로지카 도서관의 표지에는 이 그림의 재현본이 실렸다.
역사가 에뎀 엘뎀은 이 그림의 원천이 인기 프랑스 여행 잡지인 『르 투르 뒤 몽드(Le Tour du Monde)』(1869)에 실린 한국인 서커스 공연자의 판화라고 밝혔다. 거북이의 의미나 상징적 중요성은 학자들 사이에서 여전히 논쟁 중이다.
오스만 함디는 고고학, 여행, 중동의 민속 풍습을 주제로 한 작품을 다루는 다작의 화가이자 작가였다.
함디는 파리에서 프랑스 오리엔탈리스트 학파의 저명한 예술가인 귀스타브 불랑제와 장레옹 제롬 밑에서 그림을 공부했다. 제롬과 불랑제에게 훈련을 받고 유럽 오리엔탈리스트 모티프를 재현했음에도 불구하고, 함디의 그림들은 그의 동시대 작품들과는 다르게 오스만 주제를 제시했으며, 특히 더 능동적이고 지적인 역할을 부여했다. 함디가 오스만 지식인이었기에 많은 이들은 그의 오리엔탈리스트 모티프 사용을 유럽 오리엔탈리즘에 대한 전복적이고 비판적인 시각으로 본다. 그의 생애 동안, 그의 작품은 튀르키예보다 유럽에서 더 자주 전시되었다.
1880년부터 그는 파리, 빈, 베를린, 뮌헨, 런던에서 전시회를 열었고 콘스탄티노폴리스에서 살롱을 시작했다. 그의 작품들은 인내심 있고 양심적인 방법을 증명하며, 미술사의 문서로 간주될 수 있다. 그는 튀르키예 회화 전통을 깨뜨린 최초의 인물이었다.
그의 작품으로는 부르사의 예언자 무덤, 기적의 샘물 (파리, 1904), 코란 읽기 1890, 신학자 (오스트리아 궁정의 유산) 등이 있다.
이 그림들은 개인 소장품으로 보관되거나 빈, 파리, 리버풀, 뉴욕, 필라델피아, 베를린, 콘스탄티노폴리스(돌마바흐체 궁전과 압뒬메지트 황태자의 집에 소장)의 박물관에 소장되어 있다.
그의 그림 '코란 읽기'는 1982년 파리의 "XI 비엔날레 인터내셔널 데 상티케르"와 1982년 11월 뉴욕 월도프-아스토리아에서 열린 "네덜란드의 순수 미술"에 전시되었다.
박물관 소장품.
베를린 "페르시아 상인", 콘스탄티노폴리스 "책 읽는 소녀", 리버풀 "공부하는 젊은 에미르".
야만타우산(, )는 러시아 바시코르토스탄 공화국 벨로레츠키군에 위치한 우랄산맥의 산이다. 에 달하며, 남우랄 지역에서 가장 높은 산이며 남우랄 자연보호구역 내에 있다.
미국의 주장에 따르면, 러시아 정부 또는 러시아 연방군에 의해 야만타우 지하에 광대한 비밀 엄폐호 단지가 건설되었다고 한다. 이는 미국 콜로라도주의 샤이엔산 복합체와 유사하다.
산의 이름은 "악한 산", "나쁜 산" 또는 "사악한 산"으로 번역되는 현지 바시키르어 야만 타우(Яман тау)에서 유래했다. 이름의 의미는 많은 곰 개체수, 주변의 늪지대와 바위가 많은 경사면 등 산의 많은 불편함에서 비롯되어 그 지역이 문제적인 목축 장소였다는 데서 유래했다고 여겨진다.
야만타우에는 큰 야만타우 와 작은 야만타우 두 개의 산꼭대기가 있다. 두 산꼭대기 모두 넓은 면적과 평탄한 지형을 가진 고원이다.
해발 1,000~1,100m까지는 산비탈이 혼합림으로 덮여 있으며, 일부 지역에는 유목, 간헐적인 고산 초원과 바위 노두가 있다. 해발 1,100m 이상에는 나무나 관목이 없고, 대신 다양한 크기의 암석류가 풀, 꽃, 이끼와 함께 나타나기 시작한다.
엄폐호 단지 주장.
미국은 야만타우가 코스빈스키산 (북쪽으로 600km)과 함께 대규모 비밀 핵 시설 또는 엄폐호, 또는 둘 다의 본거지라고 주장한다. 소련 붕괴 후, 보리스 옐친 정부 시절인 1990년대 후반까지 미국 인공위성 사진에서 대규모 굴착 프로젝트가 관찰되었다. 소련 시대에는 벨로레츠크-15와 벨로레츠크-16이라는 두 개의 군사 주둔지 그리고 아마도 세 번째 알키노-2가 이 지역에 건설되었다. 이 주둔지들은 1995년 메즈고리예()의 폐쇄 도시로 통합되었으며, 각 주둔지는 30,000명의 노동자를 수용하고 대규모 철도 노선에 의해 서비스된다고 한다.
야만타우에 대한 반복적인 미국 질문에 대해 러시아 정부는 광업 부지, 러시아 보물의 저장소, 식량 저장 구역, 핵전쟁 시 지도자들을 위한 엄폐호 등 여러 가지 다른 답변을 내놓았다. 1996년 야만타우에 대한 질문에 러시아 국방부는 "러시아 국방부에는 러시아 안보 강화를 위해 건설 중인 시설이 무엇이든 외신에 알리는 관행이 없다"고 밝혔다. 1997년 미국 의회는 1998년 국방수권법과 관련된 의회 조사 결과에서 미국 관리들이 러시아 외교관들에게 샤이엔산 복합체 견학을 제공했음에도 불구하고 러시아 연방이 산 단지에 대해 "기만 및 부인 정책"을 유지했다고 밝혔다. 이 조사 결과는 "...냉전 이후 미국과 러시아 간의 전략적 동반자 관계의 기반이 되는 전략적 위협 감소, 개방성 및 협력과 일치하지 않는 것으로 보인다"고 언급했다.
그린500(Green500)은 TOP500 슈퍼컴퓨터 목록에서 에너지 효율 측면에서 연 2회 발표되는 슈퍼컴퓨터 순위이다. 이 목록은 전성비를 측정하며, 배정밀도 부동소수점수에서 고성능 LINPACK 벤치마크에 대한 TOP500 측정값을 사용한다.
그린500 목록은 2006년 당시 버지니아 공과대학교 컴퓨터 과학과의 부교수였던 커크 W. 카메론과 펑 우춘이 만들었다. 런 룰의 기초를 이루는 전력 측정 기술은 카메론의 초기 슈퍼컴퓨터 에너지 효율 연구에 기반을 두었으며, 이는 국립과학재단(Awards: #0347683, #0614705)의 초기 지원을 받았다. 최초의 그린500 목록은 2007년 ACM/IEEE 슈퍼컴퓨팅 컨퍼런스에서 발표되었고, 2007년 12월 IEEE Computer 40(12): 50-55에 실렸다.
이 목록은 초기에 논란에 직면했는데, 몇몇 주요 이해관계자(예: SGI, DOE 연구소)가 보고서 마감일까지 측정값을 제출하지 못했고, U/L 등급 기반의 전력 추정치를 사용하여 원래 목록에서 제외되었기 때문이었다. 수정된 목록은 2008년 2월에 게시되어 제출에 실패한 이들이 목록을 업데이트할 수 있도록 했다. 그 후, 독립적으로 업데이트된 그린500 목록은 매년 두 차례, 6월에는 유럽의 국제 슈퍼컴퓨팅 컨퍼런스(ISC)에서, 11월에는 미국 기반의 ACM/IEEE 슈퍼컴퓨팅 컨퍼런스에서 발표되었다. 2014년에 그린500 목록은 TOP500 목록과 합쳐져, 이제는 두 목록에 모두 참여하기 위해 단 한 번의 제출만 필요하다.
, 어프로 인터내셔널 Xtreme-X 슈퍼컴퓨터(비콘)가 2.499 LINPACK GFLOPS/W로 그린500 목록에서 1위를 차지했다. 비콘은 테네시 대학교의 NICS에 의해 구축되었으며, 그린블레이드 GB824M, 제온 E5-2670 기반, 8코어(8C), 2.6 GHz, 인피니밴드 FDR, 인텔 제온 파이 5110P 컴퓨터이다.
, 유로테크 슈퍼컴퓨터 유로라(Eurora)가 치네카에서 3.208 LINPACK GFLOPS/W로 그린500 목록에서 1위를 차지했다. 치네카 유로라 슈퍼컴퓨터는 노드당 두 개의 인텔 제온 E5-2687W CPU와 두 개의 PCI-e 연결된 엔비디아 테슬라 K20 가속기를 갖추고 있다. 수냉식 및 전자 설계는 랙당 350 TFLOPS의 최고 성능으로 매우 높은 밀도에 도달할 수 있게 한다.
, 헬름홀츠 협회의 L-CSC 슈퍼컴퓨터는 다름슈타트의 GSI에서 5.271 GFLOPS/W로 그린500 목록에서 1위를 차지했으며, 5 GFLOPS/W의 효율성을 넘어선 최초의 클러스터였다. 이 슈퍼컴퓨터는 인텔 제온 E5-2690 프로세서와 인텔 아이비브리지 아키텍처 및 AMD 파이어프로 S9150 GPU 가속기를 사용한다. 랙 내부 수냉식 및 냉각탑을 사용하여 냉각에 필요한 에너지를 줄인다.
, 도쿄도 외곽에 있는 이화학연구소의 쇼부 슈퍼컴퓨터는 7.032 GFLOPS/W로 그린500 목록에서 1위를 차지했다. 당시 목록의 상위 3개 슈퍼컴퓨터는 PEZY-SC 가속기(GPU와 유사하며 OpenCL을 사용함)를 사용했으며, PEZY Computing에서 개발한 이 가속기는 각 1,024개의 코어와 6-7 GFLOPS/W의 효율성을 가지고 있다.
, "NVIDIA DGX-1 볼타36, 제온 E5-2698v4 20C 2.2GHz, 인피니밴드 EDR, 엔비디아 테슬라 V100"을 사용하는 DGX 새턴V 볼타가 15.113 GFLOPS/W로 그린500 목록에서 1위를 차지했으며, TOP500에서는 469위에 불과했다. 이는 IBM 파워9 CPU와 엔비디아 테슬라 V100 GPU를 결합한 훨씬 더 큰 서밋(TOP500에서 1위, 그린500에서 2위, 14.719 GFLOPS/W)보다 약간 더 효율적이다.
2022년 6월, 휴렛 팩커드 엔터프라이즈는 모든 AMD 시스템(CPU 및 GPU)으로 상위 4개 자리를 차지하며, 1위 시스템은 전년도 1위 시스템보다 50% 이상 더 효율적이었다. 이후, 2022년 11월, 레노버는 작은 인텔-엔비디아 시스템으로 1위를 차지했다.
아슈타망갈라()는 힌두교, 자이나교, 불교와 같은 여러 인도계 종교에서 다루어지는 팔길상(, bajixiang)의 신성한 세트이다. 이 상징 또는 "상징적 속성" ()은 이담이자 가르침의 도구이다. 이 속성(또는 에너지적 특징)은 깨달은 상속 (불교)의 자질을 가리킬 뿐만 아니라, 이러한 깨달은 "자질" (산스크리트어: 구나; )을 장식하는 투자이다. 아슈타망갈라의 여러 문화적 열거와 변형이 현존한다.