shopkeeper/korean_wiki_content_only_120125 huggingface dataset:
큰 전압 차이로 인해 양이온은 웨이퍼 플래터 쪽으로 이동하는 경향이 있으며, 그곳에서 에칭될 시료와 충돌한다. 이온은 시료 표면의 재료와 화학적으로 반응하지만, 운동 에너지의 일부를 전달하여 일부 재료를 떼어낼 수도 있다(스퍼터링). 반응성 이온의 대부분 수직적인 전달로 인해 반응성 이온 에칭은 매우 비등방성적인 에칭 프로파일을 생성할 수 있으며, 이는 일반적으로 습식 화학 에칭의 등방성 프로파일과 대조된다.
RIE 시스템의 에칭 조건은 압력, 가스 흐름, RF 전력과 같은 여러 공정 매개변수에 크게 의존한다. RIE의 변형된 버전인 딥 반응성 이온 에칭은 깊은 특징을 파내는 데 사용된다.
완충 산화물 에칭(Buffered oxide etch, BOE), 일명 완충 HF 또는 BHF는 미세가공에 사용되는 습식 식각액이다. 이것은 플루오린화 암모늄과 같은 완충제와 플루오린화 수소산(HF)의 혼합물이다. 주요 용도는 다음 반응에 의해 질화 규소(Si3N4) 또는 이산화 규소(SiO2)의 박막을 식각하는 데 있다.
농축 HF(일반적으로 물에 49% HF)는 공정 제어에 좋지 않을 정도로 이산화 규소를 너무 빨리 식각하며, 사진 식각 패터닝에 사용되는 포토레지스트를 벗겨낸다. 완충 산화물 에칭은 일반적으로 더 제어 가능한 식각을 위해 사용된다. HF를 로 완충하면 pH가 더 안정적인 용액이 생성된다. 따라서 HF와 의 농도가 더 안정적이고 식각률도 더 안정적이다.
일부 산화물은 HF 용액에서 불용성 생성물을 생성한다. 따라서 이러한 불용성 생성물을 용해시키고 더 높은 품질의 에칭을 생성하기 위해 HCl을 BHF 용액에 첨가할 수 있다.
완충 산화물 에칭은 NH4F 분말을 물에 녹이고 HF 용액을 첨가하여 실험실 규모로 생산할 수 있다.
40% NH4F와 49% HF의 부피비가 6:1인 완충 산화물 에칭 용액은 25°C에서 열적으로 성장된 산화물을 초당 약 2나노미터의 속도로 식각한다. 온도를 높여 식각률을 높일 수 있다. 식각 과정 중 용액을 지속적으로 교반하면 더 균일한 용액을 얻을 수 있으며, 이는 표면에서 식각된 물질을 제거하여 더 균일하게 식각될 수 있다.
완충 산화물 에칭은 타이타늄 합금의 금속 조직 식각에 사용될 수 있다. 새로운 Ti 합금(예: Ti-Cu 및 Ti-Mo)은 일반적인 Ti 식각 시약으로 안정적으로 식각되지 않지만, BOE 및 플루오린화 수소 암모늄으로 식각될 수 있다.
로 완충된 HF 용액은 더 큰 기공을 만들기 위해 제올라이트를 더 잘 식각하는 데 사용될 수 있으며, 이러한 미세 다공성 구조에서 특징적으로 낮은 확산 속도를 개선할 수 있다. 단순 HF 용액(및 기타 산성 식각 방법)은 제올라이트에서 알루미늄을 제거하는 데 높은 선택성을 보여 잠재적인 브뢴스테드 산 자리 수를 줄이고 결과적으로 특정 촉매 성능을 저하시킨다. 그러나 완충액을 추가하면 HF와 가 더 많이 존재하는 용액이 생성되어 Al과 Si를 더 균등한 비율로 제거한다.
유기금속기상성장법(Metalorganic vapour-phase epitaxy, MOVPE, 유기금속 기상 에피택시, organometallic vapour-phase epitaxy, OMVPE 또는 유기금속화학기상증착, metalorganic chemical vapour deposition, MOCVD)라고도 불리며, 단결정 또는 다결정 박막을 생산하는 데 사용되는 화학 기상 증착 방법이다. 이것은 복잡한 반도체 다층 구조를 만들기 위해 결정층을 성장시키는 공정이다. 분자 빔 에피택시(MBE)와 달리, 결정의 성장은 화학 반응에 의한 것이며 물리적 증착이 아니다. 이는 진공이 아닌, 보통의 압력(10 ~ 760 Torr)에서 기체 상태에서 일어난다. 따라서 이 기술은 열역학적으로 준안정 합금을 포함하는 소자 형성에 선호되며, 가장 널리 적용되는 발광 다이오드와 같은 광전자 공학 제조의 주요 공정이 되었다. 이 기술은 1967년 노스아메리칸 (이후 로크웰 인터내셔널) 오토네틱스 사업부에서 해럴드 M. 마나세빗에 의해 처음 시연되었다.
MOCVD에서는 초고순도 전구체 기체가 반응기 내로 주입되며, 일반적으로 비활성 운반 기체와 함께 사용된다. III-V족 반도체의 경우, 13족 전구체로 금속유기 화합물을, 15족 전구체로 수소화물을 사용할 수 있다. 예를 들어, 인화 인듐은 트리메틸인듐((CH3)3In)과 포스핀(PH3) 전구체로 성장시킬 수 있다.
전구체가 반도체 웨이퍼에 접근하면 열분해를 겪고 부산물이 반도체 웨이퍼 표면에 흡착된다. 전구체 부산물의 표면 반응은 새로운 에피택시 반도체 결정 격자층에 원소를 통합시킨다. MOCVD 반응기가 일반적으로 작동하는 물질 전달 한계 성장 영역에서, 성장은 기체상에 있는 화학종의 과포화에 의해 주도된다. MOCVD는 13족 원소와 15족 원소, 12족 원소와 16족 원소, 14족 원소의 조합을 포함하는 박막을 성장시킬 수 있다.
필요한 열분해 온도는 전구체의 화학 결합 강도가 증가함에 따라 증가한다. 중심 금속 원자에 더 많은 탄소 원자가 붙어 있을수록 결합이 약해진다. 기판 표면의 원자 확산은 표면의 원자 단계에 의해 영향을 받는다.
13족 금속 유기 소스의 증기 압력은 MOCVD 성장의 중요한 제어 매개변수이다. 이는 물질 전달 제한 영역에서 성장 속도를 결정하기 때문이다.
반응기 구성 요소.
금속 유기 화학 기상 증착(MOCVD) 기술에서는 반응기에서 반응 기체들이 높은 온도에서 결합하여 화학적 상호작용을 일으키고, 그 결과 기판 위에 물질이 증착된다.
반응기는 사용되는 화학물질과 반응하지 않는 재료로 만들어진 챔버이다. 또한 높은 온도를 견뎌야 한다. 이 챔버는 반응기 벽, 라이너, 서셉터, 기체 주입 장치 및 온도 제어 장치로 구성된다. 일반적으로 반응기 벽은 스테인리스강 또는 석영으로 만들어진다. 세라믹 또는 석영과 같은 특수 유리는 종종 반응기 벽과 서셉터 사이의 반응기 챔버에서 라이너로 사용된다. 과열을 방지하기 위해 반응기 벽 내부의 채널을 통해 냉각수가 흘러야 한다. 기판은 제어된 온도의 서셉터 위에 놓인다. 서셉터는 사용되는 온도 및 금속 유기 화합물에 내성이 있는 재료로 만들어지며, 종종 흑연으로 가공된다. 질화물 및 관련 재료를 성장시키기 위해서는 암모니아(NH3) 기체에 의한 부식을 방지하기 위해 흑연 서셉터에 질화 규소 또는 탄탈륨 카바이드와 같은 특수 코팅이 필요하다.
MOCVD를 수행하는 데 사용되는 반응기 유형 중 하나는 냉벽 반응기이다. 냉벽 반응기에서 기판은 받침대에 의해 지지되며, 받침대는 서셉터 역할도 한다. 받침대/서셉터는 반응 챔버에서 열 에너지의 주요 원천이다. 서셉터만 가열되므로 기체는 뜨거운 웨이퍼 표면에 도달하기 전에 반응하지 않는다. 받침대/서셉터는 탄소와 같은 방사선 흡수 재료로 만들어진다. 이와 대조적으로, 냉벽 반응기에서 반응 챔버의 벽은 일반적으로 전자기파에 대해 크게 투명한 석영으로 만들어진다. 그러나 냉벽 반응기에서 반응 챔버 벽은 뜨거운 받침대/서셉터에서 방출되는 열에 의해 간접적으로 가열될 수 있지만, 받침대/서셉터와 받침대/서셉터가 지지하는 기판보다 더 차가운 상태를 유지한다.
열벽 CVD에서는 전체 챔버가 가열된다. 이는 일부 기체가 웨이퍼 표면에 달라붙을 수 있도록 웨이퍼 표면에 도달하기 전에 미리 분해되어야 할 때 필요할 수 있다.
기체 유입 및 전환 시스템.
기체는 '버블러'라고 알려진 장치를 통해 도입된다. 버블러에서는 운반 기체(일반적으로 비소화물 및 인화물 성장에는 수소, 질화물 성장에는 질소)가 금속 유기 액체를 통해 버블링되어 일부 금속 유기 증기를 흡수하고 이를 반응기로 운반한다. 운반되는 금속 유기 증기의 양은 운반 기체 유량과 버블러 온도에 따라 달라지며, 일반적으로 초음파 농도 측정 피드백 기체 제어 시스템을 사용하여 자동으로 가장 정확하게 제어된다. 포화 증기를 고려해야 한다.
압력 유지 시스템.
기체 배출 및 정화 시스템. 독성 폐기물은 재활용(바람직함) 또는 처분을 위해 액체 또는 고체 폐기물로 전환되어야 한다. 이상적으로는 폐기물 생산을 최소화하도록 공정을 설계해야 한다.
MOCVD로 성장시킨 반도체.
환경, 보건 및 안전.
MOCVD가 잘 확립된 생산 기술이 되면서, 인력 및 지역사회 안전, 환경 영향, 그리고 소자 제작 작업에서 허용되는 유해 물질(기체 및 유기금속 등)의 최대량과 관련된 우려도 커지고 있다. 안전뿐만 아니라 책임 있는 환경 관리도 화합물 반도체의 MOCVD 기반 결정 성장에서 가장 중요한 요소가 되었다. 이 기술의 산업 적용이 증가함에 따라, 위험을 줄이는 데 필요한 보조 장비를 제공하는 여러 회사들도 수년 동안 성장하고 발전해 왔다. 이 장비에는 컴퓨터 자동화된 기체 및 화학 물질 공급 시스템, 단일 ppb 농도의 기체를 감지할 수 있는 독성 및 운반 기체 감지 센서, 그리고 GaAs 및 InGaAsP와 같은 비소 함유 합금 성장 시 존재할 수 있는 독성 물질을 완전히 포집하는 저감 장비 등이 포함되지만 이에 국한되지는 않는다.
분자선 에피택시(molecular-beam epitaxy, MBE)는 단결정의 박막 증착을 위한 에피택시 방법이다. MBE는 트랜지스터를 포함한 반도체 장치 제조에 널리 사용된다. MBE는 마이크로파 주파수에서 다이오드와 MOSFET (MOS 전계효과 트랜지스터)를 만드는 데 사용되며, 광디스크 (예: CD 및 DVD)를 읽는 데 사용되는 레이저를 제조하는 데 사용된다.
MBE 공정의 원래 아이디어는 K. G. 균터(K. G. Günther)에 의해 처음 확립되었다. 그가 증착한 필름은 에피택시가 아니었지만 유리 기판에 증착되었다. 진공 기술의 발전과 함께, 존 데이비(John Davey)와 타이터스 팬키(Titus Pankey)는 균터의 방법을 사용하여 단결정 GaAs 기판 위에 GaAs 에피택시 필름을 성공적으로 성장시킴으로써 MBE 공정을 입증했다. MBE 필름의 주요 후속 개발은 J.R. 아서(J.R. Arthur)의 성장 메커니즘의 운동 거동 조사와 알프레드 Y. 초(Alfred Y. Cho)의 1960년대 후반 반사 고에너지 전자 회절 (RHEED)을 사용한 MBE 공정의 현장 관찰에 의해 가능해졌다.
분자선 에피택시는 고진공 또는 초고진공 (10−8–10−12 토르)에서 이루어진다. MBE 공정의 가장 중요한 측면은 증착률 (일반적으로 시간당 3,000 nm 미만)이며, 이는 필름이 기존 결정 위에 층으로 에피택시적으로 성장하도록 한다. 이러한 증착률은 다른 증착 기술과 동일한 불순물 수준을 달성하기 위해 비례적으로 더 나은 진공을 필요로 한다. 운반 가스가 없으며 초고진공 환경으로 인해 성장된 필름의 최고 순도를 달성할 수 있다.
고체 소스 MBE에서는 갈륨 및 비소와 같은 원소들이 초고순도 형태로 별도의 유사-크누센 증발 셀 또는 전자빔 증발기에서 천천히 승화하기 시작할 때까지 가열된다. 그런 다음 기체 원소는 웨이퍼에 응축되어 서로 반응할 수 있다. 갈륨과 비소의 예에서는 단결정 갈륨 비소가 형성된다. 구리나 금과 같은 증발원이 사용될 때, 표면에 충돌하는 기체 원소는 (충돌하는 원자가 표면을 돌아다니는 시간 창 후에) 흡착되거나 반사될 수 있다. 표면의 원자도 탈착될 수 있다. 소스의 온도를 제어하면 기판 표면에 충돌하는 물질의 속도를 제어하고, 기판의 온도는 호핑 또는 탈착 속도에 영향을 미친다. "빔"이라는 용어는 증발된 원자들이 원자의 긴 평균 자유 거리로 인해 웨이퍼에 도달할 때까지 서로 또는 진공 챔버 가스와 상호 작용하지 않는다는 것을 의미한다.
작동 중에 결정층의 성장을 모니터링하기 위해 반사 고에너지 전자 회절 (RHEED)이 종종 사용된다. 컴퓨터는 각 로 앞에 있는 셔터를 제어하여 각 층의 두께를 단일 원자 층까지 정밀하게 제어할 수 있게 한다. 이러한 방식으로 서로 다른 재료 층의 복잡한 구조를 제작할 수 있다. 이러한 제어를 통해 전자가 공간에 갇힐 수 있는 구조를 개발할 수 있었으며, 이는 양자 우물 또는 심지어 퀀텀닷을 제공한다. 이러한 층은 이제 반도체 레이저 및 발광 다이오드를 포함한 많은 현대 반도체 장치의 중요한 부분이다.
기판을 냉각해야 하는 시스템에서는 성장 챔버 내의 초고진공 환경이 액체 질소 또는 차가운 질소 가스를 사용하여 약 77 켈빈(-196 섭씨)으로 냉각된 저온 펌프 및 저온 패널 시스템에 의해 유지된다. 차가운 표면은 진공 내 불순물에 대한 흡입구 역할을 하므로 이러한 조건에서 필름을 증착하려면 진공 수준이 몇 배 더 좋아야 한다. 다른 시스템에서는 결정이 성장하는 웨이퍼가 작동 중에 수백 섭씨도로 가열될 수 있는 회전 플래터에 장착될 수 있다.
분자선 에피택시(MBE)는 일부 유형의 유기 반도체 증착에도 사용된다. 이 경우 원자 대신 분자가 증발되어 웨이퍼에 증착된다. 다른 변형으로는 가스 소스 MBE가 있으며, 이는 화학기상증착과 유사하다.
MBE 시스템은 필요에 따라 수정될 수도 있다. 예를 들어, 산소 소스는 첨단 전자, 자기 및 광학 응용을 위한 산화물 재료를 증착하기 위해 통합될 수 있다. 산화제 또는 산소 가스/라디칼/오존 소스의 분자 빔은 다성분 산화물의 원하는 산화 상태를 달성하는 데 사용된다.
양자 나노구조.
분자선 에피택시의 성과 중 하나는 원자적으로 평탄하고 급격한 헤테로 계면을 형성할 수 있도록 하는 나노구조이다. 최근에는 나노선과 그 안에 구축된 양자 구조의 건설이 정보 처리와 양자 통신 및 컴퓨팅을 위한 온칩 응용과의 가능한 통합을 허용할 수 있다. 이러한 헤테로구조 나노선 레이저는 실리콘 및 피코초 신호 처리와의 단일 통합을 허용하는 고급 MBE 기술을 사용하여만 구축할 수 있다.
아사로-틸러-그린펠드 불안정성.
그린펠드 불안정성으로도 알려진 아사로-틸러-그린펠드(Asaro–Tiller–Grinfeld, ATG) 불안정성은 분자선 에피택시 동안 종종 발생하는 탄성 불안정성이다. 성장하는 박막과 지지하는 결정의 격자 크기 사이에 불일치가 있으면 성장하는 박막에 탄성 에너지가 축적된다. 어떤 임계 높이에서, 박막이 격리된 섬으로 분리되어 장력이 횡방향으로 완화될 수 있다면 박막의 자유 에너지가 낮아질 수 있다. 임계 높이는 영률, 불일치 크기 및 표면 장력에 따라 달라진다.
양자점의 자기조립과 같이 이 불안정성에 대한 몇 가지 응용이 연구되었다. 일부 공동체에서는 ATG를 스트란스키-크라스타노프 성장이라고 부른다.
물리기상증착(physical vapor deposition, PVD) 또는 물리증기수송(physical vapor transport, PVT)은 금속, 세라믹, 유리, 고분자를 포함한 기판에 박막과 코팅을 만드는 데 사용될 수 있는 다양한 진공 증착 방법을 설명한다. PVD는 응축상에서 증기상으로, 그리고 다시 박막 응축상으로 재료가 전이되는 과정을 특징으로 한다. 가장 일반적인 PVD 공정은 스퍼터 증착과 증발이다. PVD는 광학, 기계, 전기, 음향 또는 화학적 기능을 위해 박막이 필요한 품목 제조에 사용된다. 예를 들어 박막 태양 전지와 같은 반도체 장치, 박막 벌크 음향 공진기와 같은 미세전자기계 장치, 식품 포장 및 풍선용 알루미늄 PET 필름, 그리고 금속가공용 질화 타이타늄 코팅 절삭공구 등이 있다. 제조용 PVD 도구 외에도 주로 과학적 목적으로 사용되는 특수 소형 도구들이 개발되었다.
소스 재료는 부품을 고정하는 데 사용되는 설비를 포함하여 진공 챔버 내부의 대부분 다른 표면에도 불가피하게 증착된다. 이를 오버슈트(overshoot)라고 한다.
측정 및 테스트.
다양한 박막 특성화 기술을 사용하여 PVD 코팅의 물리적 특성을 측정할 수 있다. 예를 들면 다음과 같다.
이방성 유리.
PVD는 유기 반도체용 저분자량의 이방성 유리를 만드는 데 적용될 수 있다. 이러한 유형의 유리 형성을 가능하게 하는 데 필요한 매개변수는 유리의 자유 표면에서의 분자 이동성과 이방성 구조이다. 폴리머의 구성은 중요하며, 첨가된 분자들이 증착을 통해 재료를 묻기 전에 더 낮은 에너지 상태에 위치해야 한다. 구조에 분자를 추가하는 이 과정은 평형을 이루고 질량을 얻으며 부피를 늘려 더 큰 운동 안정성을 갖게 된다. PVD를 통한 분자의 패킹은 페이스 온(face-on) 방식, 즉 긴 꼬리 부분이 아닌 방식으로 이루어지며, 이는 파이 오비탈의 추가적인 중첩을 허용하여 첨가된 분자 및 결합의 안정성을 증가시킨다. 이러한 첨가 재료의 방향은 분자가 증착되거나 추출될 때의 온도에 주로 의존한다. 분자의 평형은 유리에 이방성 특성을 부여하는 요소이다. 이러한 유리의 이방성은 높은 전하 캐리어 이동도를 허용하므로 가치가 있다. 유리가 결정 이상의 추가적인 이점(예: 균질성 및 조성의 유연성)을 제공한다는 사실 때문에 이방성 방식으로 유리를 패킹하는 이 과정은 다용성 면에서 가치가 있다.
장식용 응용.
공정의 조성과 지속 시간을 변경하여 스테인리스 스틸에 PVD로 다양한 색상을 만들 수 있다. 결과적으로 생성된 컬러 스테인리스 스틸 제품은 황동, 청동 및 기타 금속 또는 합금처럼 보일 수 있다.
이 PVD 컬러 스테인리스 스틸은 뉴욕시의 베슬 조각품과 상하이의 와이탄과 같은 건물 및 구조물의 외장 클래딩으로 사용될 수 있다. 또한 내부 하드웨어, 패널링 및 고정 장치에도 사용되며, 아이폰 및 애플 워치의 스페이스 그레이 및 골드 마감과 같은 일부 소비자 전자 제품에도 사용된다.
절삭공구.
PVD는 강철 절삭공구 표면의 내마모성을 향상시키고 공구와 공작물 사이의 접착 및 달라붙음 위험을 줄이는 데 사용된다. 여기에는 금속가공 또는 플라스틱 사출 성형에 사용되는 도구가 포함된다. 코팅은 일반적으로 4 μm 미만의 얇은 세라믹 층으로, 매우 높은 굳기와 낮은 마찰을 가진다. 취성을 피하기 위해 코팅의 치수 안정성을 보장하려면 공작물의 높은 경도가 필요하다. PVD를 강철의 플라스마 질화 처리와 결합하여 코팅의 하중 지지 능력을 증가시키는 것이 가능하다. 질화 크로뮴(CrN), 질화 타이타늄(TiN) 및 탄질화 타이타늄(TiCN)은 플라스틱 성형 다이에 PVD 코팅용으로 사용될 수 있다.
PVD 코팅은 일반적으로 굳기를 향상시키고 내마모성을 높이며 산화를 방지하는 데 사용된다. 또한 미적 목적으로도 사용될 수 있다. 따라서 이러한 코팅은 다음과 같은 광범위한 응용 분야에 사용된다.
전자공학에서 실리콘 관통 전극(through-silicon via, TSV) 또는 칩 관통 전극(through-chip via)은 실리콘 웨이퍼 또는 다이를 완전히 통과하는 수직 비아이다. TSV는 3D 패키지 및 3차원 집적 회로를 만들기 위해 와이어 본딩 및 플립칩을 대체하여 사용되는 고성능 상호 연결 기술이다. 패키지 온 패키지와 같은 대안과 비교할 때 상호 연결 및 장치 밀도가 실질적으로 더 높고 연결 길이가 더 짧아진다.
제조 공정에 따라 세 가지 다른 유형의 TSV가 존재한다. 비아-퍼스트 TSV는 개별 구성 요소(트랜지스터, 축전기, 저항기 등)가 패턴화되기 전(프런트 엔드 오브 라인, FEOL)에 제조되고, 비아-미들 TSV는 개별 구성 요소가 패턴화된 후 금속 층(백 엔드 오브 라인, BEOL) 이전에 제조되며, 비아-라스트 TSV는 BEOL 공정 이후(또는 도중)에 제조된다. 비아-미들 TSV는 현재 고급 3D IC 및 인터포저 스택에 인기 있는 옵션이다.
프런트 엔드 오브 라인(FEOL)을 통한 TSV는 전자 설계 자동화(EDA) 및 제조 단계에서 신중하게 고려해야 한다. 이는 TSV가 FEOL 층에 열기계적 변형력을 유발하여 트랜지스터 동작에 영향을 미치기 때문이다.
CMOS 이미지 센서(CIS)는 대량 생산에서 TSV를 채택한 최초의 응용 분야 중 하나였다. 초기 CIS 응용 분야에서 TSV는 이미지 센서 웨이퍼 후면에 형성되어 상호 연결을 형성하고 와이어 본드를 제거하며 폼 팩터를 줄이고 고밀도 상호 연결을 가능하게 했다. 다이 스택은 후면 조사 센서(BSI CIS)의 출현과 함께 시작되었으며, 렌즈, 회로, 포토다이오드의 순서를 전통적인 전면 조사 방식과 반대로 하여 렌즈를 통해 들어오는 빛이 먼저 포토다이오드를 때리고 그 다음에 회로를 때리도록 했다. 이는 포토다이오드 웨이퍼를 뒤집고 후면을 얇게 만든 다음 직접 산화물 본딩을 사용하여 판독층 상단에 본딩하고, 주변에 TSV를 상호 연결로 사용하여 달성되었다.
3D 패키지.
3D 패키지(시스템 인 패키지, 칩 스택 MCM 등)는 두 개 이상의 다이가 수직으로 쌓여 있어 공간을 적게 차지하고/하거나 더 큰 연결성을 갖는다. 대체 유형의 3D 패키지는 IBM의 실리콘 캐리어 패키징 기술에서 찾을 수 있다. 여기서는 IC가 쌓이지 않고 TSV를 포함하는 캐리어 기판이 패키지 내에서 여러 IC를 함께 연결하는 데 사용된다. 대부분의 3D 패키지에서 쌓인 칩은 가장자리를 따라 함께 연결된다. 이 가장자리 배선은 패키지의 길이와 너비를 약간 증가시키고 일반적으로 다이 사이에 추가 "인터포저" 층을 필요로 한다. 일부 새로운 3D 패키지에서 TSV는 다이 본체를 통해 수직 연결을 생성하여 가장자리 배선을 대체한다. 결과적인 패키지는 길이 또는 너비가 추가되지 않는다. 인터포저가 필요 없기 때문에 TSV 3D 패키지는 가장자리 배선 3D 패키지보다 더 평평할 수도 있다. 이 TSV 기술은 때때로 TSS(실리콘 관통 스태킹 또는 실리콘 관통 스태킹)라고도 불린다.
3차원 집적 회로.
3차원 집적 회로(3D IC)는 실리콘 웨이퍼 및 다이를 쌓고 수직으로 연결하여 단일 장치처럼 작동하도록 구축된 단일 집적 회로이다. TSV 기술을 사용하면 3D IC는 작은 "공간"에 많은 기능을 담을 수 있다. 스택의 다른 장치는 이종일 수 있으며, 예를 들어 CMOS 논리, 동적 램 및 III-V 재료를 단일 IC로 결합할 수 있다. 또한 장치를 통과하는 중요한 전기 경로를 크게 단축하여 더 빠른 작동을 가능하게 한다. Wide I/O 3D 동적 램 메모리 표준(JEDEC JESD229)에는 설계에 TSV가 포함된다.
TSV 개념의 기원은 윌리엄 쇼클리가 1958년에 제출하고 1962년에 특허를 받은 "반도체 웨이퍼 및 그 제조 방법"으로 거슬러 올라간다. 이 개념은 1964년에 제출하고 1967년에 특허를 받은 IBM 연구원 멀린 스미스와 에마누엘 스턴의 "반도체 웨이퍼에 관통 연결을 만드는 방법"을 통해 더욱 발전했으며, 후자는 실리콘을 통해 구멍을 에칭하는 방법을 설명한다. TSV는 원래 3D 통합을 위해 설계된 것이 아니었지만, TSV 기반의 최초 3D 칩은 1980년대 후반에 발명되었다.
최초의 3차원 집적 회로(3D IC)는 1980년대 일본에서 TSV 공정으로 제조된 다이 스택을 통해 발명되었다. 히타치 제작소는 1983년에 일본 특허를 출원했고, 이어서 후지쯔가 1984년에 특허를 출원했다. 1986년에 후지쯔는 TSV를 사용한 스택형 칩 구조를 설명하는 일본 특허를 출원했다. 1989년에는 도호쿠 대학의 고야나기 미쓰마사(Mitsumasa Koyonagi) 교수가 TSV를 이용한 웨이퍼-투-웨이퍼 본딩 기술을 개척하여 1989년에 3D LSI 칩을 제조했다. 1999년 일본의 초고급 전자 기술 협회(ASET)는 "고밀도 전자 시스템 통합 기술 R&amp;D" 프로젝트라는 TSV 기술을 사용한 3D IC 칩 개발에 자금을 지원하기 시작했다. 도호쿠 대학의 고야나기 그룹은 1999년에 TSV 기술을 사용하여 3층 스택형 이미지 센서 칩, 2000년에 3층 메모리 모듈, 2001년에 3층 인공 망막 칩, 2002년에 3층 마이크로프로세서, 2005년에 10층 메모리 칩을 제조했다.
칩 간 비아(ICV) 방식은 1997년 피터 람(Peter Ramm), D. 볼만(D. Bollmann), R. 브라운(R. Braun), R. 부흐너(R. Buchner), U. 카오-민(U. Cao-Minh), 만프레트 엔겔하르트(Manfred Engelhardt), 아르민 클룸프(Armin Klumpp)를 포함한 프라운호퍼 협회지멘스 연구팀에 의해 개발되었다. 이는 TSV 공정의 변형이었고, 나중에 SLID(solid liquid inter-diffusion) 기술이라고 불렸다.
"실리콘 관통 전극"(TSV)이라는 용어는 2000년에 3D 웨이퍼 레벨 패키징(WLP) 솔루션을 위한 TSV 방식을 제안한 Tru-Si Technologies 연구원 세르게이 사바스티우크(Sergey Savastiouk), O. 시니아긴(O. Siniaguine), E. 코르친스키(E. Korczynski)에 의해 만들어졌다.
TSV를 활용하는 CMOS 이미지 센서는 20072008년 동안 도시바, 압티나, ST마이크로일렉트로닉스와 같은 회사에 의해 상업화되었으며, 도시바는 자사의 기술을 "칩 관통 비아"(TCV)로 명명했다. 3D 스택형 랜덤 액세스 메모리(RAM)는 엘피다 메모리에 의해 상업화되었는데, 2009년 9월에 최초의 8GB 동적 램 모듈(4개의 DDR3 SDRAM 다이로 스택됨)을 개발하고 2011년 6월에 출시했다. TSMC는 2010년 1월에 TSV 기술을 이용한 3D IC 생산 계획을 발표했다. 2011년에는 SK하이닉스가 TSV 기술을 사용하여 16GB DDR3 SDRAM(40nm급)을 출시했고, 삼성은 9월에 TSV 기반 3D 스택형 32GB DDR3(30nm급)를 출시했으며, 이어서 삼성과 마이크론 테크놀로지는 10월에 TSV 기반 하이브리드 메모리 큐브(HMC) 기술을 발표했다. 2013년에는 SK하이닉스가 TSV 기술 기반의 최초 고대역 메모리(HBM) 모듈을 제조했다. 비아 미들 기술은 에릭 베인(Eric Beyne)의 비전 아래 IMEC에 의해 개발되었다. 비아 미들은 비용과 상호 연결 밀도 측면에서 최상의 절충안을 제공했다. 이 작업은 퀄컴의 지원을 받았고, 나중에는 엔비디아, 자일링스, 알테라가 인텔을 능가할 방법을 찾고 있었는데, 스케일링 대신 스태킹을 통해 온다이 메모리를 늘리는 방법을 모색했다.
웨이퍼 백그라인딩(wafer backgrinding)은 반도체 제조 단계 중 하나로, 집적 회로(IC)의 스태킹 및 고밀도 패키징을 위해 웨이퍼 두께를 줄이는 공정이다.
IC는 수많은 공정 단계를 거치는 반도체 웨이퍼 위에서 생산된다. 오늘날 주로 사용되는 규소 웨이퍼는 직경이 200mm 또는 300mm이다. 이 웨이퍼는 최소한의 기계적 안정성을 보장하고 고온 공정 중 휘어짐을 방지하기 위해 약 750 μm 두께를 가진다.
스마트카드, USB 메모리 스틱, 스마트폰, 휴대용 음악 플레이어 및 기타 초소형 전자 제품은 모든 차원에서 다양한 구성 요소의 크기를 최소화하지 않으면 현재 형태로 구현할 수 없다. 따라서 웨이퍼 뒷면은 웨이퍼 다이싱(개별 마이크로칩 분리) 전에 그라인딩된다. 오늘날 75~50μm까지 얇아진 웨이퍼가 일반적이다.
그라인딩 전에 웨이퍼는 일반적으로 UV 경화형 백그라인딩 테이프로 라미네이팅되는데, 이는 백그라인딩 중 웨이퍼 표면 손상을 방지하고 그라인딩 유체 및 잔해물의 침투로 인한 웨이퍼 표면 오염을 방지한다. 또한 웨이퍼는 공정 전반에 걸쳐 정제수로 세척되어 오염을 방지한다.
이 공정은 "백랩"(backlap), "백피니시"(backfinish), "백사이드 그라인딩"(back side grinding) 또는 "웨이퍼 시닝"(wafer thinning)으로도 알려져 있다.
백그라인딩 후, 완성된 웨이퍼는 다이 분리라고 불리는 공정에서 개별 칩으로 절단된다.
웨이퍼 본딩(wafer bonding)은 웨이퍼 수준에서 미소전기기계 시스템(MEMS), 나노전기기계 시스템(NEMS), 마이크로일렉트로닉스 및 광전자 공학 제작을 위한 패키징 기술로, 기계적으로 안정적이고 밀폐된 캡슐화를 보장한다. MEMS/NEMS용 웨이퍼 직경은 100~200mm(4~8인치)이며, 마이크로전자 장치 생산용으로는 최대 300mm(12인치)이다. 마이크로일렉트로닉스 산업 초기에는 1950년대 웨이퍼 직경이 1인치에 불과한 더 작은 웨이퍼가 사용되었다.
미소전기기계 시스템(MEMS) 및 나노전기기계 시스템(NEMS)에서 패키지는 민감한 내부 구조를 온도, 습기, 고압 및 산화종과 같은 환경 영향으로부터 보호한다. 기능 요소의 장기 안정성과 신뢰성은 캡슐화 공정에 따라 달라지며, 이는 전체 장치 비용에도 영향을 미친다. 패키지는 다음 요구 사항을 충족해야 한다.
일반적으로 사용되고 개발된 본딩 방법은 다음과 같다.
웨이퍼 본딩은 일반적으로 다음과 같이 정의될 수 있는 특정 환경 조건을 필요로 한다.
실제 본딩은 이러한 모든 조건과 요구 사항의 상호 작용이다. 따라서 적용되는 기술은 현재 기판과 최대 허용 온도, 기계적 압력 또는 원하는 기체 분위기와 같은 정의된 사양을 고려하여 선택되어야 한다.
본딩된 웨이퍼는 제작된 장치 또는 공정 개발을 위해 기술의 수율, 본딩 강도 및 밀봉 수준을 평가하기 위해 특성화된다. 따라서 본드 특성화를 위한 여러 가지 접근 방식이 나타났다. 한편으로는 인장 또는 전단 테스트와 같은 본드 강도 평가를 위한 파괴적 기술 외에 균열 또는 계면 공극을 찾기 위한 비파괴 광학 방법이 사용된다. 다른 한편으로는 신중하게 선택된 가스의 고유한 특성 또는 마이크로 공진기의 압력 의존적 진동 거동이 밀봉 테스트에 활용된다.
집적 회로 패키징(integrated circuit packaging)은 반도체 소자 제조의 최종 단계로, 물리적 손상과 부식을 방지하는 지지 케이스에 다이를 캡슐화하는 과정이다. "패키지"라고 알려진 이 케이스는 장치를 회로 기판에 연결하는 전기 접점을 지지한다.
패키징 단계 다음에는 집적 회로 테스트가 이어진다.
다이에서 패키지를 거쳐 인쇄 회로 기판(PCB)으로 나가는 전류 전달 트레이스는 온칩 신호와는 매우 다른 전기적 특성을 가진다. 이들은 특별한 설계 기술이 필요하며, 칩 자체에 한정된 신호보다 훨씬 많은 전력이 필요하다. 따라서 전기 접점으로 사용되는 재료는 낮은 저항, 낮은 커패시턴스, 낮은 인덕턴스와 같은 특성을 보여야 한다. 구조와 재료 모두 신호 전송 특성을 최우선으로 고려해야 하며, 신호에 부정적인 영향을 미칠 수 있는 기생 요소를 최소화해야 한다.
이러한 특성 제어는 기술의 발전 속도가 빨라지면서 점점 더 중요해지고 있다. 패키징 지연은 고성능 컴퓨터 지연의 거의 절반을 차지할 수 있으며, 이러한 속도 병목 현상은 더욱 증가할 것으로 예상된다.
기계적 및 열적 특성.
집적 회로 패키지는 물리적 파손에 저항하고, 습기를 막으며, 칩에서 발생하는 열을 효과적으로 방출해야 한다. 또한 RF 애플리케이션의 경우, 패키지는 회로 성능을 저하시키거나 인접 회로에 악영향을 미칠 수 있는 전자파장애를 차폐해야 하는 경우가 많다. 마지막으로, 패키지는 칩을 PCB에 상호 연결할 수 있어야 한다. 패키지의 재료는 플라스틱 (열경화성 플라스틱 또는 열가소성 플라스틱), 금속(일반적으로 코바르) 또는 세라믹이다. 흔히 사용되는 플라스틱은 에폭시-크레졸-노볼락(ECN)이다. 이 세 가지 재료 유형은 모두 사용 가능한 기계적 강도, 습기 및 내열성을 제공한다. 그럼에도 불구하고, 고급 장치의 경우 더 높은 강도(더 많은 핀 수 설계도 지원함), 열 방출, 밀봉 성능 또는 기타 이유로 인해 금속 및 세라믹 패키지가 일반적으로 선호된다. 일반적으로 세라믹 패키지는 유사한 플라스틱 패키지보다 더 비싸다.
일부 패키지에는 열 전달을 향상시키기 위한 금속 핀이 있지만, 이는 공간을 차지한다. 더 큰 패키지는 더 많은 상호 연결 핀을 허용한다.
집적 회로 패키징 선택 시 비용은 중요한 요소이다. 일반적으로 저렴한 플라스틱 패키지는 최대 2W의 열을 방출할 수 있으며, 이는 많은 간단한 응용 분야에 충분하지만, 동일한 시나리오에서 유사한 세라믹 패키지는 최대 50W까지 방출할 수 있다. 패키지 내부의 칩이 작아지고 빨라질수록 더 뜨거워지는 경향이 있다. 결과적으로 더 효과적인 열 방출의 필요성이 증가함에 따라 패키징 비용도 함께 상승한다. 일반적으로 패키지가 작고 복잡할수록 제조 비용이 더 많이 든다. 플립칩과 같은 기술 대신 와이어 본딩을 사용하여 비용을 줄일 수 있다.
초기 집적 회로는 세라믹 플랫팩에 패키징되었으며, 군대에서는 신뢰성과 작은 크기 때문에 수년 동안 사용했다. 1970년대에 사용된 다른 유형의 패키징은 ICP(Integrated Circuit Package)라고 불렸는데, 이는 트랜지스터 패키지와 마찬가지로 리드가 한쪽에 동축으로 위치한 세라믹 패키지(때로는 둥근 모양)였다.
상업용 회로 패키징은 빠르게 이중 직렬 패키지(DIP)로 전환되었으며, 처음에는 세라믹으로, 나중에는 플라스틱으로 만들어졌다. 1980년대에는 VLSI 핀 수가 DIP 패키징의 실용적인 한계를 초과하여 핀 그리드 배열(PGA) 및 리드리스 칩 캐리어(LCC) 패키지로 이어졌다. 표면 실장 패키징은 1980년대 초에 등장하여 1980년대 후반에 인기를 얻었으며, 갈매기 날개 또는 J-리드 형태의 더 미세한 리드 피치를 사용했다. 예를 들어, 소형 외곽 집적 회로는 동등한 DIP보다 약 30~50% 적은 면적을 차지하고 일반적인 두께는 70% 더 얇다.다음으로 큰 혁신은 패키지의 표면 전체에 상호 연결 단자를 배치하여 이전 패키지 유형(외부 둘레만 사용)보다 더 많은 연결을 제공하는 면적 배열 패키지였다. 최초의 면적 배열 패키지는 세라믹 핀 그리드 배열 패키지였다. 얼마 지나지 않아 또 다른 유형의 면적 배열 패키지인 플라스틱 볼 그리드 배열(BGA)은 가장 일반적으로 사용되는 패키징 기술 중 하나가 되었다.
1990년대 후반에는 플라스틱 쿼드 플랫팩(PQFP)과 박형 소형 외곽 패키지(TSOP)가 고핀 수 장치에 가장 흔하게 사용되는 PGA 패키지를 대체했지만, PGA 패키지는 여전히 마이크로프로세서에 자주 사용된다. 그러나 업계 선두 주자인 인텔과 AMD는 2000년대에 PGA 패키지에서 랜드 그리드 배열(LGA) 패키지로 전환했다.
볼 그리드 배열(BGA) 패키지는 1970년대부터 존재했지만, 1990년대에 플립칩 볼 그리드 배열(FCBGA) 패키지로 발전했다. FCBGA 패키지는 기존의 어떤 패키지 유형보다 훨씬 높은 핀 수를 허용한다. FCBGA 패키지에서 다이는 거꾸로(뒤집어서) 장착되며, 와이어가 아닌 인쇄 회로 기판과 유사한 기판을 통해 패키지 볼에 연결된다. FCBGA 패키지는 입력/출력 신호 배열(Area-I/O라고 함)이 다이 주변부에 한정되지 않고 다이 전체 표면에 분포될 수 있도록 한다. BGA용 세라믹 기판은 유기 기판으로 대체되어 비용을 절감하고 기존 PCB 제조 기술을 사용하여 제조 과정에서 더 큰 PCB 패널을 사용함으로써 한 번에 더 많은 패키지를 생산할 수 있게 되었다.
다이에서 패키지를 거쳐 인쇄 회로 기판으로 나가는 트레이스는 온칩 신호와는 매우 다른 전기적 특성을 가진다. 이들은 특별한 설계 기술이 필요하며, 칩 자체에 한정된 신호보다 훨씬 많은 전력이 필요하다.
최근 개발은 SiP(시스템 인 패키지) 또는 3차원 집적 회로라고 불리는 단일 패키지에 여러 다이를 적층하는 것으로 구성된다. 종종 세라믹인 작은 기판에 여러 다이를 결합하는 것을 MCM 또는 멀티칩 모듈이라고 한다. 큰 MCM과 작은 인쇄 회로 기판 사이의 경계는 때때로 모호하다.
전통적인 IC의 경우, 웨이퍼 다이싱 후 진공 팁 또는 흡입 컵을 사용하여 다이싱된 웨이퍼에서 다이를 집어 올리고 다이 접착 과정을 거친다. 다이 접착은 다이를 패키지 또는 지지 구조(헤더)에 장착하고 고정하는 단계이다. 고전력 응용 분야에서는 다이가 일반적으로 예를 들어 금-주석 또는 금-실리콘 땜납을 사용하여 (우수한 열 전도) 패키지에 공융 결합된다. 저비용, 저전력 응용 분야에서는 다이가 에폭시 접착제를 사용하여 기판(예: 인쇄 회로 기판)에 직접 접착되는 경우가 많다.
대안으로 다이는 땜납을 사용하여 부착할 수 있다. 이러한 기술은 일반적으로 다이가 와이어 본딩될 때 사용되며, 플립칩 기술이 적용된 다이는 이러한 부착 기술을 사용하지 않는다.
IC 본딩은 다이 본딩, 다이 어태치, 다이 마운트라고도 불린다.
다음 작업은 패키징 단계에서 본딩, 캡슐화, 웨이퍼 본딩 단계로 나뉘어 수행된다. 이 목록은 포괄적이지 않으며, 모든 패키지에 대해 모든 작업이 수행되는 것은 아니다. 이 과정은 패키지 유형에 따라 크게 달라지기 때문이다.
소결 다이 어태치는 반도체 다이를 기판 위에 놓고 제어된 환경에서 고온 및 고압에 노출시키는 공정이다.
프론트엔드 오브 라인(front end of line, FEOL) 또는 전공정은 개별 부품(트랜지스터, 축전기, 저항기 등)이 반도체 기판에 패턴화되는 IC 제작의 첫 번째 부분이다. FEOL은 일반적으로 금속 인터커넥트 층의 증착을 제외한 모든 것을 포함한다.
CMOS 공정의 경우, FEOL은 절연된 CMOS 소자를 형성하는 데 필요한 모든 제조 단계를 포함한다.
마지막으로, 후속 금속화를 위한 접점을 준비하기 위해 표면을 처리한다. 이것으로 FEOL 공정, 즉 모든 장치 구축이 완료된다.
이러한 단계를 거친 후, 전기 회로를 구축하기 위해 장치들은 회로망에 따라 전기적으로 연결되어야 한다. 이것은 백엔드 오브 라인 (BEOL)에서 이루어진다. 따라서 BEOL은 개별 장치들이 연결되는 IC 제작의 두 번째 부분이다.
백엔드 오브 라인(back end of line, BEOL) 또는 후공정은 장치가 이미 패턴화된 웨이퍼에 금속 인터커넥트 층을 증착하는 반도체 제조 공정이다. 이것은 프런트 엔드 오브 라인(FEOL) 이후 IC 제조의 두 번째 부분이다. BEOL에서는 개별 장치(트랜지스터, 커패시터, 저항 등)가 금속 배선이 증착되는 방식에 따라 서로 연결된다.
개별 장치는 산화물 층(절연 목적)과 금속 층(인터커넥트 트랙용)을 번갈아 쌓아서 연결된다. 따라서 층 사이의 비아와 개별 층의 인터커넥트는 구조화 공정을 사용하여 형성된다.
일반적인 금속은 구리와 알루미늄이다. BEOL은 일반적으로 첫 번째 금속 층이 웨이퍼에 증착될 때 시작된다. BEOL에는 접점, 절연 층(유전체), 금속 레벨, 칩-패키지 연결을 위한 본딩 사이트가 포함된다. 현대 IC 공정의 경우 BEOL에 10개 이상의 금속 층을 추가할 수 있다.
1998년 이전에는 사실상 모든 칩이 금속 상호 연결 층에 알루미늄을 사용했지만, 오늘날에는 구리가 주로 사용된다.
BEOL의 단계는 다음과 같다:
BEOL 이후에는 "백엔드 공정"(후가공이라고도 함)이 있으며, 이는 클린룸에서 수행되지 않고 종종 다른 회사에서 수행된다.
여기에는 웨이퍼 테스트, 웨이퍼 백그라인딩, 다이 분리, 다이 테스트, IC 패키징 및 최종 테스트가 포함된다.
실리콘-저마늄(silicon–germanium) 또는 SiGe은 규소와 저마늄의 어떤 몰 비율을 가진 합금으로, 즉 Si1−xGex 형태의 분자식을 가진다. 이는 일반적으로 이종접합 양극성 트랜지스터를 위한 집적 회로(IC)의 반도체 재료로 사용되거나 CMOS 트랜지스터에 변형을 유도하는 층으로 사용된다. IBM은 1989년에 이 기술을 주류 제조에 도입했다. 이 비교적 새로운 기술은 혼합 신호 회로 및 아날로그 회로 IC 설계 및 제조 분야에서 기회를 제공한다. SiGe는 또한 고온 응용 분야(&gt;700K)를 위한 열전 재료로 사용된다.
SiGe에 대한 첫 번째 논문은 1955년에 실리콘-저마늄 합금의 자기저항효과에 대해 발표되었다. SiGe 장치에 대한 첫 언급은 실제로는 이종접합 양극성 트랜지스터(HBT)의 SiGe 베이스 개념이 1957년 물리학 설명과 함께 논의되었던 양극성 트랜지스터의 원래 특허에 있었다. 트랜지스터에 필요한 SiGe 이종구조의 첫 번째 에피택시 성장은 1975년에 독일 울름의 AEG 연구 센터(현재 다임러 벤츠)에서 에리히 카스퍼와 그의 동료들에 의해 분자선 에피택시(MBE)를 사용하여 시연되었다.
실리콘-저마늄의 반도체로의 사용은 버나드 S. 마이어슨에 의해 옹호되었다.
수십 년 동안 그 실현을 지연시켰던 난제는 저마늄 원자가 규소 원자보다 약 4% 더 크다는 것이었다. 규소 트랜지스터가 제조되던 통상적인 고온에서는 이러한 더 큰 원자를 결정질 규소에 추가함으로써 유도되는 변형이 엄청난 수의 결함을 생성하여 결과적인 재료가 전혀 쓸모없게 만들었다. 마이어슨과 동료들은 당시 고온 처리가 필수적이라고 여겨지던 가정이 잘못되었음을 발견했으며, 이로 인해 충분히 낮은 온도에서 SiGe 성장이 가능해져 실질적으로 결함이 형성되지 않았다. 이 기본적인 장애물을 해결하자, 결과적인 SiGe 재료가 기존의 저비용 규소 처리 도구 세트를 사용하여 고성능 전자로 제조될 수 있음이 입증되었다. 더 중요하게는, 결과적인 트랜지스터의 성능이 당시 전통적으로 제조된 규소 장치의 한계라고 생각되었던 것을 훨씬 초과하여, WiFi와 같은 새로운 세대의 저비용 상업용 무선 기술을 가능하게 했다. SiGe 공정은 규소 CMOS 제조와 유사한 비용을 달성하며, 비소화 갈륨과 같은 다른 이종접합 기술보다 저렴하다. 최근에는 고순도 Ge, SiGe 및 변형 규소와 같은 Ge 함유 박막의 MOVPE 증착을 위한 저메인의 덜 위험한 액체 대안으로 유기저마늄 전구체(예: 아이소부틸저메인, 알킬저마늄 삼염화물, 디메틸아미노저마늄 삼염화물)가 검토되었다.
SiGe 파운드리 서비스는 여러 반도체 기술 회사에서 제공된다. 어드밴스트 마이크로 디바이시스는 IBM과 SiGe 스트레스드 실리콘 기술 공동 개발을 발표했으며, 65 nm 공정을 목표로 하고 있다. TSMC 또한 SiGe 제조 능력을 판매한다.
2015년 7월, IBM은 7 nm 실리콘-저마늄 공정을 사용하여 작동하는 트랜지스터 샘플을 제작했다고 발표했으며, 이는 당시 공정보다 트랜지스터 수를 4배 늘릴 수 있음을 약속했다.
SiGe 트랜지스터.
SiGe는 이종접합 양극성 트랜지스터와 CMOS 논리를 통합할 수 있게 하여, 혼합 신호 집적 회로에 적합하게 만든다. 이종접합 양극성 트랜지스터는 기존의 동종접합 양극성 트랜지스터보다 더 높은 순방향 이득과 낮은 역방향 이득을 가진다. 이는 더 나은 저전류 및 고주파 성능으로 이어진다. 조정 가능한 띠틈을 가진 이종접합 기술로서, SiGe는 규소 단독 기술보다 더 유연한 띠틈 튜닝 기회를 제공한다.
절연체 상 실리콘-저마늄(SGOI)은 현재 컴퓨터 칩에 사용되는 실리콘 온 인슐레이터(SOI) 기술과 유사한 기술이다. SGOI는 MOS 트랜지스터 게이트 아래의 결정격자에 변형을 가하여 마이크로칩 내부의 트랜지스터 속도를 증가시키며, 이는 향상된 전자 이동도와 더 높은 구동 전류를 유도한다. SiGe MOSFET은 또한 SiGe의 낮은 띠틈 값으로 인해 더 낮은 접합 누설을 제공할 수 있다. 그러나 SGOI MOSFET의 주요 문제는 표준 규소 산화 공정을 사용하여 실리콘-저마늄과 안정적인 산화물을 형성할 수 없다는 것이다.
열전 응용.
SiGe의 열전 특성은 1964년에 처음 측정되었으며, p-SiGe는 1000°C에서 최대 약 0.7의 ZT를, n-SiGe는 1000°C에서 최대 약 1.0의 ZT를 가졌다. 이는 고온에서 가장 높은 성능을 가진 열전 재료 중 일부이다. 실리콘-저마늄 열전 장치 MHW-RTG3은 보이저 1호 및 보이저 2호 우주선에 사용되었다.
실리콘-저마늄 열전 장치는 카시니, 갈릴레오, 율리시스에 탑재된 다른 MHW-RTG 및 GPHS-RTG에도 사용되었다.
육각형 SiGe 합금의 조성을 제어함으로써 아인트호벤 공과대학교 연구원들은 빛을 방출할 수 있는 재료를 개발했다. 이는 전자적 특성과 결합하여 전기 전류 대신 빛을 사용하여 데이터 전송을 가능하게 하는 단일 칩에 통합된 레이저를 생산할 가능성을 열어주며, 데이터 전송 속도를 높이고 에너지 소비 및 냉각 시스템 필요성을 줄인다. 네덜란드 아인트호벤 공과대학교의 엘함 파달리(Elham Fadaly), 알랭 데이크스트라(Alain Dijkstra), 에릭 바커스(Erik Bakkers)와 독일 프리드리히 실러 대학교 예나의 젠스 르네 수커트(Jens Renè Suckert)가 주 저자인 국제 연구팀은 잡지 피직스 월드로부터 2020년 올해의 돌파구 상을 수상했다.
반도체 산업에서 고유전율 유전체(high-κ dielectric)라는 용어는 이산화 규소에 비해 높은 유전율 (κ, Κ)을 가진 재료를 지칭한다. 고유전율 유전체는 반도체 제조 공정에서 일반적으로 이산화 규소 게이트 유전체 또는 다른 장치의 유전층을 대체하는 데 사용된다. 고유전율 게이트 유전체의 구현은 무어의 법칙 연장이라고 흔히 불리는 마이크로 전자 부품의 추가적인 소형화를 가능하게 하기 위해 개발된 여러 전략 중 하나이다.
이 재료들은 "high-κ" (하이 카파) 대신 "high-k" (하이 케이)라고 불리기도 한다.
고유전율 재료의 필요성.
이산화 규소 ()는 수십 년 동안 게이트 산화막 재료로 사용되어 왔다. 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)가 크기가 줄어들면서, 이산화 규소 게이트 유전체의 두께는 단위 면적당 전기 용량을 증가시켜 구동 전류(단위 장치 너비당)를 높이고 장치 성능을 향상시키기 위해 꾸준히 감소해 왔다. 두께가 2 nm 미만으로 줄어들면 양자 터널링으로 인한 누설 전류가 급격히 증가하여 높은 전력 소비와 장치 신뢰성 저하를 초래한다. 이산화 규소 게이트 유전체를 고유전율 재료로 대체하면 게이트 두께를 줄일 수 있으므로 관련 누설 효과 없이 게이트 전기 용량을 증가시킬 수 있다.
MOSFET의 게이트 산화막은 평행판 축전기로 모델링할 수 있다. Si 기판 및 게이트로부터의 양자 역학적 및 공핍 효과를 무시하면, 이 평행판 축전기의 전기 용량 는 다음과 같이 주어진다.
누설 제한이 의 추가 감소를 제약하므로, 게이트 전기 용량을 증가시키는 대안적인 방법은 이산화 규소를 고유전율 재료로 대체하여 κ를 변경하는 것이다. 이러한 시나리오에서는 더 두꺼운 게이트 산화막 층이 사용될 수 있으며, 이는 구조를 통해 흐르는 누설 전류를 줄이고 게이트 유전체 신뢰성을 향상시킬 수 있다.
구동 전류에 대한 게이트 전기 용량 영향.
MOSFET의 드레인 전류 는 (점진 채널 근사를 사용하여) 다음과 같이 쓸 수 있다.
항은 신뢰성 및 상온 작동 제약으로 인해 범위가 제한된다. 너무 큰 는 산화막 전체에 바람직하지 않은 높은 전기장을 생성하기 때문이다. 또한, 문턱 전압은 약 200 mV 아래로 쉽게 줄일 수 없는데, 이는 산화막 누설 증가(즉, 고유전율 유전체를 사용할 수 없다고 가정) 및 문턱 전압 이하 전도로 인한 누설 전류가 대기 전력 소비를 허용할 수 없는 수준으로 높이기 때문이다. (업계 로드맵 참조, 이는 문턱 전압을 200 mV로 제한하며, Roy et al. 참조). 따라서, 이 단순화된 요인 목록에 따르면, 증가된 는 채널 길이의 감소 또는 게이트 유전체 전기 용량의 증가를 요구한다.
재료 및 고려 사항.
이산화 규소 게이트 유전체를 다른 재료로 교체하는 것은 제조 공정에 복잡성을 더한다. 이산화 규소는 하부 규소를 산화시켜 균일하고 등각적인 산화막과 높은 계면 품질을 보장할 수 있다. 결과적으로, 개발 노력은 제조 공정에 쉽게 통합될 수 있는 필수적으로 높은 유전율을 가진 재료를 찾는 데 집중되어 왔다. 다른 주요 고려 사항으로는 규소에 대한 띠 정렬(누설 전류를 변경할 수 있음), 필름 형태, 열 안정성, 채널 내 전하 운반자의 높은 전자 이동도 유지, 필름/계면의 전기적 결함 최소화 등이 있다. 상당한 관심을 받은 재료로는 하프늄 규산염, 지르코늄 규산염, 하프늄 산화물 및 이산화 지르코늄이 있으며, 일반적으로 원자층 증착을 사용하여 증착된다.
고유전율 유전체 내부의 결함 상태가 전기적 특성에 영향을 미칠 것으로 예상된다. 결함 상태는 예를 들어 영바이어스 열 자극 전류, 영온도 기울기 영바이어스 열 자극 전류 분광법 또는 비탄성 전자 터널링 분광법 (IETS)을 사용하여 측정할 수 있다.
산업계는 1990년대부터 질화 산화물 게이트 유전체를 사용해 왔으며, 이는 기존에 형성된 실리콘 산화막 유전체에 소량의 질소를 주입한 것이다. 질소 함량은 유전율을 미묘하게 높이며, 게이트 유전체를 통한 도펀트 확산에 대한 저항과 같은 다른 이점을 제공하는 것으로 생각된다.
2000년, 마이크론 테크놀로지의 구르테즈 산두와 트룽 T. 도안은 DRAM 메모리 장치용 원자층 증착 고유전율 박막 개발을 시작했다. 이는 90-nm 노드 DRAM을 시작으로 반도체 메모리의 비용 효율적인 구현을 이끌었다.
2007년 초, 인텔은 45나노미터 기술로 제작된 부품에 하프늄 기반 고유전율 유전체와 금속 게이트를 함께 도입했다고 발표했으며, 2007년 펜린이라는 코드명의 프로세서 시리즈에 이를 탑재했다. 동시에 IBM은 2008년 일부 제품에 하프늄 기반 고유전율 재료로 전환할 계획을 발표했다. 구체적으로 밝히지는 않았지만, 이러한 응용 분야에 사용되는 가장 가능성 높은 유전체는 질화 하프늄 규산염()의 한 형태이다. 와 는 도펀트 활성화 어닐링 동안 결정화에 취약하다. NEC 일렉트로닉스도 55nm UltimateLowPower 기술에 유전체 사용을 발표했다. 그러나 조차도 트랩 관련 누설 전류에 취약하며, 이는 장치 수명 동안 스트레스가 증가함에 따라 증가하는 경향이 있다. 이러한 누설 효과는 하프늄 농도가 증가할수록 더욱 심해진다. 그러나 하프늄이 미래 고유전율 유전체의 사실상 기반이 될 것이라는 보장은 없다. 2006년 ITRS 로드맵은 2010년까지 고유전율 재료의 구현이 산업계에서 일반화될 것이라고 예측했다.
구리 배선(copper interconnects)은 집적 회로에서 전달 지연과 전력 소비량을 줄이기 위해 사용된다. 구리는 알루미늄보다 더 좋은 도체이므로, 구리를 배선으로 사용하는 IC는 더 좁은 치수의 배선을 가질 수 있으며, 전기를 통과시키는 데 더 적은 에너지를 사용한다. 이러한 효과들이 합쳐져 더 좋은 성능의 IC를 만들게 된다. 구리 배선은 IBM이 모토로라의 도움을 받아 1997년에 처음 도입했다.