shopkeeper/korean_wiki_content_only_120125 huggingface dataset:
부동소수점 레지스터 파일은 4단계에서 읽히고, 데이터는 분수, 지수, 부호로 포맷된다. 덧셈 명령어를 실행할 경우, 가산기는 지수 차이를 계산하고, 결과를 정규화하기 위해 입력 피연산자를 사용하는 예측 선행 1 또는 0 검출기가 시작된다. 곱셈 명령어를 실행할 경우, 3 X 피승수가 생성된다.
5단계와 6단계에서는 덧셈과 뺄셈을 위한 정렬 또는 정규화 시프트 및 스티키 비트 계산이 수행된다. 곱셈 명령어는 부스 알고리즘을 사용하는 파이프라인 방식의 2방향 인터리브드 배열에서 곱셈된다. 8단계에서는 최종 덧셈이 반올림과 병렬로 수행된다. 부동소수점 명령어는 10단계에서 결과를 FRF에 쓴다.
파이프라인에서 실행되는 명령어는 6사이클의 지연 시간을 갖는다. 비파이프라인 분할 유닛에서 실행되는 단정밀도(32비트) 및 배정밀도(64비트) 분할은 각각 31 및 61사이클의 지연 시간을 갖는다.
21064는 온-다이(on-die) 1차 CPU 캐시를 두 개 가지고 있다: 쓰기-스루 쓰기 정책을 사용하는 8 KB 데이터 캐시(D-캐시)와 8 KB 명령어 캐시(I-캐시)이다. 두 캐시 모두 단일 사이클 액세스를 위해 직접 매핑되며, 32바이트 라인 크기를 갖는다. 캐시는 면적이 98 μm2인 6-트랜지스터 정적 랜덤 액세스 메모리 (SRAM) 셀로 구성된다. 캐시는 1,024 셀 너비에 66 셀 높이이며, 상위 두 줄은 중복을 위해 사용된다.
128 KB에서 16 MB 용량의 선택적 외부 보조 캐시(B-캐시)가 지원되었다. 캐시는 내부 클록 주파수의 1/3에서 1/16로 작동했으며, 200 MHz에서는 12.5에서 66.67 MHz였다. B-캐시는 직접 매핑 방식이며, 기본적으로 128바이트 라인 크기를 가졌으나 더 큰 용량을 사용하도록 구성할 수 있었다. B-캐시는 시스템 버스를 통해 접근되었다.
외부 인터페이스는 128비트 데이터 버스로, 내부 클록 속도의 1/2에서 1/8로 작동했으며, 200 MHz에서 25에서 100 MHz였다. 버스 폭은 구성 가능했으며, 21064를 사용하는 시스템은 64비트 외부 인터페이스를 가질 수 있었다. 외부 인터페이스는 또한 34비트 주소 버스로 구성되었다.
21064는 168만 개의 트랜지스터를 포함하고 있었다. 오리지널 EV4는 디지털이 0.75 μm 특징 크기와 3단계의 알루미늄 인터커넥트를 가진 CMOS-4 공정으로 제작했다. EV4는 13.9 mm x 16.8 mm로, 면적은 233.52 mm2이다. 후기 EV4S는 CMOS-4S로 제작되었는데, 이는 0.675 μm 특징 크기를 가진 CMOS-4의 10% 광학 축소 버전이다. 이 버전은 12.4 mm x 15.0 mm로, 면적은 186 mm2이다.
21064는 3.3-V 전원 공급 장치를 사용했다. EV4는 200 MHz에서 최대 30 W를 소비했다. EV4S는 150 MHz에서 최대 21.0 W, 166 MHz에서 22.5 W, 200 MHz에서 27.0 W를 소비했다.
21064는 61.72 mm x 61.72 mm 크기의 431핀 알루미나-세라믹 핀 그리드 배열 (PGA)로 패키징된다. 431개 핀 중 291개는 신호용이고 140개는 전원 및 접지용이었다. 히트 스프레더로 튀어나온 두 개의 스터드에 고정된 너트로 방열판이 패키지에 직접 부착된다.
알파 21064A.
알파 21064A는 DEC칩 21064A로 소개되었으며, 코드명은 EV45로, 1993년 10월에 출시된 알파 21064의 추가 개발 버전이다. 200, 225, 233, 275, 300 MHz의 클록 주파수에서 작동했다. 225 MHz 모델은 1994년 7월 6일에 233 MHz 모델로 대체되었으며, 출시 당시 5,000개 단위로 788달러에 판매되었는데, 이는 대체된 225 MHz 모델보다 10% 저렴한 가격이었다. 같은 날, 275 MHz 모델의 가격도 5,000개 단위로 25% 인하되어 1,083달러가 되었다. 300 MHz 모델은 1995년 10월 2일에 발표 및 샘플링되었고 1995년 12월에 출하되었다. 윈도우 NT 또는 윈도우 NT 메모리 관리 모델을 사용하는 운영체제 실행으로 제한된 21064A-275-PC 모델도 있었다.
21064A는 기존 21064를 대체하여 고성능 알파 마이크로프로세서로 자리 잡았다. 이후 고급 시스템에서 가장 많이 사용되었다. 사용자에는 다음이 포함되었다.
21064A는 21064에 비해 여러 마이크로아키텍처 개선 사항이 있었다. 주요 캐시는 두 가지 방식으로 개선되었다. I-캐시 및 D-캐시의 용량이 8 KB에서 16 KB로 두 배 증가했으며, 캐시 태그 및 캐시 데이터 배열에 패리티 보호 기능이 추가되었다. 부동소수점 나눗셈은 사이클당 평균 두 비트를 처리하는 개선된 분할기로 인해 대기 시간이 줄어들었다. 분기 예측은 더 커진 4,096-엔트리 2비트 BHT를 통해 개선되었다.
21064A는 280만 개의 트랜지스터를 포함하고 있으며, 크기는 14.5 x 10.5 mm로, 면적은 152.25 mm2이다. 디지털의 5세대 CMOS 공정인 CMOS-5 (4단계 알루미늄 인터커넥트를 포함하는 0.5 μm 공정)로 제조되었다.
알파 21066.
알파 21066은 DEC칩 21066으로 소개되었으며, 코드명 LCA4 (저가형 알파)로, 알파 21064의 저가형 변형이다. 샘플은 1993년 9월 10일에 출시되었으며, 대량 출하는 1994년 초에 이루어졌다. 출시 당시 166 MHz 알파 21066은 5,000개 단위로 385달러에 판매되었다. 임베디드 시스템용으로 고안된 100 MHz 모델도 존재했다. 샘플링은 1994년 말에 시작되었고, 대량 출하는 1995년 3분기에 이루어졌다. 마이크로프로세서 리포트는 알파 21066을 PCI 컨트롤러가 통합된 최초의 마이크로프로세서로 인정했다.
알파 21066은 저비용 애플리케이션, 특히 윈도우 NT를 실행하는 개인용 컴퓨터에 사용될 예정이었다. 디지털은 멀티아 클라이언트, AXPpci 33 원천 장비 제조업체 (OEM) 마더보드 및 AXPvme 단일 보드 컴퓨터에 다양한 알파 21066 모델을 사용했다. 디지털 외부에서는 아스펜 시스템즈(Aspen Systems)가 알파인 워크스테이션에, 카레라 컴퓨터즈(Carrera Computers)가 판테라 I 워크스테이션에, 네코테크(NekoTech)가 마하 1-166 개인용 컴퓨터에 166 MHz 모델을 사용했고, 파시스(Parsys)가 트랜스알파 TA9000 시리즈 슈퍼컴퓨터에 사용했다.
공정 축소 덕분에 비용에 민감한 임베디드 시스템에 필요한 기능을 포함할 수 있었다. 이러한 기능에는 온-다이 B-캐시와 ECC를 지원하는 메모리 컨트롤러, 프레임버퍼 구현을 위해 최대 8 MB의 VRAM을 지원하는 기능 제한 그래픽 가속기, PCI 컨트롤러 및 33 MHz 외부 클록 신호를 원하는 내부 클록 주파수로 곱하는 위상동기회로 (PLL) 클록 제너레이터가 포함된다.
메모리 컨트롤러는 64KB에서 2MB의 B-캐시와 2에서 512MB의 메모리를 지원했다. ECC 구현은 1비트, 2비트, 4비트 오류를 감지하고 1비트 오류를 수정할 수 있었다. 비용을 절감하기 위해 알파 21066은 64비트 시스템 버스를 사용하여 핀 수를 줄이고 패키지 크기를 줄였다. 시스템 버스의 폭이 줄어들어 대역폭과 성능이 20% 감소했지만, 이는 허용 가능한 수준으로 간주되었다.
21066은 175만 개의 트랜지스터를 포함하고 있었으며, 크기는 17.0 x 12.3 mm로, 면적은 209.1 mm2이다. CMOS-4S (3단계 인터커넥트를 포함하는 0.675 μm 공정)로 제조되었다. 21066은 57.404 x 57.404 mm 크기의 287핀 CPGA로 패키징되었다.
알파 21066A.
알파 21066A는 코드명 LCA45로, 알파 21064A의 저가형 변형이다. 1994년 11월 14일에 발표되었으며, 같은 날 100 MHz 및 233 MHz 모델의 샘플이 출시되었다. 두 모델 모두 1995년 3월에 출하되었다. 발표 당시 100 MHz 및 233 MHz 모델은 5,000개 단위로 각각 175달러와 360달러에 책정되었다. 이후 266 MHz 모델이 출시되었다.
21066A는 미쓰비시 전기에 의해 M36066A로 2차 공급원되었다. 이 회사가 제작한 첫 번째 알파 마이크로프로세서였다. 100 MHz 및 233 MHz 부품은 1994년 11월에 발표되었다. 발표 당시 엔지니어링 샘플은 1994년 12월, 상업용 샘플은 1995년 7월, 대량 생산은 1995년 9월로 예정되었다. 233 MHz 부품은 1,000개 단위로 490달러에 책정되었다.
21064A를 기반으로 했지만, 21066A는 16 KB 명령어 및 데이터 캐시를 가지고 있지 않았다. 21066A의 특정 기능은 전원 관리였다. 즉, 마이크로프로세서의 내부 클록 주파수는 소프트웨어로 조정될 수 있었다.
디지털은 이전에 21066을 사용했던 자사 제품에 다양한 21066A 모델을 사용했다. 디지털 외부에서는 태드폴 테크놀로지가 ALPHAbook 1 노트북에 233 MHz 모델을 사용했다.
21066A는 180만 개의 트랜지스터를 포함하고 있으며, 14.8 x 10.9 mm 크기의 다이 위에 161.32 mm2 면적을 가지고 있었다. 디지털의 5세대 CMOS 공정인 CMOS-5 (3단계 인터커넥트를 포함하는 0.5 μm 공정)로 제조되었다. 미쓰비시 전기는 자체 0.5 μm 3단계 금속 공정으로 M36066A를 제조했다.
알파 21068.
알파 21068은 DEC칩 21068로 소개되었으며, 임베디드 시스템용으로 포지셔닝된 21066 버전이다. 21066과 동일했지만 전력 소비와 비용을 줄이기 위해 클록 속도가 낮았다. 샘플은 1993년 9월 10일에 출시되었으며, 대량 출하는 1994년 초에 이루어졌다. 66 MHz에서 작동했으며 최대 전력 소비는 9 W였다. 출시 당시 21068은 5,000개 단위로 개당 221달러에 책정되었다. 1994년 6월 6일, 디지털은 1994년 7월 3일부터 가격을 16% 인하하여 186달러로 책정한다고 발표했다.
알파 21068은 디지털의 AXPpci 33 마더보드와 AXPvme 64 및 64LC 단일 보드 컴퓨터에 사용되었다.
알파 21068A.
알파 21068A는 DEC칩 21068A로 소개되었으며, 임베디드 시스템용 알파 21066A의 변형이다. 100 MHz의 클록 주파수에서 작동했다.
처음에는 21064 및 21064A를 위한 표준 칩셋이 없었다. 디지털의 컴퓨터는 마이크로프로세서를 시스템에 연결하기 위해 맞춤형 ASIC을 사용했다. 이는 알파 기반 제품을 개발하려는 타사 개발 비용을 높였기 때문에, 디지털은 원천 장비 제조업체 (OEM)를 위해 표준 칩셋인 DEC칩 21070 (Apecs)을 개발했다.
21070에는 두 가지 모델이 있었는데, DEC칩 21071과 DEC칩 21072였다. 21071은 워크스테이션용으로, 21072는 고급 워크스테이션 또는 저가형 단일 프로세서 시스템 서버용으로 고안되었다. 두 모델은 메모리 서브시스템 기능에서 차이가 있었다. 21071은 64비트 메모리 버스를 가지고 있으며 8 MB에서 2 GB의 패리티 보호 메모리를 지원하는 반면, 21072는 128비트 메모리 버스를 가지고 있으며 16 MB에서 4 GB의 ECC 보호 메모리를 지원한다.
칩셋은 세 가지 칩 설계로 구성되었다: 코만치 B-캐시 및 메모리 컨트롤러, 디케이드 데이터 슬라이스, 그리고 에픽 PCI 컨트롤러. 디케이드 칩은 32비트 슬라이스로 데이터 경로를 구현했으며, 따라서 21071은 이러한 칩을 두 개, 21072는 네 개를 가지고 있었다. 에픽 칩은 디케이드 칩으로의 32비트 경로를 가지고 있다.
21070은 1994년 1월 10일에 출시되었으며, 샘플이 제공되었다. 대량 출하는 1994년 중반에 시작되었다. 5,000개 단위로 21071은 90달러, 21072는 120달러였다.
21070 사용자로는 카레라 컴퓨터즈(Carrera Computers)의 판테라 워크스테이션과 디지털의 일부 알파스테이션 모델 및 단일 프로세서 시스템 알파서버가 포함되었다.
알파 21264(Alpha 21264)는 코드명 EV6로도 알려져 있으며, 디지털 이큅먼트 코퍼레이션이 개발하여 1998년 10월 19일에 출시한 RISC 마이크로프로세서이다. 21264는 알파 명령어 집합 (ISA)을 구현했다.
알파 21264는 비순차적 명령어 처리와 투기적 실행을 지원하는 4-이슈 슈퍼스칼라 마이크로프로세서이다. 사이클당 최대 6개의 명령어를 실행할 수 있었고, 사이클당 4개의 명령어를 지속적으로 실행할 수 있었다. 7단계 명령어 파이프라인을 가지고 있다.
어떤 단계에서든 마이크로프로세서는 최대 80개의 명령어를 다양한 실행 단계에서 처리할 수 있었는데, 이는 당시 다른 마이크로프로세서를 능가하는 수준이었다.
디코딩된 명령어는 명령어 큐에 보관되며, 피연산자가 사용 가능해지면 발행된다. 정수 큐는 20개의 항목을, 부동소수점 큐는 15개의 항목을 포함했다. 각 큐는 파이프라인 수만큼의 명령어를 발행할 수 있었다.
Ebox.
Ebox는 정수, 로드 및 스토어 명령어를 실행한다. 두 개의 정수 장치, 두 개의 로드 스토어 장치, 두 개의 정수 레지스터 파일을 가지고 있다. 각 정수 레지스터 파일은 80개의 항목을 포함했는데, 그 중 32개는 아키텍처 레지스터, 40개는 이름 변경 레지스터, 8개는 PAL 섀도우 레지스터였다. 알파 아키텍처에서 R31은 0으로 하드와이어되어 읽기 전용이기 때문에 R31을 위한 항목은 없었다.
각 레지스터 파일은 정수 장치와 로드 스토어 장치를 서비스했으며, 레지스터 파일과 두 장치는 "클러스터"라고 불린다. 두 클러스터는 U0와 U1로 지정되었다. 이 방식은 피연산자를 제공하고 결과를 받기 위해 필요한 쓰기 및 읽기 포트의 수를 줄여 레지스터 파일의 물리적 크기를 줄이고 마이크로프로세서가 더 높은 클록 주파수에서 작동할 수 있도록 했다. 따라서 레지스터 파일에 대한 쓰기는 동기화되어야 했고, 이는 완료하는 데 한 클록 사이클이 필요하여 성능에 1%의 부정적인 영향을 미쳤다. 동기화로 인한 성능 저하는 두 가지 방식으로 보상되었다. 첫째, 달성 가능한 더 높은 클록 주파수가 손실을 상쇄했다. 둘째, 명령어 발행을 담당하는 로직은 가능한 경우 다른 레지스터 파일에 있는 데이터에 의존하지 않는 명령어를 발행하여 레지스터 파일을 동기화해야 하는 상황을 피했다.
두 클러스터는 두 가지 차이점을 제외하고는 거의 동일하다. U1은 7사이클 파이프라인 곱셈기를 가지고 있는 반면, U0는 멀티미디어를 위한 단일 명령어 다중 데이터(SIMD) 명령어를 정의하는 알파 아키텍처 확장인 MVI(Motion Video Instructions)를 실행하기 위한 3사이클 파이프라인을 가지고 있다.
로드 스토어 장치는 메모리 접근을 위한 가상 주소를 계산하는 데 사용되는 간단한 산술 논리 장치이다. 또한 간단한 산술 및 논리 명령어를 실행할 수 있다. 알파 21264 명령어 발행 로직은 이 기능을 활용하여 해당 장치가 사용 가능할 때(주소 산술을 수행하지 않을 때) 명령어를 발행했다.
따라서 Ebox는 U1과 U0에 균등하게 분할된 네 개의 64비트 가산기, 네 개의 논리 장치, 두 개의 배럴 시프터, 바이트 조작 로직, 두 세트의 조건 분기 로직을 가지고 있다.
Fbox.
Fbox는 부동소수점 명령어 실행을 담당한다. 두 개의 부동소수점 파이프라인과 부동소수점 레지스터 파일로 구성된다. 파이프라인은 동일하지 않으며, 하나는 대부분의 명령어를 실행하고 다른 하나는 곱셈 명령어만 실행한다. 가산기 파이프라인에는 분할 장치와 제곱근 장치라는 두 개의 비파이프라인 장치가 연결되어 있다. 더하기, 곱하기 및 대부분의 다른 명령어는 4사이클 지연 시간을 가지며, 이중 정밀도 나누기는 16사이클 지연 시간, 이중 정밀도 제곱근은 33사이클 지연 시간을 가진다. 부동소수점 레지스터 파일은 72개의 항목을 포함하는데, 그 중 32개는 아키텍처 레지스터이고 40개는 이름 변경 레지스터이다.
알파 21264는 두 단계의 CPU 캐시를 가지고 있다. 주 캐시와 보조 캐시이다. 알파 21164의 레벨 3(L3, 또는 "피해자") 캐시는 대역폭 문제로 사용되지 않았다.
주 캐시.
주 캐시는 명령어와 데이터를 위한 별도의 캐시로 나뉘는데(수정된 하버드 아키텍처), 각각 I-캐시와 D-캐시이다. 두 캐시는 64KB 용량을 가진다. D-캐시는 클록 신호의 상승 에지와 하강 에지에서 모두 데이터를 전송하여 듀얼 포트 방식으로 작동한다. 이 듀얼 포트 방식은 모든 프로세서 사이클에서 캐시에 대한 읽기 또는 쓰기의 어떤 조합도 가능하게 했다. 또한 알파 21164처럼 캐시를 두 개로 복제하는 것을 피했다. 캐시를 복제하면 동일한 용량을 제공하기 위해 더 많은 트랜지스터가 필요하여 캐시 용량이 제한되고, 결과적으로 필요한 면적과 소비 전력이 증가했다.
B-캐시.
B-캐시라고 불리는 보조 캐시는 1에서 16MB 용량의 외부 캐시이다. 마이크로프로세서에 의해 제어되며, 내부 클록 주파수의 2/3, 1/2, 1/3 또는 1/4로 작동하는 동기 정적 램 (SSRAM) 칩으로 구현되며, 500MHz에서 133~333MHz이다. B-캐시는 SSRAM과 동일한 클록 주파수 또는 더블 데이터 레이트 SSRAM을 사용하는 경우 클록 주파수의 두 배로 작동하는 전용 128비트 버스로 접근되었다. B-캐시는 직접 매핑 방식이다.
분기 예측은 토너먼트 분기 예측 알고리즘에 의해 수행된다. 이 알고리즘은 디지털의 서부 연구소(WRL)의 스콧 맥파링(Scott McFarling)이 개발했으며 1993년 논문에서 설명되었다. 이 예측기는 알파 21264가 최소 7사이클의 분기 오예측 페널티를 가지기 때문에 사용되었다. 명령어 캐시의 2사이클 지연 시간과 명령어 큐 때문에 평균 분기 오예측 페널티는 11사이클이다. 이 알고리즘은 로컬 및 글로벌이라는 두 개의 이력 테이블을 유지하며, 분기 결과를 예측하는 데 사용되는 테이블은 선택 예측기(Choice predictor)에 의해 결정된다.
로컬 예측기는 개별 분기의 이력을 기록하는 2단계 테이블이다. 1,024개 항목의 10비트 분기 이력 테이블로 구성된다. 예측 정확도가 더 큰 단일 단계 테이블과 비슷하면서도 더 적은 비트의 저장 공간을 필요로 하기 때문에 2단계 테이블이 사용되었다. 1,024개 항목의 분기 예측 테이블을 가지고 있다. 각 항목은 3비트 포화 카운터이다. 카운터 값은 현재 분기가 분기될지(taken) 또는 분기되지 않을지(not taken)를 결정한다.
글로벌 예측기는 단일 단계의 4096개 항목 분기 이력 테이블이다. 각 항목은 2비트 포화 카운터이며, 이 카운터 값은 현재 분기가 분기될지 또는 분기되지 않을지를 결정한다.
선택 예측기는 특정 분기에 대해 어떤 예측기가 가장 좋은지 결정하기 위해 로컬 및 글로벌 예측기의 이력을 기록한다. 4,096개 항목의 분기 이력 테이블을 가지고 있다. 각 항목은 2비트 포화 카운터이다. 카운터 값은 로컬 예측기가 사용될지 글로벌 예측기가 사용될지를 결정한다.
외부 인터페이스는 양방향 64비트 더블 데이터 레이트 (DDR) 데이터 버스와 15비트 단방향 시간 다중화된 주소 및 제어 버스로 구성되었는데, 하나는 알파 21264에서 시작되는 신호용이고 다른 하나는 시스템에서 시작되는 신호용이었다. 디지털은 이 버스를 AMD에 라이선스했으며, 이후 AMD의 애슬론 마이크로프로세서에 사용되었고, 거기에서는 EV6 버스로 알려졌다.
알파 21264 CPU는 IPR 제어(VA_CTL 제어 레지스터 사용)하에 선택 가능한 48비트 또는 43비트 가상 주소(각각 256 TiB 또는 8 TiB 가상 주소 공간)를 지원한다. 알파 21264는 44비트 물리 주소(최대 16 TiB의 물리 메모리)를 지원한다. 이는 이전 알파 CPU(알파 21164의 43비트 가상 및 40비트 물리, 알파 21064의 43비트 가상 및 34비트 물리)보다 증가한 것이다.
알파 21264는 1520만 개의 트랜지스터를 포함했다. 논리는 약 600만 개의 트랜지스터로 구성되었으며, 나머지는 캐시와 분기 이력 테이블에 포함되었다. 다이 크기는 16.7mm x 18.8mm (313.96mm²)였다. 6단계 상호 연결을 가진 0.35 μm 상보성 금속 산화물 반도체 (CMOS) 공정으로 제조되었다.
알파 21264는 587핀 세라믹 인터스티셜 핀 그리드 배열 (IPGA)로 패키징되었다.
알파 프로세서 주식회사(Alpha Processor, Inc.)는 나중에 B-캐시와 전압 레귤레이터가 있는 인쇄 회로 기판에 마이크로프로세서가 장착된 슬롯 B 패키지로 알파 21264를 판매했다. 이 설계는 인텔과 AMD의 슬롯 기반 마이크로프로세서의 성공을 활용하기 위한 것이었다. 슬롯 B는 원래 AMD의 애슬론에도 사용될 예정이었으므로, API는 더 넓은 시장 점유율을 확보하기 위해 알파 21264의 비용을 절감하기 위해 슬롯 B용 재료를 상품 가격으로 얻을 수 있었다. AMD가 슬롯 기반 애슬론에 슬롯 A를 사용하기로 결정하면서 이는 실현되지 않았다.
알파 21264A.
알파 21264A는 코드명 EV67으로, 1999년 말에 출시된 알파 21264의 축소판이었다. 600, 667, 700, 733, 750, 833MHz의 6가지 버전이 있었다. EV67은 팝카운트를 수행하는 명령어로 명령어 집합을 확장한 카운트 확장(CIX)을 구현한 최초의 알파 마이크로프로세서였다. 삼성전자에서 0.25 μm 트랜지스터와 0.35 μm 금속층을 가진 0.25 μm CMOS 공정으로 제조되었다. 다이 면적은 210mm²였다. EV68은 2.0V 전원 공급 장치를 사용했다. 600MHz에서 최대 73W, 667MHz에서 80W, 700MHz에서 85W, 733MHz에서 88W, 750MHz에서 90W를 소비했다.
알파 21264B.
알파 21264B는 클록 주파수 증가를 위한 추가 개발품이다. IBM이 제조한 코드명 EV68C 모델과 삼성이 제조한 코드명 EV68A 모델 두 가지가 있었다.
EV68A는 알루미늄 인터커넥트를 가진 0.18 μm CMOS 공정으로 제조되었다. 다이 크기는 125 mm²로, 알파 21264A보다 3분의 1 작았고, 1.7 V 전원 공급 장치를 사용했다. 2001년에 750, 833, 875, 940 MHz의 클록 주파수로 대량 공급되었다. EV68A는 750 MHz에서 최대 60 W, 833 MHz에서 67 W, 875 MHz에서 70 W, 940 MHz에서 75 W를 소비했다.
EV68C는 구리 인터커넥트를 가진 0.18 μm CMOS 공정으로 제조되었다. 2000년 초에 샘플링되었으며, 최대 클록 주파수 1.25 GHz를 달성했다.
1998년 9월, 삼성은 0.18 μm 완전 공핍형 실리콘 온 인슐레이터 (SOI) 공정과 구리 인터커넥트를 사용하여 1.5 GHz 클록 주파수를 달성할 수 있는 알파 21264B의 변형을 제조할 것이라고 발표했다. 이 버전은 실현되지 않았다.
알파 21264C.
알파 21264C는 코드명 EV68CB로, 알파 21264의 파생 제품이었다. 1.0, 1.25, 1.33 GHz의 클록 주파수로 제공되었다. EV68CB는 1550만 개의 트랜지스터를 포함하고 120 mm² 크기였다. IBM이 0.18 μm CMOS 공정과 7단계 구리 인터커넥트 및 저유전율 유전체를 사용하여 제조했다. 49.53 x 49.53 mm 크기의 675패드 플립 칩 세라믹 랜드 그리드 배열 (CLGA)로 패키징되었다. EV68CB는 1.7 V 전원 공급 장치를 사용했으며, 1.0 GHz에서 최대 64 W, 1.25 GHz에서 75 W, 1.33 GHz에서 80 W를 소비했다.
알파 21264D.
알파 21264D는 코드명 EV68CD로, IBM이 제조한 더 빠른 파생 제품이다.
알파 21264E.
알파 21264E는 코드명 EV68E로, 삼성에서 개발 중이었으나 취소된 파생 제품이다. 2000년 10월 10일 마이크로프로세서 포럼 2000에서 처음 발표되었으며, 2001년 중반경에 출시될 예정이었다. 개선 사항으로는 1.25 GHz의 더 높은 작동 주파수와 온다이 1.85 MB 보조 캐시 추가가 있었다. 구리 인터커넥트를 가진 0.18 마이크로미터 CMOS 공정으로 제조될 예정이었다.
디지털과 AMD는 모두 알파 21264용 칩셋을 개발했다.
21272/21274.
디지털의 21272는 츠나미(Tsunami)로도 알려져 있으며, 21274는 타이푼(Typhoon)으로도 알려져 있으며, 알파 21264용 최초의 칩셋이었다. 21272 칩셋은 1-2방향 멀티프로세싱과 최대 8GB 메모리를 지원했으며, 21274는 1, 2, 3, 4방향 멀티프로세싱, 최대 64GB 메모리를 지원했고, 둘 다 하나 또는 두 개의 64비트 33MHz PCI 버스를 지원했다. 128-512비트 메모리 버스는 83MHz로 작동하여 최대 5,312MB/s의 대역폭을 제공했다. 이 칩셋은 100MHz 레지스터드 ECC SDRAM을 지원했다.
이 칩셋은 C-칩, D-칩, P-칩의 세 가지 장치로 구성되었다. 칩셋을 구성하는 장치의 수는 칩셋 구성에 따라 달라졌다. C-칩은 메모리 컨트롤러를 포함하는 제어 칩이다. 마이크로프로세서당 하나의 C-칩이 필요했다.
P-칩은 33MHz PCI 버스를 구현하는 PCI 컨트롤러이다. 21272는 하나 또는 두 개의 P-칩을 가질 수 있었다.
D-칩은 DRAM 컨트롤러로, CPU와 P-칩 간의 접근을 구현한다. 21272는 두 개 또는 네 개의 D-칩을 가질 수 있었고, 21274는 두 개, 네 개 또는 여덟 개의 D-칩을 가질 수 있었다.
21272와 21274는 디지털, 컴팩, 휴렛팩커드에서 보급형부터 중급형 AlphaServer와 모든 AlphaStation 모델에 광범위하게 사용되었다. 또한 알파 프로세서 주식회사(나중에 API 넷웍스(API NetWorks)로 알려짐)의 UP2000+ 마더보드와 같은 타사 제품에도 사용되었다.
아이언게이트.
AMD는 두 개의 알파 21264 호환 칩셋인 아이언게이트(Irongate) (AMD-751로도 알려짐)와 그 후속작인 아이언게이트-2(Irongate-2) (AMD-761로도 알려짐)를 개발했다. 이 칩셋은 애슬론 마이크로프로세서용으로 개발되었지만, AMD가 디지털로부터 알파에 사용된 EV6 버스를 라이선스했기 때문에, 애슬론과 알파 21264는 버스 프로토콜 측면에서 호환되었다. 아이언게이트는 삼성에서 UP1000 및 UP1100 마더보드에 사용되었다. 아이언게이트-2는 삼성에서 UP1500 마더보드에 사용되었다.
PA-8000(PCX-U), 코드명 오닉스(Onyx)는 휴렛 팩커드(HP)가 개발하고 제작한 마이크로프로세서로, PA-RISC 2.0 명령어 집합(ISA)을 구현했다. 이전 PA-RISC 마이크로프로세서에서 파생된 회로 없이 완전히 새로운 설계였다. PA-8000은 1995년 11월 2일 Precision RISC Organization(PRO) 회원들에게 배송이 시작되면서 출시되었다. PRO 회원들만 독점적으로 사용했으며 상업 시장에서는 판매되지 않았다. 이후의 모든 PA-8x00 프로세서(PA-8200부터 PA-8900까지, 아래에서 더 자세히 설명)는 기본 PA-8000 프로세서 코어를 기반으로 한다.
PA-8000은 다음 기업에서 사용되었다.
PA-8000은 명령어를 비순차적 명령어 처리 방식으로 투기적 실행하는 4방향 슈퍼스칼라 마이크로프로세서이다. 이러한 기능은 이전 PA-RISC 구현에서는 찾아볼 수 없었으며, PA-8000은 단순한 마이크로아키텍처와 높은 클록 속도 구현을 사용하여 성능을 달성하는 전통을 깬 최초의 PA-RISC CPU가 되었다.
명령어 인출 장치.
PA-8000은 4단계 프론트엔드를 가지고 있다. 처음 두 단계 동안 명령어 인출 장치(IFU)에 의해 명령어 캐시에서 4개의 명령어가 인출된다. IFU에는 프로그램 카운터, 분기 이력 테이블(BHT), 분기 대상 주소 캐시(BTAC) 및 4개 엔트리 변환 색인 버퍼(TLB)가 포함되어 있다. TLB는 명령어 캐시에 접근하기 위해 가상 주소를 물리 주소로 변환하는 데 사용된다. TLB 미스 발생 시, 주 TLB에서 변환을 요청한다.
PA-8000은 정적 또는 동적 방법을 사용하여 분기 예측을 수행한다. PA-8000이 어떤 방법을 사용했는지는 각 TLB 엔트리의 비트에 의해 선택되었다. 정적 예측은 대부분의 역방향 분기를 수행된 것으로, 순방향 분기는 수행되지 않은 것으로 간주한다. 정적 예측은 또한 컴파일러가 명령어 자체에 인코딩한 힌트를 검사하여 분기의 결과를 예측했다.
동적 예측은 분기의 기록된 이력을 사용하여 수행 여부를 결정한다. 이 정보는 256개 엔트리 BHT에 저장된다. 각 BHT 엔트리는 3비트 시프트 레지스터이다. PA-8000은 다수결 투표 알고리즘을 사용했으며, 3비트 중 다수가 설정되면 분기가 수행된 것으로, 비어 있으면 수행되지 않은 것으로 예측한다. 잘못 예측된 분기는 5사이클의 페널티를 발생시킨다. BHT는 분기 결과가 알려지면 업데이트된다. PA-8000은 사이클당 두 개의 분기 명령어를 실행할 수 있지만, BHT가 구현을 단순화하기 위해 듀얼 포트가 아니므로 하나의 결과만 기록된다.
PA-8000은 올바르게 예측된 분기에 대해 2사이클의 버블을 가지고 있는데, 이는 분기의 대상 주소가 명령어 캐시로 전송되기 전에 계산되어야 하기 때문이다. 이 버블의 발생을 줄이기 위해 PA-8000은 32개 엔트리 완전 연관 BTAC을 사용한다. BTAC은 분기의 대상 주소를 캐시한다. 동일한 분기가 발생하고 수행된 것으로 예측되면 주소는 지연 없이 인출이 시작될 수 있도록 즉시 명령어 캐시로 전송된다.
BTAC의 효율성을 극대화하기 위해 예측된 분기의 대상 주소만 캐시된다. 분기가 수행되지 않은 것으로 예측되었지만 대상 주소가 BTAC에 캐시된 경우 해당 엔트리는 삭제된다. BTAC이 가득 차서 새로운 엔트리를 기록해야 하는 경우, 교체되는 엔트리는 라운드 로빈 교체 정책을 사용하여 선택된다.
명령어 캐시.
명령어 캐시는 외부 캐시이며 256KB에서 4MB의 용량을 지원한다. 명령어는 캐시에 들어가기 전에 각 명령어에 5비트가 추가되어 미리 디코딩된다. 이 비트는 파이프라인 후반에 명령어를 디코딩하는 데 필요한 시간을 줄여준다. 명령어 캐시는 세트 연관 캐시의 복잡성을 피하기 위해 다이렉트 맵드 방식이며, 148비트 버스를 통해 접근된다. 캐시의 태그도 외부이다. 동기 SRAM(SSRAM)으로 구성된다.
디코드 및 명령어 재정렬 버퍼.
세 번째 단계에서 명령어는 디코딩된다. 네 번째 단계에서 명령어 재정렬 버퍼(IRB)에 배치된다. IRB의 목적은 레지스터 이름 변경, 비순차적 실행, 투기적 실행을 구현하고 명령어가 은퇴될 때까지 결과를 저장할 임시 공간을 제공하는 것이다. IRB는 5단계 동안 어떤 명령어가 발행될지 결정한다.
IRB는 두 개의 버퍼로 구성되는데, 하나는 정수 및 부동소수점 명령어를 위한 것이고 다른 하나는 로드 및 저장 명령어를 위한 것이다. 일부 명령어는 두 버퍼 모두에 배치된다. 이 명령어는 분기 명령어 및 특정 시스템 명령어이다. 각 버퍼에는 28개의 엔트리가 있다. 각 버퍼는 사이클당 최대 4개의 명령어를 받아들일 수 있으며, 사이클당 최대 2개를 해당 기능 장치로 발행할 수 있다.
모든 명령어는 10개의 기능 장치에서 6단계 동안 실행을 시작한다. 곱셈을 제외한 정수 명령어는 두 개의 산술 논리 장치(ALU)와 두 개의 시프트/병합 장치에서 실행된다. 이 장치에서 실행되는 모든 명령어는 1사이클 지연 시간을 가지며, 그 결과는 7단계에서 대상 레지스터에 기록된다.
부동소수점 명령어 및 정수 곱셈 명령어는 두 개의 곱셈-누산 퓨즈(FMAC) 장치와 두 개의 나눗셈/제곱근 장치에서 실행된다. FMAC 장치는 파이프라인화되어 있으며 3사이클 지연 시간을 가진다. 곱셈은 6단계에서 수행되고, 덧셈은 7단계에서, 반올림은 8단계에서, 그리고 쓰기 백은 9단계에서 수행된다. 곱셈과 누산 단계 사이에는 반올림이 없다. FMAC 장치는 개별 곱셈 및 덧셈 명령어 또한 실행하며, 단정밀도 및 배정밀도 변형 모두에 대해 3사이클의 지연 시간을 가진다. 나눗셈/제곱근 장치는 파이프라인화되어 있지 않으며 17사이클의 지연 시간을 가진다. 레지스터 포트 제한으로 인해 클록 사이클당 하나의 명령어만 발행할 수 있지만, 서로 및 FMAC 장치와 병렬로 작동할 수 있다.
정수 및 부동소수점 로드 및 저장 명령어는 두 개의 전용 주소 덧셈기에서 실행된다.
변환 색인 버퍼(TLB)는 96개의 엔트리를 포함하며 듀얼 포트와 완전 연관 방식이다. 사이클당 두 개의 가상 주소를 변환할 수 있다. 이 TLB는 명령어와 데이터 모두에 대한 주소를 변환한다. IFU의 TLB가 미스될 때, 이 TLB가 변환을 제공한다. 로드 및 저장에 대한 변환은 명령어에 대한 변환보다 우선순위가 높다. 각 TLB 엔트리는 4KB에서 16MB까지의 크기를 가지는 페이지에 매핑될 수 있으며, 이는 4의 배수로 증가한다.
데이터 캐시.
PA-8000은 최대 4MB 용량의 데이터 캐시를 가지고 있다. 데이터 캐시는 듀얼 포트이므로 매 사이클마다 두 번의 읽기 또는 쓰기를 수행할 수 있다. 두 개의 캐시 뱅크를 구현하여 듀얼 포트화되었으므로, 두 번의 읽기 또는 쓰기가 동일한 뱅크를 참조하는 경우 충돌이 발생하여 하나의 작업만 수행할 수 있으므로 진정한 의미의 듀얼 포트는 아니다. 각 뱅크에 하나씩, 두 개의 64비트 버스로 접근된다. 캐시 태그는 외부이다. 각 뱅크에서 독립적인 접근을 허용하기 위해 캐시 태그의 두 개의 사본이 있다. 데이터 캐시는 명령어 캐시와 동일한 이유로 다이렉트 맵드 방식이다. SSRAM으로 구성된다.
런웨이 버스.
외부 인터페이스는 64비트 주소 및 데이터 다중화 버스인 런웨이 버스이다. PA-8000은 40비트 물리 주소를 사용하므로 1TB의 물리 메모리를 주소 지정할 수 있다.
PA-8000은 380만 개의 트랜지스터를 가지고 있으며 크기는 17.68mm x 19.10mm로, 면적은 337.69mm2이다. HP에서 CMOS-14C 공정으로 제조되었는데, 이는 CMOS-14 공정의 게이트를 10% 축소한 것이다. CMOS-14C 공정은 0.5μm, 5단 알루미늄 인터커넥트, 상보성 금속 산화물 반도체(CMOS) 공정이었다. 다이에는 신호용으로 704개의 솔더 범프와 전원 또는 접지용으로 1,200개의 솔더 범프가 있다. 1,085개의 패드를 가진 플립칩 알루미나 세라믹 랜드 그리드 배열(LGA)로 패키징되었다. PA-8000은 3.3V 전원 공급 장치를 사용한다.
PA-8200.
PA-8200(PCX-U+), 코드명 벌컨(Vulcan)은 PA-8000의 추가 개발이었다. PA-8200을 사용한 첫 번째 시스템은 1997년 6월에 출시되었다. PA-8200은 200~240MHz로 작동했으며 주로 알파 21164와 경쟁했다. 분기 예측과 TLB가 개선되었다. 분기 예측은 BHT 엔트리 수를 4배 늘려 1,024개로 만들었으며, 이는 주변 회로 재설계 없이 수용하기 위해 2비트 알고리즘을 사용해야 했다. 또한 두 개의 분기 결과가 BHT에 기록될 수 있도록 쓰기 큐를 구현하여 개선되었다. TLB 엔트리 수는 96개에서 120개로 증가하여 TLB 미스를 줄였다. 클록 주파수도 사소한 회로 재설계를 통해 개선되었다. PA-8200의 다이 크기는 PA-8000과 동일했는데, 이는 다이의 빈 공간을 활용하여 개선이 이루어졌기 때문이다. CMOS-14C 공정으로 제조되었다.
PA-8500.
PA-8500(PCX-W), 코드명 바라쿠다(Barracuda)는 PA-8200의 추가 개발이다. 1998년 초에 테이프 아웃되었고 1998년 말에 시스템 내에서 출시되었다. 생산 버전은 300~440MHz 주파수로 작동했지만, 500MHz까지 작동하도록 설계되었고 실제로 그렇게 작동했다. 가장 주목할 만한 개선 사항은 더 높은 작동 주파수와 주 캐시의 온-다이 통합이다. 더 높은 작동 주파수와 코어와 동일한 다이에 주 캐시를 통합하는 것은 0.25μm 공정으로의 전환 덕분이었다. 새로운 공정에서 PA-8500 코어는 10.8mm x 11.4mm(123.12mm2)를 측정했으며, 0.5μm PA-8200의 절반 미만 면적이었다. 이로 인해 캐시 통합에 사용할 수 있는 면적이 확보되었다.
PA-8500은 512KB 명령어 캐시와 1MB 데이터 캐시를 가지고 있다. 마이크로아키텍처의 다른 개선 사항으로는 PA-8200의 두 배 용량인 2,048개의 엔트리를 포함하는 더 큰 BHT와 160개의 엔트리를 포함하는 더 큰 TLB가 있다. PA-8500은 새로운 버전의 런웨이 버스를 사용한다. 새로운 버전은 125MHz로 작동하며 클록 신호의 상승 및 하강 에지 모두에서 데이터를 전송(이중 데이터 전송률, 또는 DDR)하여 240MT/s 또는 2GB/s의 대역폭을 제공한다. 런웨이 버스는 주소와 데이터를 전송하는 데 사용되므로 사용 가능한 대역폭은 2GB/s의 80% 또는 약 1.6GB/s이다.
PA-8500은 1억 4천만 개의 트랜지스터를 포함하며 21.3mm x 22.0mm(468.6mm2)를 측정한다. 인텔(Intel Corporation)에서 5단계 알루미늄 인터커넥트를 사용하는 0.25μm CMOS 공정으로 제조되었다. 2.0V 전원 공급 장치를 사용한다. HP는 이전 PA-RISC 마이크로프로세서를 제조하는 데 사용된 CMOS-14C보다 새로운 공정을 구현하기 위해 팹 업그레이드를 중단했기 때문에 PA-8500을 직접 제조하지 않았다.
PA-8500은 더 작은 544패드 랜드 그리드 배열(LGA)로 패키징되었는데, 이는 온-다이 주 캐시 통합으로 인해 외부 캐시와 통신하는 두 개의 128비트 버스와 관련 I/O 패드가 제거되었기 때문이다.
PA-8600.
PA-8600(PCX-W+), 코드명 랜드샤크(Landshark)는 2000년 1월에 출시된 PA-8500의 추가 개발이다. PA-8600은 2000년 중반에 출시될 예정이었다. PA-8500의 미세 조정 버전으로 480~550MHz의 더 높은 클록 주파수에 도달할 수 있도록 했다. 명령어 캐시에 준 최소 최근 사용(LRU) 제거 정책을 사용하여 마이크로아키텍처를 개선했다. 인텔에서 제조했다.
PA-8700.
PA-8700(PCX-W2), 코드명 피라냐(Piranha)는 PA-8600의 추가 개발이다. 2001년 8월에 출시되었으며 625~750MHz로 작동했다. 개선 사항으로는 데이터 프리페칭 구현, 데이터 캐시에 대한 준 LRU 교체 정책, 그리고 16TB의 물리 메모리를 주소 지정할 수 있는 더 큰 44비트 물리 주소 공간이 있었다. PA-8700은 또한 더 큰 명령어 및 데이터 캐시를 가지고 있으며, 용량이 각각 50% 증가하여 0.75MB와 1.5MB가 되었다. PA-8700은 IBM 마이크로일렉트로닉스(IBM Microelectronics)에서 7단계 구리 인터커넥트와 저유전율 유전체를 사용하는 0.18μm 실리콘 온 인슐레이터(SOI) CMOS 공정으로 제조되었다.
PA-8700+.
PA-8700+는 PA-8700의 추가 개발이었으며 2002년 중반에 시스템에 도입되었다. 875MHz로 작동했다.
PA-8800.
PA-8800, 코드명 마코(Mako)는 PA-8700의 추가 개발이다. 2004년에 출시되었으며 HP의 C8000 워크스테이션 및 HP 9000 Superdome 서버에 사용되었다. 0.8, 0.9, 1.0GHz로 제공되었다. PA-8800은 단일 다이에 두 개의 수정된 PA-8700+ 마이크로프로세서로 구성된 듀얼 코어 설계였다. 각 코어는 768KB 명령어 캐시와 768KB 데이터 캐시를 가지고 있다. 주 캐시는 두 코어를 동일한 다이에 장착할 수 있도록 PA-8700보다 작다.
PA-8700에 비해 개선된 점은 향상된 분기 예측과 외부 32MB 통합 2차 캐시의 포함이다. 2차 캐시는 10GB/s의 대역폭과 40사이클의 지연 시간을 가진다. 4방향 세트 연관, 물리적으로 인덱싱되고 물리적으로 태그되며 라인 크기는 128바이트이다. 세트 연관성은 I/O 핀 수를 줄이기 위해 선택되었다. L2 캐시는 4개의 72Mbit(9MB) Enhanced Memory Systems Enhanced SRAM(ESRAM) 칩을 사용하여 구현되었는데, 이름과는 달리 SRAM과 유사한 인터페이스를 가진 1T-SRAM – 동적 램(DRAM)의 구현이다. 각 코어의 이 캐시에 대한 접근은 온-다이 컨트롤러에 의해 중재되며, 1MB의 2차 캐시 태그 또한 SRAM으로 온-다이에 상주하며 ECC에 의해 보호된다. PA-8800은 맥킨리 아이테니엄 마이크로프로세서와 동일한 프런트 사이드 버스를 사용했으며, 6.4GB/s의 대역폭을 제공하고 HP의 zx1과 같은 아이테니엄 칩셋과 호환된다.
3억 개의 트랜지스터로 구성되었으며, 그 중 2천 5백만 개는 로직용으로 23.6mm x 15.5mm(365.8mm2) 다이에 위치했다. IBM에서 구리 인터커넥트와 저유전율 유전체를 사용하는 0.13μm SOI 공정으로 제조되었다. PA-8800은 네 개의 ESRAM과 함께 인쇄 회로 기판(PCB)에 장착된 세라믹 볼 그리드 어레이로 패키징되어 초기 아이테니엄 마이크로프로세서에서 사용된 것과 유사한 모듈을 형성한다.
PA-8900.
PA-8900, 코드명 쇼트핀(Shortfin)은 PA-8800의 파생 제품이었다. 개발된 마지막 PA-RISC 마이크로프로세서였으며, 마이크로프로세서를 사용하는 시스템이 출시된 2005년 5월 31일에 출시되었다. HP 9000 서버와 C8000 워크스테이션에 사용되었다. 0.8, 0.9, 1.0, 1.1GHz로 작동했다. 이전에 소문났던 것처럼 PA-8800의 다이 슈링크는 아니다. L2 캐시 용량은 64MB로 두 배가 되었고, 지연 시간이 더 낮으며, 캐시의 오류 감지 및 수정 기능이 향상되었다. 맥킨리 시스템 버스를 사용했으며 HP zx1과 같은 아이테니엄 2 칩셋과 호환되었다. 마이크로아키텍처 변경은 없었지만, 부동소수점 장치와 온-다이 캐시 회로가 전력 소비를 줄이기 위해 재설계되었으며, 각 코어는 이후 1.0GHz에서 약 35W를 소모했다.
시에라 포레스트(Sierra Forest)는 인텔이 설계한 6세대 제온 스케일러블 서버 프로세서의 코드명으로, 2024년 6월에 출시되었다. 이는 밀도 최적화 E-코어만 탑재된 최초의 제온 프로세서 세대이다. 시에라 포레스트 프로세서는 최대 288개의 크레스트몬트 E-코어를 갖춘 클라우드 서버 고객을 대상으로 한다.
2022년 2월 17일, 인텔은 다가오는 제온 세대가 P-코어 전용 트랙과 E-코어 전용 트랙으로 나뉨을 발표했다. 이 두 트랙은 P-코어 제온 프로세서는 고성능 컴퓨팅을 목표로 하고, E-코어 제온 프로세서는 강력한 단일 스레드 사용보다는 높은 코어 밀도, 에너지 효율성 및 다중 스레드 워크로드의 성능을 우선시하는 클라우드 고객을 목표로 하여 다른 시장 부문을 공략한다.
2023년 3월 29일, 인텔은 시에라 포레스트 프로세서가 전원을 켜고 144개의 E-코어를 실행하는 프로세서를 시연했으며, 2024년 상반기 출시 일정을 발표했다. 2023년 9월 19일, 인텔은 혁신 행사에서 288코어 시에라 포레스트 변형이 출시될 것이라고 발표했다.
2024년 6월 3일, 인텔은 제온 6700E 시리즈로도 알려진 시에라 포레스트-SP 계열의 SKU를 출시했다. 이 제품군은 출시 시점에 7개의 SKU를 포함했으며, 모두 LGA 4710 소켓을 사용한다. 저사양 SKU는 64개 코어를, 고사양 SKU는 144개 코어를 갖는다.
2024년 4월 인텔 비전 행사에서 제온 프로세서의 새로운 브랜딩이 공개되었다. 2017년에 도입된 제온 스케일러블 브랜딩은 6세대 제온 프로세서의 간소화된 "제온 6" 브랜드로 대체되었다. 이 변경은 프로세서 세대 번호에 더 큰 중요성을 부여한다. 제온 브랜드 배지는 2023년부터 인텔의 코어 울트라 프로세서에 사용된 배지 디자인과 시각적으로 더 일치하도록 변경되었다.
시에라 포레스트는 AMD의 Epyc 서버 프로세서(코드명 베르가모)와 경쟁하기 위해 더 높은 코어 수를 달성하기 위해 E-코어만 사용한다. 베르가모는 최대 128개의 더 작은 젠 4c 코어를 특징으로 한다. AMD의 젠 4c 코어는 동시 멀티스레딩 (SMT)을 지원하는 반면, 시에라 포레스트 프로세서에 탑재된 크레스트몬트 E-코어는 각 코어당 하나의 스레드만 지원할 수 있다. 시에라 포레스트 아키텍처 설계의 목적은 클라우드 및 HPC 서버 애플리케이션에 도움이 되는 더 큰 컴퓨팅 밀도를 위한 초고밀도 코어 수를 달성하는 것이다. 클라우드 서비스 제공업체는 HPC 가속기에 관심이 적고 대신 더 큰 ECU/vCPU 정수 및 부동 소수점 성능을 우선시할 수 있다. 돈 솔티스는 제온 E-코어의 수석 엔지니어이자 최고 아키텍트이다.
시에라 포레스트 프로세서 목록.
시에라 포레스트-SP.
시에라 포레스트-SP (스케일러블 성능)는 메인스트림 서버를 목표로 하는 더 작은 LGA 4710 소켓을 사용하는 비치넛 시티 플랫폼을 사용한다. 시에라 포레스트-SP는 최대 144개의 E-코어와 8채널 DDR5 ECC 메모리 지원을 특징으로 한다. 비치넛 시티 플랫폼에서는 최대 350W의 TDP가 지원된다. 모든 모델은 88개의 PCI 익스프레스 5.0 레인을 갖는다.
시에라 포레스트-AP.
시에라 포레스트-AP는 더 높은 코어 수 SKU(최대 288개)를 위해 더 큰 LGA 7529 소켓을 사용하는 애비뉴 시티 플랫폼을 사용한다. 이는 더 많은 수의 PCIe 레인과 12채널 DDR5 메모리를 지원한다.
그래나이트 래피즈(Granite Rapids)는 2024년 9월 24일에 출시된 인텔이 설계한 6세대 제온 스케일러블 서버 프로세서의 코드명이다. 최대 128개의 P-코어를 특징으로 하는 그래나이트 래피즈는 고성능 컴퓨팅 애플리케이션용으로 설계되었다. 최대 288개의 E-코어를 탑재한 플랫폼 동급 시에라 포레스트 프로세서는 그래나이트 래피즈에 앞서 2024년 6월에 출시되었다.
2022년 2월 17일, 인텔은 다가오는 제온 세대가 P-코어 전용 트랙과 E-코어 전용 트랙으로 분할될 것이라고 발표했다. 이 두 트랙은 서로 다른 시장 부문을 대상으로 하며, P-코어 제온 프로세서는 고성능 컴퓨팅을 목표로 하고, E-코어 제온 프로세서는 강력한 단일 스레드 사용량보다는 코어 밀도, 에너지 효율성 및 고도로 다중 스레드된 워크로드에서의 성능을 우선시하는 클라우드 고객을 목표로 한다.
2023년 1월 10일, 인텔은 사파이어 래피즈라는 코드명의 4세대 제온 프로세서를 출시했다. 사파이어 래피즈는 인텔 최초로 분리형 MCM 방식을 활용하고 인실리콘 가속기를 포함한 서버 프로세서였다. 사파이어 래피즈는 출시가 늦었고 최대 60개 코어에 그쳐 AMD의 EPYC 9654 프로세서가 제공하는 96개 코어에 훨씬 못 미쳤다. 5세대 에메랄드 래피즈 프로세서는 사파이어 래피즈에 이어 2023년 12월 14일에 빠르게 출시되었다. 에메랄드 래피즈는 기존 사파이어 래피즈 시스템과 소켓 호환이 가능하며, L3 캐시를 크게 늘리고 최대 코어 수를 60개에서 64개로 늘렸다.
2023년 8월 28일, 인텔은 연례 핫 칩스 (심포지엄) 컨퍼런스에서 그래나이트 래피즈와 시에라 포레스트의 아키텍처에 대한 세부 정보를 발표했다. 2023년 9월 6일, 인텔은 자사의 패키징 기술에 대한 비디오를 공개했는데, 여기에는 단일 기판에 5개의 다이가 있는 그래나이트 래피즈 패키지가 나와 있다.
2024년 4월 인텔 비전 행사에서 제온 프로세서의 새로운 브랜딩이 공개되었다. 2017년에 도입된 제온 스케일러블 브랜딩은 6세대 제온 프로세서에 대해 간소화된 "제온 6" 브랜드로 변경되었다. 이 변경은 프로세서 세대 번호에 더 큰 비중을 둔다. 제온 브랜드의 배지는 2023년부터 인텔의 코어 울트라 프로세서에 사용된 배지 디자인과 시각적으로 더 일치하도록 변경되었다.
그래나이트 래피즈 프로세서는 인텔의 레드우드 코브 P-코어 아키텍처를 기반으로 하는 x86 서버 프로세서이다.
그래나이트 래피즈 다이는 인텔의 임베디드 멀티다이 인터커넥트 브릿지(EMIB) 패키징 기술을 사용하여 연결된다. 이는 TSMC의 인피니티 팬아웃(InFO) 패키징 기술에 대한 인텔의 대안이다. EMIB는 전통적인 실리콘 인터포저 대신 유기 기판 내에 실리콘 브릿지를 삽입하여 여러 다이를 연결한다. EMIB 브릿지는 다이 간 통신을 위한 고대역폭, 저지연 및 저전력 솔루션 역할을 한다. 대조적으로, 전통적인 인터포저는 면적이 훨씬 더 크고 기판 위에 배치되며, 다이는 인터포저 위에 놓인다. 그래나이트 래피즈 프로세서의 5개 다이를 모두 연결하는 인터포저는 엄청나게 클 것이다. 인텔은 이전에 메테오레이크의 포베로스 베이스 타일에 훨씬 작은 인터포저를 사용했다.