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그래픽 타일.
애로우레이크의 그래픽 타일은 메테오레이크에서 아키텍처적으로 크게 변하지 않았다. 메테오레이크와 마찬가지로 애로우레이크의 그래픽 타일은 TSMC의 N5P 노드에서 제조된다. 애로우레이크-S 데스크톱 프로세서는 알케미스트 그래픽 아키텍처를 기반으로 하는 4개의 Xe-LPG 코어를 특징으로 한다. 그러나 애로우레이크 모바일 프로세서는 최대 8개의 약간 수정된 Xe-LPG+ (Gen12.74) 코어를 특징으로 하며, 이는 Dot Product Accumulate Systolic (DPAS) 명령어 지원을 추가한다. DPAS 명령어는 개별 아크 그래픽용 Xe-HPG 코어에 포함되었지만, 저전력 Xe-LPG 변형에서는 비활성화되었다. DPAS 명령어는 codice_1, codice_2 및 codice_3 데이터 유형을 곱할 수 있도록 하여 GPU가 사이클당 더 많은 작업을 수행할 수 있도록 한다.
SoC 타일.
애로우레이크는 메테오레이크의 동일한 SoC 타일 설계를 재사용하며, TSMC의 N6 노드에서 제조된다. 애로우레이크-S 데스크톱 프로세서에 사용된 SoC 타일은 원래 데스크톱용으로 취소된 메테오레이크-S 프로세서용으로 설계되었다. 여기에는 저전력 E-코어가 포함되어 있지 않다. 애로우레이크의 모바일 변형은 두 개의 크레스트몬트 저전력 E-코어를 포함하는 메테오레이크의 SoC 타일을 재사용하는데, 이들은 CPU 컴퓨트 타일의 스카이몬트 E-코어와는 다르다. 크레스트몬트 저전력 E-코어는 CPU 타일의 스카이몬트 E-코어처럼 L3 캐시를 가지고 있지 않다.
애로우레이크는 메테오레이크에 탑재된 것과 동일한 신경망 처리 장치(NPU)를 사용하며, 루나레이크에 탑재된 45 TOPS NPU 4가 아닌 13 TOPS의 codice_4을 제공한다. 비교를 위해 라이젠 8000G 데스크톱 APU는 16 TOPS의 XDNA 기반 NPU를 탑재하고 있다. 인텔은 NPU, CPU, 통합 GPU를 합쳐 코어 울트라 200S CPU가 총 36 TOPS를 달성한다고 광고한다. 반면 AMD의 라이젠 8000G 데스크톱 APU는 이론적으로 39 TOPS의 AI 성능을 제공할 수 있다.
메모리 컨트롤러.
애로우레이크는 DDR5 메모리만을 지원하고 DDR4 지원이 제거된 인텔의 첫 데스크톱 아키텍처이다. 앨더레이크와 랩터레이크는 DDR4와 DDR5 메모리를 모두 지원했다. 애로우레이크-S 데스크톱 프로세서는 랩터레이크와 동일한 DDR5-5600 UDIMM 속도를 지원하지만, 애로우레이크는 Clock Unbuffered DIMM (CUDIMM) 및 Clock Small Outline DIMM (CSODIMM) 메모리 지원을 추가했다. CUDIMM은 기존의 언버퍼드 DIMM에 클럭 드라이버를 추가하여 높은 메모리 속도에서 더 나은 안정성을 위해 DIMM 내부에서 클럭 신호를 재생성할 수 있다. CUDIMM과 마더보드 지원을 통해 애로우레이크는 오버클럭된 DDR5-10000을 실행할 수 있다. 2024년 6월 컴퓨텍스에서 애즈락은 LGA 1851 소켓 마더보드에 CAMM2 메모리 슬롯을 선보였다.
애로우레이크 프로세서 목록.
통합 GPU의 각 Xe 코어는 16개의 벡터 엔진(VE)과 1개의 레이 트레이싱 유닛을 포함한다.
애로우레이크-S.
밑줄이 그어진 CPU는 Q870(기업용) 및 W880(엔트리 레벨 워크스테이션) 칩셋에서 인텔 vPro를 지원하며, W880 칩셋에서만 ECC 메모리를 지원한다.
애로우레이크-U는 인텔 3 노드에서 제조된 새로워진 메테오레이크 실리콘을 사용한다.
애로우레이크-U.
밑줄이 그어진 CPU는 인텔 vPro를 지원한다.
애로우레이크-H.
밑줄이 그어진 CPU는 인텔 vPro 및 WM880 칩셋을 통한 ECC 메모리를 지원하며, 모바일 워크스테이션용으로 고안되었다.
애로우레이크-HX.
밑줄이 그어진 CPU는 인텔 vPro와 WM880 칩셋을 통한 ECC 메모리를 지원하며, 모바일 워크스테이션용으로 고안되었다.
애로우레이크-S 데스크톱 프로세서는 출시 초기에 세대별 성능 향상이 없거나 일부 경우 성능이 저하되는 문제로 인해 엇갈린 평가를 받았다. 탐스 하드웨어의 폴 앨콘(Paul Alcorn)은 코어 울트라 9 285K에 대해 별 3개(5개 만점)를 주었다. 앨콘은 게임에서 "이전 세대 제품에 비해 뒤처지는" 문제로 인해 "경쟁 프로세서보다 코어 울트라 9 285K를 추천하기 어렵다"고 결론지었다. 평균적으로 285K는 AMD의 젠 5 기반 라이젠 7 9700X에 뒤처졌으며, 코어 울트라 5 245K는 젠 3 기반 라이젠 7 5700X3D에 비해 성능이 낮았다.
테크스팟(TechSpot)의 스티븐 월튼(Stephen Walton)은 별 3개 평가에서 285K의 게임 성능이 부족하다고 지적했다. 특히 에서 14900K보다 20% 뒤처졌고, 에서는 14900K보다 17% 낮은 성능을 보였다. 히트맨 3와 같은 일부 게임에서는 14900K보다 2% 느린 수준으로, 월튼은 이를 "14700K와 유사한 성능"이라고 언급했다. 생산성 측면에서 테크스팟은 285K가 어도비 프리미어 프로 2024에서 14700K 및 14900K보다 약하며, 포토샵 2025에서는 12600K에 미치지 못하는 성능을 보였다. 애로우레이크의 또 다른 문제는 비슷한 성능을 가진 14900K의 실제 판매 가격보다 높은 가격이었다. 이와 더불어 새로운 LGA 1851 소켓으로 인해 새 마더보드가 필요하다는 점도 문제로 지적되었다.
애로우레이크는 랩터레이크에 비해 전력 효율성 개선 측면에서 호평을 받았다. 테크스팟은 게임에서 애로우레이크의 전력 소비가 "14900K보다 훨씬 개선되었지만", "라이젠 프로세서와 비교하면 여전히 부족하다"고 언급했다. PCWorld는 핸드브레이크 AV1 인코딩 시 전력 소비가 17%(65와트) 감소하고, 시네벤치 2024 단일 코어 벤치마크에서는 16%(22와트) 감소했다고 밝혔다. 애로우레이크의 스카이몬트 E-코어는 PC 게이머의 닉 에번슨(Nick Evanson)으로부터 칭찬을 받았다. 에번슨은 사이버펑크 2077 및 발더스 게이트 3와 같은 최신 멀티스레드 게임이 P-코어와 함께 E-코어를 활용하여 성능을 향상시킬 수 있으며, 더 강력한 P-코어가 제공하는 8개의 스레드에만 제한되지 않는다는 것을 발견했다. 게임이 E-코어에 점차 더 의존하게 된 것은 P-코어에서 SMT가 제거되어 랩터레이크에 비해 P-코어 스레드가 8개 줄었기 때문일 수 있다.
미국과 일본에서 코어 울트라 9 285K는 주요 소매점에서 매진되었지만, 출시 당시 매니아층으로 인해 소매점 공급이 제한적이었다는 보고가 있었다.
인텔의 반응.
2024년 11월, 인텔의 클라이언트 AI 및 기술 마케팅 부사장 겸 총괄 책임자인 로버트 핼록(Robert Hallock)은 애로우레이크 출시가 "계획대로 진행되지 않았다"고 인정했으며, 게임 성능 저하가 리뷰에서 관찰되었다고 언급했다. 핼록은 애로우레이크 프로세서가 운영체제 및 BIOS 수준에서 "일련의 문제"를 겪고 있다고 주장했다. 핼록에 따르면 서드파티 리뷰는 인텔 자체 내부 테스트를 반영하지 않았다. 한 리뷰어는 애로우레이크의 메모리 지연 시간이 최대 180 ns로, 예상 메모리 지연 시간인 70~80 ns의 두 배 이상이라고 기록했다. 핼록은 2024년 12월 초까지 애로우레이크에 대한 업데이트와 수정 사항이 나올 것이라고 약속했다. 인텔은 이어서 좋지 않은 게임 성능에 대한 보고서를 발표했다.
인텔 소켓 P(Socket P, mPGA478MN)는 코어 마이크로아키텍처 칩(예: 코어 2 듀오)의 모바일 CPU 소켓 대체품이다. 2007년 5월 9일, 메롬 및 펜린 프로세서와 함께 산타로사 플랫폼의 일부로 출시되었다.
소켓 P에 설치되는 CPU의 프론트 사이드 버스(FSB)는 400, 533, 667, 800 또는 1066 MT/s로 실행될 수 있다. 승수를 조정하여 CPU 주파수를 조절하여 전력을 절약할 수 있으며, 모든 소켓 P CPU는 Celeron을 제외하고 EIST를 지원하지 않는다. 소켓 P는 478핀을 가지고 있지만, 소켓 M 또는 소켓 478과는 전기적으로 핀 호환되지 않는다. 소켓 P는 478핀 마이크로 FCPGA 또는 μFCPGA-478로도 알려져 있다. 플라스틱 그리드에는 mPGA478MN이 인쇄되어 있다.
소켓 G1(Socket G1)은 rPGA 988A로도 알려져 있으며, 2009년 인텔이 1세대 인텔 코어 프로세서의 모바일 버전을 위해 선보인 CPU 소켓이다. 소켓 P의 후속작이자 LGA 1156 및 LGA 1366의 모바일 버전이다.
소켓 G1 플랫폼용 첫 CPU는 2009년 9월 23일 i7-720QM, 820QM, 920XM 형태로 출시되었다. 이들 CPU는 데스크톱 네할렘 아키텍처와 동일한 45 nm 제조 공정을 유지한 클락스필드 코어를 사용한다. 2010년 1월 4일, 32 nm 아란데일 코어를 사용하고 웨스트미어 아키텍처를 기반으로 하는 코어 i3, i5, i7 프로세서로 라인업이 확장되었다. 2010년 3월 28일, 저가형 아란데일 기반 CPU가 펜티엄 P6x00 시리즈 및 셀러론 P4x00 시리즈로 출시되었다. 추가적인 클락스필드 기반 프로세서는 2010년 6월 21일 i7-740QM, 840QM, 940XM으로 출시되었다. 쿼드 코어 i7 CPU를 제외한 모든 소켓 G1 프로세서에는 인텔 HD 그래픽스 아이언레이크 코어가 CPU 기판에 패키징되어 있다.
소켓 FS1(Socket FS1)은 코드명 Llano, Trinity 및 Richland (소켓 FS1r2)의 AMD APU 프로세서를 사용하는 노트북용이다.
"Llano" 브랜드 제품은 K10과 시더 (VLIW5), UVD 3 비디오 가속, 그리고 AMD 아이피니티 기반의 최대 3개 디스플레이포트 모니터를 지원하는 다중 모니터를 결합한다.
"Trinity" 및 "Richland" 브랜드 제품은 파일드라이버와 노던 아일랜드 (VLIW4), UVD 3 및 VCE 1 비디오 가속, 그리고 AMD 아이피니티 기반의 최대 4개 디스플레이포트 모니터를 지원하는 다중 모니터를 결합한다.
AMD 데스크톱 CPU는 722핀 패키지 소켓 AM1 (FS1b)로 제공되지만, 이 데스크톱 CPU가 소켓 FS1과 호환되는지 또는 그 반대인지는 불분명하다.
이것은 AMD 모바일 프로세서의 마지막 핀 그리드 배열 소켓이다. 파일드라이버 이후의 마이크로아키텍처를 사용하는 모든 모바일 프로세서는 독점적으로 BGA 패키징으로 제공된다. 예를 들어, 스팀롤러 기반 모바일 프로세서는 μBGA 소켓인 소켓 FP3 소켓을 사용한다. 인텔 또한 브로드웰 마이크로아키텍처부터 동일한 방식을 채택했다.
소켓 G3(Socket G3)는 다음 뜻이 있다.
소켓 G3(Socket G3)는 rPGA 946B/947 또는 FCPGA 946으로도 알려져 있으며, 인텔 마이크로프로세서용 CPU 소켓으로 하스웰 기반 모바일 CPU를 지원한다. 호환되는 SKU는 모델 번호에 'M' 접미사가 붙는다.
소켓 G3는 rPGA 988B로도 알려진 소켓 G2를 대체하도록 설계되었다. 소켓 G3는 프로세서의 핀 그리드 배열(PGA) 946개 또는 947개의 핀과 접촉하기 위한 구멍을 가지고 있다.
링크스 포인트는 소켓 G3와 관련된 플랫폼 컨트롤러 허브(PCH)이다.
소켓 rPGA 947은 핀 구멍이 하나 더 있다는 점을 제외하고는 소켓 G3와 동일하다. 이는 인텔 모바일 프로세서의 마지막 핀 그리드 배열 소켓으로, 하스웰 이후의 마이크로아키텍처를 사용하는 모든 모바일 프로세서는 BGA 패키징으로만 제공된다. AMD 또한 스팀롤러 마이크로아키텍처부터 동일한 방식을 채택했다.
소켓 G3(Socket G3)는 원래 코드명 피라냐 서버 플랫폼의 일부로, 2009년 출시 예정이었던 듀얼 프로세서(2P) 이상 서버 플랫폼용 AMD 옵테론 프로세서에 사용될 소켓 F 및 소켓 F+의 중간 후속 소켓으로 예정되어 있었다. 소켓 G3는 G3MX 칩이 마더보드에 장착되어 단일 마이크로프로세서에 많은 양의 메모리를 연결하는 소켓 G3 메모리 확장기 (Socket G3MX)와 함께 사용될 예정이었다.
AMD는 이전에 계획했던 8코어 MCM 칩인 몬트리올의 등장과 함께 소켓 G3를 출시할 계획이었다. 2008년 1분기 이후, 45nm K10.5 설계를 기반으로 한 8코어 MCM 서버 칩에 대한 계획은 폐기되었고, 대신 6코어 완전 통합형 MPU 설계인 코드명 이스탄불이 채택되었다. 이스탄불은 엔비디아, 브로드컴 및 2009년 AMD에서 도입될 피오라노에서 생산되는 기존 소켓 F/F+ 플랫폼을 사용할 예정이었다.
그러나 소켓 G3는 2008년 3월에 공식적으로 단종되었다. 소켓 F의 후속 소켓은 LGA 1974핀 소켓 G34이다.
사단법인 한국요가연합회(영어: Korea Yoga Association, 약칭: 한국요가연합회)는 대한민국의 요가 관련 비영리 사단법인이다. 1990년대 초 요가 수행자들의 모임에서 출발해 2004년에 사단법인으로 설립되었다. 연합회는 요가 지도자 양성, 교육 과정 운영, 자격 검정 및 보급 사업, 요가 교재 및 간행물 발간 등을 통해 요가 교육과 관련한 조직적 활동을 수행하고 있다.
(사) 한국요가연합회는 1990년대 초 요가 수행자들의 자발적인 교류 모임에서 출발하였다. 요가의 철학과 실천을 체계적으로 전파하기 위한 필요성이 제기되면서 2004년에 비영리 사단법인으로 설립되었으며, 이후 전국 각지의 요가 지도자 및 교육 기관이 참여하는 조직으로 확대되었다.
(사) 한국요가연합회는 요가 지도자 양성을 위해 3급, 2급, 1급의 단계별 자격 제도를 운영한다. 정기적으로 연 4회의 자격 검정시험을 실시하여 지도자의 실기 및 이론 능력을 평가하며, 자격 취득 이후에도 보수교육과 심화교육을 통해 자격 유지와 전문성 향상을 지원한다. 이 밖에도 명상지도자, 비니요가지도자, 시니어요가지도자, 어린이·청소년요가지도자, 임산부·베이비요가지도자, 플라잉요가지도자, 필라테스 3STEP(매트·소도구·대기구), KYF 싱잉볼 힐러, KYF 아로망요가지도자 등의 특수 자격 과정을 운영하고 있다.
제10대(2025~2027) 회장은 김성홍이다. 그는 1980년대 초부터 요가 활동을 해 왔으며, 설립 초기부터 연합회에서 실무를 담당해 온 인물이다. 연합회 인사말에서 김성홍은 연합회의 주요 가치를 “수행과 교육 중심”으로 제시하고, 회원 간의 교류와 요가 교육의 학문적·사회적 위상 제고를 목표로 밝히고 있다.
(사) 한국요가연합회는 회장을 중심으로 한 이사회와 산하 분과위원회로 구성되며, 전국 13개 권역 조직을 두고 있다. 정회원은 교육 및 자격 과정 참여를 통해 가입하며, 각 지역에서 요가 지도 및 교육 활동을 수행한다.
소켓 sTRX4(Socket sTRX4)는 소켓 SP3r3로도 알려져 있으며, AMD가 젠 2 기반의 3세대 라이젠 스레드리퍼 데스크톱 프로세서를 지원하기 위해 설계한 랜드 그리드 배열(LGA) CPU 소켓이다. 2019년 11월 25일에 하이엔드 데스크톱 및 워크스테이션 플랫폼용으로 출시되었다.
소켓 sTRX4는 1세대 및 2세대 라이젠 스레드리퍼 제품에 사용된 소켓 TR4의 직접적인 후속작이다. 물리적으로는 TR4와 AMD의 서버 소켓 SP3 모두와 동일하지만, 전기적으로는 호환되지 않는다.
소켓 SP3는 칩셋을 필요로 하지 않고 시스템 온 칩 설계를 활용하지만, 소켓 sTRX4와 그 전신은 향상된 연결성과 기능을 제공하기 위해 칩셋을 필요로 한다. 소켓 sTRX4를 위해 TRX40 칩셋이 개발되었으며, 이는 총 88개의 PCIe 4.0 레인을 제공한다. 이는 이전 플랫폼의 66개 PCIe 3.0 레인보다 증가한 수치이다. 또한, 내장된 고선명 오디오 인터페이스가 더 이상 없으며, 대신 마더보드 제조사들은 오디오 기능을 제공하기 위해 별도의 온보드 오디오 컨트롤러를 포함하고 있다. AMD는 소켓 sTRX4에 대한 장기 지원을 약속했다. 그럼에도 불구하고 AMD는 일반 라이젠 스레드리퍼 라인업(sTRX4를 사용한 유일한 제품)을 중단하고 소켓 sWRX8에서 스레드리퍼 프로 CPU만 생산하기 전에 단 한 세대의 CPU만을 제공했다.
LGA 4189는 인텔 마이크로프로세서 호환 소켓으로, 쿠퍼레이크 및 아이스레이크-SP 마이크로프로세서에 사용된다.
서로 호환되지 않는 두 가지 버전이 존재한다: 시더 아일랜드 플랫폼과 쿠퍼레이크를 위한 소켓 P5, 휘틀리 플랫폼과 아이스레이크-SP를 위한 소켓 P4.
소켓 sWRX8(Socket sWRX8)은 소켓 SP3r4라고도 불리며, AMD가 젠 2 및 젠 3 플랫폼을 기반으로 하는 라이젠 스레드리퍼 프로 3000 및 5000 시리즈 워크스테이션 프로세서를 지원하기 위해 설계한 랜드 그리드 배열(LGA) CPU 소켓이다. 이 소켓은 2020년 7월에 처음으로 OEM 전용으로 출시되었으며, 이후 2021년 3월에 소매 시장에 출시되었다.
소켓 sWRX8은 이전 소켓을 계승하지 않으며, 대신 소켓 sTRX4와 함께 전문가용 워크스테이션 컴퓨터용 소켓으로 자리 잡았고, sTRX4는 소비자용 하이엔드 데스크톱(HEDT) 컴퓨터용이다. sWRX8은 옥타 채널 DDR4 메모리와 CPU에서 128개의 PCIe 4.0 레인을 지원하는 반면, sTRX4는 쿼드 채널 DDR4와 64개의 PCIe 4.0 레인만 지원한다. 또한 sTRX4와 달리 RDIMM, LRDIMM 및 3DS RDIMM 메모리 유형을 지원하여 최대 2TB의 RAM을 설치할 수 있다(sTRX4의 최대 256GB와 비교).
이것은 물리적으로 sTRX4 및 AMD의 서버 소켓 SP3와 동일하지만, 전기적으로는 호환되지 않는다.
소켓 SP3는 칩셋이 필요하지 않고, 대신 시스템 온 칩 설계를 활용하는 반면, 소켓 sWRX8은 향상된 연결성과 기능을 제공하기 위해 칩셋을 필요로 한다. 소켓 sWRX8용으로는 WRX80 칩셋이 개발되었으며, 이 칩셋은 CPU와 함께 총 152개의 PCIe 4.0 레인을 제공한다. 또한 TRX40 칩셋과 마찬가지로 내장된 고선명 오디오 인터페이스가 없으며, 대신 마더보드 제조사는 오디오 기능을 제공하기 위해 별도의 오디오 컨트롤러를 온보드에 포함하고 있다.
LGA 4677(소켓 E)는 인텔이 설계한 제로 삽입력 플립칩 랜드 그리드 배열(LGA) CPU 소켓으로, 2023년 1월에 출시된 사파이어 래피즈 서버 및 워크스테이션 프로세서와 호환된다.
인텔 울트라 패스 인터커넥트(Intel Ultra Path Interconnect, UPI)는 인텔이 개발한 확장 가능한 마이크로프로세서 상호 연결 방식으로, 2017년부터 제온 Skylake-SP 플랫폼에서 인텔 퀵패스 인터커넥트 (QPI)를 대체했다.
UPI는 공유 주소 공간을 갖는 확장 가능한 다중 프로세서 시스템을 위한 저지연 일관적인 상호 연결이다. 디렉터리 기반 홈 스누프 일관성 프로토콜을 사용한다. UPI 버스의 데이터는 양방향으로 동시에 전송될 수 있다. UPI 2.0 링크의 전송 속도는 24 GT/s (링크당 방향당 48 GB/s)에 도달한다. 지원하는 프로세서는 일반적으로 두 개 또는 세 개의 UPI 링크를 가지고 있다.
QPI와 비교하여 새로운 저전력 상태로 전력 효율성을 향상시키고, 새로운 패키지 형식으로 전송 효율성을 향상시키며, 리소스 사전 할당을 필요로 하지 않는 프로토콜 계층으로 확장성을 향상시킨다.
UPI는 이전 QPI 프로세서가 여러 스누프 모드(스누프 없음, 조기 스누프, 홈 스누프, 디렉터리)를 지원했던 것과 달리 디렉터리 기반 일관성만 지원한다.
결합된 캐싱 및 홈 에이전트(CHA)는 여러 프로세서 간의 일관성 해결과 프로세서 코어 및 로컬 및 원격 에이전트의 스누프 요청을 처리한다. 별도의 물리적 CHA는 각 프로세서 코어 및 최종 레벨 캐시 (LLC) 뱅크 내에 배치되어 코어 수, 메모리 컨트롤러 또는 하위-NUMA 클러스터링 모드에 따라 확장성을 향상시킨다. 주소 공간은 다른 CHA에 걸쳐 인터리브되며, 이는 단일 논리적 에이전트처럼 작동한다.
UPI는 다음 뜻이 있다.
LGA 4710은 인텔이 설계한 ZIF 플립 칩 랜드 그리드 배열 (LGA) 소켓으로, 고도로 다중 스레드화된 클라우드 워크로드용으로 설계된 E-코어 전용 제온 프로세서 라인인 시에라 포레스트에서 사용된다. 이 소켓은 또한 곧 출시될 주류 서버 프로세서 라인인 그래나이트 래피즈도 지원할 것으로 예상된다.
LGA 4710의 첫 번째 사진은 2023년 12월 Yuuki_Ans가 트위터에 게시했다.
LGA 4710은 인텔의 더 큰 LGA 7529 소켓의 대응 제품으로, 이 역시 시에라 포레스트 CPU를 지원한다. LGA 4710 플랫폼은 TDP가 더 낮고 DDR5 메모리 채널 8개만 지원하는 반면, LGA 7529는 12개의 DDR5 메모리 채널을 지원한다.
2024년 6월 4일, 인텔은 LGA 4710 소켓을 사용하는 시에라 포레스트 SP 프로세서 라인을 출시했다. 시에라 포레스트 AP 프로세서 라인은 더 크고 유능한 LGA 7529 플랫폼을 사용한다.
인텔의 그래나이트 래피즈 서버 CPU 라인은 2024년 3분기에 출시될 예정이며, 이 역시 LGA 4710 및 LGA 7529 소켓을 모두 활용할 것이다.
LGA 1851 (코드명 소켓 V1)은 2024년 10월 24일에 출시된 메테오레이크-PS 및 애로우레이크-S 데스크톱 프로세서를 위해 인텔이 설계한 랜드 그리드 배열 CPU 소켓이다.
접점 수는 1700개(LGA 1700의 경우)에서 1851개로 늘었다. LGA 1700과 동일한 크기와 쿨러 장착 구멍 간격을 사용하여 CPU 쿨러 호환성을 유지한다.
LGA 1851은 20개의 PCIe 5.0 레인(확장 카드용 x16, 스토리지용 x4)과 스토리지용 추가 4개의 PCIe 4.0 레인을 제공한다. 확장 카드에 사용 가능한 PCIe 레인은 LGA 1700의 경우 두 개의 장치가 아닌 세 개의 장치(x8, x4, x4)로 분기될 수 있다. AMD의 AM5 소켓과 유사하게, LGA 1851은 DDR5 SDRAM만 사용하며 DDR4 지원을 중단한다. 이는 이전 버전(LGA 1700)과 달리 10년 만에 주류 DDR4 시대가 막을 내리는 것을 의미한다.
LGA 7529는 인텔이 설계한 제로 인서션 포스 플립칩 랜드 그리드 배열(LGA) 소켓으로, 대규모 다중 스레드 클라우드 워크로드용으로 설계된 E-코어 제온 프로세서의 시에라 포레스트 라인과 주류 용도로 설계된 P-코어 제온 마이크로프로세서의 그래니트 래피즈 라인을 지원한다.
이 소켓은 그래니트 래피즈의 주류 후속 제품인 다이아몬드 래피즈도 지원할 것으로 예상된다. 인텔 버치 스트림 플랫폼의 첫 사진은 2023년 1월 31일 Yuuki_Ans에 의해 게시되었다. 이 사진들은 듀얼 LGA 7529 소켓 엔지니어링 샘플 메인보드를 보여주었다. 버치 스트림 플랫폼은 소켓당 12채널의 DDR5 메모리를 지원하여 듀얼 소켓 시스템에서는 총 24채널의 DDR5 메모리를 지원할 것으로 예상된다.
인텔은 2024년 9월 24일 그래니트 래피즈 CPU 라인업 출시와 함께 LGA 7529 소켓을 사용하는 첫 프로세서를 출시했다. 이 제품 라인은 두 가지 CPU 등급을 가지고 있다. 하나는 12채널 LGA 7529 소켓을 사용하는 제온 6900P 시리즈이고, 다른 하나는 더 작은 8채널 LGA 4710 소켓을 사용하는 제온 6700P 시리즈이다.
소켓 PAC418은 인텔 아이테니엄 프로세서를 컴퓨터의 나머지 부분(일반적으로 마더보드를 통해)에 연결하도록 설계된 418핀 마이크로프로세서 소켓이다. 전기적 인터페이스와 물리적 지원을 모두 제공한다. 이 소켓은 마이크로프로세서 모듈을 지원하도록 설계되었다.
소켓 PAC418은 2001년 인텔의 1세대 아이테니엄과 함께 도입되었다. 최대 133MHz의 더블 펌프 버스 속도를 지원했다.
소켓 PAC418 프로세서는 800MHz의 속도에 도달한다.
저삽입력(低揷入力, low insertion force, LIF)은 패키지를 삽입하거나 제거하는 데 필요한 힘이 낮도록 설계된 집적 회로 소켓에 사용되는 기술이다.
초기에 LIF 커넥터는 장비의 프로그래밍 및 테스트를 용이하게 하기 위해 ZIF 커넥터에 비해 저렴한 대안으로 설계되었다. 표준 IC 소켓과 비교할 때 장치와 소켓의 접점 사이의 마찰력을 낮추어 장치 삽입 및 제거를 더 쉽게 하는 동시에 ZIF 소켓에 사용되는 복잡한 메커니즘의 필요성을 없앤다.
LIF 커넥터의 단점은 접점 사이의 그립력이 낮고 접점이 더 빨리 산화되어 커넥터의 수명을 단축시킬 수 있다는 것이다. PC 프로세서의 잦은 변경과 함께 이러한 시스템에 대한 필요성이 대두되었다. 인텔은 레버로 고정하는 대신 프로세서를 소켓에 삽입하는 LIF 소켓 시스템을 도입했다. 이 유형의 소켓은 일부 386 및 초기 486 유형에 사용되었다. 이 유형의 소켓은 ZIF 소켓으로 대체되었지만, LIF 소켓은 현재 최신 1.8인치 하드 디스크에 사용되고 있다.
소켓 PAC611은 인텔 아이테니엄 2 프로세서를 컴퓨터의 나머지 부분(일반적으로 마더보드를 통해)과 연결하도록 설계된 611핀 마이크로프로세서 소켓이다. 이는 전기적 인터페이스와 물리적 지원을 모두 제공한다. 이 소켓은 마이크로프로세서 모듈을 지원하도록 설계되었다.
소켓 PAC611은 2002년 인텔의 2세대 아이테니엄과 함께 도입되었다. 최대 200MHz의 더블 펌프 버스 속도를 지원했다.
소켓 PAC611 프로세서는 최대 1.66GHz의 속도에 도달한다.
알파 21164(Alpha 21164)는 코드명 EV5로도 알려져 있으며, 디지털 이큅먼트 코퍼레이션이 개발하고 제조한 알파 명령어 집합 (ISA)을 구현한 마이크로프로세서이다. 1995년 1월에 출시되었으며, 알파 21064A의 뒤를 이어 디지털의 주력 마이크로프로세서가 되었다. 1998년에는 알파 21264로 계승되었다.
알파 21164의 첫 번째 실리콘은 1994년 2월에 생산되었으며, OpenVMS, 디지털 유닉스, 윈도우 NT 운영체제가 성공적으로 부팅되었다. 1994년 후반에 샘플이 제공되었고, 1995년 1월에 266 MHz 버전이 출시되었다. 300 MHz 버전은 1995년 3월에 출시되었다. 마지막 알파 21164인 333 MHz 버전은 1995년 10월 2일에 발표되었으며, 샘플 물량으로 제공되었다. 알파 21164는 1996년에 400 MHz 버전이 대량 생산되면서 알파 21164A로 대체되어 디지털의 주력 마이크로프로세서가 되었다.
디지털은 다양한 클럭 주파수에서 작동하는 알파 21164를 알파서버 서버와 알파스테이션 워크스테이션에 사용했다. 또한 디지털은 알파 VME 5/352 및 알파 VME 5/480 단일 보드 컴퓨터와 AlphaPC 164 및 AlphaPC 164LX 메인보드에도 알파 21164를 사용했다. 알파 파트너인 크레이 리서치는 300 MHz 알파 21164를 T3E-600 슈퍼컴퓨터에 사용했다. 데스크스테이션과 같은 타사 업체들도 알파 21164를 사용하여 워크스테이션을 구축했다.
21164는 275 MHz 알파 21064A의 성능 우위를 1995년 11월 인텔 펜티엄 프로가 출시될 때까지 유지했다. 이때 200 MHz 버전은 300 MHz 21164를 SPECint95_base 벤치마크 스위트에서 능가했다. 21164는 부동소수점 성능 우위를 유지했다. 이듬해 출시된 333 MHz 21164는 펜티엄 프로를 능가했지만, 같은 해에 MIPS 테크놀로지스의 R10000과 휴렛 팩커드의 PA-8000에 의해 추월되었다.
알파 21164는 최대 4개의 실행 장치(2개의 정수 및 2개의 부동소수점)에 클럭 주기당 최대 4개의 명령어를 발행할 수 있는 4-이슈 슈퍼스칼라 마이크로프로세서이다. 정수 파이프라인은 7단계이며, 부동소수점 파이프라인은 10단계이다. 21164는 43비트 가상 주소와 40비트 물리 주소를 구현했다. 따라서 8 TB의 가상 메모리와 1 TB의 물리 메모리를 처리할 수 있었다.
정수 장치는 두 개의 정수 파이프라인과 정수 레지스터 파일로 구성되었다. 두 파이프라인(더하기 파이프라인과 곱하기 파이프라인)은 동일하지 않으며, 각각 다른 명령어를 실행한다. 그러나 둘 다 일반적인 더하기, 논리, 로드, 비교 및 조건부 이동 명령어를 실행할 수 있다. 곱하기 파이프라인은 쉬프트, 스토어 및 곱하기 명령어(파이프라인화되지 않은 승수에서)만 실행한다. 더하기 파이프라인은 분기 명령어만 실행한다.
분기, 조건부 이동 및 곱하기 명령어를 제외한 모든 다른 명령어는 5단계에서 시작하여 한 주기 지연으로 실행을 완료한다. 분기 및 조건부 이동 명령어는 6단계에서 실행되므로 결과가 의존하는 비교 명령어와 함께 발행될 수 있다.
정수 레지스터 파일에는 40개의 64비트 레지스터가 포함되어 있으며, 이 중 32개는 알파 아키텍처에서 지정하고 8개는 PALcode가 스크래치패드 메모리로 사용한다. 레지스터 파일에는 두 정수 파이프라인 사이에 균등하게 분할된 4개의 읽기 포트와 2개의 쓰기 포트가 있다.
부동소수점 장치.
부동소수점 장치는 두 개의 부동소수점 파이프라인과 부동소수점 레지스터 파일로 구성되었다. 두 파이프라인은 동일하지 않으며, 하나는 곱셈을 제외한 모든 부동소수점 명령어를 실행하고, 다른 하나는 곱셈 명령어만 실행했다. 두 파이프라인 모두 4단계이다. 파이프라인화되지 않은 부동소수점 제산기는 더하기 파이프라인에 연결되어 있다. 제산 명령어를 제외한 모든 부동소수점 명령어는 4주기 지연 시간을 갖는다. 제산은 단정밀도 또는 배정밀도 부동소수점 숫자에 대해 수행되는지 여부에 따라 가변적인 지연 시간을 갖는다. 오버헤드를 포함하여 단정밀도 제산은 15~31주기 지연 시간을 갖는 반면, 배정밀도 제산은 22~60주기 지연 시간을 갖는다.
21164에는 세 가지 수준의 캐시가 있으며, 두 개는 온다이이고 하나는 외부 및 선택 사항이다. 캐시 및 관련 로직은 720만 개의 트랜지스터로 구성되었다.
주요 캐시는 명령어용 캐시와 데이터용 캐시로 분할되며, 각각 I-캐시와 D-캐시라고 한다. 크기는 8 KB이고, 직접 매핑되며, 캐시 라인 크기는 32바이트이다. D-캐시는 성능 향상을 위해 이중 포트로 되어 있으며, 캐시를 두 번 복제하여 구현된다. 라이트 스루 쓰기 정책과 읽기 시 할당 정책을 사용한다.
S-캐시로 알려진 보조 캐시는 온다이이며 용량은 96 KB이다. 21164는 충분한 명령어와 데이터를 제공하기 위해 외부 보조 캐시가 제공할 수 있는 것보다 더 많은 대역폭을 필요로 했기 때문에 온다이 보조 캐시가 필요했다. 캐시는 넓은 면적으로 인해 접근하는 데 두 주기가 필요했다. 성능을 향상시키기 위해 캐시는 파이프라인화되었다. 온다이 보조 캐시의 또 다른 장점은 다중 방식 캐시로 쉽게 구현될 수 있다는 점이었고, 그 결과 캐시는 3-방식 세트 연관되어 직접 매핑 캐시보다 향상된 적중률을 제공한다. S-캐시는 넓은 물리적 영역이 필요했기 때문에 I-박스, E-박스, F-박스 및 M-박스를 양쪽에 끼고 두 개의 반쪽으로 구현되었다. 이는 캐시가 두 주기 내에 데이터를 반환할 수 있도록 하기 위함이었다.
B-캐시로 알려진 3차 캐시는 외부 SRAM으로 구현된다. B-캐시는 선택 사항이었고 알파 21164를 사용하는 일부 시스템에는 없었다. B-캐시는 1~64 MB의 용량을 가질 수 있었고, 온다이 S-캐시로 인해 쓸모없게 되었으므로 더 작은 용량은 지원되지 않았다. 직접 매핑되며, 라이트 백 쓰기 정책과 쓰기 시 할당 정책을 사용한다. B-캐시는 21064와 달리 외부 캐시 컨트롤러가 필요 없이 온다이 외부 인터페이스 로직에 의해 제어되었다. B-캐시는 비동기 또는 동기 SRAM으로 구축할 수 있었다. B-캐시는 시스템 버스를 통해 접근된다.
외부 인터페이스는 128비트 시스템 버스이다. 시스템 버스는 내부 클럭 주파수보다 3~15배 낮은 클럭 주파수, 즉 내부 클럭 주파수가 300 MHz일 때 20~100 MHz로 작동한다. 시스템 버스의 클럭 신호는 마이크로프로세서에 의해 생성된다.
클럭.
내부 클럭 주파수는 외부 클럭 신호를 2로 나누어 생성된다. 따라서 300 MHz 알파 21164는 600 MHz의 외부 클럭 신호를 필요로 한다.
알파 21164는 16.5 x 18.1 mm (299 mm2) 크기의 다이에 930만 개의 트랜지스터를 포함하며, 이는 공정의 최대 한계에 가까웠다. 이 다이는 디지털의 5세대 상보형 금속 산화물 반도체 (CMOS) 공정인 CMOS-5, 즉 4단계 알루미늄 인터커넥트가 있는 0.50 μm 공정으로 제작되었다. 21164는 3.3-V 전원 공급 장치를 사용했다. 266 MHz에서 46 W, 300 MHz에서 51 W, 333 MHz에서 56 W를 소비했다.
알파 21164는 57.40 x 57.40 mm 크기의 499핀 세라믹 개재형 핀 그리드 배열 (IPGA)로 패키징되었다. 이 패키지에는 히트 싱크가 볼트로 고정되는 두 개의 스터드가 있는 히트 스프레더가 있었다.
알파 21164 (EV56).
알파 21164는 코드명 EV56으로 추가 개발되었다. 알파 21164로 출시되었지만, 원래는 알파 21164A로 알려져 있었다. 366, 433, 500, 533, 566, 600, 666 MHz의 클럭 주파수에서 작동했다.
1995년 10월 마이크로프로세서 포럼에서 처음 소개되었다. 1995년 11월 13일, 디지털은 그 달 말에 샘플이 출하될 것이라고 발표했다. 366 MHz로 작동하는 첫 번째 버전은 1996년에 출시되었다. 1996년 7월 8일, 디지털은 433 MHz 버전이 출시되었고, 500 MHz 버전은 샘플링 중이며 1996년 9월에 대량 출시될 예정이라고 발표했다. 433 MHz 버전은 1,000개 단위로 개당 1,492달러에 판매되었다. 600 MHz 버전은 1997년 3월 31일에 출시되어 대량 출하되었다. 삼성전자는 1996년 6월에 디지털과 알파 21164A를 2차 공급하는 계약을 체결했으며, 666 MHz 모델을 제조한 유일한 회사였다. 366~500 MHz 샘플은 1996년 11월 11일에 출시되었으며, 1997년에 대량으로 공급되었다. 알파 21164A는 디지털의 허드슨, 매사추세츠와 삼성의 한국 기흥 제조 공장에서 제작되었다.
알파 21164A 사용자에는 크레이 리서치, 디지털, 네트워크 어플라이언스 (현 넷앱), 데스크스테이션이 포함되었다. 크레이 리서치는 450, 600, 675 MHz 알파 21164A를 T3E 슈퍼컴퓨터의 후기 모델에 사용했다. 디지털은 다양한 클럭 주파수에서 작동하는 알파 21164A를 알파서버, 알파스테이션, 셀레브리스 XL 워크스테이션 및 디지털 개인 워크스테이션에 사용했다. 넷앱은 400, 500, 600 MHz 알파 21164A를 스토리지 시스템에 사용했다. 데스크스테이션은 알파 21164A를 랩터 리플렉스 워크스테이션에 사용했다.
가장 주목할 만한 변화는 알파 아키텍처의 확장인 BWX(Byte Word Extensions)의 포함이었다. 이는 바이트 및 워드 접근을 개선하기 위해 설계되었다. 이 명령어는 곱하기 파이프라인에 의해 실행된다. 알파 21164A는 14.4 mm x 14.5 mm 크기의 다이에 966만 개의 트랜지스터를 포함했으며, 다이 면적은 209 mm2였다. 디지털은 6세대 CMOS 공정인 CMOS-6, 즉 4개 층의 인터커넥트가 있는 0.35 μm 공정으로 다이를 제작했다. 삼성은 1996년 초에 개발한 0.3 μm 공정을 기반으로 4개 층의 인터커넥트가 있는 0.35 μm 공정으로 다이를 제작했다. 알파 21164A는 3.3V 전원 공급 장치를 사용했으며, 366 MHz에서 31.0W, 433 MHz에서 36.0W, 500 MHz에서 41.0W, 533 MHz에서 43.5W, 600 MHz에서 48.5W를 소비했다.
알파 21164PC (PCA56).
알파 21164PC는 PCA56으로도 알려져 있으며, 1997년 3월 17일에 출시된 알파 21164A의 저가형 버전이다. 이 마이크로프로세서는 디지털과 미쓰비시 전기가 공동 개발했으며, 양사가 설계를 제조했다. 미쓰비시는 1998년 초에 디지털과의 향후 알파 마이크로프로세서 공동 개발 계약을 중단하고 1998년 중반에 알파 21164PC 제조를 중단했으며, 회사 시장의 경제 상황 때문에 알파 시장에서 철수했다.
알파 21164PC는 400, 466, 533 MHz의 클럭 주파수에서 작동했다. 주요 변경 사항은 S-캐시의 생략, 더 큰 I-캐시, 그리고 단일 명령 다중 데이터 (SIMD) 명령어를 도입하여 MPEG 인코딩 성능을 향상시키는 알파 아키텍처의 확장인 MVI(Motion Video Instructions)의 포함이다. S-캐시는 트랜지스터 수를 줄여 다이 크기와 비용을 절감하기 위해 제거되었다. I-캐시는 8KB에서 16KB로 용량이 두 배로 늘어나 S-캐시의 부족을 보완했다. 알파 21164는 충분한 대역폭을 제공하여 적절한 성능을 달성하기 위해 I-캐시를 보완하기 위해 S-캐시에 의존했기 때문이다. B-캐시의 용량은 512KB에서 4MB로 제한되었으며, 1MB 및 2MB 용량도 지원되었다. 이 마이크로프로세서는 43비트 가상 주소와 33비트 물리 주소를 사용한다.
알파 21164PC는 8.65 x 16.28 mm 크기의 다이에 350만 개의 트랜지스터를 포함했으며, 다이 면적은 141 mm2였다. 디지털은 알파 21164와 동일한 공정인 CMOS-5로 다이를 제작했다. 알파 21164PC는 49.78 x 49.78 mm 크기의 413핀 IPGA로 패키징되었다. 3.3V 전원 공급 장치를 사용했으며, 400 MHz에서 26.5W, 466 MHz에서 30.5W, 533 MHz에서 35.0W를 소비했다.
알파 21164PC는 디지털의 AlphaPC 164SX 메인보드에 사용되었다.
알파 21164PC (PCA57).
PCA56의 파생 제품인 PCA57은 삼성전자에서 0.28 μm CMOS 공정으로 설계 및 제조되었다. PCA57은 1998년 후반에 출시되었으며 533, 600, 666 MHz의 클럭 주파수에서 작동했다. PCA56 마이크로아키텍처의 개선 사항에는 I-캐시와 D-캐시 용량의 두 배 증가(각각 32 KB 및 16 KB)가 포함되었다. PCA57은 6.7 mm x 15 mm 크기의 다이에 570만 개의 트랜지스터를 포함했으며, 다이 면적은 101 mm2였다. 2.5 V 전원 공급 장치에서 작동했으며 533 MHz에서 18 W, 600 MHz에서 20 W, 666 MHz에서 23 W를 소비했다.
PCA57은 디지털의 AlphaPC 164RX 메인보드에 사용되었다.
디지털과 VLSI Technology는 21164 및 그 파생 제품을 위한 칩셋을 개발했다. 디지털은 또한 AlphaServer 8200 및 8400과 같은 AlphaServer 제품군의 고급 모델에 사용하기 위한 맞춤형 ASIC을 개발했다.
21171.
21171(알코르라고도 함)은 21164를 위한 첫 번째 칩셋으로, 1995년 1월에 지원하는 마이크로프로세서와 함께 출시되었다. 디지털이 개발하고 제조했다. 21171은 21164가 사용하는 새로운 시스템 버스 프로토콜을 지원하도록 수정된 업그레이드된 DECchip 21071이다. 메모리 및 PCI 컨트롤러를 포함하는 제어 칩과 256비트 메모리 버스 및 PCI 버스를 시스템 버스에 연결하는 4개의 데이터 슬라이스 칩으로 구성되었다. 21171은 33 MHz로 작동하는 64비트 폭의 PCI 버스를 제공한다.
21172.
21172(알코르2라고도 함)는 21164A를 지원하는 업데이트된 21171이었다.
픽시스.
픽시스 칩셋(21174라고도 함)은 21164A 및 21164PC 마이크로프로세서를 지원했다. 이전 칩셋과 달리 저가 시스템을 위해 설계되었다. 결과적으로 여러 패키지 대신 474접점 세라믹 볼 그리드 배열 (CBGA)로 패키징된 단일 칩 설계였다. 이후 디지털 개인 워크스테이션 a-시리즈와 같은 보급형 워크스테이션과 AlphaPC 164LX 및 164SX와 같은 메인보드와 같이 비용에 민감한 응용 프로그램에 사용되었다. 출시 당시 21174는 1,000개 단위로 US$142에 판매되었다.
21174는 메모리 컨트롤러와 PCI 컨트롤러를 포함한다. 메모리 컨트롤러는 최대 512MB의 동기식 동적 랜덤 접근 메모리 (SDRAM)를 지원하며 128비트 메모리 버스를 통해 접근한다. 메모리는 ECC 또는 패리티 보호가 될 수 있다. PCI 컨트롤러는 PCI 또는 PCI-X 버스를 제공했다.
폴라리스는 개인용 컴퓨터용으로 VLSI 테크놀로지가 개발한 시스템 컨트롤러로, 21164A 및 21164PC 마이크로프로세서를 지원한다. 폴라리스는 1997년 6월 16일에 발표되었다. 최대 768MB의 EDO DRAM 또는 최대 512MB의 SDRAM을 지원한다. 메모리는 128비트 버스를 통해 접근된다. I/O를 위해 32비트, 33 MHz PCI 버스를 제공한다.
폴라리스 사용자에는 디지털의 AlphaPC 164RX 메인보드가 포함되었다.
알파 21064(Alpha 21064)는 디지털 이큅먼트 코퍼레이션이 개발 및 제조한 마이크로프로세서로, 알파 (알파 AXP로 소개됨) 명령어 집합 (ISA)을 구현했다. 1994년 이름이 변경되기 전에는 DEC칩 21064로 소개되었다. 21064는 코드명 EV4로도 알려져 있다. 1992년 2월에 발표되었고, 대량 출하는 1992년 9월에 이루어졌다. 21064는 알파 ISA의 첫 번째 상업적 구현이자 디지털의 첫 상업용 마이크로프로세서였다. 1993년 10월에는 파생형인 알파 21064A가 뒤를 이었다. 이 마지막 버전은 1995년에 알파 21164로 대체되었다.
첫 알파 프로세서는 코드명 EV3인 테스트 칩이었다. 이 테스트 칩은 디지털의 1.0-마이크로미터 (μm) CMOS-3 공정을 사용하여 제조되었다. 테스트 칩에는 부동소수점 장치가 없었고 1 KB 캐시만 있었다. 이 테스트 칩은 공격적인 회로 설계 기술의 작동을 확인하는 데 사용되었다. 테스트 칩은 시뮬레이터 및 에뮬레이터와 함께 펌웨어 및 회사가 지원하는 다양한 운영체제를 구동하는 데도 사용되었다.
코드명 EV4인 양산 칩은 디지털의 0.75 μm CMOS-4 공정을 사용하여 제조되었다. 더크 마이어와 에드워드 맥렐란이 마이크로아키텍트였다. 에드는 이슈 로직을 설계했고 더크는 다른 주요 블록을 설계했다. 짐 몬타나로는 회로 구현을 이끌었다. EV3는 알파 데모 유닛(ADU)에 사용되었는데, 이는 EV4 부품이 출시되기 전에 디지털이 알파 플랫폼용 소프트웨어를 개발하는 데 사용한 멀티프로세서 시스템이었다.
21064는 1992년 2월 중순 제39회 국제 고체 회로 학술회의 (ISSCC)에서 공개되었다. 1992년 2월 25일에 발표되었으며, 같은 날 150 MHz 샘플이 소개되었다. 가격은 100개 단위로 3,375달러, 100개에서 1,000개 단위로 1,650달러, 1,000개 이상 단위로 1,560달러였다. 대량 출하는 1992년 9월에 시작되었다.
1993년 2월 초, 150 MHz 버전의 가격은 1,000개 이상 단위에서 1,559달러에서 1,096달러로 인하되었다.
1993년 2월 25일, 200 MHz 버전이 출시되었으며, 샘플 키트는 3,495달러에 제공되었다. 대량 주문 시에는 10,000개 이상 단위에서 개당 1,231달러로 책정되었다. 대량 주문은 1993년 6월에 접수되었고, 출하는 1993년 8월에 이루어졌다. 150 MHz 버전의 가격은 이에 대응하여 인하되었다. 샘플 키트는 1993년 4월부터 3,375달러에서 1,690달러로 인하되었고, 대량 주문 시에는 1993년 7월부터 10,000개 이상 단위에서 개당 1,355달러에서 853달러로 인하되었다.
1993년 9월 10일 알파 21066과 알파 21068이 출시되면서 디지털은 기존 21064의 위치를 조정하고 166 MHz 버전을 5,000개 단위로 개당 499달러에 출시했다. 150 MHz 버전의 가격은 5,000개 단위로 개당 455달러로 인하되었다.
1994년 6월 6일, 200 MHz 버전의 가격은 60 MHz 펜티엄에 대항하기 위해 31% 인하된 544달러가 되었고, 166 MHz 버전은 19% 인하된 404달러(5,000개 단위)가 되어 1994년 7월 3일부터 적용되었다.
DEC는 2차 공급원이 없는 유일한 제조업체였다. 알파 21064는 디지털의 허드슨 (매사추세츠주)와 사우스 퀸스페리(스코틀랜드) 시설에서 제조되었다.
21064는 주로 워크스테이션과 서버와 같은 고성능 컴퓨터에 사용되었다. 사용자로는 다음이 포함되었다.
21064는 출시 당시부터 1993년까지 가장 높은 성능을 가진 마이크로프로세서였으며, IBM (인터내셔널 비즈니스 머신)이 멀티칩 POWER2를 출시한 이후에도 그 성능을 유지했다. 1993년 10월 275 MHz 21064A가 출시될 때까지는 가장 높은 성능을 가진 단일 칩 마이크로프로세서였다.
알파 21064는 수퍼파이프라인 방식의 듀얼-이슈 슈퍼스칼라 마이크로프로세서로, 명령어를 순차적으로 실행한다. 매 클록 사이클마다 최대 두 개의 명령어를 네 개의 기능 유닛(정수 유닛, 부동소수점 장치 (FPU), 주소 유닛, 브랜치 유닛)으로 발행할 수 있다. 정수 파이프라인은 7단계이며, 부동소수점 파이프라인은 10단계이다. 두 파이프라인의 첫 네 단계는 동일하며 I-박스에 의해 구현된다.
I-박스.
I-박스는 제어 장치로, 명령어를 페치, 디코드, 발행하고 파이프라인을 제어한다. 1단계에서 I-캐시에서 두 개의 명령어를 가져온다. 분기 예측은 2단계에서 I-박스의 로직에 의해 수행된다. 정적 예측 또는 동적 예측이 사용된다. 정적 예측은 브랜치 명령어의 변위 필드의 부호 비트를 검사하여 부호 비트가 역방향 브랜치(부호 비트가 1인 경우)를 나타내면 브랜치를 수행된 것으로 예측했다. 동적 예측은 2,048-엔트리 1비트 분기 이력 테이블의 엔트리를 검사했다. 엔트리에 1이 포함되어 있으면 브랜치가 수행된 것으로 예측되었다. 동적 예측이 활용된 경우, 대부분의 프로그램에서 분기 예측은 약 80% 정확하다. 분기 예측 실패 페널티는 4 사이클이다.
이 명령어들은 3단계에서 디코딩된다. 그런 다음 I-박스는 4단계에서 두 명령어에 필요한 리소스가 사용 가능한지 확인한다. 사용 가능하다면, 명령어들은 페어링될 수 있는 경우 발행된다. 어떤 명령어들이 페어링될 수 있는지는 정수 레지스터 파일의 읽기 및 쓰기 포트 수에 따라 결정되었다. 21064는 정수 연산과 부동소수점 연산, 모든 로드/저장 명령어와 모든 연산 명령어, 정수 연산과 정수 분기, 또는 부동소수점 연산과 부동소수점 분기를 발행할 수 있었다. 두 가지 조합은 허용되지 않았다: 정수 연산과 부동소수점 저장, 부동소수점 연산과 정수 저장. 두 명령어 중 하나가 함께 발행될 수 없는 경우, 나머지 명령어가 발행될 때까지 첫 네 단계가 중단된다. 리소스 부족, 의존성 또는 유사한 조건으로 인해 명령어가 발행될 수 없는 경우에도 첫 네 단계가 중단된다.
I-박스에는 가상 주소를 물리 주소로 변환하기 위한 두 개의 변환 색인 버퍼 (TLB)가 포함되어 있다. 이 TLB는 명령어 변환 버퍼(ITB)라고 불린다. ITB는 명령어 스트림을 위해 최근에 사용된 페이지 테이블 엔트리를 캐시한다. 8 KB 페이지를 위한 8-엔트리 ITB와 4 MB 페이지를 위한 4-엔트리 ITB가 사용된다. 두 ITB는 완전 연관 방식이며, 최근에 사용되지 않은 교체 알고리즘을 사용한다.
모든 명령어의 실행은 5단계에서 시작된다. 레지스터 파일은 4단계에서 읽힌다. 5단계부터 시작되는 파이프라인은 정지될 수 없다.
정수 유닛은 정수 명령어를 실행하는 역할을 한다. 이는 정수 레지스터 파일 (IRF)과 E-박스로 구성된다. IRF는 32개의 64비트 레지스터를 포함하며, 4개의 읽기 포트와 2개의 쓰기 포트를 가지며, 이들은 정수 유닛과 브랜치 유닛 사이에 균등하게 분할된다. E-박스에는 가산기, 논리 유닛, 배럴 시프터, 곱셈기가 포함되어 있다. 곱셈, 시프트, 바이트 조작 명령어를 제외하고 대부분의 정수 명령어는 5단계 말까지 완료되어 1사이클의 지연 시간을 갖는다. 배럴 시프터는 파이프라인 처리되지만, 시프트 및 바이트 조작 명령어는 6단계 말까지 완료되지 않아 2사이클의 지연 시간을 갖는다. 곱셈기는 다이 면적을 절약하기 위해 파이프라인 처리되지 않았다. 따라서 곱셈 명령어는 피연산자에 따라 19에서 23사이클까지 가변적인 지연 시간을 갖는다. 7단계에서 정수 명령어는 결과를 IRF에 쓴다.
주소 유닛.
"A-박스"로도 알려진 주소 유닛은 로드 및 스토어 명령어를 실행했다. 주소 유닛과 정수 유닛이 병렬로 작동할 수 있도록, 주소 유닛은 정수 유닛의 가산기를 사용하는 대신 자체 변위 가산기를 사용하여 가상 주소를 계산했다. 32개 엔트리의 완전 연관 변환 색인 버퍼 (TLB)는 가상 주소를 물리 주소로 변환하는 데 사용된다. 이 TLB는 데이터 변환 버퍼 (DTB)라고 불린다. 21064는 43비트 가상 주소와 34비트 물리 주소를 구현하여, 8 TB의 가상 메모리와 16 GB의 물리 메모리를 주소 지정할 수 있다.
저장 명령어는 4개 엔트리 32바이트 쓰기 버퍼에 데이터가 버퍼링되는 결과를 초래한다. 쓰기 버퍼는 인접한 저장 장치의 데이터를 병합하고 임시적으로 저장 장치를 지연시켜 시스템 버스의 쓰기 수를 줄임으로써 성능을 향상시켰다. 이로 인해 시스템 버스가 자주 사용되지 않아 로드 작업이 더 빠르게 처리될 수 있었다.
부동소수점 유닛.
부동소수점 유닛은 부동소수점 레지스터 파일(FRF)과 F-박스로 구성된다. FRF는 32개의 64비트 레지스터를 포함하며, 3개의 읽기 포트와 2개의 쓰기 포트를 가지고 있다. F-박스에는 부동소수점 파이프라인과 사이클당 한 비트를 처리하는 비파이프라인 분할 유닛이 포함되어 있었다.