MODUL IV FLIP-FLOP I. Tujuan instruksional khusus 1. Membangun dan mengamati operasi dari RS - FF NAND gate dan RS - FF NOR gate. 2. Membangun dan mengamati operasi logika dari RS - FF Clocked. 3. Mengamati cara kerja rangkaian D - FF dan membuktikan sifat-sifat D - FF yang dibangun dengan IC. 4. Membuktikan sifat - sifat dan mengamati cara kerja rangkaian JK-FF yang dibangun dengan gate dasar 5. Membuktikan sifat - sifat rangkaian JK-FF yang dibangun dengan rangkaian IC II. Dasar Teori Flip-flop (FF) adalah suatu rangkaian logika yang mempunyai sifat memori dimana outputnya selalu dipengaruhi oleh inputnya juga ditentukan oleh keadaan logika output sebelumnya. Oleh karena sifat memori ini hampir setiap sistem digital menggunakan FF. a. RS Flip-flop Reset-Set (RS) - FF adalah rangkaian memori dasar yang mempunyai dua output yang berlawanan yaitu : Q dan Q. Flip-flop ini dapat dibangun dengan NAND gate dan NOR gate seperti gambar 4.1. QSR Q Q QSC (a) (b) Gambar 4.1 Rangkaian RS flip-flop dengan gerbang NAND dan NOR 20
Operasi logika dari RS-FF NAND gate dapat dinyatakan seperti berikut ini. Output dari RS-FF yang dibangun dengan NAND gate akan berlogika 1 bila S = 1 dan R = 0, sebaliknya bila S = 0 dan R = 0, maka output dapat berada dalam salah satu dari keadaan logika "0" atau "1" sehingga disebut keadaan tidak menentu. Bila S = R = 1, maka output tidak akan berubah atau sama dengan keadaan sebelumnya, keadaan inilah yang disebut memory dari flip-flop. RS-FF yang dibangun dengan NOR gate akan diperoleh keadaan operasi logika output yang berbeda. output akan berlogika "1" pada saat S = 1, C = 0 dan akan berlogika "0" saat S = 0, C = 1. Apabila S = C = 1 maka output keadaan tidak menentu, sedangkan bila S = R = 1 maka keadaan output sama dengan keadaan sebelumnya atau memori. Dari uraian diatas maka jelas perbedaan operasi logika yang dihasilkan dari kedua rangkaian flip-flop tersebut hal ini diperlihatkan pada tabel kebenaran rangkaian tersebut berikut ini. Tabel 4.1 Tabel Kebenaran RS flip-flop dengan gerbang NAND dan NOR S R Q S C 0 0
0 0 0 1 0 0 1 1 0 1 1 0 1 1 M 1 1 Catatan : = Tidak menentu M = Memory b. RS-Clocked Flip-flop Tipe lain dari RS - FF adalah FF yang memiliki sebuah terminal input untuk pulsa CK (Clock). Fungsi dari pulsa ini adalah untuk mengaktifkan FF sehingga diperoleh keadaan output yang sesuai dengan keadaan R dan S yang diberikan pada FF tersebut. Q M 1 0
Apabila suatu FF dipengaruhi oleh suatu perubahan pulsa dari logika "1" ke "0" maka FF tersebut dikatakan aktif RENDAH (LOW). Sedangkan bila suatu FF aktif pada saat terjadi transisi CK positif, yaitu dari "0" ke "1" maka dikatakan flip-flop tersebut aktif TINGGI (HIGH). Seperti halnya RS - FF dasar, FF ini juga dapat dibangun dengan gate-gate dasar. Salah satu contoh FF jenis ini yang dibangun dengan NAND gate diperlihatkan pada Diagram Rangkaian gambar 4.3(a). Apabila gabar tersebut dianalisis maka dapat dimengerti bahwa FF tidak akan dipengaruhi oleh pulsa transisi negatif karena output NAND gate 1 dan 2 akan berlogika 1 bila input CK diberi logika "0". Jadi FF ini tidak akan berubah keadaan outputnya, bila mengalami transisi negatif, yang berarti FF tersebut keadaan memory. Selanjutnya bila input CLK diberi logika "1" maka keadaan outputnya ditentukan oleh input R dan S. Artinya FF ini akan bekerja bila mendapat pulsa transisi positif. misalnya bila R = 0 dan S = 1 maka akan dihasilkan keadaan keluaran Q = 1. Flip-flop yang dibangun dengan NOR gate seperti diagram rangkaian gambar 4.3(b) dapat dimengerti bahwa bila CLK dalam keadaan 1 maka output tidak akan berubah atau sama dengan keadaan sebelumnya (memory). Sedangkan bila diberi logika "0" maka outputnya bergantung kepada input R dan S. Jadi bila terjadi transisi pulsa negatif pada input sedangkan R = 0 dan S = 1 maka akan diperoleh output Q = 0 sebaliknya bila R 1 : S = 0 dan terjadi transisi negatif maka output Q = 1. c. D Flip-flop Satu variasi rangkaian RS-FF yang berguna adalah Data Flip-flop, atau sering disingkat D-FF. Seperti yang ditunjukkan pada diagram logika pada gambar 1 dibawah ini, D Flip-flop dibangun dengan menggunakan input S yang diinverter S sebagai sinyal input R. Input disimbolkan "D" untuk membedakan operasi ini dengan tipe flip-flop yang lain. Hal ini tidak berbeda bahwa sinyal input R diclock dua kali, sejak sinyal CLK akan membolehkan sinyal-sinyal untuk lewat melalui kedua gerbang itu atau tidak lewat. 22
Pada D Flip-flop, jika input CLK berlogika 1, output Q akan selalu mengeluarkan logika sesuai input dari D, tidak mempedulikan perubahannya. Ketika input CLK jatuh ke logika 0, kondisi terakhir dari input D terkurung dan disimpan pada Flip-flop, untuk digunakan rangkaian lain yang membutuhkan sinyal ini. Contoh D - FF yang dibangun dengan RS - FF CLOCKED diperlihatkan pada diagram rangkaian gambar 4.4. D - FF yang dibangun dengan NAND gate dan inverter (gambar 4.4a) akan aktif pada saat mengalami transisi pulsa positif. Sedangkan bila dibangun dengan NOR gate dan inverter, FF tersebut akan aktif jika mengalami transisi negatif (gambar 4.4b). Sesungguhnya D - FF telah terdapat dalam rangkaian terpadu secara khusus dengan beberapa tipe. Salah satu tipe D - FF dalam keluarga (family) TTL adalah 7474 dan 7475. Di dalam satu kemasan (chip) terdapat dua atau lebih D - FF sebagian dari tipe flip-flop tersebut mempunyai input seperti set dan reset (gambar 4.5). d. JK Flip-flop Jenis lain dari flip - flop adalah JK-FF. Input - inputnya J dan K dari JK-FF mengontrol keadaan output FF dengan cara yang sama seperti S dan R dari RS- FF. Kecuali bahwa pada keadaan J = K = 1 tidak menghasilkan keadaan tak menentu melainkan keadaan yang berlawanan dengan keadaan sebelumnya bila terjadi transisi CK yang sesuai. Keadaan seperti ini dikatakan terjadinya operasi toogle. Seperti halnya D-FF, flip - flop ini juga mempunyai input asinkron seperti set dan reset (clear). JK-FF dapat dibangun dengan gate - gate logika, walaupun sebenarnya telah ada yang terdapat dalam rangkaian terpadu (IC) Selanjutnya berdasarkan uraian pada bagian sebelumnya. dapat dikatakan bahwa JK-FF lebih baik dari RS-FF karena dalam hal ini tidak terdapat keadaan tak menentu. Oleh karena itu JK-FF penggunaanya lebih luas dari RS-FF dalam sistem - sistem digital. 23
III. Daftar alat dan bahan 1. Catu daya 5V : 1 buah 2. Modul LED : 1 buah 3. Modul IC : 1 buah 4. IC : SN74LS00 : 1 buah SN74LS02 : 1 buah SN74LS74 : 1 buah SN74LS75 : 1 buah SN74LS76 : 2 buah 5. Kabel penghubung secukupnya IV. Diagram Rangkaian a. Percobaan RS Flip-flop Q QSR QSC Q (a) (b) Gambar 4.2 gambar percobaan RS Flip-flop b. Percobaan RS-Clocked Flip-flop Clk Q QSC QSR Clk Q (a) (b) Gambar 4.3 Rangkaian percobaan RS-Clocked Flip-flop 24
c. Percobaan D Flip-flop Q Clk QD QD Clk Q (a) (b) Gambar 4.4 Rangkaian percobaan D Flip-flop dengan gerbang logika D-FF QQDClk Gambar 4.5 Simbol logika D Flip-flop d. Percobaan JK Flip-Flop QJ Q K Clk Gambar 4.6 Rangkaian Master-Slave JK-FF disusun dari SR-FF 25
S R QQJClk K Gambar 4.7 Simbol logika JK Flip-flop V. Keselamatan Kerja 1. Pastikan seluruh hubungan ataupun kabel yang digunakan tidak ada yang terkelupas, terbuka dan tidak longgar. 2. Hubungkan catu daya dengan rangkaian secara benar dan pastikan nilai tegangan yang diatur sesuai dengan spesifikasi kebutuhan rangkaian dan komponen yang digunakan. 3. Perhatikan polaritas tegangan yang digunakan, baik sumber tegangan DC maupun tegangan AC. 4. Pastikan pentanahan telah dilakukan dengan benar. 5. Laporkan kepada instruktur setelah selesai merakit rangkaian untuk diperiksa kembali pengawatan yang telah dilakukan. 6. Atur posisi alat ukur seperti multimeter, osiloskop, dan generator fungsi sesuai dengan skala besaran yang digunakan. 7. Matikan seluruh panel dan sumber tegangan setelah melakukan praktikum. VI. Langkah Kerja a. RS Flip-flop 1. Buatlah rangkaian seperti diagram rangkaian gambar 4.2(a). 2. Hidupkan catu daya dan berikan data sesuai dengan tabel pengamatan 3. Amati keadaan output dan catat pada tabel. 4. Ulangi prosedur diatas untuk diagram rangkaian gambar 4.2(b). 26
b. RS Clocked Flip-flop 1. Catu daya dalam keadaan mati buatlah rangkaian seperti diagram rangkaian gambar 4.3(a). 2. Bila telah benar hidupkan catu daya. 3. Berikan keadaan input R, S dan CK dari generator pulsa sesuai tabel pengamatan. 4. Amati keadaan output dan catat hasil pengamatan untuk setiap keadaan input. 5. Ulangi prosedur (3) dan (4) untuk lebih memahami saudara. 6. Ulangi prosedur diatas untuk diagram rangkaian gambar 4.3(b). c. D Flip-flop 1. Buatlah gambar seperti gambar 4.4 (a). 2. Bila telah benar hidupkan catu daya dan generator pulsa. 3. Berikan input sesuai dengan tabel pengamatan. 4. Amati keadaan output untuk setiap keadaan input dan catat pada tabel. 5. Untuk lebih memahami ulangi prosedur diatas. 6. Ulangi prosedur diatas untuk gambar 4.4(b). 7. Pelajari lebih dahulu data Sheet IC tipe 7474 dan 7475. Kemudian lakukan percobaan seperti prosedur diatas untuk gambar 4.5. 8. Buatlah diagram waktu untuk menyatakan operasi logika dari ketiga jenis D-FF tersebut. d. JK Flip-flop 1. Buatlah rangkaian seperti diagram rangkaian gambar 4.6. 2. Bila telah benar hidupkan catu daya dan generator pulsa. 3. Berikan data input J, K dan kemudian pulsa CK sesuai dengan tabel pengamatan. 4. Amati keadaan output dan catat pada tabel untuk setiap keadaan input. 5. Ulangi prosedur diatas untuk gambar 4.7. 27
6. Pelajari lebih dahulu data Sheet IC TTL tipe 7476. Kemudian lakukan percobaan seperti prosedur diatas untuk gambar 4.7. 7. Buka rangkaian dan kembalikan semua peralatan. 8. Buatlah diagram waktu untuk menyatakan operasi logika dari kedua jenis JK-FF tersebut. VII. Data Hasil Percobaan a. RS Flip-flop Tabel 4.1 Tabel Pengamatan RS Flip-flop Data pengamatan Gambar 4.2a S R Q Data pengamatan Gambar 4.2b C S Q 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 b. RS Clocked Flip-flop Tabel 4.2 Tabel Pengamatan percobaan RS Clocked Flip-flop Data Pengamatan Gambar 4.3a Data Pengamatan Gambar 4.3b R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Clock Q 0 1 0 1 0 1 0 1 S 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 Clock Q 0 1 0 1 0 1 0 1 28
00000000 Clock00001111 RSQ 11111111 Gambar 4.8. Diagram waktu untuk gambar 4.3a RSQ Clock00001111 00000000 11111111 Gambar 4.9. Diagram waktu untuk gambar 4.3b c. D Flip-flop Tabel 4.3 Tabel Pengamatan percobaan D Flip-flop Data Pengamatan gambar 4.4a D Clock Q Data Pengamatan gambar 4.4b D Clock Q 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Data Pengamatan gambar 4.5 D Clock Q 0 0 0 1 1 0 1 1 29
1111 DQ 0000 Clock00001111 Gambar 4.10. Diagram waktu data pengamatan gambar 4.4a 1111 0000 DQ Clock00001111 Gambar 4.11. Diagram waktu data pengamatan gambar 4.4b Clock00001111 1111 0000 DQ Gambar 4.12. Diagram waktu data pengamatan gambar 4.5 30
d. JK Flip-flop Tabel. 4.4 Tabel Pengamatan percobaan JK Flip-flop Data Pengamatan Gambar 4.6 Data Pengamatan Gambar 4.7 J K Clock Q J K Clock Q 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Clock00001111 J KQ00001111 Gambar 4.13. Diagram waktu untuk tabel pengamatan gambar 4.6 Clock00001111 KQ00001111 J Gambar 4.14. Diagram waktu untuk tabel pengamatan gambar 4.7 31
VIII. Tugas / Pertanyaan 1. Apakah perbedaan RS-FF NOR gate dengan RS-FF NAND gate berdasarkan hasil pengamatan saudara? 2. Kapankah terjadi memory dari kedua FF tersebut? 3. Kapankah terjadi keadaan tak menentu dari kedua FF tersebut? 4. Dapatkah RS-FF di gabungkan dengan fase yang lain? 5. Jelaskan perbedaan antara RS - FF dengan RS - FF CLOCKED ! 1. Jelaskan perbedaan hasil pengamatan IC SN74LS74 dengan SN74LS75! 6. Bagaimanakah keadaan output FF saat pulsa berubah dari "1" ke keadaan "0" pada gambar 4.3(a)? 7. Jelaskan sifat JK Flip-flop yang dibangun dengan menggunakan gerbang logika! 8. Jelaskan karakteristik JK Flip-flop berdasarkan datasheet IC TTL SN74LS76! 9. Bagaimana cara memodifikasi JK Flip-flop untuk mendapatkan satu D Flip-flop? 32