**逻辑优化**是指在一个或多个约束下，找到指定逻辑电路等效表示的过程，是数字电路与集成电路设计中逻辑综合的一部分。
一般来说，电路受最小芯片面积和预定响应延迟的限制。对给定电路进行逻辑优化的目标是获得最小的逻辑电路，且其值与原始电路相同。通常，具有相同功能的较小电路成本更低、占用空间更小、功耗更低、延迟更短，且能最大限度地降低串扰、延迟信号处理的冒险/险象，以及集成电路上金属结构纳米级别的其他问题。

用布尔代数的术语，优化复杂的布尔表达式是寻找更简单表达式的过程，在求值时会产生与原式相同的真值表。

动机
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复杂电子电路（即包含逻辑门等众多元件的电路）的问题在于，每个元件都会占用物理空间，耗费生产时间和成本。"电路最小化"是逻辑优化的一种形式，用于减少集成电路中复杂逻辑的面积。

随着逻辑综合的出现，电子设计自动化（EDA）行业面临的挑战之一就是如何为给定设计找到最简单的电路表示。两级逻辑优化早已以奎因-麦克拉斯基算法的形式存在，后来又出现了启发式逻辑压缩器，但芯片密度的迅速提高及用于电路描述的硬件描述语言的普及，使逻辑优化成为今日的形式，有图形界面的Logic Friday、Minilog、ESPRESSO-IISOJS（多值逻辑）等等。

方法
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逻辑电路简化方法同样适用于布尔表达式最小化。

### 分类

如今，逻辑优化分为多个类别：

基于电路表示
两级逻辑优化
多级逻辑优化
基于电路特性

时序逻辑优化
组合逻辑优化
基于执行类型
图形优化方法
表格优化方法
代数优化方法
### 图形法

图形法通过表示逻辑变量与函数值的图表表示所需逻辑函数。操作/检查图表可以省去很多繁琐的计算。两级逻辑图形最小化方法包括

* 莱昂哈德·欧拉（1707–1783）的欧拉图（1768）
* 约翰·维恩（1834–1923）的文氏图（1880）
* 莫里斯·卡诺的卡诺图（1953）

### 布尔表达式最小化

下面列出的布尔表达式最小化（简化）方法也适用于电路优化。

对于布尔函数由电路确定的情形（即，对于找到尽可能小等效电路的问题），无界电路最小化问题在时间复杂度上长期被猜想为是{\displaystyle \Sigma \_{2}^{P}}复杂的，并在2008年得到证明，不过也有一些有效的启发式方法，如卡诺图与奎因-麦克拉斯基算法，可以促进这过程。

布尔函数最小化方法包括

* 奎因-麦克拉斯基算法
* 佩特里克法

### 最优多级法

在文献中，找到布尔函数最优电路表示的方法通常称作"精确合成"（exact synthesis）。由于计算的复杂性，精确合成只适用于小型布尔函数。近来的方法将优化问题映射为布尔可满足性问题，这样就可以用SAT求解器找到最佳电路表示。

### 启发式方法

启发式方法用既定规则解决更大的问题集中实际有用的子集。启发式方法可能产生不了理论上的最优解，但若有用，则能以最小代价实现大部分优化目标。计算机系统中用启发式方法进行逻辑优化的例子是启发式逻辑压缩器。

### 两级表示法与多级表示法

电路的两级表示，严格来说是指以积之和（SOP）为单位的扁平化电路表示法，更适用于PLA设计的实现。多级表示则是以任意形式连接的SOP、POS（和之积）、因子形式等为单位的更通用的电路表示法。逻辑优化算法通常针对电路结构（SOP、因子形式）或功能标识（二元决策图、代数决策图）。SOP形式中，与门是最小单元，通过或门相连；POS形式中则相反，需要用括号将或项归并到与门下，因为或的优先级低于与。SOP和POS形式都能很好地转化为电路逻辑。

若有两函数{\displaystyle F\_{1},\ F\_{2}}：

{\displaystyle F\_{1}=AB+AC+AD,\,}
{\displaystyle F\_{2}=A'B+A'C+A'E.\,}
则上述两级表示需要6个积项与24个CMOS Rep晶体管。
多级功能等价表示可以是

{\displaystyle P=B+C}
{\displaystyle F\_{1}=AP+AD}
{\displaystyle F\_{2}=A'P+A'E}
虽然级数是3，但由于共用了{\displaystyle B+C}项，积项与字面量总数减少了。
同样，我们将电路分为组合逻辑电路和时序逻辑电路。组合逻辑电路仅根据当前输入产生输出，可用布尔关系表示，如优先编码器、译码器、数据选择器、多路分解器等。

时序逻辑电路根据当前与过去的输入产生输出，依靠时钟信号区分两种输入。它们可用有限状态机表示，如触发器与计数器。

例子=
===

原电路与简化电路示例
有很多最小化电路的方法，这是通过最小化（简化）布尔函数达到目标的例子。电路执行的布尔函数与实线该函数的代数表达式直接相关。
考虑用于表示{\displaystyle (A\wedge {\bar {B}})\vee ({\bar {A}}\wedge B)}的电路。很明显，此语句中使用了两个非、两个连接和一个析取，这意味着对应的电路需要两个反相器、两个与门与一个或门。

运用布尔代数定律或直觉可简化（最小化）电路。由于示例指出，*B*为假时*A*为真，反之亦然，因此这仅仅意味着{\displaystyle A\neq B}。用逻辑门表示的话，不等简单地对应异或门，因此{\displaystyle (A\wedge {\bar {B}})\vee ({\bar {A}}\wedge B)\iff A\neq B}。则下面显示的两个电路等价，可用真值表检验：

| A | B |  | (A | ∧ | B) | ∨ | (A | ∧ | B) |  | A | ≠ | B |
| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |
| **F** | **F** |  | F | F | T | *F* | T | F | F |  | F | *F* | F |
| **F** | **T** |  | F | F | F | *T* | T | T | T |  | F | *T* | T |
| **T** | **F** |  | T | T | T | *T* | F | F | F |  | T | *T* | F |
| **T** | **T** |  | T | F | F | *F* | F | F | T |  | T | *F* | T |

另见
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* 二元决策图 (BDD)
* 任意项
* 蕴涵项
* 电路复杂性
* 复合函数
* 函数分解
* 电路利用不足
* 逻辑冗余

注释
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1. ↑  网表大小可用于度量简单性。

参考文献
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1. ↑  Maxfield, Clive "Max".. Maxfield, Clive "Max" (编).. Instant Access. Burlington: Newnes / Elsevier Inc. 2008-01-01: 75–106  [2021-10-04]. ISBN 978-0-7506-8974-8. doi:10.1016/B978-0-7506-8974-8.00005-3. （原始内容存档于2023-02-21）.
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阅读更多
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* Hachtel, Gary D.; Somenzi, Fabio.. Springer Science & Business Media. 2006. ISBN 978-0-387-31005-3.  已忽略未知参数`|orig-date=` (帮助)
* Kohavi, Zvi; Jha, Niraj K..  3rd. Cambridge University Press. 2009. ISBN 978-0-521-85748-2.
* Rutenbar, Rob A.  (PDF) (lecture slides). Carnegie Mellon University (CMU).  [2018-01-15]. Lecture 7. （原始内容存档 (PDF)于2018-01-15）;  Rutenbar, Rob A.  (PDF) (lecture slides). Carnegie Mellon University (CMU).  [2018-01-15]. Lecture 8. （原始内容存档 (PDF)于2018-01-15）.

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| * 
* 论
* 编
数字系统 |
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| 组件 | 逻辑门 · 数字电路 · 集成电路 (IC) |
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| 理论 | 布尔逻辑 · 數位訊號處理 · 计算机系统结构 |
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| 应用 | 數位音訊 · 數位摄影 · 数字视频 |

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