Ikke alle konstruksjoner i VHDL er egnede for syntese. De fleste konstruksjoner som bruker tidtaking, slik som , er for eksempel ikke syntetiserbare, selv om de er lovlige under simulering. Selv om forskjellige synteseverktøy har forskjellige muligheter, eksisterer det en felles av VHDL som definerer hvilke språk-konstruksjoner og -idiomer som kobles sammen til vanlig maskinvare for mange synteseverktøy. IEEE 1076.6 definerer en delmengde av språket som er sett på som den offisielle syntetiserbare delmengden. Det er som regel sett på som «god praksis» å skrive idiomatisk kode for syntese, da resultatet kan være feil eller ikke helt optimalt hvis man bruker ikke-standard konstruksjoner.