СИСТЕМА И СПОСОБ РЕГУЛИРОВАНИЯ ПАРАМЕТРОВ СХЕМЫ ПАМЯТИ НА ОСНОВЕ СОПРОТИВЛЕНИЯ

1. Способ определения набора параметров схемы памяти на основе сопротивления, содержащий этапы, на которых:
выбирают первый параметр на основе первого предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления;
выбирают второй параметр на основе второго предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления; и
выполняют итеративную методику для регулирования, по меньшей мере, одного параметра схемы для участка усилителя считывания схемы памяти на основе сопротивления посредством выборочного назначения и регулирования физической характеристики упомянутого, по меньшей мере, одного параметра схемы для достижения желаемого граничного значения усилителя считывания без изменения первого параметра или второго параметра.
2. Способ по п.1, в котором схема памяти на основе сопротивления включает в себя магниторезистивную оперативную память (MRAM), оперативную память на основе фазового перехода (PRAM) или память MRAM с переносом спинового момента (STT-MRAM).
3. Способ по п.1, в котором упомянутое желаемое граничное значение усилителя считывания представляет собой, по существу, максимальную границу сигнала усилителя считывания с учетом первого и второго предварительно заданных ограничений по конструкции.
4. Способ по п.1, в котором выполнение итеративной методики заключается в регулировании физической характеристики для увеличения границы усилителя считывания.
5. Способ по п.1, в котором упомянутый, по меньшей мере, один параметр схемы тока включает в себя напряжение затвора фиксирующего транзистора опорной схемы внутри участка усилителя считывания.
6. Способ по п.5, в котором упомянутый, по меньшей мере, один параметр схемы включает в себя ширину транзистора нагрузки, подсоединенного с возможностью работы в качестве опорного сопротивления к, или представляющего собой нагрузку опорной схемы.
7. Способ по п.5, в котором упомянутый фиксирующий транзистор работает в режиме насыщения и обеспечивает изменяемое сопротивление в тракте считывания данных элемента магнитного туннельного перехода (MTJ) схемы памяти на основе сопротивления.
8. Способ по п.7, в котором упомянутая опорная схема включает в себя нагрузку p-канального полевого транзистора типа металл-оксид-полупроводник (PMOS), соединенную с фиксирующим транзистором, в котором элемент MTJ соединен с фиксирующим транзистором и дополнительно соединен с транзистором числовой шины, и в котором схема памяти на основе сопротивления дополнительно включает в себя ячейку данных, имеющую вторую нагрузку PMOS, второй фиксирующий транзистор, второй элемент MTJ и второй транзистор числовой шины.
9. Способ определения набора параметров, содержащий этапы, на которых:
выбирают первый параметр на основе первого предварительно заданного ограничения по конструкции магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM);
выбирают второй параметр на основе второго предварительно заданного ограничения по конструкции STT-MRAM; и
выполняют итеративную методику для регулирования, по меньшей мере, одного параметра схемы для участка усилителя считывания STT-MRAM посредством выборочного регулирования физической характеристики упомянутого, по меньшей мере, одного параметра схемы для достижения желаемого граничного значения усилителя считывания, но без изменения первого параметра или второго параметра.
10. Способ по п.9, в котором первое предварительно заданное ограничение по конструкции включает в себя сопротивление магнитного туннельного перехода (MTJ) памяти STT-MRAM в нулевом состоянии бита.
11. Способ по п.10, в котором второе предварительно заданное ограничение по конструкции включает в себя ширину фиксирующего транзистора опорной схемы участка усилителя считывания.
12. Способ по п.11, в котором ширина фиксирующего транзистора выбирается с возможностью быть, по существу, наибольшей шириной, удовлетворяющей пространственному ограничению STT-MRAM.
13. Способ по п.11, в котором сопротивление MTJ является параметром процесса обработки, в котором граница сигнала увеличивается и насыщается при увеличении ширины фиксирующего транзистора, и в котором ширина фиксирующего транзистора выбирается на основе границы сигнала и ограничения области.
14. Способ по п.11, в котором выполнение итеративной методики включает в себя этапы, на которых:
определяют значение напряжения затвора фиксирующего транзистора и ширину транзистора нагрузки, приводящую в результате к, по существу, максимальной границе усилителя считывания; и
сравнивают ток MTJ в единичном состоянии бита с предварительно заданным пороговым значением тока.
15. Способ по п.14, в котором выполнение итеративной методики дополнительно включает в себя этапы, на которых:
когда ток MTJ в единичном состоянии бита превышает предварительно заданное пороговое значение тока, итеративно уменьшают напряжение затвора фиксирующего транзистора и определяют ширину транзистора нагрузки, приводящую в результате к, по существу, максимальной границе усилителя считывания с учетом напряжения затвора.
16. Способ по п.15, в котором, по меньшей мере, один участок итеративной методики выполняется посредством автоматизированного средства проектирования, и в котором физической характеристике назначается начальное значение до выполнения итеративной методики.
17. Считываемый процессором носитель, имеющий инструкции процессора, выполняемые для побуждения процессора:
принимать первый ввод первого параметра на основе первого предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления;
принимать второй ввод второго параметра на основе второго предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления;
выполнять итеративную методику для регулирования, по меньшей мере, одного параметра схемы для участка усилителя считывания схемы памяти на основе сопротивления посредством выборочного регулирования физической характеристики упомянутого, по меньшей мере, одного параметра схемы для достижения желаемого граничного значения усилителя считывания без изменения первого параметра или второго параметра; и
сохранять значение, связанное с физической характеристикой после того, как достигается желаемая граница усилителя считывания с учетом предварительно заданного первого и второго ограничения по конструкции.
18. Считываемый процессором носитель по п.17, в котором выполняемые процессором инструкции дополнительно выполняются для:
определения начального значения напряжения затвора фиксирующего транзистора участка усилителя считывания и начального значения ширины транзистора нагрузки участка усилителя считывания, приводящего в результате к, по существу, максимальному граничному значению усилителя считывания с учетом первого параметра и второго параметра.
19. Считываемый процессором носитель по п.18, при этом выборочное регулирование физической характеристики дополнительно включает в себя:
определение тока участка усилителя считывания посредством использования начального значения напряжения затвора и начального значения ширины транзистора нагрузки; и
сравнение данного тока участка усилителя считывания с предварительно заданным пороговым значением тока.
20. Считываемый процессором носитель по п.19, при этом выборочное регулирование физической характеристики дополнительно включает в себя, в ситуации, когда ток превышает предварительно заданное пороговое значение тока:
определение уменьшенного напряжения затвора;
определение второй ширины транзистора нагрузки, приводящей в результате к, по существу, максимальному граничному значению усилителя считывания с учетом первого параметра, второго параметра, и уменьшенного напряжения затвора; и
определение скорректированного тока участка усилителя считывания посредством использования уменьшенного напряжения затвора и второй ширины транзистора нагрузки.
21. Считываемый процессором носитель по п.17, в котором инструкции процессора являются дополнительно выполняемыми для предписания выдачи процессором файла данных, представляющего конструкцию схемы для схемы памяти на основе сопротивления, имеющую желаемую границу усилителя считывания.
22. Считываемый процессором носитель по п.17, в котором инструкции процессора являются совместимыми со средством автоматизированного проектирования.