ИНТЕГРАЛЬНЫЕ СХЕМЫ, ВКЛЮЧАЮЩИЕ В СЕБЯ БИТЫ ИНДИВИДУАЛИЗАЦИИ

1. Интегральная схема для приведения в действие множества устройств активации текучей среды, содержащая:
множество первых энергонезависимых ячеек памяти, причем в каждой первой энергонезависимой ячейке памяти хранится бит индивидуализации; и
управляющую логику для конфигурирования операции интегральной схемы на основании битов индивидуализации,
при этом упомянутая операция предназначена для модификации адреса, вводимого в интегральную схему, на основании битов индивидуализации,
при этом управляющая логика предназначена для возбуждения устройств активации текучей среды на основании модифицированного адреса.
2. Интегральная схема по п. 1, дополнительно содержащая множество вторых энергонезависимых ячеек памяти, при этом управляющая логика предназначена для осуществления доступа ко второй энергонезависимой ячейке памяти на основании модифицированного адреса.
3. Интегральная схема по п. 1, при этом упомянутая операция включает в себя по меньшей мере одно из предотвращения или разрешения доступа к дополнительным ячейкам памяти интегральной схемы, инвертирования по меньшей мере участков потока данных, принятого интегральной схемой, или модификации характеристики битов, хранящихся в конфигурационном регистре интегральной схемы.
4. Интегральная схема по любому из пп. 1-3, в которой множество первых энергонезависимых ячеек памяти содержит четыре ячейки памяти, и при этом биты индивидуализации характеризуют интегральную схему как одну из 16 уникальных интегральных схем.
5. Интегральная схема по любому из пп. 1-4, в которой доступ для записи к множеству первых энергонезависимых ячеек памяти запрещается, как только биты индивидуализации записываются в первые энергонезависимые ячейки памяти.
6. Интегральная схема по любому из пп. 1-5, в которой управляющая логика предотвращает внешний доступ для считывания к множеству первых энергонезависимых ячеек памяти.
7. Устройство выброса текучей среды, содержащее:
держатель;
множество матриц выброса текучей среды, размещенных параллельно друг другу на держателе, причем каждая матрица выброса текучей среды имеет длину, толщину и ширину, длина в по меньшей мере двадцать раз больше ширины, при этом каждая матрица выброса текучей среды содержит:
множество устройств активации текучей среды;
множество первых энергонезависимых ячеек памяти, причем в каждой первой энергонезависимой ячейке памяти хранится бит индивидуализации; и
управляющую логику для конфигурирования операции матрицы выброса текучей среды на основании битов индивидуализации,
причем биты индивидуализации отличаются для каждой из матриц выброса текучей среды,
при этом для каждой матрицы выброса текучей среды упомянутая операция предназначена для модификации адреса, вводимого в матрицу выброса текучей среды, на основании битов индивидуализации,
при этом для каждой матрицы выброса текучей среды управляющая логика предназначена для возбуждения устройств активации текучей среды на основании модифицированного адреса.
8. Устройство выброса текучей среды по п. 7, в котором каждая матрица выброса текучей среды содержит множество вторых энергонезависимых ячеек памяти,
при этом для каждой матрицы выброса текучей среды управляющая логика предназначена для осуществления доступа ко второй энергонезависимой ячейке памяти на основании модифицированного адреса.
9. Устройство выброса текучей среды по п. 7 или 8, в котором для каждой матрицы выброса текучей среды множество первых энергонезависимых ячеек памяти содержит четыре ячейки памяти,
при этом биты индивидуализации множества матриц выброса текучей среды характеризуют устройство выброса текучей среды как одно из 4096 уникальных устройств выброса текучей среды.
10. Устройство выброса текучей среды по любому из пп. 7-9, в котором для каждой матрицы выброса текучей среды доступ для записи к множеству первых энергонезависимых ячеек памяти запрещается, как только биты индивидуализации записываются в первые энергонезависимые ячейки памяти.
11. Устройство выброса текучей среды по любому из пп. 7-9, в котором для каждой матрицы выброса текучей среды множество первых энергонезависимых ячеек памяти являются ячейками памяти с возможностью однократной записи.
12. Устройство выброса текучей среды по любому из пп. 7-11, в котором для каждой матрицы выброса текучей среды управляющая логика предотвращает внешний доступ для считывания к множеству первых энергонезависимых ячеек памяти.
13. Способ работы интегральной схемы для приведения в действие множества устройств активации текучей среды, включающий в себя:
считывание множества битов индивидуализации, хранящихся в соответствующем множестве первых энергонезависимых ячеек памяти;
прием адреса из потока данных сопла;
суммирование битов индивидуализации и адреса с созданием модифицированного адреса; и
возбуждение устройств активации текучей среды на основании модифицированного адреса.
14. Способ по п. 13, дополнительно включающий в себя:
осуществление доступа ко второй энергонезависимой ячейке памяти из множества вторых энергонезависимых ячеек памяти на основании модифицированного адреса.
15. Способ по п. 13 или 14, при этом множество битов индивидуализации содержит четыре бита индивидуализации, и адрес содержит четыре бита, и
при этом суммирование битов индивидуализации и адреса содержит суммирование битов индивидуализации и адреса с созданием модифицированного адреса, содержащего четыре бита, в котором старший бит, полученный в результате суммирования, отбрасывается.