Генератор трехфазного цифрового синусоидального сигнала

Полезная модель относится к цифровой преобразовательной технике и может быть использована для синтеза трехфазного цифрового кода синусоиды в электроприводах постоянного и переменного тока с цифровым управлением.
Известен генератор трехфазных синусоидальных сигналов (Патент СССР №1543534, Н03В В 27/00, опубл. 15.02.1990, БИМП №6), содержащий блок управления, генератор переменной частоты, реверсивный счетчик, блоки постоянной памяти, цифроаналоговые преобразователи, сумматоры, блок коррекции.
Основным недостатком данного устройства является наличие аналогового преобразования и блоков постоянной памяти, что не позволяет получить схему в интегральном исполнении.
Наиболее близким по технической сущности к заявляемому техническому решению является цифровой генератор синусоидальных сигналов (Патент РФ №2670028, Н03В 19/00, опубл. 17.10.2018, БИПМ №29), в котором используется цифровое формирование симметричной синусоиды с возможностью наращивания разрядности выходного сигнала.
Однако в данном устройстве не имеется возможность получения синусоиды с требуемым фазовым сдвигом.
Технический результат, получаемый при реализации заявляемой полезной модели, выражается в повышении точности и симметрии с одновременным формированием трех фаз цифрового синусоидального сигнала с фиксированным 120-градусным фазовым сдвигом.
Это достигается тем, что в устройство генератора цифрового синусоидального сигнала, содержащего задающий генератор, выход которого соединен со счетчиком импульсов двоичного кода, выход k-1 разряда двоичного счетчика соединен с входом делителя-счетчика шестифазного кода, выходы которого соединены с логическими блокам введены коммутаторы, на первые входы которых поступают выходы счетчика импульсов двоичного кода, сигналы с блоков инвертирования и формирователя, на вторые входы коммутаторов поступают сигналы с логических блоков, выходы коммутаторов подаются на двухвходовой двоичный сумматор, выходной код которого и определяет цифровой синусоидальный сигнал фиксированного фазового сдвига.
На фиг. 1 приведена структурная электрическая схема предлагаемого устройства; на фиг. 2 - структурная электрическая схема 1-го канала; на фиг. 3 - диаграмма работы предлагаемого устройства.
+
Генератор трехфазного цифрового синусоидального сигнала (фиг. 1) содержит задающий генератор прямоугольных импульсов фиксированной частоты 1, k-разрядный счетчик импульсов двоичного кода 2, делитель-счетчик шестифазного кода 3, формирователь 5 сигнала В, блоки инвертирования 4 и 6, логические блоки 7, 8, 9, идентичные каналы 1-й, 2-й, 3-й, которые состоят из коммутаторов 10, 11 и двухвходового двоичного цифрового сумматора 12 (фиг. 2).
Предлагаемое устройство работает следующим образом.
k
1…
6
1U…
6U
1V
6V
1W...
6W
Импульсы стабильной частоты ƒ=const с задающего генератора поступают на вход двоичного счетчика 2, где k - разрядность. k-1 разряд счетчика 2 поступает на вход делитель-счетчика шестифазного кода 3, выходы которого mm являются входами логических блоков 7, 8, 9 имеющих по шесть выходных сигналов cc, c…c, cc представленных следующими зависимостями:
1U…
6U
1V
6V
1W…
6W
1
k
1
2
k
1
k
1
k
1
2
k
+
=1
+
+
+
=1
a
a
a
а
a
a
a
Выходные сигналы cc, c…c, cc логических блоков 7, 8, 9 поступают на вторые входы коммутаторов 10, 11. На первые входы коммутатора 10 поступают сигналы А={…} со счетчика 2, инвертированные сигналы  с блока инвертирования 4 и сигналы А={==…==1}. Сигнал В формируется в блоке 5, на вход которого поступают сигналы А={…} со счетчика 2, в соответствии с заданными математическими соотношениями параметров  и поступает на блок инвертирования 6. Сигналы B=(b÷b) с формирователя 5, инвертированные сигналы с блока инвертирования 6 и сигналы B={b=b=…=b=1} поступают на первые входы коммутатора 11. На вторые входы коммутаторов 10, 11 поступают сигналы с логических блоков 7, 8 и 9, которые управляют работой коммутаторов 10 и 11 (в каждом канале) таким образом, что на выходе сумматоров образуются двоичные цифровые коды синусоид со 120-градусным фазовым сдвигом. Коммутаторы 10, 11, пропускают на выходы коды А' и В', которые поступают на входы сумматора 12, где реализуется арифметическая операция сложения, выходы которого являются шинами выходного сигнала.
Все преобразования в устройстве выполняются в дискретном виде и возможна полная реализация в интегральном исполнении.