АНАЛИЗ БЫСТРОДЕЙСТВИЯ НАНОМЕТРОВЫХ СЛОЖНОФУНКЦИОНАЛЬНЫХ БЛОКОВ НА ОСНОВЕ ИНТЕРВАЛЬНОГО МОДЕЛИРОВАНИЯ

СХЕМОТЕХНИКА И ПРОЕКТИРОВАНИЕ

УДК 621.3.049.771.14

Анализ быстродействия нанометровых

сложнофункциональных блоков на основе интервального моделирования

С.В. Гаврилов, О.Н. Гудкова, А.Л. Стемпковский

Институт проблем проектирования в микроэлектронике РАН

Рассмотрены проблемы логического и временного анализа, возникающие на этапах проектирования и оптимизации сложно-функциональных блоков СБИС. Предложен новый метод логико-временного моделирования КМОП-схем на основе интервальных оценок, обеспечивающий интеграцию двух противоположных подходов к решению задачи анализа быстродействия - анализа критических путей и моделирования тестовых последовательностей. Выбор интервального подхода обусловлен существенным возрастанием удельного веса вариаций параметров нанометровых элементов в расчете быстродействия.

Ключевые слова: сложнофункциональный блок (СФ-блок), логико-временной анализ, SP-граф, статический временной анализ.

С увеличением сложности СБИС значительно повышаются требования к методам и средствам их проектирования и, как следствие, сложность программных средств систем автоматизированного проектирования (САПР) будет постоянно расти. Однако, несмотря на значительные достижения современных САПР, их реальные возможности серьезно отстают от прогресса в области технологии изготовления кристаллов СБИС. Для уровня проектных норм 45-32 нм проектирование СБИС требует фундаментальных изменений как в методологии, так и в средствах САПР.

Основу современного маршрута проектирования составляют библиотеки элементов и сложнофункциональные блоки (СФ-блоки). Уровень надежности и качества библиотек элементов и СФ-блоков в значительной мере определяет надежность и качество изделий наноэлектроники в ближайшей перспективе. При переходе на технологические нормы с размерами транзисторов в нанометровом диапазоне для эффективного проектирования СФ-блоков требуется комплексный подход к их анализу, в том числе решение задач на логическом уровне с использованием более точных моделей на транзисторном уровне. Одной из ключевых проблем анализа быстродействия при переходе в нанометровый диапазон является сложность в определении точных размеров элементов и межсоединений и, следовательно, существенное возрастание вариаций задержек блока с возрастанием вариаций параметров. Попытки решить эту проблему методами статистического анализа [1, 2] не получили широкого практического использования. Во-первых, статистические методы обеспечивают расчет средних значений и погрешности,

© С.В. Гаврилов, О.Н. Гудкова, А.Л. Стемпковский, 2012

но не обеспечивают расчет крайних случаев. Во-вторых, для их практического использования требуется огромный объем вычислений на этапе характеризации библиотек элементов при различных отклонениях параметров.

Наибольшую точность при решении возникших новых проблем могли бы обеспечить методы схемотехнического моделирования всего проекта на предельно низком транзисторном уровне. Однако верификация сложного проекта на уровне точного схемотехнического моделирования невозможна из-за большой размерности задачи. Противоположными свойствами обладают специализированные методы логического уровня, ориентированные на анализ верхней возможной оценки той или иной характеристики схемы. Среди систем, основанных на таком подходе, наибольшее распространение в реальных маршрутах проектирования получили подсистемы статического временного анализа (СВА) для верхней оценки задержек на основе поиска критических путей (PrimeTime фирмы Synopsys и CTE Encounter фирмы Cadence). Таким образом, можно говорить о двух противоположных подходах к оценке характеристик СФ-блоков. Нижнюю и наиболее точную оценку дают методы электрического или логико-электрического моделирования для заданных входных последовательностей. Однако эти методы не могут обеспечить полноту и надежность проектирования для схем с большим числом внешних входов. Специализированные методы, ориентированные на поиск верхней оценки, обеспечивают полноту и надежность проектирования, однако не гарантируют достоверности результата. Их результаты часто являются излишне пессимистичными, поскольку не учитываются вариации параметров и логика работы схемы, и не могут быть воспроизведены достоверно ни при одном наборе входных воздействий.

Попытки совместить скорость логического моделирования с точностью схемотехнического моделирования привели к появлению различных гибридных систем смешанного логико-электрического моделирования. Как и в случае точного электрического моделирования большинство таких систем основано на анализе поведения схемы для заданной последовательности сигналов на первичных входах. Проблема состоит в том, что достоверный анализ СФ-блоков может гарантированно обеспечить лишь полное моделирование для различных вариантов входных последовательностей, число которых растет экспоненциально с числом входов.

Настоящая работа посвящена разработке методики анализа быстродействия СФ-блоков на основе интервального моделирования. Предлагаемая методика представляет собой попытку совместить два противоположных подхода к решению задачи анализа быстродействия, а именно анализ критических путей и моделирование тестовых последовательностей. Этим достигается анализ логически совместимых путей, сочетающий в себе высокую скорость алгоритма анализа критических путей с высокой точностью на основе моделирования тестовых последовательностей. Выбор интервального подхода обусловлен существенным возрастанием удельного веса вариаций параметров нанометровых элементов в расчете быстродействия. Здесь задержки и фронты элементов следует рассматривать не как числа, а как интервалы возможных значений.

Анализ существующих подходов. Для повышения достоверности результатов статического временного анализа неоднократно предпринимались попытки учета логики работы схемы в анализе критических путей. В частности, на решение этой проблемы были направлены методы ускоренного поиска логических корреляций внутри схемы и их применение для отсева ложных путей [3-5, 10]. Такой подход, несомненно, ведет к существенному увеличению точности в оценке быстродействия по сравнению с классическим статическим временным анализом, однако не гарантирует достижение точных границ интервала возможных задержек.

Противоположную проблему решает аппарат поиска истинных путей, основанный на рекурсивном построении функции возбудимости пути (sensitization) по заданному входному воздействию [6]. Истинное значение функции возбудимости пути гарантирует наличие хотя бы одного входного вектора, определяющего задержку, равную длине этого пути. Однако обратное неверно и при ложном значении функции возбудимости путь может оказаться истинным. Для сокращения неопределенности в анализе истинности пути предложены обратные функции (co-sensitization) [6], гарантирующие ложность пути при истинном значении функции. При этом все же полнота анализа не обеспечивается и существуют ситуации, когда sensitization = true и co-sensitization = false и по значениям этих функций невозможно сделать вывод об истинности или ложности пути.

Для обеспечения полноты анализа задержек при разных входных воздействиях предложены так называемые арифметические диаграммы решений (ADD) [7]. ADD, так же как и классические диаграммы двоичных решений (BDD) [8], в качестве аргументов используют двоичные вектора входных воздействий. Однако на выходе в листовых вершинах ADD определяют не булевское значение функции, а арифметическое значение задержки. Такой подход описывает полный спектр задержек, в том числе и границы интервалов. Известно, что этот метод не применим для больших схем из-за больших затрат памяти и эффективен лишь при грубом округлении значений задержек вплоть до целочисленных значений.

Альтернативным путем решения проблемы поиска входных векторов для генерации истинных критических путей является построение так называемой характеристической функции во времени, или TCF-функции (Timed Characteristic Function [9]). TCF-функция определяет множество входных векторов, для которых задержка превышает заданное ограничение по времени:

TCF(y = v, t0 +) = {{x}: Vt > t0 y(x, t) = v}.

Применение TCF-функций в сочетании с последующим анализом логической совместимости входного вектора и самой схемы (SAT-анализ) позволяет найти входные воздействия при заданных ограничениях на задержку. Известны методы эффективного взаимодействия генератора TCF-функций и анализатора логической совместимости [11] на примере из простых вентилей AND, OR, INV. Используя итерации для разных ограничений на задержку, можно на основе такого подхода найти истинный критический путь и соответствующий ему входной вектор. Дальнейшее развитие этой идеи осуществляется в следующих направлениях:

- во-первых, вместо характеристической функции с односторонним ограничением на задержку предлагается характеристическая функция интервала, определяющая множество входных векторов, для которых задержка попадает в некоторый интервал [a, b], что в отличие от TCF-подхода не требует итераций для определения границ интервалов;

- во-вторых, предлагается аппарат распространения характеристических функций вдоль схемы с встроенным анализом логической совместимости, который в отличие от TCF-подхода не требует применения SAT-анализа;

- в-третьих, предлагаемый аппарат обеспечивает анализ логической совместимости всех путей от заданного входного переключения, в том числе и не критических, а это имеет существенное значение для подготовки данных при характеризации сложно-функциональных блоков.

В основе рассматриваемого подхода лежит понятие интервала для описания задержек, фронтов распространения сигналов, а также входных векторов с булевскими значениями.

Основы интервальной арифметики заложены в работах [12, 13]. Существенное развитие методы интервального моделирования получили в работах Института теоретической и прикладной механики в Новосибирске [14, 15]. Следует отметить, что современное развитие интервального моделирования в большинстве случаев направлено на решение задач оптимизации, а также решение стационарных задач, описываемых системами алгебраических уравнений и неравенств [16, 17]. Динамическим задачам уделяется меньшее внимание. Причина этого заключается в трудноконтролируемом росте неопределенности во времени.

Аналогичная проблема роста неопределенности возникает и на логическом уровне в статическом временном анализе при переходе от фиксированных задержек к интервалам. Для преодоления этой проблемы в рамках данной работы предложены следующие подходы:

- введено понятие логико-временного интервала, объединяющего наряду с вещественным интервалом задержки в узле схемы также и булевский интервал возможных векторов входных переключений для задержки в заданном интервале;

- для контроля роста неопределенности булевских интервалов предложены спецификации характеристических функций интервала (1СБ);

- предложены алгоритмы распространения характеристических функций интервала вдоль схемы на основе аппарата БОБ [8].

Идея неполной или частичной определенности булевых функций получила свое развитие в ряде работ, ориентированных на решение задач логического синтеза и оптимизации [18]. В настоящей работе аппарат частично-определенных булевых функций используется для быстрой оценки совместимости входных интервалов конкретного вентиля в процессе распространения интервалов вдоль схемы. Окончательное решение о совместимости входных интервалов принимается на основе точного анализа их логической совместимости на основе предлагаемого аппарата характеристичеких функций интервалов. Тем самым достигается сочетание высокой скорости работы алгоритма за счет быстрых оценок на основе сравнения границ интервалов с полным анализом логических корреляций в схеме за счет аппарата 1СБ.

Алгебра интервалов векторов и задержек переключений. Комбинационную схему можно описать в рамках четырехзначной булевой алгебры А = (В4 = В2 х В2, < + >, < * >, < — >, < 0 >, < 1 >), где В2 = {0,1} - множество булевых статических состояний; ( < + >, < * >, < —>) - соответственно операции дизъюнкции, конъюнкции и отрицания в четырехзначной логике; < 0 >= (0, 0) - состояние статического нуля; < 1 >= (1,1) - состояние статической единицы; а В4 = В х В2 - декартово произведение В2 на само себя.

Множеством состояний узлов схемы в данном случае являются упорядоченные пары булевских значений В4 = {(х,, х^ ): хх, х^ е В2} для обозначения логических величин

до и после переключения соответственно. Для определения упорядоченных пар (хг-, х^ ) можно использовать следующий алфавит:

В4 = {/, г, /, И},

где l =< 0 >= (0,0) - стабильное состояние 0 до и после переключения (low); r = (0,1) - переключение из 0 в 1 (rise); f = (1, 0) - переключение из 1 в 0 (fall); h =<1 >= (1,1) - стабильное состояние '1' до и после переключения (high).

Операции четырехзначной логики сводятся к поразрядным операциям двузначной логики для состояний до и после переключения:

(a, b) < + > (c, d) = (a v c, b v d), (a, b) < * > (c, d) = (a & c, b & d),

< (a, b) >= (a, b).

Комбинационная схема может быть приведена к требуемому виду путем экстракции логических функций в форме SP-графа (SP-DAG) [19] из описания на транзисторном уровне. В SP-графе операции <+> соответствует параллельное соединение, операции <*> - последовательное соединение, операции отрицания <-> может соответствовать вход транзистора ^-типа либо выход вентиля для pull-down цепи от узла земли.

Для определения интервалов возможных значений первичных входов используются векторные обозначения:

V e[Va, Vb ] » Va < V < Vb,

где Va =|a1,...,ani f, Vb =|b1,...,b f - соответственно нижняя и верхняя границы интервала, что в скалярной форме соответствует поразрядным неравенствам для каждого из n первичных входов:

at < <bt Vi е{1,...,щ}.

Степень неопределенности ф(У) входного вектора характеризуется количеством неравных значений на границах интервала:

Ф(Г) = z (a е b).

i

Традиционное логическое моделирование входных последовательностей предполагает распространение логических состояний вдоль схемы от первичных входов к первичным выходам для конкретных неинтервальных значений входного вектора при полном контроле логики работы схемы. В этом случае ф = 0. И наоборот, традиционный метод статического временного анализа с поиском критических путей ориентирован на полную неопределенность в значениях входного вектора: ф = nI. Основная идея данной работы - попытка интеграции этих двух противоположных методов на основе интервального подхода.

Логико-временным интервалом Ij(N) для заданного узла схемы N будем называть объединение вещественного интервала возможных значений задержки в узле схемы с булевской информацией о возможных векторах входных переключений в следующей форме:

Ij (N) = (t,[d min, dmax],[Va, Vb ]) ,

где t e B4 - тип интервала в терминах четырехзначной логики; [dmln, dmax] - интервал

возможных значений задержки; [V , V ] - интервал возможных значений входного

вектора, при которых задержка находится в указанном интервале. В общем случае к заданному узлу может относиться несколько интервалов одного типа.

Одной из распространенных задач логико-временного моделирования является задача расчета задержек на первичных выходах СФ-блока при заданном переключении одного или нескольких первичных входов. Предположим, первый вход переключается из 1 в 0 (^ = /), остальные находятся в статическом состоянии. Тогда при заданном значении периода р, если нет дополнительных ограничений, для первичных входов Ы1, Ы2,..., N можно определить следующие интервалы:

Л( N1) = (/,[0,0],[/ ,0,..,0|г ,|/ ,1,..,1 |т ]);

^(N2) = (/,[0,р],[/,0,0,..,0 |т,| /,0,1,..,1 |т]);

1-2(N2) = (И,[0,р],[/,1,0,..,0 |т,| /,1,1,..,1|т]);

¡1 (NnI) = (/ ,[0, р],[/ ,0,...,0,0 т, | / ,1, ,...1,0 т ]);

¡1^П1) = (И,[0, р],[|/,0,...,0,1 |т ,| /,1,,...1,1 т ]).

Задача интервального моделирования состоит в том, чтобы распространить интервалы от первичных входов через промежуточные узлы до выходов схемы. Исходя из того что схема определена на основе SP-графа с использованием операций четырехзначной логики, необходимо сформировать правила генерации новых интервалов на выходах у = х1 < + > х2; г = х1 < * > х2 для каждой пары интервалов на входах. Пусть ¡! (хх) = (^ ,[/х, г ,],[а, Ь ]), ¡2(х2) = (г2,[/2, г2,],[а2, Ь2]), тогда тип выходного интервала формируется по правилам четырехзначной логики:

г (у) = г (х) < + > г (х2); г (г) = г (х1) < * > г (х2).

Очевидно, что логическая совместимость входных интервалов возможна лишь в области их пересечения, поэтому булевы интервалы для у и г формируются по следующим правилам:

[а1, Ь1 ] о [а2, Ь2 ] = [а1 V а2, Ь1 & Ь2 ].

Пересечение булевых интервалов может оказаться пустым, если выполнено условие конфликта, свидетельствующее об обнаружении ложного пути (в этом случае новый интервал не формируется):

(а1 & а2 & —|(Ь1 V Ь2)).

Операция отрицания соответствует выходу вентиля в SP-графе, поэтому для каждого входного интервала 1, (х) = (гх,[/х, гх,],[ах, Ьх]) на выходе вентиля у =< —> х с задержкой в интервале dmax\ формируется выходной интервал противополож-

ного типа с теми же булевыми ограничениями, но со смещенными границами интервала задержек:

1, (У) = (< —> х> 1-х + ^тш, Гх + ^тах, ],[а х, Ьх]) .

Несмотря на отсев ложных интервалов, интервалы на выходах бинарных операций формируются для каждой пары входных интервалов, что ведет к их экспоненциальному росту. Для сокращения роста количества интервалов можно ограничить максимальное количество интервалов каждого типа предельным значением /щах, а для выполнения

этого ограничения воспользоваться объединением «близких» интервалов (по аналогии с методом [17] для границ интервалов задержек):

[а15Ьх] Ь2] с [а! &VЬ2].

Используя операцию объединения и оперируя заданием предельного значения Л™» можно получать различные результаты с разной степенью учета логики работы

схемы. В частности, при /тах = 1 на выходе будут получены два крайних значения задержки [<Зт{п, ^тах] практически без учета логики работы схемы, что соответствует результатам статического временного анализа. И наоборот, при /тах = от объединение интервалов не выполняется и результаты соответствуют полному моделированию всех входных последовательностей (рис.1).

На рис.2 на примере схемы с17 из набора ISCAS'85 показано распространение интервалов при условии заданного переключения одного из входов п1 до выходного узла п22.

Рис.1. Интервальное моделирование как обобщение противоположных подходов к анализу быстродействия

Рис.2. Распространение интервалов вдоль схемы на примере схемы с17

Существенная проблема, связанная с операцией объединения, состоит в том, что может возникнуть неоднозначность, а именно в объединенный интервал попадают векторы переключений, которые на самом деле не соответствуют спецификации интервала (типу и задержкам). Для решения этой проблемы необходим более детальный учет логики работы схемы.

Аппарат характеристических функций интервалов. Для контроля роста неопределенности булевых интервалов предлагаются спецификации характеристических функций интервала (1СБ) и алгоритмы распространения характеристических функций интервала вдоль схемы на основе аппарата БББ [9].

Аппарат частично-определенных булевых функций с использованием векторных границ эффективен для быстрой оценки совместимости входных интервалов конкретного вентиля в процессе распространения интервалов вдоль схемы. Этот аппарат обеспечивает полноту анализа логической совместимости до тех пор, пока используются операции пересечения и не выполняются объединения. Для сохранения полноты информации о входных векторах конкретного интервала вводится понятие характеристической функции интервала.

Для логико-временного интервала 1^ (№) = (г,^тт, ^тах],[Уа, УЪ ]) характеристическая функция интервала 1СГ () определяется как булева функция, аргументами которой являются булевы значения переменных - первичных входов после переключения, а значение функции равно 1 в том и только в том случае, когда входной вектор гарантирует переключение (или состояние), соответствующее спецификациям dmax].

При пересечении и объединении входных интервалов характеристическая функция нового интервала может быть построена на основе аппарата БОБ как конъюнкция и дизъюнкция характеристических функций входных интервалов:

С([01,Ъ1] < * > [а2,Ъ2]) = С([01,Ъ1] < + > [а2,Ъ2]) = = С ([а!, Ъ1] о [а2, Ъ2]) = С ([а!, Ъ^й С Ъ2]), С ([а1,\] Ъ2]) = С ([а1, Ъ^) V С Ъ2]).

Характеристическая функция результата операции отрицания тождественна характеристической функции входа - аргумента. Аппарат БББ эффективен при таком подходе для отсева ложных путей, поскольку условие конфликта определяется в этом случае как тождественный 0:

1С¥([а1,Ъ] о[а2,Ъ2]) - 0.

Результаты численных экспериментов. Предложенные алгоритмы реализованы в программном виде в составе программного комплекса логико-временного анализа. В таблице приведены результаты численных экспериментов для схем ISCAS-85 и ряда промышленных схем. Эффективность работы алгоритмов оценивалась в сравнении с результатами статического временного анализа по следующим параметрам: сокращение ложных путей (столбец 2), а также сокращение границ интервалов задержек -среднее и максимальное сокращение максимальной задержки (столбцы 3 и 5), среднее и максимальное увеличение минимальной задержки (столбцы 4 и 6).

На основе численных экспериментов показано, что предлагаемый метод сокращает количество ложных путей до 35%, учет логики позволяет сократить временные интервалы в среднем на 7% для максимальной границы и на 5% для минимальной границы. При этом в некоторых ситуациях на заданном наборе схем уменьшение максимальной

задержки достигает 90%, а увеличение минимальной задержки - более чем в 2 раза. Время работы алгоритма на Intel Core Quad CPU Q8300 2.5GHz для перечисленных схем составило менее 1 мин на схему, что позволяет использовать данный подход в рамках оптимизационных процедур.

Результаты интервального моделирования

Схема Сокращение ложных путей, % Среднее сокращение максимальной задержки, % Среднее увеличение минимальной задержки, % Максимальное сокращение максимальной задержки, % Максимальное увеличение минимальной задержки, %

1 2 3 4 5 6

c432 -34,6 -28,16 7,39 -85,49 93,63

c499 -1,2 -10,52 3,90 -90,01 21,02

c1355 -1,2 -2,22 1,86 -89,23 24,58

cnt_0 -14,2 -6,48 9,75 -58,67 119,17

cnt_1 -14,2 -3,86 11,62 -45,26 71,00

newckt 0 -0,08 0,29 -4,08 45,78

testckt -2,5 -1,12 3,96 -69,13 110,88

Разработанный метод логико-временного моделирования КМОП-схем на основе интервальных оценок обеспечивает интеграцию двух противоположных подходов к решению задачи анализа быстродействия - анализа критических путей и моделирования тестовых последовательностей. Этим достигается анализ логически совместимых путей, сочетающий в себе высокую скорость алгоритма анализа критических путей с высокой точностью на основе моделирования тестовых последовательностей. По сравнению с известными методами анализа логически непротиворечивых критических путей (TCF, Sensitization и др.) Предлагаемый подход обеспечивает анализ логической совместимости всех путей от заданного входного переключения, не требует итераций для определения границ интервалов и позволяет использовать точные модели задержек.

На основе численных экспериментов показано, что предлагаемый подход обеспечивает получение более достоверных результатов по сравнению со статическим временным анализом.

Работа выполнена при поддержке Российского фонда фундаментальных исследований (проект № 12-07-00112-а).

Литература

1. Agarwal A., Blaauw D., Zolotov V. Statistical timing analysis for intra-die process variations with spatial correlations // IEEE/ACM Intern. Conf. on Computer-Aided Design (ICCAD) (San Jose, CA, November 9-13 2003). - 2003. - P. 900-907.

2. Accurate Input Slew and Input Capacitance Variations for Statistical Timing Analysis / S. Gavrilov, A. Glebov, S. Sundareswaran et al. // Proc. of Austin Conf. on Integrated Systems & Circuits. - 2006.

3. Delay Noise Pessimism Reduction by Logic Correlations / S. Gavrilov, A. Glebov, R. Soloviev et al. // Proc. of ICCAD. - 2004. - P. 160-167.

4. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Методы повышения эффективности временного анализа СБИС // Информационные технологии. - 2006. - № 12. - С. 2-12.

5. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Методы логического и логико-временного анализа цифровых КМОП СБИС - M.: Наука, 2007. - 220 c.

6. Oliver Coudert. An efficient algorithm to verify generalized false path // In Proc. of DAC. - 2010. -P. 188-193.

7. Timing Analysis of Combinational Circuits using ADD's / R.I. Bahar, H. Cho, G.D. Hachtel et al. // Proc. of IEEE European Design Test Conference. - 1994. - P. 625-629.

8. Bryant R.E. Graph-based algorithms for boolean function manipulation // IEEE Trans. on Computers. -1986. - P. 677-691.

9. Yu-Min Kuo, Yue-Lung. Efficient boolean characteristic function for fast timed ATPG // ICCAD'06. -2006. - P. 96-99.

10. Silva J.P.M., Sakallah K.A. Efficient and robust test generation-based timing analysis // Proc. ISCAS. - 1994. - P. 303-306.

11. YoungR.C. Algebra of many-valued quantities // Mathematische Annalen. - 1931. - Bd. 104. -P. 260-290.

12. Warmus M. Calculus of approximations // Bull. Acad. Polon. Sci. - 1956. - Cl. III, Vol. IV, N 5. -1956. - P. 253-259.

13. Sunaga T. Theory of an interval algebra and its application to numerical analysis // RAAG Memoirs. -1958. - Vol. 2, Misc. II. - P. 547-564.

14. Шокин Ю.И. Интервальный анализ. - Новосибирск: Наука, 1981. - 112 с.

15. Калмыков С.А., Шокин Ю.И., Юлдашев З.Х. Методы интервального анализа. - Новосибирск: Наука, 1986. - 223 с.

16. Hansen E., Walster G. W. Global optimization using interval analysis. - N. Y.: Marcel Dekker, 2004. -515 p.

17. Bobba S., Hajj I.N. Estimation of maximum current envelope for power bus analysis and design // Int. Symp. on Phys. Des. - 1998. - P. 141-146.

18. Karem A. Sakallah. Functional abstraction and partial specification of boolean functions // The University of Michigan. - 1995.

19. Bryant R.E. Boolean analysis of MOS circuits // IEEE Transactions on Computer-Aided Design of Integrated Circuits. - 1987. - P. 634-649.

Статья поступила 14 декабря 2011 г.

Стемпковский Александр Леонидович - доктор технических наук, профессор, академик РАН, лауреат Государственной премии РФ, директор ИППМ РАН. Область научных интересов: автоматизации проектирования микроэлектронных систем.

Гаврилов Сергей Витальевич - доктор технических наук, заведующий сектором ИППМ РАН. Область научных интересов: методы оптимизации СБИС, методы быстрого электрического моделирования, символический анализ схем, анализ помехоустойчивости. Е-mail: sergey.v.gavrilov@ippm.ru

Гудкова Ольга Николаевна - кандидат технических наук, младший научный сотрудник ИППМ РАН. Область научных интересов: методы логико-временного анализа и анализа надежности ИС, методы проектирования библиотек стандартных цифровых элементов.