ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО
COMPUTING APPARATUS

Изобретение относится к вычислительной технике и может быть использовано для нахождения остатка по модулю и неполного частного в цифровых вычислительных устройствах, в криптографических приложениях, а также в устройствах цифровой обработки сигналов и в системах управления.
Известно устройство для формирования остатка по произвольному модулю от числа, содержащее регистры, элементы ИЛИ, вычислитель, схемы сравнения, мультиплексор, элемент задержки, сумматор, группу блоков элементов «И» и блок постоянной памяти со связями (см. АС СССР №1633495, кл. H 03 M 7/18, 1991). Недостатком известного устройства является низкая надежность, так как для его реализации требуется большой объем оборудования.
Известен комбинационный рекуррентный формирователь остатков, содержащий комбинационный формирователь частичных остатков, блок ключей и блок сумматоров по модулю (см. патент РФ №2029435, кл. 6 H 03 M 7/18, 20.02.1995, бюл. №5). Недостатком данного устройства являются его ограниченные функциональные возможности, а именно отсутствие возможности формирования неполного частного.
Известно вычислительное устройство, содержащее сумматоры и мультиплексоры (см. патент РФ № 2348965, МПК G06F 7/72 (2006.01), H03M 7/18 (2006.01), 10.03.2009. Бюл. № 7). Недостатком данного вычислительного устройства является большой объем оборудования.
Наиболее близким по технической сущности к заявляемому изобретению является вычислительное устройство, содержащее сумматоры и мультиплексоры (см. патент РФ № 2717915, МПК G06F 7/72 (2006.01), H03M 7/18 (2006.01), 26.03.2020. Бюл. № 9). Недостатком данного вычислительного устройства является низкое быстродействие.
Техническим результатом изобретения является повышение быстродействия устройства, а именно увеличение скорости вычисления остатка по модулю и неполного частного.
n
n
n
n
j
i
j
n
i
j
n
n
i
i
n
i
n
Для достижения технического результата в вычислительное устройство, содержащее (/2-1) сумматоров, (/2-1) мультиплексоров, где -разрядность входного числа,  – четное и больше 2, образующих (/2-1) ступеней преобразования, вход подачи двоичного кода числа, выход двоичного кода неполного частного, выход двоичного кода остатка от числа дополнительно введены на каждой ступени преобразования три схемы сравнения, трехвходовый элемент ИЛИ и двухвходовый элемент И, на первые информационные входы первых схем сравнения всех ступеней преобразования подается двоичный код модуля, на первые информационные входы вторых схем сравнения всех ступеней преобразования подается двоичный код удвоенного модуля, на первые информационные входы третьих схем сравнения всех ступеней преобразования подается двоичный код утроенного модуля, выходы первой, второй и третьей схем сравнения соединены соответственно с первым, вторым и третьим управляющими входами мультиплексора и с первым, вторым и третьим входами трехвходового элемента ИЛИ соответствующих ступеней преобразования, выход трехвходового элемента ИЛИ каждой ступени преобразования соединен с первым входом двухвходового элемента И соответствующей ступени преобразования, на второй вход двухвходового элемента И всех ступеней преобразования подается логическая единица, выход двухвходовых элементов И всех ступеней преобразования соединен со входом переноса сумматоров соответствующей ступени преобразования, на первый, второй и третий информационные входы мультиплексоров всех ступеней преобразования подаются соответственно инверсные двоичные коды модуля, удвоенного модуля и утроенного модуля, первые информационные выходы мультиплексоров всех ступеней преобразования соединены с первыми информационными входами сумматоров соответствующих ступеней преобразования, -е разряды вторых информационных входов сумматоров и вторых информационных входов схем сравнения-й ступени преобразования, где =(0;1), соединены с (-2--1)-ми разрядами двоичного кода входного числа соответственно,  второй и третий разряды вторых информационных входов сумматора и вторых информационных входов схем сравнения первой ступени преобразования соединены с (-2)-м и (-1)-м разрядами двоичного кода входного числа соответственно, информационные выходы сумматоров-й ступени преобразования, где =1,.., /2-2, соединены со сдвигом на два разряда в сторону старших со вторыми информационными входами сумматоров и вторыми информационными входами схем сравнения (+1)-й ступени преобразования, информационный выход сумматора (/2-1)-й ступени преобразования является выходом двоичного кода остатка, вторые информационные выходы мультиплексоров являются выходом двоичного кода неполного частного, причем мультиплексор каждой ступени преобразования содержит два инвертора, трехвходовый элемент И, двухвходовый элемент И, три ключа, блок элементов ИЛИ и два элемента ИЛИ, причем первый вход трехвходового элемента И является первым управляющим входом мультиплексора, первый вход двухвходового элемента И является вторым управляющим входом мультиплексора и соединен со входом первого инвертора, выход которого соединен со вторым входом трехвходового элемента И, управляющий вход третьего ключа является третьим управляющим входом мультиплексора и соединен со входом второго инвертора и со вторыми входами первого и второго элементов ИЛИ, выходы которых являются вторым информационным выходом мультиплексора, выход второго инвертора соединен с третьим входом трехвходового элемента И и со вторым входом двухвходового элемента И, выход которого соединен с управляющим входом второго ключа и с первым входом второго элемента ИЛИ, выход трехвходового элемента И соединен с первым входом первого элемента ИЛИ и с управляющим входом первого ключа, информационные входы первого, второго и третьего ключей являются соответствующими информационными входами мультиплексора, а выходы соединены с соответствующими информационными входами блока элементов ИЛИ, выход которого является первым информационным выходом мультиплексора.
R
A
P
Сущность изобретения заключается в реализации следующего способа вычисления остатка  от числа  по модулю . Пусть
A
Q·P
R
=  +,  (1)
A
R
где – целое положительное число, от которого необходимо вычислить остаток;
P
– целое положительное число, называемое модулем;
Q
A
P
– целое положительное число, являющееся неполным частным от деления  на ;
R
A
P
– целое положительное число, являющееся остатком от деления на.
Причем
A
a
·
a
·
a
·
a
·
a
·
a
·
a
·
a
n
-1
n
-2
n
-3
n
-4
3
2
1
0
n
-1
n
-2
n
-3
n
-4
3
2
= 2+2+2+2+  . . . +2+2+2+,  (2)
P
p
·
p
·
p
·
p
n
-1
n
-2
1
0
n
-1
n
-2
1
= 2+2+ . . . +2+,  (3)
Q
q
·
q
·
q
n
-2
1
0
n
-2
1
= 2+ . . . +2+,  (4)
R
r
·
r
·
r
n
-2
1
0
n
-2
1
= 2+ . . . +2+,  (5)
a
A
i
где ,  – коэффициенты, принимающие значение 0 или 1 в зависимости от значения числа ;
p
P
i
,  – коэффициенты, принимающие значение 0 или 1 в зависимости от значения модуля ;
q
Q
i
,  – коэффициенты, принимающие значение 0 или 1 в зависимости от значения неполного частного ;
r
R
i
,  – коэффициенты, принимающие значение 0 или 1 в зависимости от значения остатка ;
n
n
– количество разрядов в представлении чисел,  – четное.
A
P
R
Q
R
A
P
A
R
P
Задача состоит в том, чтобы по известным  и  отыскать остаток и неполное частное . Остаток  является в терминах теории чисел вычетом числа  по модулю , поэтому говорят, что  сравнимо с по модулю :
A
R
P
≡  (mod ).  (6)
R
Значение остатка  может быть вычислено следующим образом:
R
A
P
a
·
a
·
a
·
a
P
n
-1
n
-2
1
0
n
-1
n
-2
≡  (mod)= (2+2+ . . . +2+)mod.  (7)
Перепишем выражение (2) в следующем виде, объединив по два соседних слагаемых:
A
a
·
a
·
a
·
a
·
a
·
a
·
a
·
a
n
-1
n
-2
n
-3
n
-4
3
2
1
0
n
-1
n
-2
n
-3
n
-4
3
2
= (2+2)+(2+2)+  . . . +(2+2)+(2+),  (8)
i
Из каждой суммы в скобках в выражении (8) вынесем 2 за скобки, где , принимает только четные значения:
A
a
·
a
a
·
a
a
·
a
a
·
a
n
-2
n
-4
2
n
-1
n
-2
n
-3
n
-4
3
2
1
0
= 2(2+)+2(2+)+  . . . +2(2+)+(2+),  (9)
n
a
·
a
i
+1
i
i
В выражении (9) перед каждой из /2 образовавшихся сумм вида (2+), получаем множитель 2, где , принимает только четные значения.
Далее вынесем в (9) наименьшую ненулевую степень 2 за скобки:
A
a
·
a
a
·
a
a
·
a
a
·
a
2
n
-4
n
-6
n
-1
n
-2
n
-3
n
-4
3
2
1
0
= 2(2(2+)+2 (2+)+  . . . + (2+))+(2+),  (10)
n
Выполняя последовательно преобразование (10) (/2)-2 раз получим:
A
a
·
a
a
·
a
a
·
a
a
·
a
2
2
2
n
-1
n
-2
n
-3
n
-4
3
2
1
0
= 2(2…(2(2+)+(2+))+  . . . + (2+))+(2+),  (11)
2
n
где 2 встречается (/2)-1 раз.
Тогда выражение (7) может быть представлено в следующем виде:
R
a
·
a
a
·
a
a
·
a
a
·
a
P
2
2
2
n
-1
n
-2
n
-3
n
-4
3
2
1
0
= (2(2…(2(2+)+(2+))+  . . . + (2+))+(2+)) mod. (12)
Из теории чисел известно, что операция приведения по модулю инвариантна к сложению и умножению, т. е. величина остатка не зависит от того, вычислен ли он от суммы (произведения) или от каждого слагаемого (сомножителя), а затем соответствующие частичные остатки просуммированы (перемножены) и от результата вычислен остаток по модулю.
Исходя из вышесказанного, выражение (12) может быть вычислено следующим образом.
Вначале на первой ступени преобразования вычисляют величину
t
a
·
a
a
·
a
P
1
n
-1
n
-2
n
-3
n
-4
2
=(2(2+)+(2+)) mod. (13)
На второй ступени преобразования вычисляют величину
t
·t
a
·
a
P
2
1
n
-5
n
-6
2
=(2+(2+)) mod. (14)
n
На последней (/2-1)-й ступени преобразования вычисляют величину
t
·t
a
·
a
P
n
/2-1
n
/2-2
1
0
2
=(2+(2+)) mod, (15)
R
A
P
которая и является искомым остатком  от числа  по модулю .
P
Операция приведения по модулю  на каждой ступени преобразования выполняется исходя из следующих соображений.
t
t
P
i
-1
i
-1
По определению величина  лежит в диапазоне 0≤≤-1, поэтому в соответствии с выражениями (13)-(15) величина
t
t
a
·
a
i
i
-1
n
-2
i
-1
n
-2
i
-2
2
=2 +(2+),  (16)
P
t
i
до приведения ее по модулю может принимать значения в диапазоне от 0 до 4-1. Приведение по модулю величины  осуществляется по следующим правилам
t
P
t
t
P
i
i
i
(mod )=,  если 0 ≤ < , (17)
t
P
t
P
P
t
P
i
i
i
(mod )=- ,  если ≤ < 2,
t
P
t
P
P
t
P
i
i
i
(mod )=- 2,  если 2≤  < 3,
t
P
t
P
P
t
P
i
i
i
(mod )=- 3,  если 3≤ < 4.
Q
Разряды неполного частного  на каждом этапе вычислений принимают значения в соответствии с таблицей 1.
Таблица 1.
старший разряд
младший разряд
Значение <i>t</i><sub><i>i</i></sub>
0
0
0 ≤ <i>t</i><sub><i>i </i></sub>< <i>P</i>
0
1
<i>P</i>≤ <i>t</i><sub><i>i </i></sub>< 2<i>P</i>
1
0
2<i>P </i>≤ <i>t</i><sub><i>i</i></sub> < 3<i>P</i>
1
1
3<i>P </i>≤ <i>t</i><sub><i>i </i></sub>< 4<i>P</i>
t
i
Условия попадания значения  в один из указанных в таблице 1 интервалов определяются значениями сигналов сравнения «больше или равно»  на выходах сравнения схем сравнения в соответствии с таблицей 2.
Таблица 2.
<i>t</i><sub><i>i</i></sub>
<i>t</i><sub><i>i</i></sub> ≥ <i>P</i>
<i>t</i><sub><i>i</i></sub> ≥ 2<i>P</i>
<i>t</i><sub><i>i</i></sub> ≥ 3<i>P</i>
0 ≤ <i>t</i><sub><i>i </i></sub>< <i>P</i>
0
0
0
<i>P</i>≤ <i>t</i><sub><i>i </i></sub>< 2<i>P</i>
1
0
0
2<i>P </i>≤ <i>t</i><sub><i>i</i></sub> < 3<i>P</i>
1
1
0
3<i>P </i>≤ <i>t</i><sub><i>i </i></sub>< 4<i>P</i>
1
1
1
t
P
t
P
t
P
t
P
t
P
t
P
t
P
t
P
t
i
i
i
i
i
i
i
i
i
Таким образом, если значение сигналов сравнения равно «1» на выходах сравнения всех трех схем сравнения, то  (mod )=- 3, если значение сигналов сравнения равно «1» на выходах сравнения двух схем сравнения, то  (mod )=- 2, если значение сигнала сравнения равно «1» на выходах сравнения одной схемы сравнения, то (mod )=– . Если значение сигналов сравнения равно «0» на выходах сравнения всех трех схем сравнения, то тогда  (mod )=, т.е. операция вычитания модуля  из величины  не выполняется.
На фиг.1 представлена схема вычислительного устройства.
n
n
A
Q
R
A
j
i
j
n
i
j
n
n
i
i
n
i
n
Вычислительное устройство содержит (/2-1) ступеней преобразования, где -разрядность входного числа, каждая из которых содержит сумматоры 1 и мультиплексоры 2, три схемы сравнения 3, трехвходовый элемент ИЛИ 4, двухвходовый элемент И 5, вход 6 подачи двоичного кода числа, выход 7 двоичного кода неполного частного  и выход 8 двоичного кода остатка от числа. На первые информационные входы первых схем сравнения 3 всех ступеней преобразования подается двоичный код модуля, на первые информационные входы вторых схем сравнения 3 всех ступеней преобразования подается двоичный код удвоенного модуля, на первые информационные входы третьих схем сравнения 3 всех ступеней преобразования подается двоичный код утроенного модуля. Выходы первой, второй и третьей схем сравнения 3 соединены соответственно с первым, вторым и третьим управляющими входами мультиплексора 2 и с первым, вторым и третьим входами трехвходового элемента ИЛИ 4 соответствующих ступеней преобразования. Выход элемента ИЛИ 4 каждой ступени преобразования соединен с первым входом двухвходового элемента И 5 соответствующей ступени преобразования. На второй вход двухвходового элемента И 5 всех ступеней преобразования подается логическая единица, выход двухвходовых элементов И 5 всех ступеней преобразования соединен со входом переноса сумматоров 1 соответствующей ступени преобразования. На первый, второй и третий информационные входы мультиплексоров 2 всех ступеней преобразования подаются соответственно инверсные двоичные коды модуля, удвоенного модуля и утроенного модуля. Первые информационные выходы мультиплексоров 2 всех ступеней преобразования соединены с первыми информационными входами сумматоров 1 соответствующих ступеней преобразования, -е разряды вторых информационных входов сумматоров 1 и вторых информационных входов схем сравнения 3-й ступени преобразования, где =(0;1), соединены с (-2--1)-ми разрядами двоичного кода 6 входного числа соответственно. Второй и третий разряды вторых информационных входов сумматора 1 и вторых информационных входов схем сравнения 3 первой ступени преобразования соединены с (-2)-м и (-1)-м разрядами двоичного кода 6 входного числа соответственно. Информационные выходы сумматоров 1-й ступени преобразования, где =1,.., /2-2, соединены со сдвигом на два разряда в сторону старших со вторыми информационными входами сумматоров 1 и вторыми информационными входами схем сравнения 3 (+1)-й ступени преобразования. Информационный выход сумматора 1 (/2-1)-й ступени преобразования является выходом 8 двоичного кода остатка. Вторые информационные выходы мультиплексоров 2 являются выходом 7 двоичного кода неполного частного.
На фиг.2 представлена схема мультиплексоров 2.
Мультиплексоры 2 содержат три инвертора 9, трехвходовый элемент И 10, двухвходовый элемент И 11, три ключа 12, блок элементов ИЛИ 13 и два элемента ИЛИ 14. Первый вход трехвходового элемента И 10 является первым управляющим входом мультиплексора 2. Первый вход двухвходового элемента И 11 является вторым управляющим входом мультиплексора 2 и соединен со входом первого инвертора 9, выход которого соединен со вторым входом трехвходового элемента И 10. Управляющий вход третьего ключа 12 является третьим управляющим входом мультиплексора 2 и соединен со входом второго инвертора 9 и со вторыми входами первого и второго элементов ИЛИ 14, выходы которых являются вторым информационным выходом мультиплексора 2. Выход второго инвертора 9 соединен с третьим входом трехвходового элемента И 10 и со вторым входом двухвходового элемента И 11, выход которого соединен с управляющим входом второго ключа 12 и с первым входом второго элемента ИЛИ 14. Выход трехвходового элемента И 10 соединен с первым входом первого элемента ИЛИ 14 и с управляющим входом первого ключа 12. Информационные входы первого, второго и третьего ключей 12 являются соответствующими информационными входами мультиплексора 2, а выходы соединены с соответствующими информационными входами блока элементов ИЛИ 13, выход которого является первым информационным выходом мультиплексора 2.
Вычислительное устройство работает следующим образом.
A
R
Q
A
На вход 6 устройства подается двоичный код числа от которого необходимо сформировать остаток и неполное частное . Старшие разряды числа подаются на вход первой ступени преобразования, а младшие – на вход последней.
P
P
P
На первые информационные входы первых схем сравнения 3 всех ступеней преобразования подается двоичный код модуля , вторых схем сравнения 3 – удвоенный двоичный код модуля , третьих схем сравнения 3 – утроенный двоичный код модуля .
P
P
P
На первые информационные входы мультиплексоров 2 всех ступеней преобразования подается инверсный двоичный код модуля , на вторые информационные входы – удвоенный инверсный двоичный код модуля , а на третьи информационные входы – утроенный инверсный код модуля .
t
a
·
a
a
·
a
P
a
·
a
a
·
a
a
…a
P
P
P
P
1
n
-1
n
-2
n
-3
n
-4
n
-1
n
-2
n
-3
n
-4
n
-1
n
-4
2
2
На первой ступени преобразования осуществляется вычисление значения =(2(2+)+(2+)) mod. Причем вычисление значения 2(2+)+(2+) осуществляется путем подачи соответствующих разрядов  на соответствующие входы первой ступени преобразования. Для приведения этого значения по модулю  с помощью схем сравнения 3 осуществляют одновременное сравнение значений , 2 и 3с входным значением и в зависимости от того, в каком диапазоне находится входное значение, в соответствии с табл. 2 появляются сигналы на соответствующих выходах «больше или равно» схем сравнения 3, которые далее поступают на соответствующие управляющие входы мультиплексора 2.
Управляющие сигналы мультиплексора 2 (см. Фиг. 2) открывают один из ключей 12.
P
a
·
a
a
·
a
P
2
n
-1
n
-2
n
-3
n
-4
Если управляющий сигнал появляется на всех трех управляющих входах, то окажется открытым третий ключ 12. Управляющий сигнал с третьего управляющего входа откроет третий ключ 12 и через второй инвертор 9 в виде логического нуля поступит на третий  вход трехвходового элемента И 10 и на второй вход двухвходового элемента И 11, запрещая прохождение управляющих сигналов с их первых входов на их выходы. В результате первый и второй ключи 12 окажутся закрытыми и на выход мультиплексора 2 поступит значение инверсного двоичного кода утроенного модуля  с его третьего информационного входа. В результаты на выходе сумматора 1 окажется величина 2(2+)+(2+) - 3.
P
a
·
a
a
·
a
P
2
n
-1
n
-2
n
-3
n
-4
Если управляющий сигнал появляется на первом и втором управляющих входах мультиплексора 2, то аналогичным образом окажется открытым только второй ключ 12, а первый и третий ключи 12 окажутся закрытыми. В результате на выход мультиплексора 2 поступит значение инверсного двоичного кода удвоенного модуля  с его второго информационного входа. На выходе сумматора 1 окажется величина 2(2+)+(2+) - 2.
P
a
·
a
a
·
a
P
2
n
-1
n
-2
n
-3
n
-4
Если управляющий сигнал появляется только на первом управляющем входе мультиплексора 2, то аналогичным образом окажется открытым только первый ключ 12, а второй и третий ключи 12 окажутся закрытыми. В результате на выход мультиплексора 2 поступит значение инверсного двоичного кода модуля  с его первого информационного входа. На выходе сумматора 1 окажется величина 2(2+)+(2+) - .
2
a
·
a
a
·
a
n
-1
n
-2
n
-3
n
-4
Если же на управляющих входах мультиплексора 2 будут только нулевые сигналы, то все ключи 12 окажутся закрытыми и на выходе мультиплексора 2 образуется нулевое значение. В результате на выходе сумматора 1 окажется величина 2(2+)+(2+).
t
a
·
a
a
·
a
P
a
a
A
1
n
-1
n
-2
n
-3
n
-4
n
-5
n
-6
2
2
Сформированное на первой ступени преобразования значение =(2(2+)+(2+)) mod поступает со сдвигом на два разряда в сторону старших (т.е. фактически осуществляя умножение на 2) на вход следующей ступени преобразования. На младшие два разряда подаются сигналы ,  разрядов входного числа .
На второй ступени преобразования осуществляются аналогичные вычисления. Аналогично происходит работа устройства и на остальных ступенях преобразования.
n
R
A
P
Q
Так как на каждой ступени преобразования осуществляется обработка одновременно двух разрядов входного числа, то через (/2-1) преобразований на выходе 8 устройства сформируется двоичный код остатка  от числа  по модулю , а на выходе 7 устройства сформируется двоичный код неполного частного .
Рассмотрим работу вычислительного устройства на примере.
A
P
n
P
P
P
10
2
10
2
Пусть входное число =215=11010111, модуль =6=00000110, разрядность =8. Двоичные прямые и инверсные коды значений модуля , 2, 3 представлены в табл. 3.
Таблица 3.
Двоичный прямой код
Двоичный инверсный код
Модуль <i>P</i> =6
00000110
11111001
Значение 2<i>P</i> = 12
00001100
11110011
Значение 3<i>P</i> = 18
00010010
11101101
Значения сигналов при работе устройства на входах и выходах сумматоров 1, мультиплексоров 2 и схем сравнения 3 представлены в табл. 4. Номер ступени преобразования приведен в первом столбце таблицы 4. «Схема сравнения 1», «Схема сравнения 2» и «Схема сравнения 3», соответственно обозначение первой, второй и третьей схем сравнения 3. «Мультиплексор инф» - обозначения информационных входов и выходов мультиплексоров 2, «Мультиплексор упр» - обозначения управляющих входов мультиплексоров 2. «Вход 1» и «Вход 2», соответственно первый и второй информационные входы сумматоров 1, мультиплексоров 2 и схем сравнения 3, а также первый и второй управляющий входы  мультиплексоров 2. «Вход 3» - вход переноса сумматоров 1, а также третий информационный и третий управляющий вход мультиплексоров 2. «Выход 1» - информационные выходы сумматоров 1, мультиплексоров 2 и схем сравнения 3. «Выход 2» - второй информационный выход мультиплексоров 2.
Таблица 4.
<b>№ ст</b>
<b>Вход/Выход</b>
<b>Схема сравнения</b>
<b>Мультиплексор</b>
<b>Сумматор</b>
<b>1</b>
<b>2</b>
<b>3</b>
<b>инф</b>
<b>упр</b>
1
Вход 1
00000110
00001100
00010010
11111001
1
11110011
Вход 2
00001101
00001101
00001101
11110011
1
00001101
Вход 3
-
-
-
11101101
0
1
Выход 1
1
1
0
11110011
-
00000001
Выход 2
-
-
-
<b>10</b>
-
-
2
Вход 1
00000110
00001100
00010010
11111001
0
00000000
Вход 2
00000101
00000101
00000101
11110011
0
00000101
Вход 3
-
-
-
11101101
0
0
Выход 1
0
0
0
00000000
-
00000101
Выход 2
-
-
-
<b>00</b>
-
-
3
Вход 1
00000110
00001100
00010010
11111001
1
11101101
Вход 2
00010111
00010111
00010111
11110011
1
00010111
Вход 3
-
-
-
11101101
1
1
Выход 1
1
1
1
11101101
-
00000101
Выход 2
-
-
-
<b>11</b>
-
-
R
A
R
A
P
Q
2
10
2
10
В результате на информационных выходах сумматора 1 третьей ступени преобразования, являющихся выходом 8 двоичного кода остатка от числа устройства, образуется код числа 00000101=5, который и является вычисленным остатком  числа=215 по модулю =6, а на выходах 7 устройства образуется двоичный код 100011=35, который и является неполным частным. Непосредственной проверкой устанавливаем, что 215=35·6 + 5, что доказывает правильность функционирования устройства.
n
n
В устройстве прототипе вычисление остатка осуществляется за (-1) последовательных шагов преобразования, а в предлагаемом устройстве за (/2-1) шагов. В результате быстродействие предлагаемого технического решения по сравнению с устройством прототипом будет выше не менее чем в два раза.