УСТРОЙСТВО РЕГИСТРАЦИИ ДАННЫХ

Предлагаемая полезная модель относится к области запоминающих устройств, в частности к организации доступа к блокам памяти в системах регистрации данных.
Известна «Интегральная схема с многопортовой суперячейкой памяти и схемой коммутации маршрута передачи данных» [RU 2481652 С1 опубликовано 10.05.2013 МПК G11C 13/00], содержащая множество запросчиков памяти, суперячейку памяти, которая содержит множество банков памяти, каждый из которых формирует соответствующий диапазон отдельно адресуемых местоположений памяти, при этом суперячейка памяти организована во множество групп банков, при этом каждая из множества групп банков содержит подмножество множества банков памяти и соответствующий выделенный порт доступа, при этом соответствующий выделенный порт доступа для каждой из множества групп банков физически расположен по центру между банками памяти этой группы, коммутационный блок, подключенный между множеством запросчиков памяти и суперячейкой памяти, при этом коммутационный блок выполнен с возможностью в качестве реакции на запрос памяти со стороны конкретного одного из множества запросчиков памяти соединять соответствующий маршрут передачи данных между этим конкретным запросчиком памяти и выделенным портом доступа конкретной одной из групп банков, к которой обращен запрос памяти.
Недостатком указанного решения является вероятность пропуска данных при подключении разнотипных абонентов и резких изменениях входных объемов данных.
Наиболее близким техническим решением является архитектура построения коммутаторов на основе коммутационной матрицы, в частности архитектура построения коммутаторов с комбинированными и входными и выходными очередями [Основы информационных технологий. Построение коммутируемых компьютерных сетей: учебное пособие/ Е.В. Смирнова, А.В. Пролетарский, И.В. Баскаков, Р.А. Федотов. - М.: Национальный Открытый Университет «ИНТУИТ»: БИНОМ. Лаборатория знаний, 2011, стр. 34-35.].
В коммутаторах с комбинированными входными и выходными очередями буферы памяти подключены как к входным, так и к выходным портам. Память каждого из входных портов организована в виде N виртуальных выходных очередей, по одной для каждого выходного порта. Каждый из N выходных портов также содержит очередь, которая используется для буферизации пакетов, ожидающих передачи через него. Система коммутации работает по принципу конвейера, каждая стадия которого называется временным слотом. В течение временного слота 1, который называется стадией прибытия, пакеты поступают на входные порты. Для передачи внутри коммутатора все пакеты сегментируются на ячейки фиксированного размера. Размер такой ячейки данных определяется производителем коммутатора. Каждая ячейка снабжается меткой с указанием размера, номера входного порта и порта назначения и помещается в виртуальную выходную очередь соответствующего выходного порта. Входные порты отправляют «запросы на подключение к выходам» централизованному арбитру, а все выходные порты отправляют ему «информацию о перегрузке» (переполнении выходных буферов).
Во временной слот 2, который называется стадией диспетчеризации, ячейки передаются из входных очередей в выходные. Последовательность передачи ячеек определяется централизованным арбитром с помощью алгоритма диспетчеризации. Для того чтобы выходные очереди быстро заполнялись пакетами из входных очередей (с целью уменьшения задержки передачи пакетов и обеспечения QoS), алгоритм диспетчеризации должен обеспечивать циклическое высокоскоростное сопоставление входных и выходных очередей. Это сопоставление используется для настройки управляемых переключателей матрицы перед передачей пакетов с входов на выходы. Во временной слот 3, который называется стадией передачи, осуществляется сборка пакетов и их передача с выходных портов.
Недостатком указанного решения является невозможность выровнять скорости потоков записываемых данных для предотвращения их потери при резко изменяющихся объемах входных данных.
Технический результат предлагаемой полезной модели заключается в выравнивании скорости потоков записи в блоки памяти при резко изменяющихся объемах входных данных.
Задачей, на решение, которой направлена предлагаемая полезная модель, является осуществление регистрации данных с низкой вероятностью их потери.
Сущность предлагаемого устройства регистрации данных состоит в том, что оно содержит контроллер коммутационной матрицы, коммутационную матрицу, M входных буферов, входы которых являются внешними входами устройства регистрации данных, N выходных буферов, где N целое число большее либо равное единице. Выход контроллера коммутационной матрицы соединен с первым входом коммутационной матрицы, второй выход каждого из M входных буферов соединен с соответствующим из M входом коммутационной матрицы, каждый из N выходов коммутационной матрицы подключен к входу соответствующего из N выходных буферов.
Новым в предлагаемой полезной модели является введение N контроллеров регистрации и N блоков памяти, причем количество входных буферов Μ≤N·C/R, где C - среднее значение скорости записи данных в блок памяти с выхода одного выходного буфера, R - среднее значение скорости потока данных на входе одного входного буфера. Первый выход каждого из M входных буферов соединен с первым входом контроллера коммутационной матрицы. Первый выход каждого из N выходных буферов соединен со вторым входом контроллера коммутационной матрицы, второй выход каждого из N выходных буферов соединен с входом соответствующего из N контроллера регистрации. Вход-выход каждого из N контроллера регистрации соединен с входом-выходом соответствующего из N блока памяти, а выход каждого из N контроллера регистрации соединен с третьим входом контроллера коммутационной матрицы.
На Фигуре изображена функциональная схема устройства регистрации данных.
Устройство регистрации данных содержит M входных буферов (1), контроллер коммутационной матрицы (2), коммутационную матрицу (3), N выходных буферов (4), N контроллеров регистрации (5) и N блоков памяти (6), где N целое число большее либо равное единице. Соотношение между количеством входных буферов (1) M и выходных буферов N (4) определяется техническими характеристиками элементов из которых выполнено устройство и скоростью потока данных поступающих от внешних абонентов, и рассчитывается как Μ≤N·C/R, где С - средняя скорость записи данных в блок памяти (6) с выхода одного выходного буфера (4), R - среднее значение скорости потока данных на входе одного входного буфера (1).
Вход каждого из M входных буферов (1) является внешним входом устройства регистрации данных. Первый выход каждого из M входных буферов (1) соединен с первым входом контроллера коммутационной матрицы (2), а второй выход каждого из M входных буферов (1) соединен с соответствующим из M входом коммутационной матрицы (3). Выход контроллера коммутационной матрицы (2) соединен с первым входом коммутационной матрицы (3). Каждый из N выходов коммутационной матрицы (3) подключен к входу соответствующего из N выходных буферов (4). Первый выход каждого из N выходных буферов (4) соединен со вторым входом контроллера коммутационной матрицы (2), второй выход каждого из N выходных буферов (4) соединен с входом соответствующего из N контроллера регистрации (5). Вход-выход каждого из N контроллера регистрации (5) соединен с входом-выходом соответствующего из N блока памяти (6), а выход каждого из N контроллера регистрации (5) соединен с третьим входом контроллера коммутационной матрицы (2).
Устройство регистрации данных работает следующим образом. Данные для регистрации от различных абонентов поступают с входов устройства регистрации данных во входные буферы (1), в которых осуществляется буферизация данных для исключения потерь данных на входе устройства. Каждый входной буфер (1) имеет возможность сообщать контроллеру коммутационной матрицы (2) о степени своей заполненности, подавая сигнал со своего первого выхода на первый вход контроллера коммутационной матрицы (2). Контроллер коммутационной матрицы (2) со своего выхода посылает сигналы управления на первый вход коммутационной матрицы (3), которая, выставляя внутри себя динамические связи, направляет данные в требуемый выходной буфер (4). После буферизации данные поступают на соответствующий контроллер регистрации (5), который осуществляет запись в соответствующий блок памяти (6), передавая данные со своего входа-выхода на вход-выход соответствующего блока памяти (6). При полном заполнении одного из блоков памяти (6), соответствующий ему контроллер регистрации (5) посылает сигнал со своего выхода на третий вход контроллера коммутационной матрицы (2). Контроллер коммутационной матрицы (2) со своего выхода выдает на первый вход коммутационной матрицы (3) управляющий сигнал для ее переключения, чтобы перенаправить информацию на свободный блок памяти (6).
При поступлении данных с высокой интенсивностью возникает вероятность стирания еще не записанных в блоки памяти (6) данных вновь поступившими данными находящихся в буферах (1) и (4). Входные и выходные буферы (1) и (4), передают со своих управляющих выходов сигналы о слишком высокой интенсивности потока данных на первый и второй входы контроллера коммутационной матрицы (2). Каждый из N контроллеров регистрации (5) осуществляет контроль объемов данных записываемых в соответствующие блоки памяти (6) и при обнаружении резких изменений объемов данных, поступающих в блоки памяти (6), передает информационный сигнал со своего выхода на третий вход контроллера коммутационной матрицы (2). Контроллер коммутационной матрицы (2) сопоставляет информацию, полученную от входных буферов (1), выходных буферов (4) и контроллеров регистрации (5) и формирует управляющий сигнал для переключения коммутационной матрицы (3). Контроллер коммутационной матрицы (2) со своего выхода подает на вход коммутационной матрицы (3) управляющие сигналы для переключения входных буферов (1) на несколько выходных буферов (4) в зависимости от интенсивности потока данных от различных абонентов, подключенных к входам устройства регистрации данных. Таким образом, распределение потока данных между несколькими выходными буферами (5) приводит к выравниванию скорости записи данных в блоки памяти (6), что в свою очередь снижает вероятность потери данных.
Таким образом, за счет контроля объемов данных поступающих во входные и выходные буферы, блоки памяти и соответствующего переключения коммутационной матрицы решается поставленная перед полезной моделью задача.