Функциональная верификация IP-блока в составе СнК

Решетнеескцие чтения. 2015

Механизм ББЛС на базе ЕСС проектируется таким образом, чтобы в нем сохранялась информация о произошедших 8Би. В простейшем случае могут сохраняться только признаки того, что сбой произошел и был исправлен или нет. В более сложном случае может сохраняться признак того, где произошел сбой - в кэш-памяти или в регистровом файле. А это является важной информацией, так как зачастую для кэш-памяти и регистрового файла используются разные БСС. Могут быть даже сохранены или адрес сбойной ячейки кэш-памяти, или номер сбойного регистра процессора, а также номер сбойного бита в процессорном слове.

Через ОСБ регистратор сбоев имеет возможность детектировать факт произошедшего сбоя, а затем и прочитать информацию о его признаках.

Информация накапливается во внутрикристальной памяти БРвЛ, в которой организуется накопитель результатов 8Би. При сохранении результатов сбоя в накопителе РС дополнительно записывает время сохранения. Этот процесс происходит параллельно с основной работой процессора, который не приостанавливается при обращениях ОСБ к механизму ББЛС.

Периодически процессор считывает данные из накопителя, проводит простейшую обработку, например, подсчитывает количество сбоев всего и из них исправленных, и сохраняет эту информацию во внешней памяти. Далее эта информация может быть передана на Землю.

РС, накапливающий информацию о произошедших сбоях, сам является объектом воздействия тяжелых заряженных частиц и активных протонов. Поэтому, чтобы сохранить накопленную информацию и предотвратить сбои в своей работе, он должен быть надежно защищен на архитектурном уровне.

Вероятным вариантом защиты является троирование РС.

Для практического апробирования рассмотренного подхода можно предложить множество вариантов. Например, на одном КА можно имплементировать предложенную тестовую систему в БРвЛ одного тех-

нического уровня, но разного исполнения: industrial и space. А затем получить количество сбоев для FPGA разного исполнения и оценить эффективность рад-стойкой FPGA в реальных условия эксплуатации.

Библиографические ссылки

1. Осипенко П. Одиночные сбои - вызов современных микропроцессоров // Электронные компоненты. 2009. № 7. С. 12-15.

2. Чекмарёв С. А. Способ и система инъекции ошибок для тестирования сбоеустойчивых процессоров бортовых систем космических аппаратов // Вестник СибГАУ. 2014. № 4 (56). С. 132-138.

3. RHBDTechniques. [Электронный ресурс]. URL: http://www.skyflash.eu/project/radhardening/ (дата обращения: 10.08.2015).

4. Золотарев В. В., Овечкин Г. В. Помехоустойчивое кодирование. Методы и алгоритмы : справ. М. : Горячая линия - Телеком, 2004. 126 с.

5. On Chip Debug [Электронный ресурс]. URL: http://www.asset-intertech.com/Technologies/On-Chip-Debug (дата обращения: 10.08.2015).

References

1. Osipenko P. [Singlefaults-problemsof modern microprocessors] Elektronnye komponenti. 2009, no 7, p. 12-15

2. Chekmarev S. A. [Method and system for testing a fault tolerance of processor board ofspacecraft systems via injection faults]. Vestnik SibGAU. 2014, no. 4, p. 132-138

3. RHBD Techniques. Available at: http://www.skyflash.eu/proj ect/radhardening/ (accessed 10.08.2015).

4. Zolotarev V. V., Ovechkin G. V. [Noiseless coding. Methods and algorithms.Handbook]. М. : Gorjachajlinia -Telekom, 2004, 126 p.

5. On Chip Debug Available at:http://www.asset-intertech.com/Technologies/On-Chip-Debug (accessed 10.08.2015).

© Ханов В. Х., 2015

УДК 004.045

ФУНКЦИОНАЛЬНАЯ ВЕРИФИКАЦИЯ IP-БЛОКА В СОСТАВЕ СНК

А. В. Шахматов, В. Х. Ханов, С. А. Чекмарёв

Сибирский государственный аэрокосмический университет имени академика М. Ф. Решетнева Российская Федерация, 660037, г. Красноярск, просп. им. газ. «Красноярский рабочий», 31

E-mail: sanecsan@rambler.ru

Рассмотрены этапы функциональной верификации на примере разработанного IP блока RMAP-конт-роллера. Представлена верификационная модель тестируемого IP ядра RMAP-контроллера. Предложена архитектура аппаратного отладчика, содержащего верификационную модель.

Ключевые слова: функциональная верификация, система на кристалле, RMAP-контроллер.

Космическое и специальное электронное приборостроение

FUNCTIONAL VERIFICATION OF IP-CORES IN THE COMPOSITION OF SoC

A. V. Shahmatov, V. Kh. Khanov, S. A. Chekmaryov

Reshetnev Siberian State Aerospace University 31, Krasnoyarsky Rabochy Av., Krasnoyarsk, 660037, Russian Federation. E-mail: sanecsan@rambler.ru

The article presents the stages of the functional verification on the example of developed IP blocks RMAP controller. The article describes the model verification test RMAP IP core controller. The paper proposes hardware architecture of a debugger that contains a verification model.

Keywords: functional verification, System-on-a-Chip, RMAP controller.

Функциональная верификация является неотъемлемой процедурой разработки сложных функциональных блоков (1Р-блоков), отличающейся высокой трудоемкостью. Она является процессом, демонстрирующим соответствие функций разработанного 1Р-блока предъявляемым к нему требованиям, сформулированным в техническом задании.

Рассмотрим этапы функциональной верификации на примере разработанного 1Р-блока ЯМАР-контрол-лера. При тестировании 1Р-блока ЯМАР-контроллера, разработанного для использования в системах на кристалле (СнК) космического применения, предлагается провести четыре этапа верификации (рис. 1).

Пользуясь терминологией компании Mentor Graphics, данный метод, использующий полнофункциональные модели процессора и шины, получил название «верификация, ведомая процессором» (Processor-Driven Verification, PVD) [2]. Генерация тестовых SpaceWire пакетов обеспечивается специально разработанным тестовым программным обеспечением, выполняемым процессорам СнК. Полнофункциональная модель процессора и шины, описанная на языке высокого уровня (VHDL или Verilog), максимально соответствует СнК проекту. Современный САПР (например, ModelSim) позволяет контролировать значение всех внутренних сигналов тестируемого RMAP-контроллера, отладить работу машины состояний тестируемого устройства.

SPW-codec RMAP controller

W

SPW-codec /I

- \i

Рис. 1. Этапы верификации сложных функциональных блоков

На этапе «построение верификационной модели» проводится комплекс испытаний, позволяющий подтвердить соответствие разработанного IP-блока сетевому протоколу RMAP [1]. Для этого используется модель, включающая SpaceWire кодек, который идеальным образом генерирует тестовые сетевые Space-Wire пакеты, соответствующие командам стандарта RMAP, и наоборот, безошибочно обрабатывает пакеты, генерируемые RMAP-контроллером, находящимся под тестированием (Device under Test, DUT). В таком случае модель имеет вид, представленный на рис. 2.

Рис. 2. Верификационная модель тестируемого 1Р-ядра ЯМАР-контроллера

После успешного завершения первого этапа верификации следует провести верификацию с помощью «ПЛИС-прототипирования». При этом используемые на первом этапе 1Р-ядра без изменений синтезируются в проекте для конкретной ПЛИС.

Таким образом, выполнение тестового ПО осуществляется уже не в виртуальной модели процессора, а в конкретном устройстве типа СнК, спроектированном с применением ПЛИС-технологий. В качестве такого устройства может выступать прототип вычислительного модуля (ВМ) космического аппарата (рис. 3). Он содержит верификационную модель и использует тестовое ПО, ранее разработанное для верификационной модели.

Тестовое ПО может быть дополнено более сложными тестами, исполнение которых в модели процессора было затруднено ввиду больших временных за-

Решетнееские чтения. 2015

трат на проведение симуляции. Тесты, успешно выполненные на первом этапе верификации, должны безошибочно выполняться и на втором этапе. Выполнение данного условия подтверждает соответствие разработанной модели её реальному исполнению в ПЛИС.

На этапе «наземные испытания» рассматриваемый 1Р-блок тестируется в составе прототипа бортового комплекса управления (БКУ) космического аппарата. Здесь он может быть как в составе ВМ, так и в составе других устройств (например, маршрутизатора SpaceWire). Тестовое ПО разрабатывается с учётом миссии КА, учитывает взаимодействие всех компонентов, входящих в состав БКУ [3].

Рис. 3. Архитектура аппаратного отладчика, содержащего верификационную модель

Наконец, на этапе «лётные испытания» проверяется использование тестируемого 1Р-блока в условиях космического пространства.

Для проведения подобного класса испытаний можно использовать платформу для создания КА класса CubeSAT [4]. Это достаточно дешёвый способ подтвердить характеристики 1Р-блока и получить начальную лётную историю.

Следует отметить, что ошибки, выявленные на разных этапах верификации, приводят к необходимости переработки исходного кода тестируемого 1Р-ядра и начала процесса верификации заново. Полнота верификационных испытаний определяется составом программного обеспечения на каждом этапе тестирования.

На текущий момент при верификации 1Р-блока ИМАР-контроллера были успешно пройдены первые два этапа верификации. По результатам данных испы-

таний было разработано тестовое ПО [5]. Также было принято положительное решение о возможности проведения дальнейшей верификации IP-блока RMAP-контроллера в проекте «SibCube», что позволит пройти третий и четвёртый этап верификации.

Библиографические ссылки

1. ECSSE-ST-50-52C SpaceWire - Remote memory access protocol. - European Cooperation for Space Standardization (ECSS), 2010. 109 р.

2. Methodologies of Functional Verification, Mentor Graphics [Электронный ресурс]. URL: http://www.mentor.com/products/fv/methodologies/.

3. Ханов В. Х. Сетевые технологии для бортовых систем космического аппарата: опыт разработки // Доклады Томского гос. ун-та систем управления и радиоэлектроники. 2014. № 2 (32). С. 287-293.

4. Cubesat [Электронный ресурс]. URL: http://www.cubesat.org. (дата обращения: 09.09.2015).

5. Ханов В. Х., Шахматов А. В. Чекмарёв С. А. Программный комплекс для функциональной верификации RMAP-контроллера сети SpaceWire : Свидетельство о государственной регистрации программы для ЭВМ № 2015610988.; зарег. в Реестре программ для ЭВМ 21.01.2014.

References

1. ECSSE-ST-50-52C SpaceWire - Remote memory access protocol. - European Cooperation for Space Standardization (ECSS), 2010. 109р.

2. [Methodologies of Functional Verification, Mentor Graphics]. Available at: http://www.mentor.com/ products/fv/methodologies/ (accessed: 09.09.2015).

3. Khanov V. Kh. Setevye tehnologii dlja bortovyh sistem kosmicheskogo apparata: opyt razrabotki [Network technologies for on-Board systems of the spacecraft: the experience of development] Reports of Tomsk state University of control systems and Radioelectronics. 2014.№ 2

4. [Cubesat]. Available at: http://www.cubesat.org (accessed: 09.09.2015).

5. Khanov V. Kh. Programmnyj kompleks dlja funkcional'noj verifikacii RMAP-kontrollera seti Space-Wire [Software system for functional verification RMAP controller SpaceWire network] / A. V. Shahmatov, V. Kh. Khanov, S.A. Chekmaryov // The certificate of state registration of computer programs №2015610988; registered in the Registry of the computer programs 21.01.2014.

© Шахматов А. В., Ханов В. Х., Чекмарёв С. А., 2015