УСТРОЙСТВО ДЛЯ КОМПЕНСАЦИИ СТАТИЧЕСКИХ И ДИНАМИЧЕСКИХ ВХОДНЫХ ТОКОВ ДИФФЕРЕНЦИАЛЬНЫХ КАСКАДОВ НА БИПОЛЯРНЫХ ТРАНЗИСТОРАХ
APPARATUS FOR COMPENSATING FOR STATIC AND DYNAMIC INPUT CURRENTS OF DIFFERENTIAL STAGES ON BIPOLAR TRANSISTORS

Изобретение относится к области радиотехники и связи и может быть использовано в качестве устройства усиления аналоговых сигналов датчиков с высоким внутренним сопротивлением, в структуре аналоговых микросхем различного функционального назначения (например, операционных усилителях (ОУ), широкополосных и избирательных усилителях, фильтрах и т.п.).
Известны устройства для компенсации статических и динамических входных токов дифференциальных каскадов на биполярных транзисторах [1-7], которые используются для уменьшения статических и динамических погрешностей дифференциальных каскадов, обусловленных β-транзисторов.
Ближайшим прототипом заявляемого устройства является схема, представленная в патенте RU №2346386. Он содержит первый 1 и второй 2 компенсирующие транзисторы, эмиттеры которых соединены друг с другом и связаны с источником тока 3, дифференциальный каскад 4 на биполярных транзисторах с первым 5 и вторым 6 входами, связанными с коллекторами соответствующих первого 1 и второго 2 компенсирующих транзисторов, первый 7 и второй 8 закрытые изолирующие p-n переходы на подложку первого 1 и второго 2 компенсирующих транзисторов, первые выводы которых связаны с коллекторами соответствующих первого 1 и второго 2 компенсирующих транзисторов, причем база первого 1 компенсирующего транзистора соединена с коллектором второго 2 компенсирующего транзистора, а база второго 2 компенсирующего транзистора соединена с коллектором первого 1 компенсирующего транзистора.
Данная структура ДУ присутствует также в патентах RU №2346386, RU №2346385, RU №2393628, RU №2394361, RU №2394360, RU №2396699, RU №2396698.
Существенный недостаток известного устройства состоит в том, что при его реализации на p-n-p транзисторах, имеющих традиционную изоляцию p-n переходами на подложку, оно не обеспечивает полную компенсацию входных токов дифференциальных каскадов в широком диапазоне температур, а также при воздействии радиации, что требует введения специальных компенсирующих p-n переходов [1-7].
Основная задача предлагаемого изобретения состоит в повышении стабильности выходных токов устройства компенсации, и, как следствие, повышение эффективности его использования при работе с классическими дифференциальными каскадами на биполярных транзисторах.
Поставленная задача достигается тем, что в устройстве для компенсации статических и динамических входных токов дифференциальных каскадов на биполярных транзисторах фиг.1, содержащем первый 1 и второй 2 компенсирующие транзисторы, эмиттеры которых соединены друг с другом и связаны с источником тока 3, дифференциальный каскад 4 на биполярных транзисторах с первым 5 и вторым 6 входами, связанными с коллекторами соответствующих первого 1 и второго 2 компенсирующих транзисторов, первый 7 и второй 8 закрытые изолирующие p-n переходы на подложку первого 1 и второго 2 компенсирующих транзисторов, первые выводы которых связаны с коллекторами соответствующих первого 1 и второго 2 компенсирующих транзисторов, причем база первого 1 компенсирующего транзистора соединена с коллектором второго 2 компенсирующего транзистора, а база второго 2 компенсирующего транзистора соединена с коллектором первого 1 компенсирующего транзистора, предусмотрены новые связи - вторые выводы первого 7 и второго 8 закрытых изолирующих p-n переходов на подложку первого 1 и второго 2 компенсирующих транзисторов соединены с объединенными эмиттерами первого 1 и второго 2 компенсирующих транзисторов.
На чертеже фиг.1 представлена схема известного устройства для компенсации входных токов дифференциального каскада 4.
На чертеже фиг.2 представлена схема заявляемого устройства в соответствии с формулой изобретения.
В схеме фиг.3 приведены схемы устройства компенсации с тремя вариантами включения изолирующих p-n переходов на подложку:
- фиг.3а - p-n переходы на подложку включены традиционным образом, что соответствует прототипу фиг.1;
- фиг.3б - p-n переходы на подложку включены в соответствии с формулой изобретения;
- фиг.3в - p-n переходы на подложку отсутствуют (идеальный случай).
com.1
R1
1
На чертеже фиг.4 показана температурная зависимость выходного (компенсирующего) тока I=I в устройстве-прототипе при разных значениях тока I (40 мкА, 100 мкА, 200 мкА), который связан с численными значениями β транзисторов дифференциального каскада 1.
com.1
R1
1
На чертеже фиг.5 показана температурная зависимость выходного (компенсирующего) тока I=I в заявляемом устройстве при разных значениях тока I (40 мкА, 100 мкА, 200 мкА).
com.1
R1
1
На чертеже фиг.6 показана температурная зависимость выходного (компенсирующего) тока I=I в рассматриваемых устройствах фиг.3в при разных значениях тока I (40 мкА, 100 мкА, 200 мкА) и отсутствии изолирующих p-n переходов на подложку (идеальный вариант схемы).
Устройство для компенсации статических и динамических входных токов дифференциальных каскадов на биполярных транзисторах фиг.2 содержит первый 1 и второй 2 компенсирующие транзисторы, эмиттеры которых соединены друг с другом и связаны с источником тока 3, дифференциальный каскад 4 на биполярных транзисторах с первым 5 и вторым 6 входами, связанными с коллекторами соответствующих первого 1 и второго 2 компенсирующих транзисторов, первый 7 и второй 8 закрытые изолирующие p-n переходы на подложку первого 1 и второго 2 компенсирующих транзисторов, первые выводы которых связаны с коллекторами соответствующих первого 1 и второго 2 компенсирующих транзисторов, причем база первого 1 компенсирующего транзистора соединена с коллектором второго 2 компенсирующего транзистора, а база второго 2 компенсирующего транзистора соединена с коллектором первого 1 компенсирующего транзистора. Вторые выводы первого 7 и второго 8 закрытых изолирующих p-n переходов на подложку первого 1 и второго 2 компенсирующих транзисторов соединены с объединенными эмиттерами первого 1 и второго 2 компенсирующих транзисторов.
Рассмотрим работу ДУ фиг.2.
<mrow><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mn>.4</mn></mrow><mrow><mo stretchy="false">(</mo><mo>+</mo><mo stretchy="false">)</mo></mrow></msubsup></mrow>
<mrow><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mn>.4</mn></mrow><mrow><mo stretchy="false">(</mo><mo>−</mo><mo stretchy="false">)</mo></mrow></msubsup></mrow>
com.1
com.2
Дифференциальный каскад 4 характеризуется входными токами
и
, которые компенсируются выходными токами I и I предлагаемого устройства компенсации
<mrow><msub><mi>I</mi><mrow><mi>c</mi><mi>o</mi><mi>m</mi><mn>.1</mn></mrow></msub><mo>=</mo><msub><mi>I</mi><mn>0</mn></msub><mo>+</mo><mrow><mo>(</mo><mrow><mn>1</mn><mo>−</mo><msub><mi>α</mi><mn>1</mn></msub></mrow><mo>)</mo></mrow><msubsup><mi>I</mi><mn>7</mn><mn>0</mn></msubsup><mo>,</mo><mtext>        (1)</mtext></mrow>
<mrow><msub><mi>I</mi><mrow><mi>c</mi><mi>o</mi><mi>m</mi><mn>.2</mn></mrow></msub><mo>=</mo><msub><mi>I</mi><mn>0</mn></msub><mo>+</mo><mrow><mo>(</mo><mrow><mn>1</mn><mo>−</mo><msub><mi>α</mi><mn>2</mn></msub></mrow><mo>)</mo></mrow><msubsup><mi>I</mi><mn>8</mn><mn>0</mn></msubsup><mo>,</mo><mtext>        (2)</mtext></mrow>
3
0
где I=2I - суммарный ток эмиттеров транзисторов 1, 2;
i
α≈1 - коэффициент усиления по току эмиттера транзисторов 1, 2, связанный с β транзисторов дифференциального каскада 4.
В результате эквивалентные входные токи для узлов 5 и 6 уменьшаются.
<mrow><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mo>.</mo><mo>∑</mo><mn>1</mn></mrow><mrow><mo stretchy="false">(</mo><mo>−</mo><mo stretchy="false">)</mo></mrow></msubsup><mo>=</mo><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mn>.4</mn></mrow><mrow><mo stretchy="false">(</mo><mo>−</mo><mo stretchy="false">)</mo></mrow></msubsup><mo>−</mo><msub><mi>I</mi><mn>0</mn></msub><mo>−</mo><mrow><mo>(</mo><mrow><mn>1</mn><mo>−</mo><msub><mi>α</mi><mn>1</mn></msub></mrow><mo>)</mo></mrow><msubsup><mi>I</mi><mn>7</mn><mn>0</mn></msubsup><mo>≈</mo><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mn>.4</mn></mrow><mrow><mo stretchy="false">(</mo><mo>−</mo><mo stretchy="false">)</mo></mrow></msubsup><mo>−</mo><msub><mi>I</mi><mn>0</mn></msub><mo>,</mo><mtext>      (3)</mtext></mrow>
<mrow><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mo>.</mo><mo>∑</mo><mn>2</mn></mrow><mrow><mo stretchy="false">(</mo><mo>+</mo><mo stretchy="false">)</mo></mrow></msubsup><mo>=</mo><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mn>.4</mn></mrow><mrow><mo stretchy="false">(</mo><mo>+</mo><mo stretchy="false">)</mo></mrow></msubsup><mo>−</mo><msub><mi>I</mi><mn>0</mn></msub><mo>−</mo><mrow><mo>(</mo><mrow><mn>1</mn><mo>−</mo><msub><mi>α</mi><mn>2</mn></msub></mrow><mo>)</mo></mrow><msubsup><mi>I</mi><mn>8</mn><mn>0</mn></msubsup><mo>≈</mo><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mn>.4</mn></mrow><mrow><mo stretchy="false">(</mo><mo>+</mo><mo stretchy="false">)</mo></mrow></msubsup><mo>−</mo><msub><mi>I</mi><mn>0</mn></msub><mo>.</mo><mtext>      (4)</mtext></mrow>
0
2
<mrow><msub><mi>I</mi><mn>0</mn></msub><mo>≈</mo><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mn>.4</mn></mrow><mrow><mo stretchy="false">(</mo><mo>+</mo><mo stretchy="false">)</mo></mrow></msubsup></mrow>
<mrow><msub><mi>I</mi><mn>0</mn></msub><mo>≈</mo><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mn>.4</mn></mrow><mrow><mo stretchy="false">(</mo><mo>−</mo><mo stretchy="false">)</mo></mrow></msubsup></mrow>
<mrow><msubsup><mi>I</mi><mn>7</mn><mn>0</mn></msubsup></mrow>
<mrow><msubsup><mi>I</mi><mn>8</mn><mn>0</mn></msubsup></mrow>
<mrow><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mo>.</mo><mo>∑</mo><mn>1</mn></mrow><mrow><mo stretchy="false">(</mo><mo>−</mo><mo stretchy="false">)</mo></mrow></msubsup></mrow>
<mrow><msubsup><mi>I</mi><mrow><mi>в</mi><mi>х</mi><mo>.</mo><mo>∑</mo><mn>2</mn></mrow><mrow><mo stretchy="false">(</mo><mo>+</mo><mo stretchy="false">)</mo></mrow></msubsup></mrow>
За счет соответствующего выбора тока I (
,
), a также обеспечение α≈1 в схеме фиг.2 устраняется влияние температурно-зависимых токов через p-n переходы на подложку
,
на суммарные входные токи
,
устройства.
R1
com.1
R2
com.2
Компьютерное моделирование (фиг.5, фиг.6) показывает, что компенсирующие токи в предлагаемой схеме I=I, I=I не изменяются в диапазоне температур. Для схемы-прототипа эти эффекты не характерны (фиг.4).
Таким образом, предлагаемое устройство обеспечивает более эффективную компенсацию входных токов дифференциального каскада 4 на биполярных транзисторах.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент RU №2346386
2. Патент RU №2346385
3. Патент RU №2393628
4. Патент RU №2394361
5. Патент RU №2394360
6. Патент RU №2396699
7. Патент RU №2396698