СПОСОБ И УСТРОЙСТВО СЧЕТА ИМПУЛЬСОВ

1. Способ счета импульсов, заключающийся в представлении каждой десятичной цифры от нуля до девяти одного разряда (декады) четырьмя двоичными разрядами, при этом выполнение счета импульсов от «0» до «9» производят путем добавления «1» к коду числа, хранящемуся в первом-четвертом триггерах Q1, Q2, Q3, Q4 тетрады, отличающийся тем, что десятичные цифры от нуля до девяти одной тетрады представляют двоичными кодами 0000, 0001, 0011, 0111, 1111, 1110, 1101, 1010, 0101 и 1011 соответственно, перед началом счета все триггеры устанавливают в нулевое состояние, подавая сигнал сброса CLR=0 на входы установки в «0» каждого триггера, затем на входе сброса устанавливают единичное значение CLR=1, счетные импульсы СИ, при наличие единичного значения на внешнем входе разрешения работы СЕ=1 от предыдущей младшей тетрады счетчика, инвертируют, формируют сигнал счета ТИ=not (СИ and СЕ), который поступает на тактовые входы всех триггеров Q1, Q2, Q3, Q4, добавление «1» к коду тетрады осуществляют по первому - девятому счетным импульсам СИ путем занесения в младший триггер Q1 кода «1», при условии D1=not(Q1 and Q3)=1, или кода «0», при условии Dl=not(Ql and Q3)=0, и выполняют сдвиг между разрядами тетрады на один разряд в сторону старших двоичных разрядов для второго Q2, третьего Q3 и четвертого Q4 триггеров, после девятого счетного импульса СИ 9 формируют нулевое значение сигнала D9=not(Q3 and not Q2 and Q0)=0 установки триггеров в «0» и единичное значение сигнала разрешения работы CR=1 в старшую тетраду, при этом CR=Q3 and not Q2 and Q0 and CE=1, по десятому счетному импульсу СИ 10 все триггеры Q1, Q2, Q3, Q4 тетрады устанавливают в «0».
1
2
3
4
1
2
3
4
1
2
3
4
1
2
3
4
1
1
2
2
2
3
3
3
4
1
1
3
3
1
1
1
2
3
3
2
3
1
1
2
3
3
2. Устройство счета импульсов, содержащее в каждой десятичной декаде четыре двоичных разряда 1, 1, 1, 1, логический элемент И 11, вход 14 счетных импульсов СИ устройства и вход 12 установки устройства в нуль CLR, причем каждый из двоичных разрядов выполнен на основе одного RS-триггера, отличающееся тем, что в него дополнительно введены первый 8, второй 9 и третий 10 логические элементы И-НЕ устройства, вход 13 разрешения работы устройства СЕ от предыдущей младшей тетрады счетчика, внешние выходы разрядов устройства 15, 15, 15, 15 и выход 16 сигнала разрешения работы CR в старшую тетраду, а в каждом двоичном разряде тетрады RS-триггера выполнены на основе первого 2 и второго 3 логических элементов И-НЕ и дополнительно введены третий 4, четвертый 5, пятый 6 и шестой 7 логические элементы И-НЕ и тактовый вход ТИ двоичного разряда, причем выходы первых элементов И-НЕ 2 каждого разряда являются прямыми Q выходами RS-триггера, а также являются внешними выходами устройства 15, 15, 15, 15 соответственно, выходы вторых элементов И-НЕ 3 каждого разряда являются инверсными NQ выходами RS-триггера, выход первого элемента И-НЕ 2 соединен с первым входом второго элемента И-НЕ 3, выход которого соединен со вторым входом первого элемента И-НЕ 2, первый вход которого соединен с выходом третьего элемента И-НЕ 4, первым входом пятого элемента И-НЕ 6 и первым входом четвертого элемента И-НЕ 5, третий вход которого соединен с третьим входом третьего элемента И-НЕ 4 и является тактовым входом ТИ двоичного разряда, выход шестого элемента И-НЕ 7 соединен со вторым входом пятого элемента И-НЕ 6 и вторым входом четвертого элемента И-НЕ 5, выход которого соединен со вторым входом второго элемента И-НЕ 3 и со вторым входом шестого элемента И-НЕ 7, первый вход которого соединен с первым входом третьего элемента И-НЕ 4 и является входом установки триггера в нулевое состояние, вход 12 установки устройства в нуль CLR соединен с входами установки всех триггеров в нулевое состояние, вход 13 разрешения работы устройства СЕ от предыдущей младшей тетрады счетчика соединен с четвертым входом элемента И 11 устройства и первым входом третьего элемента И-НЕ 10 устройства, второй вход которого соединен с входом 14 счетных импульсов СИ устройства, а выход третьего элемента И-НЕ 10 устройства соединен с тактовыми входами ТИ каждого двоичного разряда 1, 1, 1, 1, прямой Q1 выход 15 первого двоичного разряда 1 соединен с третьим входом шестого элемента И-НЕ 7 второго двоичного разряда 1, прямой Q2 выход 15 второго двоичного разряда 1 соединен с третьим входом шестого элемента И-НЕ 7 третьего двоичного разряда 1, прямой Q3 выход 15 третьего двоичного разряда 1 соединен с третьим входом шестого элемента И-НЕ 7 четвертого двоичного разряда 1, первый вход первого элемента И-НЕ 8 устройства соединен с прямым Q1 выходом 15 первого двоичного разряда 1, а второй вход соединен с прямым Q3 выходом 15 третьего двоичного разряда 1, выход первого элемента И-НЕ 8 устройства соединен с третьим входом шестого элемента И-НЕ 7 первого двоичного разряда 1, первый вход второго элемента И-НЕ 9 устройства соединен с прямым Q1 выходом 15 первого двоичного разряда 1, второй вход соединен с инверсным NQ2 выходом второго двоичного разряда 1, третий вход соединен с прямым Q3 выходом 15третьего двоичного разряда 1, а выход второго элемента И-НЕ 9 устройства соединен с четвертым входом шестого элемента И-НЕ 7 второго двоичного разряда 1 и с четвертым входом шестого элемента И-НЕ 7 третьего двоичного разряда 1, первый вход элемента И 11 устройства соединен с прямым Q1 выходом 15 первого двоичного разряда 1, второй вход соединен с инверсным NQ2 выходом второго двоичного разряда 1, третий вход соединен с прямым Q3 выходом 15 третьего двоичного разряда 1, а выход элемента И 11 является выходом 16 сигнала разрешения работы CR в старшую тетраду.