КОМПАРАТОР ДЛЯ 1,5-БИТНОГО АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАТЕЛЯ

Полезная модель относится к области электроники и может быть использована в составе устройств обработки информации. Современная техника передачи, обработки и хранения информации предусматривает, в первую очередь, ее представление в цифровой форме. Неуклонный рост потоков информации с неизбежностью ужесточает требования к устройствам, осуществляющим ее преобразование из аналоговой формы в цифровую и обратно. В каждой архитектуре аналого-цифрового преобразователя (АЦП) присутствует хотя бы один компаратор того или иного типа. Компараторы, используемые в качестве блоков АЦП, должны иметь хорошее разрешение, так как характеристики всего устройства зависят от качества каждой составляющей.
Компаратор предназначен для выполнения функции сравнения либо двух входных сигналов между собой, либо одного входного сигнала с заданным постоянным уровнем. При этом на выходе формируются два значения выходного сигнала [1]. При проектировании быстродействующих аналого-цифровых преобразователей с высоким разрешением огромную роль играет выбор подходящей архитектуры компаратора, поскольку операция сравнения, как правило, является тем ограничивающим фактором, который в значительной степени определяет точность, быстродействие и энергопотребление всего устройства. Компаратор должен не только обладать высокой разрешающей способностью, но и сохранять ее в широком диапазоне синфазных напряжений.
Основной возникающий вопрос при построении многокаскадного АЦП - это вопрос о количестве каскадов и их разрядности. Когда разрядность 1,5 бита на каскад архитектура высокоразрядного конвейерного преобразователя обладает рядом достоинств: малое энергопотребление, высокая производительность преобразования, простая логика цифровой коррекции, не требующая операции вычитания, наличие только двух уровней опорного напряжения.
ref
ref
ref
ref
Во внутреннем 1,5-битном АЦП присутствует два уровня квантования сигнала: ±V/4, где V - величина опорного напряжения, то есть необходимо наличие двух компараторов с уровнями сравнения: -V/4 и +V/4.
ref
Для сравнения входного сигнала с уровнями ±V/4, необходима архитектура компаратора, построенная на основе методов сравнения зарядов. Конфигурация [2] содержит ключи, емкости и блок сравнения. На ключи поступают фазы тактирования и к обкладкам конденсаторов подключаются входной сигнал и опорное напряжение. В [3] схема компаратора содержит в своем составе значительно меньше элементов. В одну фазу тактирования емкость заряжается до уровня входного сигнала, а затем в другую фазу тактирования к обкладке емкости подключается опорное напряжение. Перераспределенный заряд поступает на вход блока сравнения. Такая архитектура не подходит для использования в составе 1,5-битного АЦП, так как входной сигнал не является дифференциальным.
Из известных архитектур наиболее близкой по технической сущности к заявленному решению является схема, где уровень сравнения компаратора можно задавать номиналами емкостей [4]. Недостаток этой структуры, в необходимости генерирования дополнительной фазы тактирования, так как основная фаза тактирования компаратора отличается от фазы выборки аналого-цифрового преобразователя, в составе которого используется компаратор. В связи с этим, отличием предлагаемой полезной модели является блок сравнения.
В [5] блок сравнения содержит всего пять транзисторов: дифференциальную пару, токоотвод и токовое зеркало на р-канальных транзисторах. Блок не тактируется и его выходы не дифференциальные, то есть использование его в составе 1,5-битного АЦП невозможно.
В качестве блока сравнения в полезной модели использовалась схема компаратора, представленная в статье [6]. Архитектура компаратора полностью дифференциальная, присутствует стробируемый сигнал, который позволяет существенно увеличить быстродействие. Устройства такого типа обладают низким потреблением и малой площадью занятия на кристалле, что обуславливает их широкое применение в быстродействующих аналого-цифровых преобразователях.
Техническим результатом предложенного технического решения является достижение точности преобразования конвейерного аналого-цифрового преобразователя на уровне 10-12 разрядов.
Указанный технический результат достигается тем, что архитектура компаратора построена на основе метода сравнения зарядов и содержит цепь переключаемых конденсаторов, непосредственный блок сравнения и схему тактирования. В схеме тактирования предусмотрены две фазы синхронизации, что увеличивает быстродействие и уменьшает ошибку смещения нуля. Ошибка работы компаратора не превышает максимально допустимую ошибку смещения нуля.
Сущность предложенного технического решения показана схематично на рисунке. На фиг.1 изображена блок-схема компаратора для 1,5-битного аналого-цифрового преобразователя.
1
ref
ref
B
in1
in2
latch
latch
out+
out-
DD
latch
DD
out+
out-
in1
in2
В схему компаратора входят аналоговые ключи 1, 2, 3, 4, 7, 17, 20, 21, 22, 23, конденсаторы 5, 6, 18, 19 и транзисторы 8, 9, 10, 11, 12, 13, 14, 15, 16. В фазу тактирования F через ключи 1, 3 и 20, 22 к обкладкам емкостей 5, 6 и 18, 19 подключаются уровни отрицательного опорного напряжения -V и положительного опорного напряжения +V. Другая обкладка этих конденсаторов через ключи 7, 17 подключается к виртуальной земле V. В фазу тактирования F2 (инверсную F1) к обкладкам емкостей подключается входной дифференциальный сигнал V и V, а заряд на емкостях разряжается на затворы n-канальных транзисторов 11, 16. Стробирующий сигнал V поступает на затвор транзистора 12. Когда на затворе ноль, n-канальный транзистор 12 заперт, и сравнения сигналов не происходит. А p-канальные транзисторы 8, 14 при V=0 В открыты и на выходах блока сравнения V, V будет уровень напряжения питания V. Когда фаза тактирования V равна V, транзистор 12 открывается, и транзисторы 9, 10, 11, 13, 15, 16 формируют выходные сигналы V, V, в зависимости от значений входных сигналов V, V.
Полезная модель предназначена для изготовления в рамках глубоко субмикронной КМОП технологии. Разностороннее моделирование устройства проводилось в системе САПР с библиотечными элементами, предназначенными для КМОП технологии с проектной нормой 0,18 мкм. Уменьшение геометрических размеров транзисторов позволяет уменьшить паразитные емкости, улучшить быстродействие и снизить энергопотребление устройства.
Источники информации принятые во внимание
1. Проектирование аналоговых КМОП-микросхем. Краткий справочник разработчика / Под редакцией В.И.Эннса. - М.: Горячая линия - Телеком. - 2005. - 454 с
2. United States Patent Number US 6,563,363 B1 Date of Patent May 13, 2003, «SWITCHED CAPACITOR COMPARATOR NETWORK».
3. United States Patent Number 4,710,724 Date of Patent Dec. 1, 1987, «DIFFERENTIAL CMOS COMPARATOR FOR SWITCHED CAPACITOR APPLICATIONS».
4. A 150-Ms/s 8-b 71-mW CMOS Time-Interleaved ADC / Sotirios Limotyrakis, Scott D. Kulchycki, IEEE MAY 2005.
5. United States Patent Number 4,320,347 Date of Patent Mar. 16, 1982, «SWITCHED CAPACITOR COMPARATOR».
6. A 6-bit 500-Mds Digital Self-calibrated Pipelined Analog-to-Digital Converter / Yu-Hsun Chen and Tai-Cheng Lee, IEEE Aug. 4-5, 2004.