Частотно-фазовый компаратор

Полезная модель относится к области измерительной техники и может быть использовано в качестве логического элемента сравнения частот следования и формирования фазового рассогласования импульсов задающего генератора и датчика обратной связи в системах автоматического управления, построенных на основе принципа фазовой автоподстройки частоты.
Известен частотно-фазовый компаратор (А.С. RU №484621,  опубл. 15.09.1975г.), содержащий схемы И-НЕ, два блокирующих и фазовый триггер, входы которого подключены к клеммам источников контролируемой и эталонной частоты и к входам двух схем И-НЕ, к вторым входам которых подключены соответственно единичный и нулевой выходы фазового триггера, а к выходам - первые входы блокировочных триггеров, нулевые выходы которых соединены с их вторыми входами через третью схему И-НЕ, а единичные выходы соответственно - с первыми входами четвертой и пятой схем И-НЕ, при этом второй вход пятой схемы И-НЕ соединен с выходом четвертой схемы И-НЕ, второй вход которой подключен к нулевому выходу фазового триггера. В данной схеме имеется возможность получения сигналов, соответствующих прохождению двух импульсов одной из сравниваемых частот между двумя импульсами другой из сравниваемых частот.
Недостатком этого устройства является низкая надежность работы частотно-фазового компаратора, в значительной степени связанная с зависимостью от длительности импульсов источников контролируемой и эталонной частоты, что определяет необходимость использования на входе компаратора дополнительных формирователей коротких импульсов, усложняющих компаратор.
Наиболее близким техническим решением к заявляемому устройству является частотно-фазовый компаратор (Патент RU №2469461 опубл. 10.12.2003г.), содержащий фазовый триггер, входы которого подключены к клеммам источников контролируемой и эталонной частоты, прямой и инверсный выходы фазового триггера подключены соответственно к информационным D-входам первого и второго D-триггеров, синхровходы которых подключены соответственно к источникам контролируемой и эталонной частоты, выходы первого и второго D-триггеров подключены соответственно к входам первого и второго одновибраторов, при этом выход первого одновибратора подключен к первому входу первого логического элемента И, к первому входу логического элемента ИЛИ, к R-входу первого D-триггера и является 2/2 выходом частотно-фазового компаратора, а выход второго одновибратора является 0/2 выходом частотно-фазового компаратора, подключен к первому входу второго логического элемента И, к второму входу логического элемента ИЛИ, к R-входу второго D-триггера, выход логического элемента ИЛИ через элемент задержки подключен к синхровходам первого и второго блокирующих D-триггеров, информационный D-вход первого блокирующего D-триггера подключен к выходу первого логического элемента И, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, информационный D- вход которого подключен к выходу второго логического элемента И, второй вход которого подключен к инверсному выходу первого блокирующего D-триггера, прямой выход которого является Т выходом частотно-фазового компаратора, Р выходом которого является прямой выход второго блокирующего D-триггера, инверсные выходы фазового триггера и первого блокирующего D-триггера подключены соответственно к первому и второму входам первого логического элемента И-НЕ, выход которого подключен к первому входу второго логического элемента И-НЕ, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, выход второго логического элемента И-НЕ является γ выходом частотно-фазового компаратора.
Недостатком данного устройства является узкие функциональные возможности частотно-фазового компаратора.
Техническим результатом полезной модели является расширение функциональных возможностей частотно-фазового компаратора путем реализации возможности принудительной установки устройства в требуемый режим работы, что позволяет реализовать более сложные и эффективные алгоритмы работы систем автоматического управления с использованием компаратора в качестве элемента сравнения.
Р
П
Т
Данный технический результат достигается тем, что в частотно-фазовый компаратор, содержащий фазовый триггер, входы которого подключены к клеммам источников контролируемой и эталонной частоты, прямой и инверсный выходы фазового триггера подключены соответственно к информационным D-входам первого и второго D-триггеров, синхровходы которых подключены соответственно к источникам контролируемой и эталонной частоты, выходы первого и второго D-триггеров подключены соответственно к входам первого и второго одновибраторов, при этом выход первого одновибратора подключен к первому входу первого логического элемента И, к первому входу логического элемента ИЛИ, к R-входу первого D-триггера и является 2/2 выходом частотно-фазового компаратора, а выход второго одновибратора является 0/2 выходом частотно-фазового компаратора, подключен к первому входу второго логического элемента И, к второму входу логического элемента ИЛИ, к R-входу второго D-триггера, выход логического элемента ИЛИ через элемент задержки подключен к синхровходам первого и второго блокирующих D-триггеров, информационный D-вход первого блокирующего триггера подключен к выходу первого логического элемента И, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, информационный D-вход которого подключен к выходу второго логического элемента И, второй вход которого подключен к инверсному выходу первого блокирующего D-триггера, прямой выход которого является Т выходом частотно-фазового компаратора, Р выходом которого является прямой выход второго блокирующего триггера, инверсные выходы фазового триггера и первого блокирующего триггера подключены соответственно к первому и второму входам первого логического элемента И-НЕ, выход которого подключен к первому входу второго логического элемента И-НЕ, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, выход второго логического элемента И-НЕ является γ выходом частотно-фазового компаратора, согласно заявляемому техническому решению введены третий логический элемент И, третий, четвертый и пятый D-триггеры, второй и третий логические элементы ИЛИ, первый и второй входы третьего логического элемента И подключены соответственно к вторым входам второго и первого логических элементов И, выход третьего логического элемента И является П выходом частотно-фазового компаратора, информационные входы третьего, четвертого и пятого D-триггеров являются третьим У, четвертым У и пятым У входами частотно-фазового компаратора, синхровходы третьего, четвертого и пятого D-триггеров подключены ко второму входу частотно-фазового компаратора, входы установки в «0» третьего, четвертого и пятого D-триггера подключены соответственно к Р, П, Т выходам частотно-фазового компаратора. Выход третьего D-триггера подключен ко входу установки в «1» второго блокирующего триггера и к первому входу третьего логического элемента ИЛИ, выход четвертого D-триггера подключен к первому входу второго логического элемента ИЛИ и ко второму входу третьего логического элемента ИЛИ, выход пятого D-триггера подключен ко второму входу второго логического элемента ИЛИ и ко входу установки в «1» первого блокирующего триггера, выходы второго и третьего логических элементов ИЛИ подключены соответственно ко входам установки в «0» второго и первого блокирующих триггеров.
Сущность технического решения пояснена чертежом, где на фиг. приведена функциональная электрическая схема предлагаемого устройства.
Частотно-фазовый компаратор содержит: фазовый RS-триггер 1, D-триггеры 2, 3, 15, 16, 17, блокирующие D-триггеры 4 и 5,одновибраторы 6 и 7, логические элементы ИЛИ 8, 18, 19, элемент задержки 9, схемы И 10, 11, 14, логические элементы И-НЕ 12 и 13.
Р
П
Т
Входы фазового RS-триггера 1 в устройстве являются синхровходами первого D-триггера 2 и второго D-триггера 3 и подключены к клеммам источников контролируемой и эталонной частоты. Информационные D-входы первого D-триггера 2 и второго D-триггера 3 подключены соответственно к прямому и инверсному выходу фазового RS-триггера 1. Выходы первого D-триггера 2 и второго D-триггера 3 подключены соответственно к входам первого одновибратора 6 и второго одновибратора 7. Выход первого одновибратора 6 подключен к первому входу первого логического элемента И 10, к первому входу первого логического элемента ИЛИ 8, к R-входу первого D-триггера 2 и является 2/2 выходом частотно-фазового компаратора. Выход одновибратора 7 подключен к первому входу второго логического элемента И 11, к второму входу первого логического элемента ИЛИ 8, к R-входу второго D-триггера 3, и является 0/2 выходом частотно-фазового компаратора. Выход первого логического элемента ИЛИ 8 через элемент задержки 9 подключен к синхровходам первого и второго блокирующих D-триггеров 4 и 5. Информационный D-вход первого блокирующего D-триггера 4 подключен к выходу первого логического элемента И 10, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера 5 и ко второму входу третьего логического элемента И 14, информационный D-вход второго блокирующего D-триггера 5 подключен к выходу второго логического элемента И 11, второй вход которого подключен к инверсному выходу первого блокирующего D-триггера 4, к первому входу третьего логического элемента И 14 и ко второму входу первого логического элемента И-НЕ 12. Прямые выходы первого и второго блокирующих D-триггеров 4 и 5 являются соответственно Т и Р выходами частотно-фазового компаратора и подключены соответственно ко входам установки в «0» пятого и третьего D-триггеров 17 и 15. Первый вход первого логического элемента И-НЕ 12 подключен к инверсному выходу фазового RS-триггера 1. Выход первого логического элемента И-НЕ 12 подключен к первому входу второго логического элемента И-НЕ 13, выход которого является γ выходом частотно-фазового компаратора. Выход третьего логического элемента И 14 является П выходом частотно-фазового компаратора подключен к входу установки в «0» четвертого D-триггера 16, информационные входы третьего, четвертого и пятого D-триггеров 15, 16, 17 являются соответственно третьим У, четвертым У и пятым У входами частотно-фазового компаратора, синхровходы третьего, четвертого и пятого D-триггеров 15, 16, 17 подключены ко второму входу частотно-фазового компаратора. Выход третьего D-триггера 15 подключен ко входу установки в «1» второго блокирующего триггера 5 и к первому входу третьего элемента ИЛИ 19, выход четвертого D-триггера 16 подключен к первому входу второго логического элемента ИЛИ 18 и ко второму входу третьего логического элемента ИЛИ 19, выход пятого D-триггера подключен ко второму входу второго логического элемента ИЛИ 18 и ко входу установки в «1» первого блокирующего триггера 4, выходы второго и третьего логических элементов ИЛИ 18, 19 подключены соответственно ко входам установки в «0» второго и первого блокирующих триггеров 5,4.
Частотно-фазовый компаратор работает следующим образом.
Компаратор имеет два режима работы: режим сравнения частот и режим сравнения фаз. Причем при сближении частот компаратор автоматически переходит от режима сравнения частот к режиму сравнения фаз.
При превышении частоты эталонного сигнала над контролируемым обязательно возникает состояние, при котором в промежутке между поступлением на вход двух импульсов контролируемой частоты на вход подаются два импульса эталонной частоты. Первый импульс устанавливает инверсный выход фазового RS-триггера 1 в состояние «1» (высокий уровень напряжения), подготовив D-триггер 3 к установке в состояние логической «1» при приходе второго импульса эталонной частоты. Второй импульс устанавливает прямой выход D-триггера 3 в состояние «1». Импульс с прямого выхода D-триггера 3 поступает на вход одновибратора 7, который формирует на выходе импульс требуемой длительности, обеспечивающей надежную работу частотно-фазового компаратора. Импульс с выхода одновибратора 7 одновременно поступает на R вход D-триггера 3 (отключая его), на выход 0/2 частотно-фазового компаратора, на первый вход схемы И 11 и с задержкой τ, равной времени срабатывания схем И, через схему ИЛИ 8 и элемент задержки 9 на синхровходы D-триггеров 4 и 5.
В том случае, если в предшествующий момент времени D-триггер 4 был выключен, то в момент прихода импульса на синхровход блокирующего D-триггера 5 его D вход уже будет находиться в состоянии логической «1», т.к. импульс, который поступит с одновибратора 7 через схему И 11, придет на время τ раньше. В результате прямой выход блокирующего D-триггера 5 перейдет в состояние логической «1», формируя на выходе Р частотно-фазового компаратора сигнал индикации превышения эталонной частоты над контролируемой. Инверсный выход блокирующего D-триггера 5 при этом блокирует работу схемы И-НЕ 13 и на выходе γ частотно-фазового компаратора также устанавливается состояние логической «1». Состояние логического «0» на выходе блокирующего D-триггера 4 при этом остается неизменным.
В том случае, если в предшествующий момент времени блокирующий D-триггер 4 был включен, то в момент прихода импульса на синхровход блокирующего D-триггера 5 его D-вход будет находиться в состоянии логического «0», т.к. импульс с одновибратора 7 не пройдет через заблокированную инверсным выходом блокирующего D-триггера 4 схему И 11. В результате прямой выход блокирующего D-триггера 5 перейдет в состояние логического «0», а инверсный выход устанавливается в состояние логической «1» и тем самым разблокирует работу схемы И-НЕ 13. Блокирующий D-триггер 4 при этом переходит в выключенное состояние, т.к. в момент прихода импульса на его синхровход D вход находится в состоянии «0». Компаратор переходит от режима сравнения частот к режиму сравнения фаз. Поскольку при этом на схемы И-НЕ 12 и 13 с инверсных выходов первого и второго блокирующих D-триггеров 4 и 5 подан «разрешающий» сигнал логической «1», то выход компаратора γ повторяет состояние инверсного выхода RS-триггера 1. Длительность выходных импульсов пропорциональна фазовому сдвигу сравниваемых частот. При этом на выходе третьего логического элемента И 14 формируется сигнал логической «1» (П), т.к. входные сигналы третьего логического элемента И 14, поступающие с инверсных выходов первого и второго блокирующих D-триггеров 4 и 5, равны логической «1».
При превышении частоты контролируемого сигнала над эталонным компаратор работает аналогично, начиная с установки прямого выхода RS-триггера 1 в состояние «1».
В режимах принудительной установки частотно-фазового компаратора в требуемый режим работа происходит следующим образом.
Р
П
Т
Р
П
Т
э
Принудительная установка требуемого режима работы устройства Р, П или Т осуществляется с помощью входных сигналов У, У или У, подаваемых соответственно на третий, четвертый и пятый входы частотно-фазового компаратора. D-триггеры 15, 16, 17 служат для формирования коротких импульсов установки требуемых режимов, при этом формирование переднего фронта импульса осуществляется при наличии сигнала У, У или У на информационном входе D-триггера 15, 16 или 17 по заднему фронту импульса эталонной частоты f, приходящего на синхровход D-триггеров 15, 16 или 17. Сброс D-триггеров 15, 16 или 17 в состояние логического «0» осуществляется после завершения процесса принудительной установки устройства в требуемый режим работы по выходным сигналам индикации режима работы Р, П или Т путем их подачи на вход установки в «0» D-триггеров 15, 16 или 17.
Р
П
Т
Элементы ИЛИ 18, ИЛИ 19 служат для формирования сигналов асинхронной установки блокирующих D-триггеров 4, 5 в требуемое состояние в зависимости от входных сигналов У, У или У.
Р
При появлении на входе устройства сигнала У на выходе D-триггера 15 формируется короткий импульс, поступающий на вход установки в «1» второго блокирующего триггера 5 и через элемент ИЛИ 19 на вход установки в «0» первого блокирующего D-триггера 4, в результате на выходе устройства Р формируется сигнал индикации режима разгона.
П
При появлении на входе устройства сигнала У на выходе D-триггера 16 формируется короткий импульс, поступающий через элемент ИЛИ 18 на вход установки в «0» второго блокирующего D-триггера 5 и через элемент ИЛИ 19 на вход установки в «0» первого блокирующего D-триггера 4, в результате выходе П устройства формируется сигнал индикации режима фазового сравнения.
Т
При появлении на входе устройства сигнала У на выходе D-триггера 17 формируется короткий импульс, поступающий на вход установки в «1» первого блокирующего D-триггера 4, в результате на выходе устройства Т формируется сигнал индикации режима торможения.
Сброс D-триггеров 15, 16 или 17 в состояние логического «0» (завершение короткого импульса установки режима) осуществляется в момент появления на выходах Р, П или Т устройства сигнала индикации требуемого режима работы.
Таким образом, предлагаемое техническое решение позволяет расширить функциональные возможности частотно-фазового компаратора путем реализации возможности принудительной установки устройства в требуемый режим работы, что позволяет реализовать более сложные и эффективные алгоритмы работы систем автоматического управления с использованием компаратора в качестве элемента сравнения.