Способ повышения быстродействия преобразователей кодов на счетчиках

Практическая значимость. Программный комплекс позволяет ускорить разработку MIMD-системы благодаря возможностям расчета ключевых показателей производительности многоступенчатой сети на ранних этапах проектирования. Благодаря предварительной оценке производительности будущей коммутирующей сети, сокращаются затраты на имплементацию пробной версии сети, что уменьшает общую стоимость многопроцессорной системы.

Список литературы: 1. J. Konicek, T. Tilton, et al, The organization of the Cedar system // Prac. Int' Conf. Parallel Processing, Aug. 1991.Р. 49-56. 2. Y. Mun andH. Y. Youn. Performance analysis of finite buffered multistage interconnection networks // IEEE Trans. Computers, Feb. 1994. Р. 153-162. 3. Prasant Mohapatra, Chita R. Das. Performance Analysis of Finite-Buffered Asynchronous Multistage Interconnection Networks, IEEE Transactions on Parallel and Distributed Systems, Vol. 7, No. 1. 1996. Р. 18-25. 4. El-Paoumy, On Truncated Erlangian Queuing Systems with State-Dependent Service Rate, Balking and Reneging, Applied Mathematical Sciences, Vol. 2. 2008. Р. 1161-1167. 5. Dickey S.R. and Percus O.E. Performance differences among combining switch architectures, Proc. I&Z, Conf. on Parallel Processing, Aug. 1992. Vol. 1. Р. 110-117.

Поступила в редколлегию 15.12.2008 Евграфов Вячеслав Николаевич, аспирант кафедры ПМ ХНУРЭ. Научные интересы: многопроцессорные системы, многоступенчатые сети. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 8(063)95-82-985.

УДК 681.325.53

Н.Я. КАКУРИН, С.Н. КОВАЛЕНКО, Ю.В. ЛОПУХИН, А.Н. МАКАРЕНКО

СПОСОБ ПОВЫШЕНИЯ БЫСТРОДЕЙСТВИЯ ПРЕОБРАЗОВАТЕЛЕЙ КОДОВ НА СЧЕТЧИКАХ

Предлагается способ повышения быстродействия преобразователей кодов на счетчиках с помощью параллельной стратегии использования шагов преобразования. Разрабатывается метод расчета числа тактов преобразования и программное обеспечение для его реализации.

1. Постановка задачи

Одношаговый преобразователь кодов по методу накопления эквивалентов обладает небольшими аппаратурными затратами, но требует К тактов на преобразование числа [1]. При более высоких требованиях к быстродействию применяют двухшаговые, трехшаго-вые и другие преобразователи кодов с большим числом различных преобразований шагов

[2-5].

Для максимального числа тактов преобразования N^f ПК дробных чисел в работах [1,2] была получена система формул

N^=K-1;

N2W=]

N3 др=] (K-1)/b[+] (b-1)/a[+a-1;

N4w=] (K-1 )/c[+](c-1 )/b [+](b-1 )/a [+a-1; где К — основание системы счисления на входе; а, b, с - соответственно второй, третий и четвертый шаги преобразования (первый шаг преобразования равен 1); N^f , N/f , N3W , N4Af - максимальное число тактов преобразования соответственно одношагового, двухша-гового, трехшагового и четырехшагового ПК.

В процессе преобразования применяется стратегия последовательного использования шагов преобразования, т. е. показание разрядных счетчиков вначале уменьшается на величину наибольшего шага. Затем, если во всех разрядах значения цифр оказываются меньше величины наибольшего шага, происходит переход на меньший шаг; затем на последнем этапе преобразования происходит переход на первый шаг, равный 1, и преобразование выполняется до полного обнуления всех разрядных счетчиков.

Увеличение числа различных шагов преобразования целесообразно, если уменьшается максимальное число тактов преобразования. Из всех возможных значений шагов преобра-

зования целесообразно выбирать их по возможности большими и равными степени двойки. В этом случае аппаратурные затраты на построение других узлов ПК, таких как кодовые шифраторы (субтракторы) и дешифраторы нуля, а также дешифраторы превышения будут иметь меньшее значение. Эффект увеличения быстродействия для К=3-12 в двухшаговом ПК значителен и по сравнению с одношаговым составляет 1,33-1,71. При более высоких требованиях быстродействия следует использовать трехшаговый ПК.

2. Структура и функционирование трехшагового ПК

Рассмотрим структуру и функционирование трехшагового преобразователя кодов целых

Рис. 1. Структура трехшагового ПК ПК содержит группу разрядных счетчиков I, генератор импульсов 2 (блок управления), содержащий прямой П, прямые задержанные П31 и П32 И выходы, первую группу триггеров 3 состояния, вторую группу триггеров 4 состояния, третью группу триггеров 5 состояния, комбинационный двоичный сумматор 6 и регистр 7 результата, образующие в совокупности накапливающий сумматор 8, первую группу элементов И-НЕ 9, вторую и третью группы элементов И 10, И 11, группу дешифраторов нуля 12, первую группу дешифраторов превышения 13, вторую группу дешифраторов превышения 14, группу шифраторов 15, первую группу элементов ИЛИ-НЕ 16, (п-1) - группу элементов ИЛИ 17, первый элемент ИЛИ-НЕ 18, второй элемент ИЛИ-НЕ 19, формирователь эквивалента 20, включающий в свой состав первый 21, второй 22, третий 23 дешифраторы и шифратор 24.

В состав формирователя эквивалентов (ФЭ) 20 также входит инвертор НЕ 25, группа элементов И 26, группа элементов ИЛИ 27. Первая группа триггеров 3 фиксирует ненулевое значение счетчиков соответствующих разрядов. Вторая группа триггеров состояния 4

фиксирует значение счетчиков соответствующих разрядов, превышающее заданное число и, например 1. Третья группа триггеров состояния 5 фиксирует значение счетчиков соответствующих разрядов, превышающее заданное число а, например 3. Шифраторы 15 реализуют функцию:

х - Ь;х > Ь;

у = ^х-а;а < х <Ь;

х;х < а,

где х - входной код; а - параметр (второй шаг преобразования), в частном случае, равный 2; Ь - параметр (третий шаг преобразования), в частном случае, равный 4.

Цепи инициирования и сброса на рис. 1 не показаны. Так как в конкретном случае п=3;

К=12, то диапазон изменения входного кода 0 — (123 — 1). Код состояния триггеров как

первой группы 3, так и второй группы 4, а также третьей группы 5 имеет 22 = 4 значения от 00 до 11. В данном ПК двоично-К-ичного кода в двоичный код ФЭ 20, выполненный в виде последовательного соединения первого 21, второго 22 и третьего 23 дешифраторов, реализует функцию:

8 =

КС1 + К2С2;Е1 = Е2 = Б1 = Б2 = 0; аКБ1 + аК2Б2;Е1 = Е2 = 0 и Б1,Б2 Ф 0; ЬКЕ1 + ЬК2Е2;Е1,Е2 Ф 0;

где С1С2 - значения разрядов двоичного кода триггеров состояний первой группы 3; Б1Б2

- значения разрядов двоичного кода триггеров состояния второй группы 4; Е1Е 2 - значения разрядов двоичного кода триггеров состояния третьей группы 5.

Каждый из Ст (т = 1,2) разрядов кода триггеров 3 первой группы состояний разрядных счетчиков соответствует наличию (1) или отсутствию (0) информации в соответствующем старшем разряде преобразуемого кода, а разряд Бт(т = 1,2) триггеров 4 второй группы состояний разрядных счетчиков равен 1, если соответствующий разряд преобразуемого кода имеет значение х; > а(1 < а < Ь) , в противном случае Бт = 0 ; разряд Ет (т = 1,2) триггеров 5 третьей группы состояния разрядных счетчиков равен 1, если соответствующий разряд преобразуемого кода имеет значение х; > Ь(а < Ь < К — 1), в противном случае Ет = 0. ФЭ 20 преобразует вначале двоичный код ЕЬЕ2 триггеров состояния третьей группы, затем при Е1 = Е2 = 0 и ВЬБ2 Ф 0 - двоичный код ВЬБ2 триггеров состояния второй группы, затем приЕ1 = Е2 = Б1 = Б2 = 0 и С1,С2 Ф 0 - двоичный код С1, С2 триггеров состояний первой группы и при Е1 = Е 2 = В1 = Б2 = С1 = С 2 = 00 выполняет трансляцию (передачу) двоично-К-ичного кода младшего разряда в двоичный код эквивалента на выходе.

Преобразование числа выполняется по принципу последовательного использования шагов; вначале третий шаг Ь ; затем второй шаг а, наконец, шаг 1. При поступлении импульсов генератора 2 с выхода П информация о состоянии разрядных счетчиков заносится в регистры состояний, ФЭ выдает код эквивалента, соответствующий состояниям регистров 3,4,5; затем из состояний разрядных счетчиков 1 вычитается значение текущего шага (по заднему фронту 0-1 импульса с выхода 11,31. И, наконец, по заднему фронту 1-0 импульса с выхода ПЗ2 выполняется прибавление эквивалента в накапливающий сумматор 8. Описанная последовательность действий повторяется циклически до обнуления всех старших разрядных счетчиков.

Рассмотрим пример преобразования числа 792610 из двоично-десятичной системы в двоичную в трехшаговом ПК последовательного типа с набором шагов 1,2,4 (табл. 1.).

3« Й 13 Й н л и Состояние разрядных счетчиков Коды состояний триггеров Й ат нн Значение сумматора

° г ^ Й Й 0 Начало Конец Третий Второй Первый В 8 & й н @ Начало Конец

а о £ о К такта такта регистр регистр регистр га § т такта такта

N Х4Х3Х2Х1 Х4Х3Х2Х1 Е3Е2Е1 030201 С 3С 2С1 ФЭ СМ СМ

0 7926 7926 000 000 000 0000 0000 0000

4 1 7926 3526 110 111 111 4400 0000 4400

4 2 3526 3126 010 111 111 400 4400 4800

2 3 3126 1106 000 101 111 2020 4800 6820

1 4 1106 0006 000 000 110 1100 6820 7920

5 0006 0006 000 000 000 6 7920 7926

3. Проектирование формирователей эквивалентов для трехшаговых преобразователей последовательного типа

Методику проектирования ФЭ рассмотрим на примере трехразрядного трехшагового ПК (табл. 2).

Таблица 2

Номер строки Коды состояний триггеров групп Общий вид эквивалента Десятичный эквивалент Двоичный код эквивалента

Третьей Второй Первой

Е2Е1 О2О1 С 2С1 Б Б10 У10У9 У8У7У6У5 У4У3У2У1

0 00 00 00 Х0 Х0 Трансляция тетрады Х0

1 00 00 01 К 12 00 0000 1100

2 00 00 10 К2 144 00 1001 0000

3 00 00 11 К2 + К 156 00 1001 1100

4 00 01 Х1 аК 24 00 0001 1000

5 00 10 1Х аК2 288 01 0010 0000

6 00 11 11 аК2 + аК 312 01 0011 1000

7 01 Х1 Х1 ЬК 48 00 0011 0000

8 10 1Х 1Х ЬК2 576 10 0100 0000

9 11 11 11 ЬК2 + ЬК 624 10 0111 0000

Шифраторы 15 формируют выходное слово, меньшее на 4 единицы по отношению к входному слову при X; > 4 (если а =4), меньшее на 2 единицы по отношению к входному слову при 2 < X; < 4 (если а = 2) и равное входному слову при X; < 2. ФЭ 20 при п=3 и К=12 реализует функцию:

12С1 + 144С2;Б1 = Б2 = О1 = Б2 = 0;

8 =

2401 + 28802;Е1 = Е2 = 0;0Ь02 * 0;

48Е1 + 576Е2;Е1,Е2 * 0.

Преобразование двоичных кодов триггеров состояний первой 3, второй 4 и третьей 5 групп соответствует табл. 2.

ФЭ для ПК последовательного типа реализуем на основе трех последовательно включенных ДШ 21-23, выходы группы из четырех элементов И 26 поступают на соответствующие входы четырех элементов ИЛИ 27, вторые входы которых соединены с выходами четырех младших разрядов шифратора 24 (рис. 1).

Функции выходов шифратора 24 в целях сокращения аппаратных затрат реализуют с учетом общих частей по следующим выражениям:

У1 = У2 = 0;У7 = Ую = е2;у9 = ъ5

^6 = МЬМ2 = ъА

2б;Мз = 27

ъ9;М4 = У8 = ъ

ъ

3

М5 = У3 = Ъ^^ = М2 и М5; у5 = м2 и М3 и М4;у6 = М1 иМ3.

(5) 89

В целях минимизации числа корпусов ЛЭ для реализации разрядных функций ФЭ можно использовать ПЛМ типа K556PT1, с параметрами s, ^ q (16,8,48).

Максимальное число шагов преобразования в трехшаговом ПК последовательного типа определим путем подсчета числа тактов преобразования на всех четырех этапах. Первый этап - это использование шага а, Ь, второй - шага а , третий - шага 1 и четвертый этап -

трансляция младшей цифры х0 . При наличии в одном из старших разрядов хш(ш = 2,п) максимального значения цифры хш = К -1 потребуется на первом этапе ](К-1)/Ь[ шагов преобразования, где ] [ означает округление до меньшего целого. Затем, если хотя бы одна из оставшихся старших цифр а < хш < Ь, потребуется еще ](Ь-1)|а[ тактов преобразования на втором этапе. Если после второго этапа останется цифра хш = а -1, то на третьем этапе потребуется а - 1 такт для обнуления разрядного счетчика, хранящего эту цифру.

И на четвертом этапе будет затрачен еще один такт на трансляцию младшей цифры.

Следовательно, N3 =](К - 1)/Ь[+](Ь - 1)/а[+а -1 +1 =](К - 1)/Ь[+](Ь -1)/ а[+а.

4. Повышение быстродействия ПК параллельного типа

Структура трехшагового ПК параллельного типа содержит вентили опроса, каждый из которых управляется через инвертор от триггера соответствующего разряда старшего регистра состояний (рис. 2).

Рис. 2. Структура трехшагового ПК с параллельным использованием шагов преобразования Для трехшагового ПК параллельного типа вначале составляют таблицу закона функционирования ФЭ (табл.3).

Номер строки Коды состояний триггеров групп Общий вид эквивалента Десятич ный эквивале нт Двоичный код эквивалента

Третьей Второй Первой

21 Е2Е1 Д 2Д1 С 2С1 Б Б10 У10У9 У8У7У6У5 У4У3У2У1

0 00 00 00 х0 х0 Трансляция тетрады х0

1 00 00 01 К 12 00 0000 1100

2 00 00 10 К2 144 00 1001 0000

3 00 00 11 К2 + К 156 00 1001 1100

4 00 01 01 аК 24 00 0001 1000

5 00 10 11 К2 + аК 168 00 1010 1000

6 00 10 10 аК2 288 01 0010 0000

7 00 10 11 аК2 + К 300 01 0010 1100

8 00 11 11 аК2 + аК 312 01 0011 1000

9 01 01 01 ЬК 48 00 0011 0000

10 01 01 11 К2 + ЬК 192 00 1100 0000

11 01 11 11 аК2 + ЬК 336 01 0101 0000

12 10 10 10 ЬК2 576 10 0100 0000

13 10 10 11 ЬК2 + К 588 10 0100 1100

14 10 11 11 ЬК2 + аК 600 10 0101 1000

15 11 11 11 ЬК2 + ЬК 624 10 0111 0000

Затем находят запись разрядных функций шифратора:

У1 = у 2 = 0;У9 = 2б 2У 28 2И;У1О = е2;У8 = 252

"10 =

у7 = 210 211 212 213 214 215;у6 = 25 2б 27 28 29 215;

у5 = 22 2з 24 28 29 Ъц 214 215;

у4 = 21 23 24 25 27 28 213 214;у3 = 21 23 27 213;

ФЭ для трехшагового ПК с параллельным использованием шагов реализует функции: У4= 51/53/54/55/57/58/513/514; У10= 512/513/514/515;

У5=52/53// 4/58/59 //11/^14/^15 ;У6= 55/56/57/58/59/515; У1=0;У2=0;

У3= 57/513;

У7= 510/ 511/ 512/513/ 514/ 515 ;У8= 52 / 53/ 55/ 510 ;У9= 56 / 57 / 58/ 511.

Сравнение табл. 3 и табл. 2 показывает, что количество строк в табл.3 равно 16, а в табл.2 — 10. Особенностью ФЭ для ПК параллельного типа является отказ от принципа последовательного соединения стробируемых дешифраторов

5. Метод расчета числа тактов преобразования для различных стратегий

Для расчета числа тактов преобразований ПК, как с последовательной, так и с параллельной стратегиями использования шагов преобразования можно применить метод моделирования преобразования с помощью таблиц (табл.4; табл.5), характеризующих состояние разрядных счетчиков в соответствующий такт.

Такт Набор шагов 1,7,8

0 98765 43210

1 10054 32100

2 00043 21000

3 00032 10000

4 00001 00000

5 00010 00000

6 00000 00000

Таблица 5

Такт Набор шагов 1,2,6

0 98765 43210

1 32103 21000

2 10001 00000

3 00000 00000

В табл.4 и 5 приведены примеры преобразований для параллельной стратегии использования шагов преобразования. Из табл.5 следует, что набор шагов 1,2,6 позволяет в два раза увеличить быстродействие (три такта преобразования вместо шести для набора шагов 1,7,8). Для моделирования всех возможных случаев преобразования исходное число разрядов принимаем равным К (в каждом из разрядов значение цифры равно К-1, К-2,...,1,0). Для определения максимального числа тактов преобразования трехшагового ПК с последовательным использованием шагов преобразования следует применять формулы (1) или разработанное авторами программное средство МАТРИЦА.

Рис. 3. Структура формирователя эквивалента ПК параллельного типа

Для нахождения оптимального значения шагов Ь и а, при котором число тактов преобразования N з, трехшагового ПК минимально используем программу МАТРИЦА (для ПК с последовательным использованием шагов). Задав исходное значение основание К, получим матрицу всевозможных значений N'3. Для К=10 получим матрицу:

2 3 4 5 6 7

5

4 5

4 4 5

4 4 5 6

5 5 5 6 7

5 5 5 6 7 8

6 5 6 6 7 8

Ь

3

4

5

6

7

8 9

Программа МАТРИЦА рассчитывает максимальное число тактов преобразования, но для конкретно заданного исходного числа конкретный результат можно получить только путем моделирования методом таблиц. Сравнительные результаты числа тактов преобразования последовательной и параллельной стратегии приведены в табл.6.

Таблица 6

а

9

1 1,а,Ь ^ ^ 7 1,а,Ь ^ ^

1 1,2,3 3 5 15 1,4,6 4 5

2 1,2,4 4 5 16 1,4,7 3 5

3 1,2,5 3 4 17 1,4,8 4 5

4 1,2,6 3 4 18 1,4,9 4 6

5 1,2,7 3 4 19 1,5,6 4 6

6 1,2,8 4 5 20 1,5,7 4 6

7 1,2,9 4 6 21 1,5,8 4 6

8 1,3,4 3 4 22 1,5,9 4 6

9 1,3,5 3 4 23 1,6,7 5 7

10 1,3,6 3 4 24 1,6,8 5 7

11 1,3,7 3 5 25 1,6,9 5 7

12 1,3,8 3 5 26 1,7,8 6 8

13 1,3,9 4 5 27 1,7,9 6 8

14 1,4,5 4 5 28 1,8,9 7 9

6. Математические модели, описывающие ФЭ в ПК параллельного типа

Функционирование трехшагового многоблочного формирователя эквивалентов (ФЭ) с параллельной стратегией использования шагов преобразования описывается выражением:

1=тР

8= ЕУда1-1 • Я1

т 1=(т-1)Р+1

где т - номер блока (т = 1, М); 1 - номер разряда в блоке т; Р - число разрядов в блоке , п

(р = м); п - число входных преобразуемых разрядов; И - текущий шаг преобразований; М

- число блоков в разбиении (М = П); С1 - состояние 1-го триггера регистра состояний.

Р ,

Коэффициент у ¡(И) при степени оснований К1-1 может принимать три значения в зависимости от значений Б; и С1 триггеров 1-го разряда соответственно старшего и младшего регистров состояний на этапе (такте) преобразования Ь:

У =

Ь,Б; Ф Ф 0;С; Ф 0;

Ф 0;С; Ф 0;

= 0;С; Ф 0;

0,Б: = 0;С; = 0.

Коэффициент Я;(Ь) учитывает вхождение компоненты 1-го разряда (ее вклад) в выражение для 8т блока т и равен:

Г0,Б; = Б1 = С; = 0;

К'

В зависимости от номера текущего такта преобразования Ь(Ь= 0, Н ) значения коэффициентов у ¡(И) и Я;(Ь) могут изменяться, т.е. являются динамически изменяющимися, что относится также и к величине 8т.

Процесс преобразования заканчивается, если на каком-либо из тактов преобразования И

состояния всех триггеров Б; и С1 всех блоков оказываются равными нулю. В случае разбиения шестиразрядного ПК и ФЭ на 6 блоков имеем следующие выражения для 81- 86:

81 =У1(Ь)К0Я1(Ь); =у2(Ь)К1Я2(Ь); 83 =уз(Ь)К2Яз(Ь);

84 =у4

Число блоков разбиения (декомпозиции) М ФЭ и ПК на блоке является делителем числа входных разрядов п. В этом случае все блоки содержат одинаковое число разрядов. Так, при п=6 делителями являются числа 6,3,2,1 (М=1,2,3,6).

При М=3 получим следующие выражения для 8т: ¡=2

,(И)К1-1о (И) _„ (иж1^

81 _ Ё У1 (Ь)К1-1Я; (И) _ у2(Ь)К1Я2(Ь) + У1 (Ь)К0Я1 (И),

¡=1

82 _ ЁУ1

¡=з

1_6

83 _ Ё У1 (Ь)К1-1Я1 (И) _ у6(Ь)К5Я6(Ь)+у5(Ь)К4Я5(Ь).

1_5

При М=2 выражения для вычисления значений 8т ФЭ преобразуются к виду: 1_3

81 _ Ё У1 (Ь)К1-1Я1 (И) _ у3 (Ь)К2Я3 (И) + у2 (Ь)К1Я2(Ь) + У1 (^К0^ (И),

1_1

82 _ ЁУ 1

1_6

Наконец, при М=1 получим выражение:

81 _ Ёу 1 (Ь)К1-1Я1 (И) _ у6(Ь)К5Я6(И) + у4(Ь)К3Я4(Ь) + у3(^К^(И) +

1_1

+ у3

Следует отметить, что если М является делителем числа п, то все блоки разбиения будут идентичными и иметь одинаковое число разрядов в блоке. Если это условие не выполняется, то последний блок разбиения будет иметь меньшее число разрядов по сравнению с предыдущими.

Так, при п=8 и М=3 будет два блока по три разряда (81 и 82) и один блок (третий) с двумя разрядами. Функционирование ФЭ этих блоков описывается следующими формулами:

51 = EV i (h)Ki-1Ri (h) = у 3 (h)K2R3 (h) + у 2 (h)K1R2 (h) + Yl (h)K0R1 (h),

i=1

52 = E Yi

i=4

i=8  1 7 6 S3 = EYi(h)Ki-1Ri(h) = y8(h)K7R8(h) + у 7(h)K6R7(h).

i=7

Выводы

Научная новизна выполненного исследования заключается в следующем:

1. Предложен способ повышения быстродействия трехшаговых преобразователей кодов на базе счетчиков, функционирующих по методу накопления эквивалентов и использующих параллельную стратегию шагов преобразования.

2. Проведена сравнительная оценка последовательной и параллельной стратегии использования шагов преобразования и разработана методика расчета максимального числа тактов преобразования для обеих стратегий.

Практическая значимость исследования состоит в возможности построения более быстродействующих ПК в методике расчета быстродействия и программном обеспечении для его реализации.

Список литературы: 1. А. С. 1126946 5G06F 5/02. Преобразователь двоично-К-ичного кода в двоичный код /А.Н. Слобожанин //Открытия, изобретения. 1984. №44.С.250. 2.А.С. 1647908 5НОЗМ 7/12. Преобразователь двоично-К-ичного кода в двоичный код /Н.Я.Какурин, Ю.К. Кирьяков, А.Н. Макаренко // Там же. 1991. №17. С. 262-263. 3. А.С. 1783618 5G06F 5/02. Преобразователь двоично-К-ичного кода в двоичный код / Н.Я.Какурин, А.Н. Макаренко, Д.Ю. Исхаков, В. А. Толмацкий //Открытия, изобретения. 1984. №44. С.250. 4. Патент Украши 58165 Н03М 7/12 Перетворювач коду Фiбоноччi в дв^овий код / М.Я.Какурш, 1.В.Купрейчик, Г.М. Макаренко //Промислова власшсть. 2003. №7. С.4.149 5. Каку-рин Н.Я., Макаренко А.Н., Старчевский Д.Л. Проектирование алгоритмов функционирования преобразователей двоично-десятичных кодов последовательного типа. Часть 1. Проектирование алгоритмов преобразования // АСУ и приборы автоматики. 2004. Вып. 128. С.76-87.

Поступила в редколлегию 14.12.2008 Какурин Николай Яковлевич, канд. техн. наук, профессор кафедры автоматизации проектирования вычислительной техники ХНУРЭ. Научные интересы: прикладная теория цифровых автоматов, автоматизация проектирования цифровых устройств. Адрес: Украина, 61166, Харьков, пр.Ленина, 14, тел. 70-21-326.

Коваленко Сергей Николаевич, соискатель кафедры АПВТ ХНУРЭ. Научные интересы: цифровые датчики, устройства преобразования кодов, автоматизация проектирования цифровых устройств. Адрес: Украина, 61166, Харьков, пр.Ленина, 14, тел. 70-21-326. Лопухин Юрий Владимирович, ст. преподаватель кафедры АПВТ ХНУРЭ. Научные интересы: проектирование программного обеспечения, автоматизации проектирования цифровых устройств. Адрес: Украина, 61166, Харьков, пр.Ленина, 14, тел. 70-21-326. Макаренко Анна Николаевна, канд. техн. наук, доцент кафедры высшей математики и информационных технологий Харьковского банковского института. Научные интересы: дискретная математика, анализ и синтез преобразователей код-код. Адрес: Украина, 61074, Харьков, пр.Победы, 65, тел. 33-80-564.