МИКРОПРОЦЕССОРНАЯ СИСТЕМА С ВНЕШНИМ ФЛЭШ-ПЗУ

Предлагаемая полезная модель относится к микропроцессорной технике и может быть использована в цифровых системах управления.
Известны микропроцессорные системы с внешним ФЛЭШ-ПЗУ (См. книгу: Козаченко В.Ф. «Микроконтроллеры. Руководство по применению 16-разрядных микроконтроллеров INTEL VCS-1961296 во встроенных системах управления» однокристальных микроконтроллерах - М.: Издательство ЭКОМ, 1997, стр.476, рис.15.9.), содержащие микропроцессор, регистр младших разрядов адреса, ФЛЭШ-ПЗУ, ОЗУ и логический элемент НЕ, при этом выход младших разрядов шины адреса данных подключен к регистру младших разрядов адреса и ко входам данных ФЛЭШ-ПЗУ и ОЗУ, а выход регистра младших разрядов адреса подключен ко входам младших разрядов адреса ФЛЭШ-ПЗУ и ОЗУ. Выход старших разрядов адреса данных микропроцессора подключен ко входам старших разрядов адреса ФЛЭШ-ПЗУ и ОЗУ. Выход самого старшего разряда адреса микропроцессора подключен ко входу выбора кристалла ФЛЭШ-ПЗУ и
через логический элемент НЕ - ко входу выбора кристалла ОЗУ. Выход фиксации адреса микропроцессора подключен ко второму входу регистра младших разрядов адреса. Выход сигнала чтения микропроцессора подключен ко входам чтения ФЛЭШ-ПЗУ и ОЗУ, а выход сигнала записи микропроцессора подключен ко входу сигнала записи ОЗУ.
Наиболее близким техническим решением к предлагаемому техническому решению является микропроцессорная система с внешним ФЛЭШ-ПЗУ (См. книгу: Козаченко В.Ф. «Микроконтроллеры. Руководство по применению 16-разрядных микроконтроллеров INTEL VCS-1961296 во встроенных системах управления» однокристальных микроконтроллерах - М.: Издательство ЭКОМ, 1997, стр.483, рис.15.16.), содержащие микропроцессор, шина адреса данных которого подключена ко входам ФЛЭШ-ПЗУ и регистра адреса, первый выход которого подключен ко второму входу ФЛЭШ-ПЗУ, выход строба достоверного адреса микропроцессора подключен ко второму входу регистра адреса и ко входу выбора кристалла ФЛЭШ-ПЗУ, выход сигнала чтения микропроцессора подключен к входу чтения ФЛЭШ-ПЗУ.
Недостатком устройств является низкая производительность отладки программ из-за отсутствия возможности их загрузки во ФЛЭШ ПЗУ в составе микропроцессорной системы (без изъятия ФЛЭШ-ПЗУ).
Техническим результатом предлагаемой полезной модели является обеспечение высокой производительности отладки программ путем достижения возможности загрузки рабочей программы во ФЛЭШ ПЗУ в составе микропроцессорной системы (без изъятия ФЛЭШ-ПЗУ).
Сущность полезной модели состоит в том, что микропроцессорная система с внешним ФЛЭШ-ПЗУ содержит микропроцессор (во внутреннее ПЗУ которого прошита программа-загрузчик), первый вход-выход которого (шина адреса данных) подключен ко входу-выходу ФЛЭШ-ПЗУ (вход-выход данных) и первому входу регистра адреса, первый выход которого подключен к первому входу ФЛЭШ-ПЗУ, первый выход микропроцессора (строб достоверного адреса) подключен ко вторым
входам регистра адреса и ФЛЭШ-ПЗУ, второй выход микропроцессора (сигнал чтения) подключен к третьему входу ФЛЭШ-ПЗУ.
Новым в предлагаемой полезной модели является введение логического элемента НЕ, первого, второго и третьего логических элементов И-НЕ, причем первый вход первого логического элемента И-НЕ подключен ко входу логического элемента НЕ и является входом микропроцессорной системы, выход логического элемента НЕ подключен к первым входам микропроцессора (вход выбора памяти) и второго логического элемента И-НЕ, выход которого подключен к первому входу третьего логического элемента И-НЕ, третий выход микропроцессора (разряд выходного порта) подключен ко второму входу второго логического элемента И-НЕ, четвертый выход микропроцессора (сигнал записи) подключен к четвертому входу ФЛЭШ-ПЗУ, второй выход регистра адреса (старший разряд адреса) подключен ко второму входу первого логического элемента И-НЕ, выход которого подключен ко второму входу третьего логического элемента И-НЕ, выход которого подключен к пятому входу ФЛЭШ-ПЗУ (вход старшего разряда адреса), второй вход-выход микропроцессора (канал последовательной связи с программатором) является входом-выходом микропроцессорной системы.
На Фиг.1 представлена функциональная схема микропроцессорной системы с внешним ФЛЭШ-ПЗУ.
На фиг.2 представлен пример построения функциональной схемы микропроцессора.
Микропроцессорная система с внешним ФЛЭШ-ПЗУ содержит микропроцессор 1, первый вход-выход которого (двунаправленная шина адреса данных) подключен ко входу-выходу ФЛЭШ-ПЗУ 2 и первому входу регистра адреса 3, первый выход которого подключен к первому входу ФЛЭШ-ПЗУ 2. Первый выход строба достоверного адреса микропроцессора 1 подключен ко второму входу регистра адреса 3 и ко второму входу выбора кристалла ФЛЭШ-ПЗУ 2, второй выход сигнала чтения микропроцессора 1 подключен к третьему входу чтения ФЛЭШ-ПЗУ. Первый вход первого логического элемента И-НЕ 4 подключен ко входу логического элемента НЕ 5 и является
входом микропроцессорной системы, выход логического элемента НЕ 5 подключен к первым входам микропроцессора 1 и второго логического элемента И-НЕ 6, выход которого подключен к первому входу третьего логического элемента И-НЕ 7, выход которого подключен к пятому входу ФЛЭШ-ПЗУ 2. Третий выход микропроцессора 1 подключен ко второму входу второго логического элемента И-НЕ 6, второй выход регистра адреса 3 подключен ко второму входу первого логического элемента И-НЕ 4,выход которого подключен ко второму входу третьего логического элемента И-НЕ 7. Четвертый выход сигнала записи микропроцессора 1 подключен к четвертому входу записи ФЛЭШ-ПЗУ 2, второй вход-выход (последовательный порт) микропроцессора 1 является входом-выходом микропроцессорной системы.
Микропроцессор 1, пример выполнения которого приведен на фиг.2, содержит центральный процессорный блок 9, вход-выход которого подключен к контроллеру прерываний 10, первому входу-выходу контроллера памяти 11, входу-выходу «порта 1» 12, первому входу-выходу последовательного порта 13, первому входу-выходу коммутатора «порта 2» 14 и входу-выходу периферийного устройства 15.Первый выход контроллера памяти 11 подключен ко входу центрального процессорного блока 9,второй выход контроллера памяти 11 подключен ко входу ПЗУ 16, выход которого подключен к первому входу контроллера памяти. Второй вход контроллера памяти 11 является первым входом выбора памяти микропроцессора 1. Третий, четвертый и пятый выходы контроллера памяти 11 являются первым, четвертым и вторым выходами микропроцессора 1 соответственно. Второй вход-выход контроллера памяти 11 является первым входом-выходом микропроцессора 1.Выход «порта 1» 12 является третьим выходом микропроцессора 1.Последовательный порт 13 через коммутатор 14 подключен ко второму входу-выходу микропроцессора 1.
Микропроцессорная система с внешним ФЛЭШ-ПЗУ функционирует в режиме программирования и рабочем режиме.
В режиме программирования внешнего ФЛЭШ-ПЗУ 2 на вход микропроцессорной системы подается сигнал низкого уровня, который блокирует логический элемент И-НЕ 4 и, инвертируясь на логическом элементе НЕ 5, разрешает работу логического элемента И-НЕ 6 и подается на вход микропроцессора 1 (вход 2 выбора памяти контроллера памяти 11), определяя работу микропроцессора 1 от его внутреннего ПЗУ 16. Во внутреннем ПЗУ 16 микропроцессора 1 прошита программа загрузки внешнего ФЛЭШ-ПЗУ 2 данными, поступающими из программатора (ПЭВМ) по второму входу-выходу микропроцессора 1 через коммутатор «порта 2» 14 и последовательный порт 13 в центральный процессорный блок 9. Затем адрес и данные в соответствии с программой, размещенной в ПЗУ 16, выдаются через первый вход-выход микропроцессора 1 в регистр адреса 3 и ФЛЭШ-ПЗУ 2.
Строб достоверного адреса с первого выхода микропроцессора 1 фиксирует адрес в регистре адреса 3 и по второму входу выборки кристалла ФЛЭШ-ПЗУ 2 разрешает работу последнего.
Сигнал записи с четвертого выхода микропроцессора 1 фиксирует данные во ФЛЭШ-ПЗУ 2. Обращение к внешнему ФЛЭШ-ПЗУ 2 возможно только по адресам, превышающим поле адресов внутреннего ПЗУ 16 (16 кбайт) процессора 1, поэтому вся загрузка производится при постоянно единичном значении старшего разряда адреса на первом входе-выходе микропроцессора 1. Поэтому выдача старшего разряда адреса со второго выхода регистра адреса 3 во ФЛЭШ-ПЗУ 2 через логический элемент И-НЕ 4 в режиме программирования блокируется. Вместо старшего разряда адреса на ФЛЭШ-ПЗУ 2 в режиме программирования подается значение разряда «порта 1» 12 с третьего выхода микропроцессора 1 через разрешенный логический элемент И-НЕ 6 и далее через логический элемент И-НЕ 7. Программа загрузки, размещенная в ПЗУ 16, формируя на выходе разряда «порта 1» 12 нулевые или единичные значения, позволяет программировать все поле памяти внешнего ФЛЭШ-ПЗУ 2.
В режиме работы на вход микропроцессорной системы подается сигнал высокого уровня, который инвертируется на логическом элементе НЕ 5 и подается на первый вход выбора памяти микропроцессора 1, определяя работу микропроцессора 1 от внешнего ФЛЭШ-ПЗУ 2. Сигнал на входе микропроцессорной системы разрешает прохождение старшего разряда адреса со второго выхода регистра адреса 3 через логический элемент И-НЕ 4 и далее через логический элемент И-НЕ 7 на вход старшего разряда адреса ФЛЭШ-ПЗУ 2, обеспечивая штатную работу системы. При этом считывание данных из ФЛЭШ-ПЗУ 2 обеспечивается сигналом чтения, выдаваемого со второго выхода микропроцессора 1 на третий вход ФЛЭШ-ПЗУ 2.
Таким образом, обеспечивается высокая производительность отладки программ за счет достижения возможности загрузки рабочей программы во ФЛЭШ ПЗУ в составе микропроцессорной системы (без изъятия ФЛЭШ-ПЗУ) в полном объеме внешнего поля памяти микропроцессора.
Благодаря предложенному решению, например, на микропроцессорах 83С196КС20 или 87С196КС20 с внутренним однократно программируемыми ПЗУ объемом 16 Кбайт можно строить и быстро отлаживать микропроцессорные системы с многократно программируемым в составе микропроцессорной системы внешним ФЛЭШ-ПЗУ объемом 64 кбайта.