КМОП пороговые элементы с функциональными входами

УДК 681.3

КМОП ПОРОГОВЫЕ ЭЛЕМЕНТЫ С ФУНКЦИОНАЛЬНЫМИ ВХОДАМИ

В. И. Варшавский,

доктор техн. наук, профессор В. Б. Мараховский, доктор техн. наук, профессор университет Айдзу

И. С. Левин

канд. техн. наук, профессор Бар-Иланский университет

Предлагается метод увеличения функциональных возможностей порогового элемента за счет введения так называемых функциональных входов. Каждый такой вход соответствует булевой сумме (или произведению) некоторого подмножества входных переменных. Показано, что бета-управляемый пороговый элемент с функциональными входами способен реализовать произвольные монотонные булевы функции. Предложены КМОП реализации таких элементов и методы токовой стабилизации функциональных входов. Приводятся примеры реализации сложных логических функций на основе бета-управляемых пороговых элементов с функциональными входами. Представлены также результаты SPICE-моделирования поведения предложенного элемента.

A method for increasing the functional capability of threshold elements by introducing so-called functional inputs is proposed. Each functional input corresponds to a Boolean sum (or product) of a particular subset of input variables. It is shown that introducing functional inputs enables expansion of the functional capability of beta-driven elements up to the capability to implement an arbitrary monotonic function. The CMOS based implementation of the beta-driven threshold element with newly proposed functional inputs is presented. Methods of the current stabilization of functional inputs are proposed. The paper presents examples of the SPICE simulation of the proposed threshold element behavior.

Введение

Не утихающий в течение десятилетий интерес к пороговым элементам и пороговой логике [1-6] вызван, на наш взгляд, во-первых, более широкими по сравнению с традиционными базисами (И, И-НЕ, ИЛИ, ИЛИ-НЕ и т. д.) функциональными возможностями порогового элемента и, во-вторых, тем, что пороговые элементы являются функциональной основой искусственных нейронных сетей.

1 Полностью статья публикуется впервые, небольшие фрагменты были опубликованы:

Varshavsky V., Marakhovsky V., Levin I. CMOS Based Beta-Driven Threshold Elements with Functional Inputs’, Proceedings of thee 22-th IEEE Convention of Electrical and Electronics Engineering in Israel, Tel Aviv, December, IEEE , 2002. P. 111-113.

Varshavsky V., Marakhovsky V., Levin I. Artificial Neurons Based on CMOS Beta-Driven Threshold Elements with Functional Inputs', WSEAS Transactions on Systems, Issue 2, Vol. 3. April 2004. P. 142-148.

Однако в утверждении, что пороговый базис обладает функциональными преимуществами перед традиционными базисами, содержится некоторое лукавство. Действительно, даже если синтез схем в пороговом базисе более эффективен, чем в традиционных, любая пороговая функция может быть реализована в базисе традиционных операций. Следовательно, прежде всего, эффективность использования порогового базиса непосредственно зависит от сложности реализации порогового элемента.

В работах [7-12] нами был предложен Р-управ-ляемый КМОП пороговый элемент, требующий только одного транзистора на функциональный вход с весом входа, определяемым шириной этого транзистора, Трудно представить себе более простую реализацию.

Основой для (3-управляемой реализации явилось достаточно простое преобразование обычного аналитического представления пороговой функции

в форме отношения [7]. В традиционном представлении пороговой функции

^ \ 1, если А > О

У = 8і£іг

7=0

0, если А < 0

где со; - вес у-го входа; г] - порог.

Выделим некоторое произвольное подмножество переменных 5, для которого

2>*=т1 • гє5

Тогда

л-1

£ (0;х;- - л - X - (л - X ) =

;=0 /гев іє5 '

= X “Л - Xші{1 -) = X :2)

/ггЗ гє5 /ггв іє5

откуда

/г-1

где

У = 8ідп( ^ ш;х;- - ті) = Ш ;=о

Д* (В) -

2>л

V іє5

[1, если В > 1 хо ( Г хі\ — *41

10, если В < 1 —а з/1—1 3/1 1

Заметим, что в формуле (3) при физической реализации могут возникнуть проблемы, связанные с неопределенностью типа 0/0. Для исключения такой опасности достаточно сместить значение порога на некоторую величину 0 < 5 < 1 в исходном определении пороговой функции:

П-1

У = Sign( ^ соуХ;- — г) + 8) = Ш

;=о

8+1

(диХ

к^к

кчв

V іє5

,

где

т(В) =

1, если В > 1 0, если В < 1

Определение (4) для Ш(В), в отличие от (3), симметрично, что делает тривиальным инвертирование функции

6+2>Л

V ієЯ

Л Г = Ж

ієБ

_ Л

СО,, .Г

/гЛ/г

Для пояснения сказанного рассмотрим численный пример:

У = Sign(xо + *! + 2д:2 + 2х3 + 4х4 - 6) =

I Х’^ЭС^рС^ I #2*^4 I •

Условию (1) отвечают следующие подмножества переменных: {х0, х1? х2, х3}, {х0, х1г х4}, {х2, х4}» {хз» форма отношения может быть построена по любому из них

У = Б1£п(хо + хх + 2х2 + 2х3 + 4х4 - 6) =

. т_ _5+4;< _)=д<(4±^±^)-

х0 + х1 + 2х2 + 2х3

х0 + хг + 4х4

= К1(^ + Х° +*1 +2Х3) _ + +Х1 +2Х2) (у^

2х2 + 4х4

2х3 + 4х4

Как следует из формулы (5),

У = т<І+2х_>+2х_3) = тхУ^+4,х%

'хп +Х-, +4хл

' 8 + 2х2 + 2х3

Вытекающая из представления в форме отношения Р-управляемая реализация основывается на замене отношения взвешенных сумм на отношение суммарных проводимостей п- и р-каналов КМОП элемента (рис. Ьа)1.

а)

]

12/1

У

1/6

б)

6/1

1

1/2

4/1

Рис. 1. КМОП реализация для отношения

подвижностей носителей зарядов п- и р-транзисторов 1 /3: а - для функции

1 Смещение 5 обеспечивает слабый транзистор, затвор которого подключен либо к источнику опорного напряжения, либо к выходу делителя (диодное включение).

Таблица 1. Таблица истинности для схемы на рис. 1, а

х2х3х4 000 100 010 110 001 101 011 111

00 6 5 6 2+8 6 2+8 6 4+8 2 8 2 2+8 2 2+8 2 4+8

0 0 0 0 0 1 1 1

10 5 8 5 2+8 5 2+8 5 4+8 1 8 1 2+8 1 2+8 1 4+8

0 0 0 0 0 1 1 1

01 5 8 5 2+8 5 2+8 5 4+8 1 8 1 2+8 1 2+8 1 4+8

0 0 0 0 0 1 1 1

11 4 8 4 2+8 4 2+8 4 4+8 0 8 0 2+8 0 2+8 0 4+8

0 0 0 1 1 1 1 1

Я Таблица 2. Таблица истинности для схемы на рис. 1, б

Х0Х1\Х2ХдХ4 000 100 010 ПО 001 101 011 111

00 4+8 0 2+8 0 2+8 0 8 0 4+8 4 2+8 4 2+8 4 8 4

0 0 0 0 0 1 1 1

10 4+8 1 2+8 1 2+8 1 8 1 4+8 5 2+8 5 2+8 5 8 5

0 0 0 1 1 1 1 1

01 4+8 1 2+8 1 2+8 1 8 1 4+8 5 2+8 5 2+8 5 8 5

0 0 0 1 1 1 1 1

11 4+8 2 2+8 2 2+8 2 8 2 4+8 6 2+8 6 2+8 6 8 6

0 0 0 1 1 1 1 1

Функционирование схемы, представленной на рис. 1, а, ясно из табл. 1. Каждая клетка таблицы, соответствующая одному набору значений входных переменных, разделена на три подклетки. Верхняя левая подклетка содержит число единичных проводимостей открытых р-транзисторов для данного набора входных переменных. Верхняя правая подклетка содержит аналогичное число для д-транзисторов1. Нижняя подклетка содержит значение выходной функции (выхода инвертора).

Заметим, что в отличие от функции (8) перестановка п- ир-канальных частей схемы (см. рис. 1, а) с соответствующим изменением типов транзисторов и их ширин (см. рис. 1, б) не приводит к инвертированию функции. Как нетрудно видеть из табл. 2, мы получаем при этом функцию, двойственную исходной:

1 Заметим, что в данном примере рассматриваются транзисторы, у которых подвижность носителей (а следовательно, и проводимость) полностью открытого «-транзистора в 3 раза выше, чем ур-транзистора при равной длине канала.

Уг = х0х2х3 + хгх2х3 + х0х4 +

+х1х4 + х2х4 + х3х4 =

= Sign

Из определения двойственной функции и функции (6)следует

= 5с0х1х2х3 + х05с1х4 + х2х4 + х3х4 =

= (х0 + хх + х2 + х3 )(х0 +хг +х4)(х2 +х4)(х3 +х4) =

= Х0Х2Х3 + Х4Х2Х3 + Х0Х4 + хгх4 + х2х4 + Х3Х4 = У}.

В пороговом базисе двойственная функция сохраняет веса входов, а порог вычисляется как

п-1 л-1 л-1

[5^г

;=0 /'=0 ]=0

Здесь уместно также обратить внимание на то, что на рис. 1, б суммарная ширина ^-транзисторов равна не пяти [значение порога в функции (9)], а

Рис. 2. Реализация пороговой функции

Y = Sign[^n{Vj)xj-ipp(Vth)]

;=1

31 о..

<3 о 6 «3 а

о _

о 1,0 2,0 3,0 3,5

Напряжение, В

Н Рис. 3. Зависимость тока

шести. Это связано с тем, что перенос слабого транзистора из я-цепи в p-цепь увеличивает порог на единицу1.

Другой и, быть может, определяющей чертой пороговых функций является их функциональная пластичность, т. е. возможность изменения реализуемой пороговым элементом функции простым изменением весов входов и порога. И опять-таки это свойство становится значимым только в случае, если управление весами входов и порогом может быть осуществлено достаточно просто.

Поскольку проводимость транзистора монотонно зависит от напряжения на его затворе, то очевидна простота, с которой может быть осуществлено управление весом входа в Р управляемых КМОП пороговых элементах [9, 10] (рис. 2).

На рис. 3 приведена зависимость тока (пропорционального Р) через пару транзисторов от напряжения на затворе управляющего транзистора Vt при пороговом напряжении на входе инвертора (1,75 В), полученная SPICE моделированием.

Заметим, что в схеме на рис. 2 мы несколько отошли от анонсированного вначале принципа

1 Это, казалось бы, мелкое замечание оказывется весьма полезным для увеличения границ реализуемости [7].

Р-управляемой реализации, связанного с представлением пороговой функции в форме отношения. В схеме на рис. 2 р-транзистор определяет только величину порогового тока.

Пороговый элемент реализует пороговую функцию, которая является монотонной. Однако, не все монотонные функции являются пороговыми. Уже для четырех переменных есть простейшая монотонная функция, которая не является пороговой, а именно:

у = х0х1+х2х3.

Нетрудно видеть, что это функция описывает поведение двухвходового мультиплексора - схемы, очень важной во многих применениях. Монотонными, но не пороговыми, кстати, являются все функции, описывающие поведение к-входовых мультиплексоров. В этой работе мы попытаемся показать, что, используя достаточно простые дополнительные схемотехнические приемы, можно расширить функциональные возможности Р-управляемых элементов до реализации произвольных монотонных функций.

Пороговые элементы с функциональными входами

Прежде всего рассмотрим ряд функциональных и схемных примеров.

Схема на рис. 4, а реализует симметрическую монотонную функцию ранга 2

Ух = х0хх + х0х2 + х0х3 + х0х4 + ххх2 +

+Х-±Х3 + хгх4 + х2х3 + х2х4 + х3х4 =

= Sign

Разделим я-канальную часть схемы на два канала, включив в каждый из них стабилизатор тока, ограничивающий ток в канале единичным значением (рис. 4, б). При этом произойдет очевидное изменение функции (13):

У2 = Sign

где г1=х1+х2 и г2 = х3 + х4 , откуда

У2 = х0х1 +х0х2 +х0х3 +х0х4 +

+х1х3 + х1х4 + х2х3 +х2х4.

Замечательным в этом примере является то, что функция У2 (14) является монотонной, но не является пороговой.

Теперь рассмотрим реализацию функции, двойственной (13) (рис. 5, а):

У3 = Sign(x0 + хг + х2 + х3 + х4 - 4) =

= х0х1х2х3 + х0х1х2х4 + х0х1х3х4 +

I ^/0Хох3 I ^1^2 ^3^4 *

Разделимр-цепь на два канала, включив в каждый из них стабилизатор тока, ограничивающий

ток в канале единичным значением (рис. 5, б). При этом, как и в первом случае (см. рис. 4, а), произойдет изменение реализуемой функции1:

У4 = Sign

где 21 = х1 + х2 = X] х2 и г2 - х3 +х4 = х3х4 , следова-тельно

5^^ — Х^РС-^Х2 "Ь + X] Ху Х^Хд.

к1 2 3 4 *

Опять заметим, что функция (18) монотонная, но не пороговая.

Из приведенных примеров видно, что, если выделить некоторое подмножество /г-транзисторов, управляемых переменными е Нк и, используя стабилизатор тока, ограничить суммарный ток через это подмножество транзисторов единичным значением, то в формировании выходной функции все это подмножество переменных будет участвовать, как одна переменная

Ч ='Ухг

а)

б>

Щіп

гГі/з

Ф Ф

Рис. 4. Реализация функции

1 Заметим, что функция (17) совпадаете (14) в силу само-двойственности мажоритарной функции для нечетного числа переменных.

С другой стороны, если выделить некоторое подмножество р-транзисторов, управляемых переменными х1 £ Ят и, используя стабилизатор тока, ограничить суммарный ток через это подмножество транзисторов единичным значением, то в формировании выходной функции все это подмножество переменных будет участвовать как одна переменная

"V" хі = &£хі,

Х,еИт

Подмножество параллельных транзисторов, ток через которые ограничен стабилизатором тока и подмножество входов которых принимает участие в формировании выхода как одна переменная, мы будем называть функциональным входом.

Каков при этом смысл функционального входа? Ведь тоже самое может быть реализовано при помощи дополнительного И (ИЛИ) элемента. Это действительно так, однако, используя функциональные входы, мы сокращаем глубину схемы (задержку), потребляемую мощность (число элементов) и, правда в незначительной мере, число транзисторов.

Кроме того, возникает естественный вопрос: «Может ли произвольная монотонная функция быть реализована на одном пороговом элементе с функциональными входами? »

Для ответа на этот вопрос рассмотрим монотонную функцию

а)

Х2ІГI х3 |Г*

ЧБ^ЧЕ/НБ

"Чц/і^НЕ/3

з/і-Тз/1

5і

б)

©

ф

40 і—!01—!0 /і^5І^з/і

Рис. 5. Реализация функции (16) (а) и функции

/г-1

т-1

F(X) = Vc;=&di-

/= 0 i=О

где с] - множество конъюнкций в минимальнои дизъюнктивной форме, а С1Ь- множество дизъюнкций в минимальной конъюнктивной форме функции1 .Р(Х). Пусть су и di -р- и «-функциональные входы соответственно. Тогда

F(X) = Д*

/ /г-1

2л+6

м______

k

Rt

т

/тг-1

£ 4+5

V г=0

Из формулы (22) следует лишь принципиальный положительный ответ на поставленный выше вопрос, не касаясь проблем реализуемости и сложности реализации. Здесь мы заметим только как преимущество предлагаемого схемного решения, что реализуемость не зависит от ранга конъюнкции (дизъюнкции), а зависит лишь от их числа в минимальной форме2.

Стабилизация тока в функциональном входе

Стабилизатор порогового тока, состоящий из двух последовательно соединенных транзисторов, уже использовался нами в (3-управляемых пороговых элементах [13-16]. Однако в этих работах стабилизатор тока применялся только для увеличения крутизны характеристики Р-компаратора в точке переключения. Здесь же мы намерены использовать стабилизатор для формирования (ограничения) единичного рабочего тока и, следовательно, необходимо обеспечить более высокую степень стабилизации.

Казалось бы, что стабилизацию тока обеспечивает любой МОП-транзистор в режиме насыщения. Действительно, ток через транзистор Т1 (рис. 6, а) при vx > Vrefl - Vth (режим насыщения) в соответствии с простейшим уравнением транзистора

- —(Vrefl - Vth)2 не зависит от иг. Однако учет 2

эффектов второго порядка опровергает это утверждение. На рис. 6, б приведены результаты SPICE моделирования (уровень 7) схемы (см. рис. 6, а) для д-транзисторов, модель которых взята из MOSIS:

«MOSIS PARAMETRIC TEST RESULTS

RUN: N82L VENDOR: TSMC

1 Для монотонной функции обе минимальные формы единственны.

2 Сказанное весьма напоминает проблему реализуемости для псевдо-п-МОП ИЛИ-НЕ и псевдо-р-МОП И-НЕ элементов [19].

TECHNOLOGY: SCN035H FEATURE SIZE: 0.4 microns DATE: 98 May 20 LOT: N82L WAF: 97»

В эксперименте на участке насыщения dl1(v1)/dv1 «0,06 мкА/мВ, что для Ьи2 - 150 мВ составляет 9 мкА или порядка «2,5% от единичного тока (/0 = 380 мкА). Предположим, что падение напряжения на функциональной части (1,75 В-ь>2) при одном открытом р-транзисторе равно 150 мВ3 и уменьшается до нуля по мере роста числа открытых транзисторов. На рис. 6, б приведены две кривые для тока через Т2 в зависимости от v при напряжениях на стабилизаторе тока 1,75Ви1,6В [jT2(1 ,75—l?x) и 12(1,6-и1) соответственно]. Пересечение ЭТИХ кривых С кривой определяет токи,

протекающие через стабилизатор при указанных напряжениях. Разброс токов при этом равен 3,8 мкА, т. е. 1 %. Результат не выдающийся, но во многих применениях вполне удовлетворительный. Заметим опять, что поскольку Sv2 зависит от ширины единичного функционального транзистора, а разброс токов зависит от 5v2 то, в принципе, этот разброс за счет потери площади может быть снижен.

В эксперименте, результаты которого приведены на рис. 6, б, Vrefl = 0,855 В и Vref2 = 3,5 В. Эти значения выбраны нами экспериментально, исхо-

1,75В

б)

Ш Рис. 6. Стабилизатор тока: а - схема функционального входа со стабилизатором тока на двух последовательных транзисторах; б - токовые характеристики стабилизатора

3 Это напряжение может регулироваться выбором ширины транзистора.

У ref2~~ 3,5 В

—г----------------------------------1--------------------------------1----------------------- —Г~

о 0,5 1,0 1’5

Напряжение, В

Рис. 7. Поведение токового стабилизатора при до2 =150 мВ, Уге{2 = 3,5 В и Уге^2 = 2,2 В

дя из того, что по причинам, которые будут ясны ниже, Vref2 = 3,5 В. Теперь рассмотрим вопрос о выборе установочных напряжений более детально.

Ток насыщения через транзистор Т1 (и, следовательно, через стабилизатор) в рабочей точке (в режиме насыщения) должен быть равен единичному фун-

Pl 2

кциональному току, т. е. —(Yrefi ~^th) = - Тог-

ил

да из условия режима насыщения v1 > Vrefl - Vth следует1

V-ren<IK + Va.

Теперь рабочая точка определяется пересечением зависимостей токов в транзисторах Т111(и1) и Т212(v2-v1). Точность стабилизации при этом зависит ОТ крутизны 12(b>2~ul) и ^2(и2~

-8u2_^i) и расстояния между ними. =

= 0, если с учетом эффекта подложки

Vref2^Vth + vi + 4vi’

поэтому уменьшение Vref2 приводит к смещению

начала кривой I2(v2-v{) влево. Для сохранения положения рабочей точки теперь необходимо увеличение крутизны характеристики транзистора (w, Р).

На рис. 7 приведены результаты SPICE-модели-рования токового стабилизатора для двух значений Vref2 - 3,5 и 2,2 В2. При этом для Vref2 = 2,2 В разброс токов по сравнению с Vref2 = 3,5 В уменьшился в два раза (1,9 мкА или 0,5 % дляби2 = 150 мВ).

Как следует из сказанного выше, характеристики токового стабилизатора при Vref2 = 2,2 В луч-

1 Для определения ограничений на установочное напряжение для нас вполне достаточна точность простейшего уравнения транзистора.

2 Все остальные параметры моделирования те же, что и на

рис. 6, б.

ше, чем при Уг^2 = 3,5 В, однако использование в качестве Уг^2 напряжения Уаа в ряде случаев3 может быть оправдано.

Во-первых, чем выше Уге^2, тем меньше может быть ширина транзистора Т2 в токовом стабилизаторе.

Во-вторых, вместо Уге^2 может быть подана дополнительная переменная у. В этом случае поведение функционального входа в д-канальной части элемента, как это следует из формулы (19), описывается выражением

*к=

х]еНк

и аналогично для функционального входа в р-ка-нальной части элемента, как это следует из (20):

гт =

Указанная модификация функционального входа не всеобъемлюща, но в ряде случаев может оказаться весьма полезной.

В том случае, если увеличение Уге/2 по тем или иным причинам нежелательно, а изменение поведения функционального входа типа (25), (26) полезно, то для дополнительного входа у может быть использован преобразователь уровня на ис-токовом повторителе (рис. 8).

В схемах на рис. 8, а и б приведены преобразователи уровня для управляемых установочных напряжений для п- и р-функциональных входов соответственно. При этом для достаточно больших Я выходное напряжение преобразователя, как это показано на рис. 8, зависит от установочных напряжений и порогов транзисторов с учетом эффекта подложки.

Вернемся, однако, к поведению функционального входа. На рис. 9 приведены результаты его ЭРГСЕ-

3 Например, при сниженных требованиях к точности поддержания тока.

Рис. 8. Преобразователь уровня сигнала:

а - на п-транзисторах; б - на р-транзис-торах

моделирования. Моделировалось поведение функционального входа (ток через функциональный вход и падение напряжения на токовом стабилизаторе) в зависимости от числа открытых параллельных п-транзисторов при пороговом напряжении на выходе Р-компаратора, равном 1,75 В. Темп включения транзисторов приведен в табл. 3.

Таблица 3. Моменты включения транзисторов

Время, НС 0 100 200 300 400 500 600

Число открытых транзисторов 0 1 3 7 15 31 63

Заметим, что в разных примерах ЭРЮЕ-моде-лирования мы видим различные значения рабочего тока. Это естественно, так как ток через стабилизатор зависит от его параметров. С другой стороны, это сделано намеренно для того, чтобы обратить внимание на возможность вводить в пороговую функцию функциональную переменную с различными весами.

Параметрами функционального входа, определяющими протекающий через него ток, являются ширины функциональных транзисторов и согласованные с ними параметры стабилизатора тока (ширины транзисторов и установочных напряжений). При проектировании порогового элемента мы можем варьировать любые из указанных параметров. Однако, если мы хотим оперативно управлять весом функционального входа в процессе адаптации или обучения для создания искусственного нейрона с функциональными входами, то мы, по-видимому, можем эффективно воспользоваться только установочным напряжением.

Результаты моделирования (см. рис. 6, 7) наводят на мысль, что эффективное управление током через токовый стабилизатор может быть осуществлено путем изменения тока насыщения нижнего транзистора Т1 изменением Угед, с сохранением неизменной вольт-амперной характеристики верхнего транзистора Т2. Характеристики управляемого токового стабилизатора, полученные 8Р1СЕ-моделированием, приведены на рис. 10.

В данном эксперименте при изменении установочного напряжения от 0,73 до 1,3 В ток через токовый стабилизатор изменяется от 35 до 350 мкА (см. рис. 10). При изменении падения напряжения на токовом стабилизаторе 5и2 - 200 мВ изменение тока варьируется от 0,3 до 1,5 мкА соответственно, т. е. не превышает 1 % от текущего значения тока во всем диапазоне.

На рис. 11 приведена зависимость тока через токовый стабилизатор от управляющего напряжения для тех же параметров схемы, что и на рис. 10. При изменении установочного напряжения от нуля до 1,4 В ток изменяется от нуля до 410 мкА с максимальным отклонением (для максимального тока) 3 мкА/200 мВ.

В приведенных выше примерах токовый стабилизатор включен между собственно функциональным входом и «землей». Однако, как это видно из

100 мкА

у

а

й

о

5

с

3

о

0 А

Рис. 9. Ток через токовый стабилизатор и падение напряжения на нем в зависимости от числа открытых транзисторов, 8и2= 345 мВ, А/ = 50 нА(* 0,1 %) : - А /; - и2

0,5 1,0

Время, мкс

Напряжение, В

Рис. 10. Волът-амперная характеристика

управляемого токового стабилизатора

Рис. 13. Результаты SPICE-моделирования схем, представленных на рис. 12

Напряжение, В

Рис. 11. Зависимость тока через токовый стабилизатор от Vrefl

а)

ч

ЯГ

у

і

рис. 12, существуют три возможности включения токового стабилизатора.

Не вдаваясь в пояснение возникающих эффектов, рассмотрим результаты вРГСЕ-моделирова-ния поведения трех схем (рис. 13), приведенных на рис. 12. В этих схемах параметры транзисторов и установочных напряжений одинаковы.

В эксперименте в начальный момент времени в каждом из функциональных входов (см. рис. 12) открыт один транзистор с единичной проводимостью. В момент времени 500 не включается транзистор с проводимостью 20. При этом ток через токовый стабилизатор изменяется на 0,1; 2,4 и 46 мкА для схем на рис. 12, а, бив соответственно. Из эксперимента ясно, что вариант включения токового стабилизатора на рис. 12, а, очевидно, более предпочтителен, чем варианты на рис. 12, б и в, хотя, безусловно, соответствующим выбором параметров характеристики стабилизации тока для схем на рис. 12, б и в могут быть улучшены.

Все сказанное выше относится к стабилизации тока в я-канальной части Р-компаратора. Легко понять, что абсолютно аналогичные построения могут быть проведены и дляр-канальной части.

Монте-Карло 8Р1СЕ-моделирование

Задачей этого раздела является демонстрация реализуемости порогового элемента с функциональными входами. При этом мы не ставим цели детального анализа, оставляя это для следующей работы, посвященной данному предмету.

Рассмотрим пример порогового элемента с функциональными входами. Пусть имеется три функциональных входа

а Ь с

а = Vа;-; zb=\bj\ 2С = VCj\

Рис. 12. Варианты включения токового стабилизатора

7=1 ' /=1

в пороговом элементе

;=і

риог

Я Рис. 14. Схема для SPICE-моделирования функции

Y = Sign(za +zb+zc+ Зх -- 3) = Rt

Sx

2п + 2и + 2п + 8

V а

= X + = X +

(К Л

Va

у'=1

V У

Г fc. А

V,

7=1 V У

f *е А

Vc

/=і V У

Решая вопрос реализуемости, нам достаточно исследовать поведение порогового элемента только на «критических» наборах значений переменных. Под «критическими» мы будем понимать наборы значений переменных, для которых минимальное изменение в наборе приводит к смене значений выхода порогового элемента. Рассмотрим критические наборы для функции (28).

Для обычной пороговой функции «критические» наборы, определяющие реализуемость порогового элемента, есть наборы, принадлежащие так называемым опорным множествам Т0 и ^0; где Т0 -множество минимальных наборов значений переменных, ДЛЯ которых € т0) = 1 , -множество максимальных наборов значений переменных, для которых Р(0. е^0) = 0. Сами наборы определяются минимальными формами функции и ее инверсии [20]. Нетрудно понять, что сказанное справедливо не только для пороговых, но и для монотонных функций.

Для пороговой функции Г(х,2а,2ь,2с) (28) опорными множествами являются 710 = {1,0,0,0;0,1,1,1} и = {0,1,1,0; 0,1,0,1; 0,0,1,1}. Заметим, что в

силу симметрии функции (28) относительно переменных 2Ь для анализа реализуемости достаточно

рассмотреть лишь переход (0,1,1,1) о (0,0,1,1). Од-

У=1 у=о

нако при наличии функциональных входов ориентировка на опорные множества недостаточна в силу того, что в зависимости от числа открытых транзисторов вклад переменных 21 в поведение Р-компаратора будет различным.

Для оценки наборов значений исходных переменных ар Ъ], с! введем номера этих наборов в лексикографическом упорядочивании:

Д2«)=1>у2'' ;/(*,)= :

7=0 7=0

Д2с)=Х>7 2' •

7=0

Полагая ка = къ = кс = к, в силу симметрии вклада исходных переменных в соответствующие 2Ь нам достоточно рассмотреть поведение Р-компаратора только на двух наборах1

(0,1,1,1) (0,0,2й -1,2* -1).

У=1 г=о

Использованная для моделирования схема приведена на рис. 14, результаты моделирования - на рис. 15.

1 Использованные здесь векторы соответствуют (л:, I(za), I(zb), І(гс)).

X. пРОГРАММНЫЁ^АП^РАГНЬЕСРЕ^ТВА^Ч,

niAifTjfA^ Tg(B\ ґ ^(В^ТЩ

Ch;2

1[

Пщ\ ij т‘(ш T*1M г Tj(B* r ТІСАШҐТ^АЛІ 1L 1 ^4 Te(AM ts6(Bm f II iTe(B)ir j

Рис. 16. Реализация выходных каскадов чекера «6 и только 6 из 12»

Ch,%xc

хп) = Sign

її

I-

V>°

х Sign

и

I*/-7)

U-o

7Й(Х)7;’(Х).

Тогда

Для снижения требуемого значения порога разделим все множество переменных на два подмножества и введем обозначения

~ {-^0 5 Ху , %2 •> Х3 5 Х4 , X^ } I

В = {х6,х7,х8,х9,х10,хп}.

Т*г(Х) = Гв6(А) + Т^(А)Т^В) +

+Т64( А)Тб2(В) + Т„3(А)Т63(В) +

+Т$(А)Т$

и аналогично

Г/2

JI ii t e p a t y p a /

1. McCulloch S., Pitts W. A logical calculus of the ideas imminent in nervous activity /,/ Bulletin of Mathematical Biophysics, - 1943. - 5.- P. 115-133.

2. Mead C. Analog VLSI and neural systems. - Addison-Wesley, 1989.

3. Shibata T.,Ohmi T. Neuron MOS Binary-logic Integrated Circuits: Part 1, Design Fundamentals and Soft-hardware Logic Circuit Implementation // IEEE

Из формул (32)--(35) следует, что для реализации чекера «би только б из 12» достаточно реализовать двенадцать шестивходовых пороговых элементов, отвечающих указанному выше ограничению на порог, два пороговых, элемента с функциональными входами, инверторы и один двухвходовый вентиль «ИЛИ-НЕ».

Обратим, однако, внимание на возможность упрощения реализации этого чекера. На рис. 16 приведена схема, заменяющая пороговые элементы с функциональными входами. Правильнее было бы сказать, что на рис. 16 приведена еще одна возможность реализации порогового элемента с функциональными входами.

Мы не будем в этой работе подробно останавливаться на возникающих на этом пути дополнительных функциональных возможностях. Обратим внимание лишь на то, что такие возможности есть и они позволяют реализовать чекер «6 и только 6 из 12» с расходом оборудования, равным 136 транзисторам.

В заключение заметим, что все изложенное лишь указывает на существующие схемные возможности и реализуемость в кремнии, очевидно, потребует дополнительной работы.

Trans. Electron Devices. - 1993. - Vol. 40. - N 5. — P. 974-979.

4. Ohmi T., Shibata T., Kotani K. Four-terminal device concept for intelligence soft computing on silicon integrated circuits // Proc, of IIZUKA’96,1996. - P. 49-59.

5. Fakhraie S. M., Smith K. C. VLSI-compatible implementations for artificial neural networks. - Kiuwer, Boston-Dordrecht-London, -1997.

6. Montalvo A., Gyurcsik R., Paulos J. Toward a general-purpose analog vlsi neural network with on-chip

learning // IEEE Transactions on Neural Networks. - Vol. 8. - N 2. - March 1997. - P. 413-423.

7. Varshavsky V. Beta-driven threshold elements, Proceeding's of the 8-th Great Lakes Symposium on VLSI// IEEE Computer Society. - Feb. 19-21,1998. -P. 52-58.

8. Varshavsky V. Threshold element and a design method for elements, filed to Japan’s Patent Office. - Jan.30, 1998, the application number is JPA H10-54079.

9. Varshavsky V. Simple CMOS learnable threshold element, International ICSC/IFAC Symposium on Neu-ral Computation. - Vienna, Austria, Sept. 23-25, 1998.

10. Varshavsky V. CMOS artificial neuron on the base of beta-driven threshold element // IEEE International Conference on Systems, Man and Cybernetics, San Diego, CA, Oct. 11-14, 1998. - P. 1857-1861.

11. Varshavsky V. Synapse, threshold circuit and neuron circuit, filed to Japan’s Patent Office on Aug. 7,1998, the application number is JPA-H10-224994.

12. Varshavsky V. Threshold element, filed to Japan’s Patent Office on Aug. 12,1998, the application number is JPA-H10-228398.

13. Varshavsky V., Marakhovsky V. Beta-CMOS implementation of artificial neuron, SPIE’s 13th Annual International Symposium on Aerospace/Defense Sensing, Simulation, and Controls. Applications and Science of Computational Intelligence II, Orlando, Florida, April 5-8, 1999. - P. 210-221.

14. Varshavsky V., Marakhovsky V. Beta-CMOS artificial neuron and implementability limits, Lecture Notes in Computer Science 1607, Engineering Applications of Bio-Inspired Artificial Neural Networks,

Jose Mira, Juan V. Sa nchcz-Andves (Eds.)// Proceedings of International Work-Conference on Artificial and Natural Neural Networks (IWANN’99)}, Spain, June 2-4, Springer, Vol. 11, 1999. - P. 117-128.

15. Varshavsky V., Marakhovsky V. The simple neuron CMOS implementation learnable to logical threshold functions / / Proceedings of International Workshop on Soft Computing in Industry’99 (IWSCT99), June 16-18, Muroran, Hokkaido, Japan, IEEE, 1999. -P.463-468.

16. Varshavsky V., Marakhovsky V. Implementability restrictions on the beta-CMOS Artificial Neuron, Proceedings of the 6th International Conference on Electronics, Circuits and Systems (ICECS’99), September 5-8, 1999, Pafos, Cyprus, IEEE, 1999. ~ P. 401-405.

17. Varshavsky V., Marakhovsky V. Learning experiments with CMOS artificial neuron, Lecture Notes in Computer Science 1625, Computational Intelligence Theory and Applications, ed. by Bernard Reusch. Proceedings of the 6th Fuzzy Days International Conference on Computational Intelligence, Dortmund, Germany, May 25-27, Springer, 1999,-P. 706-707.

18. Varshavsky V., Marakhovsky V. Non-isotonousbeta-driven artificial neuron, Proceedings of SPIE. Applications and Science of Computational Intelligence

III, 24-27 April, Orlando, Florida, Vol. 4055. 2000. -P. 250-257.

19. Weste N. H. E., Eshraghian K. Principles of CMOS VLSI Design. A System Perspective, 2nd ed. -Addison-Wesley Reading, MA, 1993.

20. Dertouzos M. L; Threshold logic: A synthesis approach - The MIT Press, Cambridge, MA, 1965.

21. Verhoeff T. Delay- insensitive codes - an overview // Distributed Comput., 3, 1988. 1-8.