Статический временной анализ КМОП-схем с учетом дестабилизирующих факторов

Раздел II. Автоматизация проектирования

УДК 621.3.049.771.14

С.В. Гаврилов, Г.А. Пирютина, А.Н. Щелоков

СТАТИЧЕСКИЙ ВРЕМЕННОЙ АНАЛИЗ КМОП-СХЕМ С УЧЕТОМ ДЕСТАБИЛИЗИРУЮЩИХ ФАКТОРОВ*

Проблема повышения надежности интегральных схем (ИС) становится актуальнее с каждой новой технологией. Для уровня проектных норм 45-32 нм проектирование СБИС требует фундаментальных изменений как в методологии, так и в средствах САПР, в частности требуется статический временной анализ КМОП-схем с учетом дестабилизирующих факторов, таких как деградация порогового напряжения и эффект температурной нестабильности при отрицательном смещении. В данной статье представлены методы, обеспечивающие существенное повышение точности расчета задержек в цифровых схемах с учетом дестабилизирующих факторов на логическом уровне за счет детального анализа внутренней структуры вентилей.

Статический временной анализ; SP-граф; сложно-функциональный блок.

S.V. Gavrilov, G.A. Pirutina, A.N. Schelokov CMOS CIRCUIT STATIC TIMING ANALYSIS ACCOUNTING FOR DESTABILIZING FACTORS

Improving the reliability of integrated circuits (ICs) become relevant with each new technology. For level design rule 45-32 nm of VLSI design requires a fundamental change in methodology and in CAD tools, in particular requires to static timing analysis of CMOS circuits considering destabilizing factors such as threshold voltage degradation and Negative Bias Temperature Instability. In this article The proposed methods provide a significant increase in the accuracy of destabilizing factors logic level delay degradation analysis in digital circuits due to detailed analysis of the internal gate structure and the correlation of signals in the.

Static timing analysis; SP-DAG; IP-block.

Введение. В маршруте проектирования цифровых сложно-функциональных блоков (СФ-блоков) для оценки быстродействия широко используются средства статического временного анализа (СВА) [1]. Статический временной анализ обеспечивает анализ критических путей на основе результатов характеризации отдельно взятого библиотечного элемента.

В современных САПР наиболее распространенной и широко используемой моделью для характеризации задержек библиотечных элементов является так называемая нелинейная модель задержки - Non-Linear Delay Model (NLDM) [2] в формате Liberty. Модель NLDM представляет собой нелинейные зависимости задержек выходных сигналов Dt от длительности фронта входного сигнала St и емкости нагрузки Cout в форме двумерных таблиц D,(Sk,-,CloMt), ke [1:Ns], le[1 : NC]. Аналогичными таблицами представляются и зависимости длительности фронта выходного сигнала Sout от тех же переменных: Sout(Ski,Clout), ke [1NS], le [1:Nc].

* Работа выполнена при поддержке РФФИ (проект № 13-07-00148).

Существенное упрощение такой модели состоит в использовании так называемого “pin-to-pin”-подхода, при котором задержки по каждой паре вход-выход характеризуются независимо от реального поведения остальных входов вентиля.

С переходом на новые технологии актуальнее становятся проблемы повышения надежности интегральных схем (ИС), требуется комплексный подход к анализу СФ-блоков, в том числе, решение задач на логическом уровне с использованием более точных моделей на транзисторном уровне. С уменьшением проектных норм возрастают вариации параметров, это приводит к существенному возрастанию вариаций задержек блока. Также следует учитывать деградацию порогового напряжения со временем вследствие NBTI-эффекта. Учет влияния NBTI на ранних стадиях разработки и анализа интегральных схем необходим для того, чтобы иметь возможность повысить процент выхода годных и обеспечить нужное функционирование будущего кристалла ИС в течение всего срока службы.

В рамках данной работы предлагается решение нерешенных проблем на основе анализа внутренней структуры схемы и вентилей.

1. Анализ внутренней структуры вентилей. Графовое представление комбинационной КМОП-схемы может быть построено путем экстракции логических функций в форме ориентированного ациклического SP-графа (SP-DAG [3]) из описания на транзисторном уровне.

Для описания соответствия между узлами схемы, вершинами SP-графа G = (Z, E), E с Z х Z и системой логических уравнений будут использоваться следующие обозначения:

P={{p,}, p,eZ, /=1,...,n} - подмножество узлов - первичных входов, соответствующих независимым переменным, n - количество первичных входов;

V =|vj |,x e B V e ВП - входной вектор или вектор-строка логических

значений на первичных входах;

s(z, V) - значение функции логического моделирования s : Z х В% ^ В4, определяющей логическое состояние узла z e Z для заданного входного вектора в терминах четырехзначной логики, в частности для первичных входов

s(Pi,V) = v.

Анализ быстродействия цифровой комбинационной схемы сводится к определению возможных значений задержек t(z) в узлах схемы (z e Z) по отношению к моменту переключения периодического тактового сигнала (clock).

Для моделирования входных последовательностей небольшой длины задача нахождения оптимальных граничных оценок сводится к независимому моделированию конечного набора векторов с анализом худшего и лучшего случаев. Однако для обеспечения надежности проектирования требуется полное моделирование всех вариантов входных векторов, число которых растет экспоненциально с ростом числа первичных входов.

В отличие от моделирования входных последовательностей, альтернативный метод статического временного анализа игнорирует зависимость задержек от входных векторов. Классический статический временной анализ основан на нахождении критических (минимального и максимального) путей в SP-графе без учета логики работы схемы, что в итоге приводит к огрубленной внешней оценке истинных значений интервалов задержек [tmin(z), tmax(z)].

Для оценки интервалов возможных значений задержки при изменении значения параметра pi требуется оценка чувствительности задержки. Решению этой проблемы посвящен следующий раздел применительно параметру pi - деградации порогового напряжения.

2. Оценка деградации задержки вследствие деградации порогового напряжения на основе анализа последовательно-параллельной структуры вентиля. В ряде работ [5-8] были предложены модели зависимости изменения задержки от деградации порогового напряжения вследствие МБТ1 эффекта. Известные подходы имеют ряд упрощений. В большинстве статей используется линейная зависимость от изменения порогового напряжения [5, 6] и простые варианты вентилей (инвертор, И-НЕ, ИЛИ-НЕ) [5]. Существующие модели не учитывают взаимного влияния транзисторов и не анализируют структуру вентиля. Отсутствует модель для расчета деградации задержки сложных вентилей с последовательно -параллельными соединениями.

В рамках данной работы было проведено исследование зависимости задержек от порогового напряжения для технологии 32 нм. Результаты исследования представлены на рис. 2 в форме зависимости чувствительности задержки к пороговому напряжению от Д^Ъ. Как видно из рисунка, зависимость задержек от порогового напряжения носит нелинейный характер. В скобках на рис. 2 приведены проценты изменения чувствительности при росте изменения порогового напряжения. Ошибка использования линейной аппроксимации для технологии 32 нм достигает 9 %. Полученные результаты позволяют сделать вывод о том, что линейная зависимость от изменения порогового напряжения не обеспечивает требуемой точности для технологий 32 нм и ниже.

Рис. 2. Зависимость чувствительности задержки к изменению порогового напряжения для технологии 32 нм

В ряде статей для анализа зависимости задержки от порогового напряжения используется формула Sakurai-Newton [7-9]:

в = °-5Сгуаа = СУ,,1в£г

I, ^сохже#г ^ - V* Т ,

где 1< а <2 - показатель степени, зависящий от технологии.

Формула описывает функцию задержки вентиля от порогового напряжения отдельно взятого проводящего р-транзистора в форме обратно пропорциональной зависимости. В ряде работ [7-8] показано, что приведенная формула дает приемлемую точность в расчете деградации задержки (1-2 %) для инвертора и для последовательного соединения транзисторов.

Задача, которая стояла в нашей работе - на основе полученных расчетов и для отдельных транзисторов рассчитать деградацию задержки всей структуры. Характеризация задержки и чувствительности отдельно взятого транзистора вы-

полняются на схемотехническом уровне. Для использования на логическом уровне физические коэффициенты следует свести к параметрам логического уровня. Преобразуя Ул = Гм + АГЛ, у^ = Гм +1/ к, получим:

Б = сУййКгг = р0

- Ул )а (1 - к•АУ* )а ’

где Б = Б(АУа = 0), к = ' , к-АУЛ << 1.

^ УЛ0

Так как линейная аппроксимация не обеспечивает необходимой точности, следует использовать члены более высокого порядка в разложение Тейлора для функции задержки f = D/D0. Тогда, в частности, для инвертора можно получить:

/=Б=------------1--=1+/о'АУй + 4^ ду2 + ауз+...,

Б0 (1 - к -АУЙ)а 2! 3!

5 5

/о' =а-к =—, откуда к =----------, где 5 = Б0' = Б0 • /0' - чувствительность

Д, ^

задержки к пороговому напряжению транзистора, /0'' = (а + а2) • к2 .

Из формулы для первой производной можно получить выражение для коэффициента к. Далее, подставив это выражение в формулу для разложения Тейлора, получим:

D = Du

Выведенная формула обеспечивает точность до третьего порядка малости, так как /0” = (2а + 3а2 + а3) • к3 . Численные эксперименты показывают, что

предложенная модель обеспечивает точность в пределах 0,5 % по сравнению с точным схемотехническим моделированием.

В случае последовательного соединения задержка на выходе зависит от сдвига порогового напряжения обоих транзисторов практически одинаково. При этом чувствительность задержки к изменению напряжения каждого транзистора можно характеризовать независимо друг от друга и ошибка определения задержки не превысит 1 %.

Наибольшую сложность представляет последовательно-параллельное соединение. Если один из транзисторов в параллельном соединении закрыт, то расчет деградации задержки данной структуры сводиться к последовательному соединению. Однако в случае, когда оба транзистора проводят пренебрежение взаимным влиянием транзисторов может приводить к ошибке до 30 % в расчете изменения задержки.

На основе модели Sakurai-Newton [9] можно вывести формульные соотношения для расчета последовательно-параллельной структуры. Это позволяет рассчитать деградацию задержки всей последовательно-параллельной структуры, на основе чувствительности рассчитанной для отдельных транзисторов. Преобразуя (6) и (7) для суммы токов в параллельном соединении ^ = 1ц + 12, получим:

Б =_______________2Б_______________,

(1 - к1АУм)а + (1 - к2АУ Л2)а

д/ 1 , 51 , 25! д/ 1 52 252

—-— = — • а • к = —^ => к = — , — = — • а • к = —^ => к = -——

dVth1 2 Do aDu dVth2 2 D0 aDU

д 2f д 2V

th1

д 2f д 2V

= — - а - kn

д 2f

th2

дVthlдVth2

= — - а - k - kо 2 1 2 ’

D = Dn

О О 1

1 + AVthl + -SL AVth2 + - -Do th1 Do th2 а

A

V Do

AV,M +-------

I AVa22 + AVhlAVth2

V Do J Do

Полученная формула позволяет рассчитать деградацию задержки всей последовательно-параллельной структуры, на основе чувствительности рассчитанной для отдельных транзисторов. Выведенная формула обеспечивает точность до третьего порядка малости:

(

ак-1

2

1 - а_

4

VJ

' A Vjl + За2 kl2 k2 |a +1

'AvJ—av

th2

За2 k22 kl I a +1 |-AVth22 AVthl + *k32

(

2

1 - ^ 4

VJ

'AVt32

k -AVth2 << 1.

гДе к << 1;

Численные эксперименты показывают, что предложенная модель обеспечивается точность в пределах 1 % по сравнению с моделированием на схемотехническом уровне.

Заключение. В рамках данной работы рассмотрены проблемы статического временного анализа с учетом деградации параметров транзисторов. Предложена модель задержки, учитывающая взаимное влияние транзисторов при последовательно-параллельном соединении и обеспечивающая сведение многомерной задачи характеризации вентиля к совокупности двухмерных за счет анализа структуры вентиля.

БИБЛИОГРАФИЧЕСКИИ СПИСОК

1. Hitchcock R.B. Sr. Timing Verification and the Timing Analysis program // Proceedings of the 19th conference on Design automation. - January 1982. - P. 594-604.

2. Bhardwaj S., Ghanta P., Vrudhula S. A Framework for Statistical Timing Analysis Using Non-Linear Delay and Slew Models // ICCAD-2006. - P. 225-230.

3. Bryant R.E. Boolean Analysis of MOS Circuits // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 1987. - Vol. 6, № 4. - P. 634-649.

4. Kuo Y.M., Chang Y.L., and Chang S.C. Efficient Boolean Characteristic Function for Fast Timed ATPG // in Proc. International Conference on Computer-Aided Design. - 2006. - P. 96-99.

5. Luo H., Wang Yu, et. al. A Novel Gate-Level NBTI Delay Degradation Model with Stacking Effect, 2007. - P. 160-170.

6. Lorenz D., Shlichtmann U., et. al. Aging-aware Timing Analysis of Combinatorial Circuits on Gate level, Information Technology, 2010. - P. 181-188.

7. Paul C.B., et al. Impact of NBTI on the Temporal Performance Degradation of Digital Circuits// IEEE ELECTRON DEVICE LETTERS. - 2005. - Vol. 26, № 8. - P. 780-785.

8. Khan S. Hamdioui S. Temperature Dependence of NBTI Induced Delay// IEEE 16th International On-Line Testing Symposium, 2010. - P. 15-20.

9. Sakurai T., Newton A.R. Alpha-power law MOSFET model and its applications to CMOS inverter delay and other formulas // IEEE JSSC. - Apr. 1990. - Vol. SC-25, № 2. - P. 584-594.

Статью рекомендовал к опубликованию д.т.н., профессор А.Л. Глебов.

Гаврилов Сергей Витальевич - Федеральное государственное бюджетное учреждение науки Институт проблем проектирования в микроэлектронике Российской академии наук (ИППМ РАН); e -mail: sergey.v.gavrilov@ippm.ru; 124365, Москва, Зеленоград, ул. Советская, 3; тел.: +74997299890; отдел автоматизации проектирования цифровых схем; зав. отделом; д.т.н.

2

2

2

2

а

+

Пирютина Г алина Александровна - e-mail: pirutina_g@ippm.ru; отдел автоматизации проектирования цифровых схем; инженер-исследователь.

Щелоков Альберт Николаевич - e-mail: schan@ippm.ru; тел.: +74997299845; зам. директора; к.ф.-м.н.

Gavrilov Sergey Vitalievich - The Institute for Design Problems in Microelectronics of the Russian Academy of Science (IPPM RAS); e-mail: sergey.v.gavrilov@ippm.ru; 3, Sovetskaya, Zele-nograd, Moscow, 124365, Russia; phone: +74997299890; department of digital design automation; head of department; dr. of eng. sc.

Pirutina Galina Aleksandrovna - e-mail: pirutina_g@ippm.ru; the department of digital design automation; research engineer.

Schelokov Albert Nikolaevich - e-mail: schan@ippm.ru; phone: +74997299845; deputy director; cand. of eng. sc.

УДК 621.3.049.771.14:004.023

М.В. Лисяк, А. А. Лежебоков

АЛГОРИТМ МНОГОКРИТЕРИАЛЬНОГО РАЗМЕЩЕНИЯ ЭЛЕМЕНТОВ

СБИС*

Рассматривается проблема многокритериального размещения элементов сверхбольших интегральных схем с целью уменьшения временных задержек в межсоединениях и обеспечения трассируемости, что является актуальной задачей в связи с переходом на новые субмикронные и нанометровые нормы проектирования сверхбольших интегральных схем. Предложен гибридный алгоритм размещения на основе генетического поиска. Описаны процедуры локального и глобального поиска. Представлены результаты экспериментов по определению вычислительной сложности и эффективности алгоритма.

Размещение; многокритериальная задача; гибридный алгоритм; глобальный поиск; локальный поиск.

M.V. Lisyak, A.A. Lezhebokov ALGORITHM FOR MULTICTICERIA PLACEMENT OF VLSI ELEMENTS

The article deals with the problem of multi-deployment of large scale integrated circuits in order to reduce time delays in interconnects and traceability, which is an important task in the transition to the new sub-micron and nanometer design standards VLSI. We propose a hybrid algorithm based on the location of the genetic search. The procedures for the local and global search.The results of experiments to determine the computational complexity and efficiency of the algorithm.

Placement; multicriteria problem; a hybrid algorithm, a global search; a local search.

Введение. Современные тенденции в сфере производства сверхбольших интегральных схем (СБИС), связанные с увеличением степени интеграции и уменьшением размеров топологических элементов, оказывают значительное влияние на средства проектирования СБИС. С переходом в субмикронный и нанометровый диапазоны возрастает трудоёмкость физического синтеза, появляется необходимость использования новых комплексных критериев проектирования топологии, которые учитывали бы тенденции доминирования проводников над соединяемыми элементами по различным показателям на всех уровнях проектирования [1, 2].

* Работа выполнена при частичной поддержке РФФИ (проект 12-01-31356). 70