БЫСТРОДЕЙСТВУЮЩИЙ НИЗКОВОЛЬТНЫЙ СТРОБИРУЕМЫЙ КОМПАРАТОР НАПРЯЖЕНИЙ

Область техники
Полезная модель относится к области радиотехники и электроники, в частности, к интегральным микросхемам на основе совмещенной биполярной и КМОП (БиКМОП) технологии с субмикронными и нанометровыми размерами.
Уровень техники
С уменьшением размеров транзисторов возрастает их быстродействие и снижается максимально допустимое напряжение питания. Современные гетеростуктурные биполярные транзисторы (ГБТ) на основе гетероперехода кремний - твердый раствор кремний-германий (Si-SiGe) имеют частоту единичного усиления тока выше 500 ГГц [1]. Однако диапазон их допустимого напряжения питания не превышает 2 В. Эффективное применение быстродействующих транзисторов требует использования новых низковольтных аналоговых и цифровых блоков. Ограничения БиКМОП технологии со слоями кремний-германий не позволяют использовать быстродействующие биполярные p-n-p транзисторы. В структуре микросхемы есть только биполярные n-p-n транзисторы, КМОП-транзисторы и поликремневые резисторы [2].
Специально для технологии со слоями крений-германий разработаны схемы дифференциальных усилителей и логических элементов без использования p-n-p транзисторов. Однако все они требуют напряжения питания 2 В и выше. Известные решения для напряжения питания 1,5 В и ниже основаны на использовании комплементарных n-p-n и p-n-p транзисторов [3, 4]. Работы по созданию быстродействующих компараторов аналоговых сигналов для низковольтной гетероструктурной БиКМОП-технологии отсутствуют.
Предлагаемая полезная модель быстродействующего низковольтного стробируемого компаратора напряжений включает в себя последовательно включенные блоки: дифференциальный предусилитель и cтробируемый блок принятия решений. Прототипом для блока дифференциального предусилителя может служить изобретение RU 2419197 Cl (2011 г.), а для блока принятия решений изобретение RU 2119716 C1 (1998 г.).
Раскрытие изобретения
Задачей предлагаемой полезной модели является снижение напряжения питания аналогового быстродействующего компаратора напряжений на основе гетероструктурных n-р-n транзисторов до уровня 1,2 В, характерного для КМОП - транзисторов с минимальным топологическим размером 90 нм. Технический результат, позволяющий достичь поставленной задачи, состоит в том, что в схеме быстродействующего низковольтного стробируемого компаратора напряжений используются только одноуровневые дифференциальные усилительные каскады и логические переключатели тока что, в свою очередь, позволяет реализовать аналого-цифровой преобразователь с напряжением питания 1,2 В и частотой преобразования выше 3ГГц для перспективной телекоммуникационной аппаратуры.
Согласно предлагаемой полезной модели, этот технический результат достигается за счет того, что в быстродействующем низковольтном стробируемом компараторе напряжений (фиг.), включающем дифференциальный предусилитель (1) и стробируемый блок принятия решений (2) на основе одноуровневых переключателей тока, в состав дифференциального предусилителя (1) введены два параллельных канала усиления дифференциального сигнала и цепь перераспределения тока между каналами, а в блок принятия решений (2) включены каскад синхронизации (3) и каскад приема и хранения информации (4); первый канал усиления дифференциального сигнала образован первым (5) и вторым (6) биполярными транзисторами, базы которых подключены к прямому (7) и инверсному (8) входам компаратора, а коллекторы к инверсному (9) и прямому (10) выходам предусилителя (1) соответственно, объединенные эмиттеры соединены с общей шиной питания (11) через первый токостабилизирующий двухполюсник (12); второй канал усиления образован третьим (13) и четвертым (14) биполярными транзисторами, базы которых подключены к истокам первого (15) и второго (16) р-МОП транзисторов, коллекторы подключены к инверсному (9) и прямому (10) выходам предусилителя (1) соответственно, объединенные эмиттеры соединены с общей шиной (11) через второй токостабилизирующий двухполюсник (17) и со стоком третьего р-МОП транзистора (18), смещение входного сигнала для второго канала обеспечивается истоковыми повторителями на основе первого (15) и второго (16) р-МОП транзисторов, стоки которых подключены к общей шине (11), затворы к прямому (7) и инверсному (8) входам компаратора, а истоки соединены с шиной питания (19) через третий (20) и четвертый (21) токостабилизирующие двухполюсники, а между затворами и истоками первого (15) и второго (16) р-МОП транзисторов включены первый (22) и второй (23) ускоряющие конденсаторы соответственно; цепь перераспределения токов включает пятый (24) и шестой (25) биполярные транзисторы, базы которых подключены к прямому (7) и инверсному (8) входам компаратора, объединенные эмиттеры соединены с общей шиной (11) через пятый токостабилизирующий двухполюсник (26), а объединенные коллекторы подключены к затвору и стоку четвертого р-МОП транзистора (27), а также к затвору третьего р-МОП транзистора (18), причем истоки этих р-МОП транзисторов подключены к шине питания (19); первый (28) и второй (29) нагрузочные резисторы соединяют с шиной питания (19) прямой (10) и инверсный (9) выходы предусилителя, которые также соединены с прямым и инверсным входами блока принятия решений (2) соответственно; каскад синхронизации (3) образован первым и вторым идентичными переключателями тока, первый переключатель тока содержит седьмой (30) и восьмой (31) биполярные транзисторы, базы которых подключены к прямому (32) и инверсному (33) входам строб-сигнала соответственно, объединенные эмиттеры подключены к общей шине (11) через шестой токостабилизирующий двухполюсник (34), коллектор седьмого транзистора (30) соединен с прямым входом, а коллектор восьмого транзистора (31) - с прямым выходом (35) блока принятия решений (2), второй переключатель содержит девятый (36) и десятый (37) биполярные транзисторы, базы которых подключены к прямому (32) и инверсному (33) входам строб-сигнала соответственно, объединенные эмиттеры подключены к общей шине (11) через седьмой токостабилизирующий двухполюсник (38), коллектор девятого транзистора (36) соединен с инверсным входом, а коллектор десятого транзистора (37) - с инверсным выходом (39) блока принятия решений (2); каскад приема и хранения информации (4) содержит переключатель тока с цепью положительной обратной связи и включает одиннадцатый (40), двенадцатый (41), тринадцатый (42) и четырнадцатый (43) биполярные транзисторы, объединенные эмиттеры которых подключены к общей шине (11) через восьмой токостабилизирующий двухполюсник (44), базы одиннадцатого (40) и двенадцатого (41) транзисторов подключены к прямому (10) и инверсному (9) входам блока принятия решений соответственно, база тринадцатого (42) транзистора подключена к коллектору четырнадцатого транзистора (43), а база четырнадцатого (43) - к коллектору тринадцатого транзистора (42), коллекторы одиннадцатого (40) и четырнадцатого (43) транзисторов соединены с инверсным выходом (39), а коллекторы двенадцатого (41) и тринадцатого (42) транзисторов - с прямым выходом (35) блока принятия решений (2), третий (45) и четвертый (46) нагрузочные резисторы соединяют с шиной питания (19) прямой (35) и инверсный (39) выходы блока принятия решений (2).
А в дифференциальный предусилитель (1) введены ускоряющие конденсаторы, реализованные на коллектор-базовом переходе биполярного транзистора и соответствующие по размерам коллектор-базовым переходам входных транзисторов, причем, коллекторные области в первом (47) и втором (48) ускоряющих конденсаторах объединены с коллекторными областями второго (6) и первого (5) входных транзисторов, а базовые области ускоряющих конденсаторов подключены к базовым областям первого (5) и второго (6) входных транзисторов, соответственно.
Краткое описание чертежей
На фигуре представлена схема быстродействующего низковольтного стробируемого компаратора напряжений. Выделены дифференциальный предусилитель и стробируемый блок принятия решений с каскадом синхронизации и каскадом приема и хранения информации.
Осуществление полезной модели
Быстродействующий низковольтный стробируемый компаратор напряжений (фиг.) включает дифференциальный предусилитель (1) и стробируемый блок принятия решений (2) на основе одноуровневых переключателей тока. В состав дифференциального предусилителя (1) введены два параллельных канала усиления дифференциального сигнала и цепь перераспределения тока между каналами. Первый канал усиления дифференциального сигнала образован первым (5) и вторым (6) биполярными транзисторами, базы которых подключены к прямому (7) и инверсному (8) входам компаратора, а коллекторы к инверсному (9) и прямому (10) выходам предусилителя (1) соответственно, объединенные эмиттеры соединены с общей шиной питания (11) через первый токостабилизирующий двухполюсник (12). Второй канал усиления образован третьим (13) и четвертым (14) биполярными транзисторами, базы которых подключены к истокам первого (15) и второго (16) р-МОП транзисторов, коллекторы подключены к инверсному (9) и прямому (10) выходам предусилителя (1) соответственно, объединенные эмиттеры соединены с общей шиной (11) через второй токостабилизирующий двухполюсник (17) и со стоком третьего р-МОП транзистора (18), смещение входного сигнала для второго канала обеспечивается истоковыми повторителями на основе первого (15) и второго (16) р-МОП транзисторов, стоки которых подключены к общей шине (11), затворы к прямому (7) и инверсному (8) входам компаратора, а истоки соединены с шиной питания (19) через третий (20) и четвертый (21) токостабилизирующие двухполюсники, а между затворами и истоками первого (15) и второго (16) р-МОП транзисторов включены первый (22) и второй (23) ускоряющие конденсаторы соответственно. Цепь перераспределения токов включает пятый (24) и шестой (25) биполярные транзисторы, базы которых подключены к прямому (7) и инверсному (8) входам компаратора, объединенные эмиттеры соединены с общей шиной (11) через пятый токостабилизирующий двухполюсник (26), а объединенные коллекторы подключены к затвору и стоку четвертого р-МОП транзистора (27), а также к затвору третьего р-МОП транзистора (18), причем истоки этих р-МОП транзисторов подключены к шине питания (19); первый (28) и второй (29) нагрузочные резисторы соединяют с шиной питания (19) прямой (10) и инверсный (9) выходы предусилителя, которые также соединены с прямым и инверсным входами блока принятия решений (2) соответственно. Также в дифференциальный предусилитель (1) введены ускоряющие конденсаторы, реализованные на коллектор-базовом переходе биполярного транзистора и соответствующие по размерам коллектор-базовым переходам входных транзисторов, причем, коллекторные области в первом (47) и втором (48) ускоряющих конденсаторах объединены с коллекторными областями второго (6) и первого (5) входных транзисторов, а базовые области ускоряющих конденсаторов подключены к базовым областям первого (5) и второго (6) входных транзисторов, соответственно. В одном из каналов сигнал смещен истоковым повторителем в направлении положительного источника питания, что обеспечивает эффективную работу этого канала при низком синфазном смещении входных сигналов. При высоком синфазном смещении входных сигналов, канал без смещения работает в активном режиме, а цепь перераспределения токов уменьшает ток смещения канала так, чтобы суммарный ток усилителя оставался без изменений.
Блок принятия решения (2) реализовав на основе одноуровневых переключателей тока без эмиттерных повторителей и включает в себя каскад синхронизации (3) и каскад приема и хранения информации (4). Переключение режимов записи и хранения информации осуществляется за счет смещения логических уровней на входе и выходе блока принятия решений (2) при переключении каскада синхронизации (3) под воздействием строб-сигнала. Каскад синхронизации (3) образован первым и вторым идентичными переключателями тока, первый переключатель тока содержит седьмой (30) и восьмой (31) биполярные транзисторы, базы которых подключены к прямому (32) и инверсному (33) входам строб-сигнала соответственно, объединенные эмиттеры подключены к общей шине (11) через шестой токостабилизирующий двухполюсник (34), коллектор седьмого транзистора (30) соединен с прямым входом, а коллектор восьмого транзистора (31) - с прямым выходом (35) блока принятия решений (2), второй переключатель содержит девятый (36) и десятый (37) биполярные транзисторы, базы которых подключены к прямому (32) и инверсному (33) входам строб-сигнала соответственно, объединенные эмиттеры подключены к общей шине (11) через седьмой токостабилизирующий двухполюсник (38), коллектор девятого транзистора (36) соединен с инверсным входом, а коллектор десятого транзистора (37) - с инверсным выходом (39) блока принятия решений (2). Каскад приема и хранения информации (4) содержит переключатель тока с цепью положительной обратной связи и включает одиннадцатый (40), двенадцатый (41), тринадцатый (42) и четырнадцатый (43) биполярные транзисторы, объединенные эмиттеры которых подключены к общей шине (11) через восьмой токостабилизирующий двухполюсник (44), базы одиннадцатого (40) и двенадцатого (41) транзисторов подключены к прямому (10) и инверсному (9) входам блока принятия решений соответственно, база тринадцатого (42) транзистора подключена к коллектору четырнадцатого транзистора (43), а база четырнадцатого (43) - к коллектору тринадцатого транзистора (42), коллекторы одиннадцатого (40) и четырнадцатого (43) транзисторов соединены с инверсным выходом (39), а коллекторы двенадцатого (41) и тринадцатого (42) транзисторов - с прямым выходом (35) блока принятия решений (2), третий (45) и четвертый (46) нагрузочные резисторы соединяют с шиной питания (19) прямой (35) и инверсный (39) выходы блока принятия решений (2).
пит
пит
лог
пит
лог
лог
Технический результат достигается за счет того, что в схеме быстродействующего низковольтного стробируемого компаратора напряжений используются только одноуровневые дифференциальные усилительные каскады и логические переключатели тока. Логические функции реализуются объединением коллекторов биполярных транзисторов в разных дифференциальных парах на одной резистивной нагрузке. При этом выходное напряжение имеет три логических состояния: U; (U-U); (U-2·U). При напряжении питания 1,2 В и величине логического перепада U=0.2 В минимальное напряжение коллектор-эмиттер в биполярных транзисторах будет не менее 0,4 В и сохранится нормальный активный режим их работы.
За счет смещения входных сигналов в одном из каналов дифференциального предусилителя реализуется расширение диапазона синфазного смещения входных сигналов до величин напряжения питания. При этом коэффициент усиления предусилителя остается постоянным за счет перераспределения тока между каналами. Синфазное смещение входного дифференциального сигнала может влиять на величину выходного тока предварительного усилителя и на работу блока принятия решений.
Реализуемость предлагаемой полезной модели подтверждается результатами моделирования с использованием типового маршрута проектирования с помощью лицензированных средств САПР фирмы Cadence Microsystems и аттестованных производителем (Tower Semiconductors) моделей элементов.
[1] М. Schroter et al. Physical and Electrical Performance Limits of High-Speed SiGeC HBTs - Part 1: Vertical Scaling// IEEE Transactions on Electron Devices, 2011, v. 58, №11, pp. 3687-3696.
[2] J.D. Cressler, Silicon Heterostructure Handbook, Taylor and Francis, 2006, pp. 213-371.
[3] Прокопенко Н.Н. и др. Патент РФ №2419197, 2011 г. Низковольтный дифференциальный усилитель.
[4] Прокопенко Н.Н. и др. Патент РФ №2333593 С1, 2006 г. Дифференциальный усилитель с расширенным диапазоном активной работы.