СХЕМА ДВОЙНОГО ПИТАНИЯ В СХЕМЕ ПАМЯТИ

1. Полупроводниковое устройство памяти с двойным напряжением, содержащее:
множество формирователей записи, принимающих входные сигналы данных низкого напряжения и, в ответ, записывающих значения данных в сердечник памяти;
схему отслеживания синхронизации, функционирующую для обеспечения задержки сигнала числовой шины высокого напряжения в соответствии со временем, связанным с множеством формирователей записи, записывающих данные в сердечник памяти; и
множество ячеек памяти, реагирующих на сигнал числовой шины высокого напряжения и на формирователи записи, записывающие значения данных, для сохранения в них данных.
2. Полупроводниковое устройство памяти с двойным напряжением по п.1, дополнительно содержащее множество разрядных шин, подключенных к формирователям записи, чтобы принимать значения данных.
3. Полупроводниковое устройство памяти с двойным напряжением по п.1, дополнительно содержащее:
множество схем сдвига уровня адресного сигнала, сконфигурированных с возможностью преобразования адресных сигналов низкого напряжения в адресные сигналы высокого напряжения; и
декодер, сконфигурированный с возможностью приема адресных сигналов высокого напряжения и, в ответ, обеспечения сигналов числовой шины, причем множество ячеек памяти принимает сигналы числовой шины, тем самым, обозначая некоторые из ячеек памяти, выбранные для сохранения в них данных.
4. Полупроводниковое устройство памяти с двойным напряжением по п.1, в котором схема отслеживания синхронизации принимает сигнал низкого напряжения и сигнал высокого напряжения, для обеспечения возможности вычисления продолжительности задержки.
5. Полупроводниковое устройство памяти с двойным напряжением по п.1, дополнительно содержащее:
переключатель основания низкого напряжения, включающий в себя первый переключающий элемент, выборочно подключающий элементы низкого напряжения полупроводникового устройства памяти с двойным напряжением к первому виртуальному заземлению; и
переключатель основания высокого напряжения, включающий в себя второй переключающий элемент, выборочно подключающий элементы высокого напряжения полупроводникового устройства памяти с двойным напряжением ко второму виртуальному заземлению.
6. Полупроводниковое устройство памяти, содержащее:
множество схем сдвига уровня адресного сигнала, сконфигурированных с возможностью преобразования адресных сигналов низкого уровня в адресные сигналы более высокого уровня;
декодер, сконфигурированный с возможностью приема адресных сигналов более высокого уровня и, в ответ, обеспечения сигналов числовой шины;
множество формирователей записи, принимающих входные сигналы данных низкого уровня и, в ответ, записывающих значения данных во множество разрядных шин; и
множество ячеек памяти, реагирующих на сигналы числовой шины и на разрядные шины для сохранения в них данных.
7. Полупроводниковое устройство памяти по п.6, дополнительно содержащее множество усилителей считывания, выборочно подключенных к ячейкам памяти и реагирующих на данные, сохраненные в них, для обеспечения выходных сигналов данных.
8. Полупроводниковое устройство памяти по п.6, дополнительно содержащее:
схему отслеживания синхронизации, сконфигурированную с возможностью управления синхронизацией сигналов числовой шины, чтобы компенсировать задержку в записи значений данных.
9. Полупроводниковое устройство памяти по п.8, дополнительно содержащее:
схему сдвига уровня тактового сигнала, сконфигурированную с возможностью преобразования тактового сигнала низкого уровня в тактовый сигнал более высокого уровня, схему отслеживания синхронизации, обеспечивающую подходящую задержку тактового сигнала более высокого уровня, чтобы компенсировать задержку в формирователях записи, записывающих значения данных.
10. Полупроводниковое устройство памяти по п.8, дополнительно содержащее выход высокого напряжения в схему отслеживания синхронизации.
11. Полупроводниковое устройство памяти по п.8, дополнительно содержащее выход низкого напряжения в схему отслеживания синхронизации.
12. Полупроводниковое устройство памяти по п.6, дополнительно содержащее:
подложку, и
множество контактов входа данных, подключенных к подложке и сконфигурированных с возможностью приема входных сигналов данных и подачи входных сигналов данных в формирователи записи, схемы сдвига уровня адресного сигнала, декодер, формирователи записи и ячейки памяти, образованные на подложке.
13. Полупроводниковое устройство памяти по п.6, дополнительно содержащее:
схему переключателя основания высокого питания, сконфигурированную с возможностью выборочно прерывать соединение с первым виртуальным заземлением компонентов высокого напряжения полупроводникового устройства памяти; и
схему переключателя основания низкого питания, сконфигурированную с возможностью выборочно прерывать соединение со вторым виртуальным заземлением компонентов низкого напряжения полупроводникового устройства памяти, причем
схема переключателя основания высокого питания и схема переключателя основания низкого питания реагируют на общий сигнал ожидания для выборочной работы полупроводникового устройства памяти в активном режиме работы и режиме ожидания.
14. Полупроводниковое устройство памяти по п.6, дополнительно содержащее схему ввода/вывода, сконфигурированную с возможностью передачи адресного сигнала высокого уровня в декодер и передачи входного сигнала данных в формирователи записи.
15. Полупроводниковое устройство памяти, содержащее:
подложку;
множество схем сдвига уровня адресного сигнала, образованных на подложке и сконфигурированных с возможностью преобразования адресных сигналов низкого уровня в адресные сигналы более высокого уровня;
декодер, образованный на подложке и сконфигурированный с возможностью приема адресных сигналов более высокого уровня и, в ответ, обеспечения сигналов числовой шины;
множество контактов входа данных, подключенных к подложке и сконфигурированных с возможностью приема сигналов данных низкого уровня
множество формирователей записи, образованных на подложке и принимающих сигналы данных низкого уровня и, в ответ, записывающих значения данных; и
множество ячеек памяти, образованных на подложке и реагирующих на сигналы числовой шины и на записанные значения данных для сохранения в них данных.
16. Способ работы множества ячеек памяти, содержащий этапы, на которых:
проводят сигнал записи во множество разрядных шин, подключенных к ячейкам памяти, на основании входного сигнала данных низкого уровня;
сдвигают уровень адресного сигнала от низкого уровня до более высокого уровня;
декодируют адресный сигнал, чтобы обеспечить сигнал числовой шины, активирующий выбранные некоторые из ячеек памяти;
сдвигают уровень приложенного тактового сигнала, чтобы обеспечить тактовый сигнал высокого уровня;
настраивают синхронизацию тактового сигнала высокого уровня, чтобы обеспечить задержанный тактовый сигнал; и
сохраняют сигнал записи в выбранных некоторых из ячеек памяти из разрядных шин, в ответ на задержанный тактовый сигнал.
17. Способ по п.16, дополнительно содержащий этапы, на которых:
выбирают множество ячеек памяти, которые будут считаны;
считывают данные, сохраненные в выбранных ячейках памяти; и
обеспечивают выходной сигнал данных.
18. Способ по п.16, в котором настройка дополнительно включает в себя этап компенсации наличия задержки сигнала записи данных.
19. Способ по п.16, дополнительно содержащий этапы, на которых:
выборочно прерывают соединение с первым виртуальным заземлением компонентов памяти низкого уровня напряжения; и
выборочно прерывают соединение со вторым виртуальным заземлением компонентов памяти высокого уровня напряжения, так чтобы полупроводниковое устройство памяти выборочно работало в активном режиме работы и режиме ожидания.