СХЕМА УПРАВЛЕНИЯ СИГНАЛАМИ ШИНЫ И СХЕМА ОБРАБОТКИ СИГНАЛОВ, ИМЕЮЩАЯ СХЕМУ УПРАВЛЕНИЯ СИГНАЛАМИ ШИНЫ
CIRCUIT OF BUS SIGNALS CONTROL AND CIRCUIT OF SIGNALS PROCESSING WITH CIRCUIT OF BUS SIGNALS CONTROL

УРОВЕНЬ ТЕХНИКИ
Настоящее изобретение относится к схеме управления сигналами шины, которая исполняет передачу и прием данных, адреса и управляющего сигнала между ведущим устройством, таким как ЦПУ, и ведомой схемой, такой как схема хранения или схема ввода/вывода через шину, и схеме обработки сигналов, имеющей схему управления сигналами шины.
Вообще, микрокомпьютер конфигурируется ЦПУ, памятью и периферийным устройством ввода/вывода. В настоящее время микрокомпьютерные устройства используют во многих областях, и ошибочная операция микрокомпьютерного устройства, вызванная влиянием окружающей среды, серьезно воздействует на общество. По такой причине, как защита против ошибочной операции памяти, предусматривают различные способы.
Интерфейсные сигнальные линии между ведущим устройством, таким как ЦПУ, и ведомым устройством, таким как память, включают в себя сигнальные линии шины, такие как шина адреса и шина данных, и линии управляющего сигнала, такие как линия разрешения выборки интегральной схемы и линия чтения/записи.
Когда шум или тому подобное смешивают с сигналом в сигнальных линиях, ошибка в данных или ошибка адресации появляется, так что устройство может ошибочно действовать.
Вообще, как контрмеру против ошибочных операций выполняют исправление ошибок посредством добавления битов четности или кода исправления ошибок (ECC) к ошибке в данных. Выполняют также исправление ошибок посредством добавления бита четности к ошибке адресации.
Когда ведущее устройство и память физически отделены друг от друга, например когда печатные платы, которые монтируют, отличаются друг от друга и связаны проводом посредством материнской платы, добавляют бит четности посредством ведущего устройства и выполняют контроль по четности после временного сохранения (защелкивания) информации адреса и данных на стороне платы, на которой монтируют память. В этом случае используется способ, который запрещает памяти осуществлять доступ на стороне платы, на которой память монтируют, когда обнаруживают ошибку адресации.
Вообще, выполняют также следующий способ. То есть, когда ошибка адресации появляется, такой же адрес считывают более чем один раз в ответ на доступ для чтения, и подтверждается, совпадают ли считанные данные друг другу, чтобы избежать считывания данных из ошибочного адреса от считывания.
Более того, в доступе для записи желаемые адресные данные не могут быть записаны. В этом случае, как контрмера против ошибочной операции, проверяют, могут ли быть нормально записаны желаемые адресные данные посредством эхосчитывания (считывания сразу после записи) записанных адресных данных. Методика, которая служит причиной ЦПУ, чтобы выпустить команду для записи данных снова, если желаемые данные не могут быть эхосчитаны (ошибка эхосчитывания), раскрыта, например, в публикации № 11-45214 KOKAI заявки на выдачу патента Японии.
Методика, которая, даже если шум появляется в сигнале шины посредством немедленного изменения состояний бита сигнала шины, предотвращает сигнал шины от ошибочного распознавания вследствие воздействия шума, раскрыта в публикации № 11-167530 KOKAI заявки на выдачу патента Японии. Эта методика - методика схемы управления сигналами, которая подавляет причины шумов ошибок адресации динамического оперативного запоминающего устройства (DRAM).
Согласно методике сигналы двух адресов, непрерывно выпускаемые из схемы управления сигналами в динамическое ОЗУ, сравнивают друг с другом, задерживая управляющий сигнал. По этой причине сигналы адресации могут быть считаны в пределах периода, за исключением периода, в котором шум появляется. Поэтому описано, что можно предотвратить указание ошибочного адреса в динамическом ОЗУ.
Однако, в ошибке адресации, обрабатываемой, как раскрыто в публикации № 11-45214 KOKAI заявки на выдачу патента Японии, в обоих случаях анормальность шины обнаруживают посредством контроля по четности или эхопроверки. Информацию обнаруженной ошибки адресации временно сохраняют в памяти и затем обрабатывают ЦПУ на протяжении процесса обработки ошибки. Поэтому невыгодно требуется время, соответствующее двум этапам или более для обработки ошибок.
Более того, когда ведущее устройство и память физически отделены друг от друга, адресные данные, переданные от стороны ведущего устройства (ЦПУ), могут не быть нормально приняты ведомым устройством (памятью) на стороне приема. В этом случае ошибка адресации появляется в адресе, в который данные должны быть первоначально записаны, и данные записывают в ошибочный адрес. В этом случае записанные данные невыгодно скрыто присутствуют в памяти ошибочного адреса.
Согласно Патентному документу 2, хотя шумом шины, который служит причиной ошибки адресации, преимущественно управляют, ошибка адресации, вызванная индукцией внешнего шума, не может быть управляема.
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
Настоящее изобретение было сделано, чтобы разрешить вышеприведенные проблемы, и цель изобретения - предоставить схему управления сигналами шины, которая может надежно обнаруживать ошибки адресации, вызванные шумом, индуцированным в шине, и линии управляющего сигнала схемы обработки сигналов, чтобы сделать возможным выполнение высокоскоростной обработки ошибок, и схему обработки сигналов, имеющую схему управления сигналами шины.
Для того чтобы достичь вышеприведенной цели, согласно одному варианту осуществления настоящего изобретения предоставляют схему 2 управления сигналами шины, которую соединяют между ведущим устройством, которое управляет передачей и приемом данных, и ведомым устройством, которое сохраняет данные, соединенную с ведомым устройством через шину адреса и линию управляющего сигнала, и которая управляет передачей сигнала шины и приемом через шину адреса и линию управляющего сигнала, содержащую линию диагностики шины, которая напрямую соединена с приемным терминалом сигналов шины ведомого устройства, без прохождения через шину адреса и линию управляющего сигнала; блок управления памятью, который управляет записью и считыванием данных ведомого устройства согласно команде от ведущего устройства; и блок обработки анормальности сигналов шины, который сравнивает выходной сигнал шины, выходящий из схемы управления сигналами шины в шину адреса и линию управляющего сигнала, с сигналом обратной связи шины, обеспеченным обратной связью через линию диагностики шины, чтобы определять присутствие/отсутствие различия, в котором блок управления памятью удлиняет период исполняемой операции цикла шины, когда определено в блоке обработки анормальности сигналов шины, что различие присутствует.
Согласно настоящему изобретению могут быть предусмотрены схема управления сигналами шины, которая может надежно обнаруживать ошибки адресации, вызванные шумом, индуцированным в шине схемы обработки сигналов, чтобы сделать возможным выполнение высокоскоростной обработки ошибок, и схема обработки сигналов, имеющая схему управления сигналами.
КРАТКОЕ ОПИСАНИЕ НЕКОТОРЫХ ИЗОБРАЖЕНИЙ ПО ЧЕРТЕЖАМ
Прилагаемые чертежи составляют часть данного описания, иллюстрируют варианты осуществления изобретения и вместе с общим описанием, представленным выше, и детальным описанием вариантов осуществления, представленным ниже, служат для пояснения принципов изобретения.
Фиг.1 - структурная схема схемы управления сигналами шины согласно настоящему изобретению;
фиг.2A и 2B показывают варианты осуществления линий диагностики шины схемы обработки сигналов согласно настоящему изобретению;
фиг.3A и 3B - схемы для объяснения принципа обнаружения схемы управления сигналами шины согласно настоящему изобретению и операции схемы обработки сигналов;
фиг.4 - детализированная структурная схема схемы управления сигналами шины согласно настоящему изобретению;
фиг.5A и 5B - схемы для объяснения операции блока обработки анормальности сигналов шины согласно настоящему изобретению;
фиг.6 - схема для объяснения операции замаскированного сигнала в блоке обработки анормальности сигналов шины согласно настоящему изобретению;
фиг.7 - схема для объяснения другой операции блока обработки анормальности сигналов шины согласно настоящему изобретению;
фиг.8 - схема для объяснения конфигурации блока обработки ошибочного адреса согласно настоящему изобретению; и
фиг.9A и 9B - схемы для объяснения операции блока обработки ошибочного адреса согласно настоящему изобретению.
ПОДРОБНОЕ ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Вариант осуществления настоящего изобретения будет описан ниже со ссылкой на чертежи. Фиг.1 показывает полную конфигурацию схемы 100 обработки сигналов согласно настоящему изобретению.
Полная конфигурация будет описана первой. После этого будут описаны детальные конфигурации и операции блоков. В этом случае ведущее устройство 1 сконфигурировано ЦПУ, и ведомое устройство 3 сконфигурировано одной или более памятью, такой как статическое оперативное запоминающее устройство (SRAM). Случай, в котором данные записывают или считывают из ведомого устройства 3 через схему 2 управления сигналами шины, согласно настоящему изобретению будет описан ниже.
Конфигурация схемы 100 обработки сигналов включает в себя ведущее устройство 1, которое управляет передачей/приемом данных, ведомое устройство 3, которое сохраняет данные, обмениваемые между ведомым устройством 3 и ведущим устройством, и схему 2 управления сигналами шины, которая управляет выходным сигналом шины в ведомое устройство 3 согласно команде от ведущего устройства 1.
Схема 2 управления сигналами шины включает в себя линии 4 диагностики шины, блок 21 управления памятью, блок 22 обработки ошибочного адреса и блок 23 обработки анормальности сигналов шины. Линия адреса и линия управления, которые соединяют схему 2 управления сигналами шины и ведомое устройство 3, соединены с приемным терминалом 31 ведомого устройства 3. Линии 4 диагностики шины, как будет описано позже, являются сигнальными линиями, связанными проводом из приемного терминала 31 в терминал 25 обратной связи схемы 2 управления сигналами шины. Провод, протянутый от схемы 2 управления сигналами шины до терминала 25 обратной связи через приемный терминал 31, оформляют как «непрерывная линия одного штриха». Блок 21 управления памятью управляет записыванием данных или считыванием данных на ведомом устройстве 3 по команде ведущего устройства 1. Блок 23 обработки анормальности сигналов шины сравнивает выходной сигнал, выходящий из схемы 2 управления сигналами шины в линию адреса и линию управления, с сигналом обратной связи, обеспеченным обратной связью в терминале 25 обратной связи через линии 4 диагностики шины, чтобы определить присутствие/отсутствие различия. Когда определено, что различие присутствует, блок 23 обработки анормальности сигналов шины генерирует сигнал ожидания, удлиняя период исполняемой операции цикла шины.
Блок 22 обработки ошибочного адреса включает в себя регистр 22a ошибочного адреса, который временно сохраняет данные ошибочного адреса, полученные в то время, когда «сигнал присутствия различия» выводят из блока 23 обработки анормальности сигналов шины и блока 22b сравнения адресов, который сравнивает временно сохраненный адрес с адресом команды, которая исполняется следующей, чтобы сгенерировать сигнал для удаления, например, следующей команды так, что данные ошибочного адреса не используют.
Конфигурация блоков схемы 2 управления сигналами шины согласно настоящему изобретению будет описана ниже. Блок 21 управления памятью включает в себя схему 21c управления памятью, которая управляет сигналом шины (сигналом адреса и сигналом управления), чтобы записывать данные или считать данные с ведомого устройства 3 согласно команде от ведущего устройства 1; схему 21a генерации опорного сигнала синхронизации, которая генерирует опорный сигнал синхронизации Ck цикла шины, в котором сигнал шины передают; и счетную схему 21b периода цикла шины, которая генерирует сигнал цикла шины TCkbc на основе опорного сигнала синхронизации Ck.
Блок 23 обработки анормальности сигналов шины включает в себя блок 23а сравнения сигналов шины, который сравнивает выходной сигнал шины из схемы 2 управления сигналами шины в линию адреса и линию управления с сигналом обратной связи, обеспеченным обратной связью в терминале 25 обратной связи через линии 4 диагностики шины, чтобы определять присутствие/отсутствие различия; и блок 23b генерации сигнала ожидания, который генерирует сигнал ожидания, удлиняя период исполняемой операции цикла шины, когда блок 23a сравнения сигналов шины выводит сигнал, представляющий присутствие различия.
Линии 4 диагностики шины описаны ниже со ссылкой на фиг.2A и 2B. В схеме 100 обработки сигналов, показанной на фиг.2A и 2B, ведущее устройство 1, схема 2 управления сигналами шины и ведомое устройство 3 могут быть смонтированы на одной интегральной схеме или различных печатных платах.
Линии 4 диагностики шины могут быть шаблоном на интегральной схеме или линиями проводов между печатными платами. Например, когда память ведомого устройства 3 является статическим оперативным запоминающим устройством (SRAM), каждая из линий адреса (шин адреса), линия управления и линия данных (шина данных) включает в себя большое число линий. Линии диагностики шины 4 являются сигнальными линиями, протянутыми из приемного терминала 31 ведомого устройства 3 в терминал 25 обратной связи схемы 2 управления сигналами шины. Линии адресов, линии управления и линии 4 диагностики шины располагают, чтобы протягивать от передающего терминала 24 в терминал 25 обратной связи через приемный терминал 31 как непрерывную линию одного штриха. Более точно, линии 4 диагностики шины напрямую соединяют с приемным терминалом 31 ведомого устройства 3 без прохождения через шину адреса или линию управляющего сигнала.
Обозначения сигнала, показанные на фиг.2A, обозначены в статическом оперативном запоминающем устройстве (SRAM) общего назначения. Сигнал, передаваемый через линию адреса, представлен посредством Add*, и сигналы в линии управления, передаваемые, когда данные записывают или считывают из статического оперативного запоминающего устройства (SRAM), представлены посредством CE1, CE2, R/W, OE, UB и LB. Обозначение, добавленное с чертой, обозначает отрицательный логический (активный низкий) сигнал. Управляющий сигнал R/W обозначает сигнал считывания или сигнал записи. Когда сигнал R/W в низком уровне, активный (низкий уровень) выходной разрешающий сигнал OE представляет операцию считывания, и неактивный (высокий уровень) выходной разрешающий сигнал представляет операцию записи.
Соответствующие сигналы, в общем, описаны в документации производителя. Части, требуемые для объяснения настоящего изобретения, будут подробно описаны в каждом случае. Сигнал, переданный из схемы 2 управления сигналами шины, и сигнал обратной связи, обеспеченный обратной связью через линии 4 диагностики шины, отличаются друг от друга добавлением FB к началу обозначения сигнала обратной связи.
На фиг.2B сигнальную линию, протянутую от передающего терминала 24 в приемный терминал 31, представляют сплошной линией и сигнальную линию обратной связи для сигнала, возвращаемого в терминал 25 обратной связи через приемный терминал 31, указывают альтернативной пунктирной линией с длинными и короткими штрихами. Даже если ведомое устройство 3 включает в себя множество памяти 3a, 3b и 3с, как показано на фиг.2B, сигнальные линии располагают подобно непрерывной линии одного штриха, и сигнальные линии для передаваемых и принимаемых сигналов располагают рядом друг с другом так, что предотвращают внешний шум от легкого индуцирования в линии 4 диагностики шины.
В настоящем изобретении передаваемый сигнал и сигнал, обеспеченный обратной связью, сравнивают друг с другом в блоке 23 обработки анормальности сигналов шины на стороне передачи, чтобы определить, выполняют ли нормальную передачу.
Принцип операции схемы обработки сигналов согласно настоящему изобретению, имеющему вышеприведенную конфигурацию, будет описан ниже со ссылкой на фиг.1 и 3A и 3B. Фиг.3A показывает временную диаграмму сигнала, генерируемого схемой 2 управления сигналами шины согласно настоящему изобретению.
Сигнал цикла шины TCkbc указывает перемещение адресов и указывает 10 одиночных импульсов счета опорного сигнала синхронизации Ck как цикл шины (один доступный период). Этот цикл шины является циклом шины у командного сигнала O ЦПУ, служащего ведущим устройством 1, и его генерируют в блоке 21 управления памятью.
В этом цикле шины предварительно установленный сигнал адресации Address и управляющий сигнал (в этом случае, разрешающий сигнал выборки интегральной схемы CEa/CEb и сигнал записи или считывания R/W, UB и LB) генерируют зависящими от значения (значение цикла шины BC) счетной схемы 21b.
В этом случае, как показано на фиг.3B, когда обнаруживают различие между любыми соответствующими битами передаваемого сигнала шины (сигнал адресации на фиг.3B) и сигнала шины, обеспеченного обратной связью, блок 23 обработки анормальности сигналов шины генерирует сигнал ожидания Ws, чтобы уведомить блок 21 управления памятью о сигнале ожидания Ws.
В это время блок 21 управления памятью удлиняет цикл шины, начатый при временной привязке обнаружения посредством периода Tw. Пунктирная линия управляющего сигнала считывания или записи R/W, показанная на фиг.3B, указывает нормальную форму сигнала, полученную, когда шум не появляется. В варианте осуществления, как показано на фиг.3B, когда шум появляется, передний фронт управляющего сигнала считывания или записи R/W запаздывает на период Tw со ссылкой на передний фронт. Например, в записи данных данные на шине данных записывают в память на переднем фронте сигнала записи W.
Более точно, анормальность сигнала шины обнаруживают на основе различия между переданным сигналом и принятым сигналом посредством терминала обратной связи, удлиняя цикл шины. Посредством удлинения цикла шины, даже если ошибку адресации вызывают шумом, данные считывают или записывают во временной привязке, в которой адрес восстанавливают в исправленное значение.
Схема 2 управления сигналами шины согласно настоящему изобретению будет подробно описана ниже. Блок 23 обработки анормальности сигналов шины будет описан первым со ссылкой на фиг.4-7, и блок 22 обработки ошибочного адреса будет описан следующим со ссылкой на фиг.8 и фиг.9A и 9B.
Как показано на фиг.4, блок 23 обработки анормальности сигналов шины включает в себя блок 23a сравнения сигналов шины, блок 23b генерации сигнала ожидания и буфер 23c ввода/вывода. Буфер 23c ввода/вывода преобразовывает сигналы обратной связи FB_Add*, FE_CE1, …, входящие через линии 4 диагностики шины, в сигналы, подходящие для схем в интегральной схеме, и выводит сигналы как сигналы обратной связи FB_Address, FE_CEa, …. Вообще, электрический уровень сигнала в интегральной схеме отличается от электрического уровня сигнала вне интегральной схемы (электрическое напряжение в интегральной схеме ниже), и высокоактивный проект может быть легко принят в интегральной схеме. Буфер 23c ввода/вывода выполняет такой уровень преобразования и логическое преобразование. В варианте осуществления допускается, что логика сигнала в интегральной схеме такая же, как таковая сигнала вне интегральной схемы.
Блок 23a сравнения сигналов шины сравнивает сигнал адресации Address и управляющий сигнал Cea …, переданный из схемы 21с управления памятью, с сигналами адресации обратной связи FB_Address и управляющими сигналами обратной связи FB_CEa …, принятыми из линии 4 диагностики шины через буфер 23c ввода/вывода соответственно, в соответствии друг с другом. Блок 23a сравнения сигналов шины выводит результаты сравнения как Cosa и Cosb. Результат сравнения Cosa представляет, обнаружено ли различие между сигналами адресации, и результат сравнения Cosb представляет, обнаружено ли различие между управляющими сигналами.
Блок 23b генерации сигнала ожидания измеряет длительности импульса результатов сравнения Cosa и Cosb блока 23a сравнения сигналов шины. Когда каждая из длительностей импульса равна или больше, чем предварительно установленное время отклика (чувствительность) ведомого устройства 3, блок 23b генерации сигнала ожидания выводит сигнал «присутствия различия».
Подробные конфигурации блоков блока 23 обработки анормальности сигналов шины будут описаны ниже.
Блок 23a сравнения сигналов шины включает в себя блок сравнения сигналов шины A23a1, который обнаруживает ошибку адресации, и блок сравнения сигналов шины B23a2, который обнаруживает ошибку управляющего сигнала.
Блок 23b генерации сигнала ожидания включает в себя блок 23b1 измерения времени, который измеряет длительность импульса выходного сигнала из блока сравнения сигналов шины A23a1, т.е. сигнал присутствия различия (указанный ссылкой в дальнейшем как импульсный сигнал несовпадения Cosa), указывающий ошибку адресации; схему-защелку 23b3, которая защелкивает импульсный сигнал несовпадения Cosa; и схему генерации сигнала ожидания A23b5, которая принимает выходной сигнал Wma от блока 23b1 измерения времени и выходной сигнал Loa от схемы-защелки 23b3, чтобы генерировать сигнал ожидания Wsa.
Блок 23b генерации сигнала ожидания включает в себя блок 23b2 измерения времени, который измеряет длительность импульса выходного сигнала из блока B23a2 сравнения сигналов шины, т.е. сигнал присутствия различия (указанный ссылкой в дальнейшем как импульсный сигнал несовпадения Cosb), указывающий ошибку управления; схему-защелку 23b4, которая защелкивает импульсный сигнал несовпадения Cosb; и схему B23b6 генерации сигнала ожидания, которая принимает выходной сигнал Wmb от блока 23b2 измерения времени и выходной сигнал Lob от схемы-защелки 23b4, чтобы генерировать сигнал ожидания Wsb.
Более того, блок 23b генерации сигнала ожидания включает в себя схему 23b7 синтезирования сигнала ожидания, которая синтезирует сигналы ожидания Wsa и Wsb из схем 23b5 и 23b6 генерации сигнала ожидания, чтобы генерировать сигнал ожидания Ws.
Операция блока 23 обработки анормальности сигналов шины, имеющего вышеприведенную конфигурацию, будет описана ниже со ссылкой на фиг.5A и 5B.
Вообще, в традиционной схеме управления сигналами шины, как показано на временной диаграмме фиг.5A (однако управляющий сигнал, такой как разрешение выборки интегральной схемы CE, который не требуется для объяснения заявки, пропущен), когда накладывается шум на передаваемый сигнал адресации (Add*) шины, и возникает сигнал записи или считывания (R/W), данные (Din), получаемые в это время, записывают в ошибочный адрес (или данные считывают из ошибочного адреса).
Согласно конфигурации настоящего изобретения в блоке A23a1 сравнения сигналов шины сравнивают передающий сигнал адресации Address с сигналом адресации обратной связи FB_Address. Когда сигналы отличаются друг от друга, выпускают импульсный сигнал несовпадения Cosa. Поэтому, как показано на фиг.5B, когда шум накладывается на сигнал адресации FB_Address (FB_Add*) линии 4 диагностики шины, выпускают импульсный сигнал несовпадения Cosa.
Нижняя временная диаграмма на фиг.5В показывает операцию увеличения в период A немедленно после обнаружения импульсного сигнала несовпадения Cosa.
Более точно, блок A23a1 сравнения сигналов шины сравнивает сигнал шины адреса Address, выпущенный из блока 21 управления памятью, с сигналом шины адреса FB_Address, обеспеченным обратной связью через линию 4 диагностики шины, бит за битом. Когда обнаруживают несовпадение между любой одной парой битов в сигналах шины адреса, сконфигурированных через множество битов, блок A23a1 сравнения сигналов шины выпускает импульсный сигнал несовпадения Cosa.
Более точно, так как сигнал обратной связи FB_Address - сигнал, полученный простым обеспечением обратной связи сигнала Address, переданного из блока 21 управления памятью через линию 4 диагностики шины, сигнал обратной связи FB_Address имеет в основном такую же логику как сигнал Address. Однако когда результат сравнения представляет несовпадение, можно определить, что шум смешан в любой линии шины адреса, и логический уровень этого изменен.
В этом случае, как показано на фиг.6, так как сигнал Address и сигнал обратной связи FB_Address незначительно отличаются друг от друга из-за задержки в проводном соединении, несовпадение появляется в интервале, в котором генерируется импульс сигнала цикла шины TCkbc. Поэтому в период генерации импульса сигнала цикла шины TCkbc, генерируемый блоком 21 управления памятью, вводят замаскированный сигнал Mk в блок 23a сравнения сигналов шины из блока 21 управления памятью и маскируют вывод соответствующей логической операции.
Возвращаемся к объяснению фиг.4 и 5, когда выпускают импульсный сигнал несовпадения Cosa, блок A23b1 измерения времени измеряет длительность импульса импульсного сигнала несовпадения Cosa, чтобы определить, является ли длительность импульса предопределенной длительностью импульса или больше. Схема-защелка 23b3 защелкивает импульсный сигнал несовпадения Cosa и выпускает сигнал как выходной Loa.
Выходные сигналы Wma и Loa из блока A23b1 измерения времени и схемы-защелки 23b3 сбрасывают в начальной точке времени (задний фронт сигнал цикла шины TCkbc) цикла шины и определяется, обнаружен ли импульсный сигнал несовпадения Cosa в каждом цикле шины.
Схема-защелка 23b3 удерживает то, что обнаруживают импульсный сигнал несовпадения Cosa в период цикла шины (выходной Loa). Блок A23b1 измерения времени измеряет время, в которое генерируют импульсный сигнал несовпадения Cosa. Когда импульсный сигнал несовпадения Cosa продолжается в течение предопределенного времени, то есть чувствительности (время отклика), или больше ведомого устройства 3, блок A23b1 измерения времени выпускает сигнал Wma. Сигнал синхронизации Ckc для измерения длительности импульса - сигнал, имеющий частоту выше, чем ту, что у опорного сигнала синхронизации Ck.
AB
Схема 23b5 генерации сигнала ожидания выводит сигнал ожидания Wsa (высокоуровневый сигнал) в период одного цикла опорного сигнала синхронизации Ck, когда цикл шины - это цикл записи (W: Нижний), и выходной Wma от блока измерения времени A23b1 генерируют (Wma: Высокий).
Когда цикл шины - цикл записи и когда выходной Loa генерируют, могут выпустить сигнал ожидания Wsa. Однако для того, чтобы предотвратить чрезмерное обнаружение несовпадений, измеряют длительность импульса импульсного сигнала несовпадения Cosa. Когда генерируют импульс, имеющий предопределенную длительность импульса или более, обнаруживают в соответствии с желанием несовпадение.
Сигнал ожидания Wsa вводится в схему 23b7 синтезирования сигнала ожидания, и сигнал ожидания Ws передают из схемы 23b7 синтезирования сигнала ожидания в схему 21c управления памятью. Схема 21c управления памятью удлиняет цикл шины посредством периода Tws в ответ на сигнал ожидания Ws.
Подробная операция, выполняемая, когда обнаруживают несовпадение в «управляющем сигнале», будет описана ниже со ссылкой на фиг.7. Блок 23 обработки анормальности сигналов шины может также выполнять обработку ошибок с такой же конфигурацией, как описана выше, даже если шум налагается на управляющий сигнал.
Блок обработки анормальности сигналов шины принимает сигналы CEa (CE1), CEb (CE2) и сигнал «Запись», которые являются управляющими сигналами, выходящими в ведомое устройство 3, сигналы FB_CEa (FB_CE1), FB_CEb (FB_CE2) и FB_Write (FB_R/W), обеспеченные обратной связью через линии 4 диагностики шины, и сигнал цикла шины TCkbc, представляющий начало и окончание цикла шины. Различия между соответствующими сигналами обнаруживают блоком B23a2 сравнения сигналов шины.
Фиг.7 показывает случай, в котором шум накладывается на разрешающие сигналы выборки интегральной схемы CE1 и CE2 в цикле записи. Подобно ошибке адресации, ошибку управляющего сигнала обнаруживают блоком B23a2 сравнения сигналов шины и выводят импульсный сигнал несовпадения Cosb. Выходной сигнал Wmb из блока 23b2 измерения времени, который измеряет длительность импульса импульсного сигнала несовпадения Cosb, и выходной сигнал Lob из схемы-защелки 23b3 вводят в схему B23b6 генерации сигнала ожидания. В схеме B23b6 генерации сигнала ожидания сигнал ожидания Wsb генерируют в течение периода одного цикла опорного сигнала синхронизации Ck.
Сигнал ожидания Ws от схемы 23b7 синтезирования сигнала ожидания передают в схему 21c управления памятью, и схема 21c управления памятью удлиняет цикл шины на период Tws.
Как описано выше, согласно блоку 23 обработки анормальности сигналов шины сигнал адресации, переданный из блока 21 управления памятью, сравнивают с сигналом адресации, обеспеченным обратной связью через линию 4 диагностики шины, чтобы обнаружить ошибку адресации, и удлиняют цикл шины. Поэтому, частота появления события, в котором данные записывают в ошибочный адрес, или события, в котором данные считывают из ошибочного адреса, может быть снижена.
Как в событии ошибки адресации, частота исполнения ошибочного доступа, вызванного наложением шума или тому подобного на управляющем сигнале (выбор интегральной схемой CE, сигнал записи R/W, UB или LB), может быть снижена.
Измеряют время несовпадения сигнала адресации. Когда время несовпадения равно или меньше, чем время, в которое ведомое устройство 3 отвечает, цикл шины может избежать необходимости быть удлиненным, потому что предусмотрен блок измерения времени, который пренебрегает несовпадением времени.
Подробности блока 22 обработки ошибочного адреса будут описаны ниже со ссылкой на фиг.8 и фиг.9A и 9B. Блок 22 обработки ошибочного адреса включает в себя функцию предотвращения ошибочных данных, скрытно присутствующих в адресе, от чтения блоком 21 управления памятью, когда блок 23 обработки анормальности сигналов шины обнаруживает ошибку адресации.
Блок 22 обработки ошибочного адреса включает в себя регистр 22a ошибочного адреса и блок 22b сравнения адресов, который сохраняет множество адресных данных, когда генерируют сигнал «присутствия различия» Cosa в блоке 23 обработки анормальности сигналов шины.
Как показано на фиг.8, блок 22b сравнения адресов включает в себя блок 22b1 сравнения и блок 22b2 обработки. Блок 22b1 сравнения сравнивает адресные данные «следующий адрес (Add)», которые будут обеспечены доступом посредством блока 21 управления памятью в следующий цикл шины с адресными данными EAdd, сохраненными в регистре 22a ошибочного адреса и обнаруженными в этом цикле шины. Когда блок 22b1 сравнения обнаруживает, что присутствует команда записи в таком же адресе, как адрес EAdd, в следующем цикле шины блок 22b2 обработки генерирует сигнал очистки Rcl, который очищает сохраненные адресные данные EAdd регистра 22a ошибочного адреса. Когда блок 22b2 обработки обнаруживает, что присутствует команда чтения, которая читает данные в таком же адресе, как адрес EAdd, блок 22b2 обработки генерирует сигнал «следующая команда чтения Dse», который удаляет сигнал чтения.
Перед объяснением подробной операции блока 22 обработки ошибочного адреса, имеющего вышеприведенную конфигурацию, будет описан ниже со ссылкой на фиг.4 блок 23b генерации сигнала ожидания, который генерирует импульсный сигнал захвата CatchP, чтобы записать данные в регистр 22a ошибочного адреса.
Блок 23b генерации сигнала ожидания включает в себя схему A23b5 генерации сигнала ожидания, которая генерирует импульсный сигнал захвата CatchP(a) из-за ошибки адресации, и схему A23b6 генерации сигнала ожидания, которая генерирует импульсный сигнал захвата CatchP(b) из-за ошибки управляющего сигнала.
Поскольку все операции подобны друг другу, операция схемы 23b5 генерации сигнала ожидания, выполненная, когда обнаруживают ошибку адресации, будет снова описана ниже со ссылкой на фиг.4 и временные диаграммы на фиг.9A и 9B. Фиг.9A и 9B показывают случай, в котором шум обнаруживают в сигнале адресации FB_Adress в период, близкий к переднему фронту сигнала записи W, и сигнал записи W поднимается перед генерацией сигнала ожидания Wsa. В этом случае данные могут быть записаны в ошибочный адрес ведомого устройства 3 (статического оперативного запоминающего устройства, SRAM).
AB
AB,
Схема 23b5 генерации сигнала ожидания принимает от блока 21 управления памятью сигнал цикла чтение/запись R/Wопорный сигнал синхронизации Ck, выходной сигнал Wma из блока 23b1 измерения времени, выходной сигнал Loa от схемы-защелки 23b3 и импульсный сигнал несовпадения Cosa блока A23a1 сравнения сигналов шины. Сигнал цикла чтение/запись представляет, является ли цикл шины циклом записи или циклом чтения, и является ли сигналом, который не изменяется ни в одном цикле шины. Импульсный сигнал несовпадения Cosa в основном напрямую передают через схему A23b5 генерации сигнала ожидания и выводят как сигнал CatchP(a).
Когда блок A23a1 сравнения сигналов шины обнаруживает несовпадение с сигналом адресации Address и сигналом адресации обратной связи FB_Address, блок A23a1 сравнения сигналов шины выводит сигнал несовпадения Cosa. Так как сигнал Address - сигнал, переданный шиной адреса, включающей в себя множество сигнальных линий, импульсные помехи могут быть наложены на множество линий адреса в незначительно отличающиеся временные привязки. В этом случае, как показано на фиг.9A, генерируют множество импульсных сигналов несовпадения Cosa. Поэтому схема 23b5 генерации сигнала ожидания, как показано на фиг.9A, выводит множество импульсных сигналов захвата CatchP(a).
В это время FB_Address, введенный в блок A23a1 сравнения сигналов шины, записывают в регистр A22a ошибочного адреса в ответ на сигнал CatchP(a). В этом примере, после того как множество импульсных сигналов захвата CatchP выводят, множество ошибочных адресов сохраняют в регистре A22a ошибочного адреса.
Конфигурация и операция блока 22 обработки ошибочного адреса будет описана подробно.
Регистр 22a ошибочного адреса включает в себя множество регистров. Регистр 22a ошибочного адреса принимает сигнал FB_Address, импульсный сигнал захвата CatchP(a) и сигнал очистки Rcl и сохраняет значение сигнала FB_Address, например, в переднем фронте импульсного сигнала захвата CatchP(a). Регистр 22a ошибочного адреса сбрасывает содержание назначенного регистра Rcl сигналом очистки, как показано на временной диаграмме на фиг.9A.
AB
AB
После того как принимают импульсный сигнал захвата CatchP(a) от схемы A23b5 генерации сигнала ожидания в блоке 22 обработки ошибочного адреса, блок 22b сравнения адресов принимает адресные данные «следующий адрес (Add)», используемый, когда блок 21 управления памятью выполняет доступ в следующий цикл шины n-1. Блок 22b сравнения адресов принимает «следующий сигнал R/W», представляющий доступ для чтения или доступ для записи, выполняемый блоком 21 управления памятью, в следующий цикл шины и одно или более значений ошибочного адреса EAdd выводятся из регистра 22a ошибочного адреса.
Блок 22b сравнения адресов сравнивает «следующий адрес (Add)» с одним или более значениями ошибочного адреса EAdd. Когда следующий адрес (Add) совпадает с любым одним из значений ошибочного адреса EAdd и когда следующий цикл доступа - доступ для чтения, блок 22b сравнения адресов выводит следующий сигнал запрета команды считывания Dse, как показано на временной диаграмме на фиг.9A, в блок 21 управления памятью. Когда следующий адрес (Add) совпадает с любым одним из значений ошибочного адреса EAdd и когда следующий цикл доступа - доступ для записи, блок 22b сравнения адресов выводит сигнал Rcl очистки, как показано на временной диаграмме на фиг.9A, в регистр 22a ошибочного адреса.
Поэтому, когда выполняют доступ для записи к такому же адресу как ошибочный адрес, сохраненный в регистре 22а ошибочного адреса, скрытые ошибочные данные заменяют корректированным доступом для записи. В это время блок 22b сравнения адресов сбрасывает (стирает) соответствующую информацию ошибочного адреса, сохраненную в регистре 22a ошибочного адреса.
Когда выполняют доступ для чтения к такому же адресу как один из множества адресов, сохраненных в регистре 22a ошибочного адреса, блок 22b сравнения адресов уведомляет блок 21 управления памятью, что скрытые ошибочные данные могут быть считаны. В этом случае узел (программа, администратор или тому подобное) может остановить систему без выполнения операции считывания, может выполнить операцию считывания и отвергнуть считанные данные или может напрямую использовать считанные данные.
Поскольку ведущее устройство 1 и ведомое устройство 3 имеют различные пространства компоновки, предполагается, что адрес, сохраненный в регистре 22a ошибочного адреса, отличается от адреса, фактически введенного в ведомое устройство 3.
По этой причине могут расположить блок определения ошибочного адреса (не показан), который уведомляет модуль 21 управления памятью о том, что «следующий адрес (Add)», имеющий логику битов, близкую к логике битов сохраненного ошибочного адреса, подозрителен. С вышеприведенной конфигурацией, когда к адресу, который логически битами близок к значению адреса, сохраненному в регистре 22a ошибочного адреса, осуществляют доступ, сигнал тревоги также может быть выведен для считывания скрытых ошибочных данных.
Настоящее изобретение не ограничено вышеприведенными вариантами осуществления, и различные модификации изобретения могут иметь смысл без отхода от духа и объема настоящего изобретения. Например, ведомое устройство не ограничивается статическим оперативным запоминающим устройством SRAM и может быть использовано динамическое оперативное запоминающее устройство DRAM, которое удлиняет цикл шины. В зависимости от масштабов и размеров ведущего устройства и ведомого устройства и соответствующих скоростей устройств, в соответствии с желанием располагают оптимальные линии диагностики шины.
Дополнительные преимущества и модификации будут очевидны для специалистов в этой области техники. Поэтому изобретение в своем самом широком объеме не ограничивается конкретными деталями и характерными вариантами осуществления, показанными и описанными в материалах настоящей заявки. Соответственно, различные модификации могут быть сделаны не выходя из сущности или объема общей изобретательной концепции, которая определена прилагаемой формулой изобретения и ее эквивалентами.