Блок измерения частоты следования импульсов

Полезная модель относится к измерительной технике и может быть использована в устройствах контроля параметров окружающей среды для кодирования сигналов с частотных датчиков.
Наиболее близким к заявленному блоку (прототипом) является устройство для измерения частоты следования импульсов [1], которое содержит генератор, счетчик эталонной частоты, выход переполнения которого соединен с первым входом элемента ИЛИ-НЕ, выход D-триггера через элемент И соединен со счетным входом счетчика измеряемой частоты, второй вход элемента И является входом устройства, элемент задержки и регистр, причем выход генератора через элемент задержки соединен с С-входом триггера, выход которого соединен с входом управления регистра, разрядные входы которого соединены с соответствующими разрядными выходами счетчика эталонной частоты, вход которого соединен с выходом генератора, выход старшего разряда счетчика измеряемой частоты соединен со вторым входом элемента ИЛИ-НЕ, инверсный выход которого соединен с D-входом триггера, информационными выходами устройства являются разрядные выходы счетчика измеряемой частоты и выходы регистра.
6
-6
8
Недостатком прототипа является большое время регистрации входных импульсов. Время регистрации входных импульсов в прототипе пропорционально числу импульсов, сосчитанных в счетчике измеряемой частоты. Уменьшение времени регистрации входных импульсов в прототипе невозможно, так как требует уменьшение числа регистрируемых входных импульсов, что приводит к понижению точности измерения. Например, уменьшение времени регистрации в два раза за счет регистрации входных импульсов в меньшем в два раза числе приводит к понижению точности измерения тоже в два раза. Мониторинг параметров окружающей среды с помощью частотных датчиков требует измерения частоты с высокой точностью. Если частоту измерять по числу эталонных импульсов за один период входных импульсов, то уменьшение времени регистрации не будет связано с понижением точности измерения. Измеряемая частота будет равна эталонной частоте деленной на число сосчитанных эталонных импульсов. Время регистрации будет равно одному периоду входных импульсов, а точность измерения будет обеспечена числом эталонных импульсов за период входных импульсов. Например, для измерения частоты 10 Гц с заданной точностью 1% необходимо период 10 сек заполнить эталонными импульсами числом не менее 100. В этом случае эталонную частоту нужно повысить до 10 Гц (100 МГц). Передавать высокую частоту, например, 100 МГц от генератора на микросхемы триггеров и счетчиков в прототипе невозможно из-за искажений высокочастотного сигнала, вызванных наводками и отражениями в проводах. Микросхема ПЛИС, в которой может быть спроектирована схема измерения частоты, не имеет внутри искажений высокочастотного сигнала, содержит выделенные тактовые линии для распространения высокочастотных тактовых импульсов с одинаковыми и минимальными задержками на триггеры и счетчики внутри ПЛИС. Использование ПЛИС для измерения частоты позволяет увеличить частоту эталонного импульсов, например, до 100 МГц, заполнять ими один период входных импульсов и уменьшить время регистрации входных импульсов.
Техническим результатом полезной модели является уменьшение времени регистрации входных импульсов.
Технический результат достигается тем, что блок измерения частоты следования импульсов, содержащий генератор, счетчик эталонной частоты, первый D-триггер, первый элемент И, входную шину, шину числа эталонных импульсов, причем выход первого D-триггера соединен с первым входом первого элемента И, дополнительно содержит программируемую логическую интегральную схему (ПЛИС), в которой спроектированы счетчик эталонной частоты, первый D-триггер, первый элемент И, в ПЛИС дополнительно спроектированы второй D-триггер, первый и второй S-триггеры, элемент ИЛИ, второй, третий и четвертый элементы И, при этом счетчик эталонной частоты, синхронный, многоразрядный, имеет тактовый вход, вход разрешения счета и выход переполнения, первый и второй D-триггеры синхронные, имеют тактовый вход, информационный вход, первый и второй S-триггеры, синхронные, имеют тактовый вход, вход установки в логическую «1», первый, второй и четвертый элементы И имеют два входа, третий элемент И имеет три входа, элемент ИЛИ имеет два входа, при этом входная шина соединена с первым вводом ПЛИС, выход генератора соединен со вторым вводом ПЛИС, шина числа эталонных импульсов соединена поразрядно с группой третьих вводов ПЛИС, первый ввод ПЛИС соединен внутри ПЛИС с информационным входом первого D-триггера, выход первого D-триггера соединен с информационным входом второго D-триггера, инверсный выход второго D-триггера соединен со вторым входом первого элемента И, выход первого элемента И соединен со вторым входом второго элемента И и с первым входом третьего элемента И, выход второго элемента И соединен с входом установки в логическую «1» первого S-триггера, выход которого соединен с первым входом четвертого элемента И и со вторым входом третьего элемента И, инверсный выход первого S-триггера соединен с первым входом второго элемента И, выход третьего элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с входом установки в логическую «1» второго S-триггера, инверсный выход второго S-триггера соединен со вторым входом четвертого элемента И и с третьим входом третьего элемента И, выход четвертого элемента И соединен с входом разрешения счета счетчика эталонной частоты, разрядные выходы счетчика эталонной частоты соединены поразрядно с группой третьих вводом ПЛИС внутри ПЛИС, выход переполнения счетчика эталонной частоты соединен со вторым входом элемента ИЛИ, второй ввод ПЛИС соединен внутри ПЛИС с тактовым входом первого D-триггера и с тактовым входом второго D-триггера, с тактовым входом первого S-триггера и с тактовым входом второго S-триггера, с тактовым входом счетчика эталонной частоты.
На чертеже представлена структурная схема блока.
Принятые обозначения на чертеже:
обозначения без позиционных номеров:
входная шина;
шина числа эталонных импульсов;
1 - генератор;
2 - программируемая логическая интегральная схема ПЛИС, в ПЛИС используются первый ввод, второй ввод, группа третьих вводов;
в ПЛИС 2 содержаться:
3 - первый D-триггер, синхронный, имеет тактовый вход «С», информационный вход «D»;
4 - второй D-триггер, синхронный, имеет тактовый вход «С», информационный вход «D»;
5 - первый элемент И, имеет два входа;
6 - второй элемент И, имеет два входа;
7 - третий элемент И, имеет три входа;
8 - элемент ИЛИ, имеет два входа;
9 - первый S-триггер, синхронный, имеет тактовый вход «С», вход «S» установки в логическую «1». Установка в логическую «1» происходит по тактовому импульсу при условии присутствия уровня логической «1» на входе установки в логическую «1»;
10 - второй S-триггер, синхронный, имеет тактовый вход «С», вход «S» установки в логическую «1». Установка в логическую «1» происходит по тактовому импульсу при условии присутствия уровня логической «1» на входе установки в логическую «1»;
11 - четвертый элемент И, имеет два входа;
12 - счетчик эталонной частоты, многоразрядный, синхронный, имеет тактовый вход «С», вход «En» разрешения счета, выход «Cout» переполнения. Производит двоичный счет тактовых импульсов при условии присутствия уровня логической «1» на входе разрешения счета.
Блок измерения частоты следования импульсов содержит (см. чертеж) генератор 1, счетчик 12 эталонной частоты, первый D-триггер 3, первый элемент И 5, входную шину, шину числа эталонных импульсов, программируемую логическую интегральную схему (ПЛИС) 2, в которой спроектированы счетчик 12, D-триггер 3, элемент И 5, второй D-триггер 4, первый S-триггер 9, второй S-триггер 10, второй элемент И 6, третий элемент И 7, элемент ИЛИ 8, четвертый элемент И 11, входная шина соединена с первым вводом ПЛИС 2, выход генератора 1 соединен со вторым вводом ПЛИС 2, шина числа эталонных импульсов соединена поразрядно с группой третьих вводов ПЛИС 2, первый ввод ПЛИС 2 соединен внутри ПЛИС 2 с информационным входом D-триггера 3, выход D-триггера 3 соединен с информационным входом D-триггера 4 и с первым входом элемента И 5, инверсный выход D-триггера 4 соединен со вторым входом элемента И 5, выход элемента И 5 соединен со вторым входом элемента И 6 и с первым входом элемента И 7, выход элемента И 6 соединен с входом установки в лог. «1» S-триггера 9, выход которого соединен с первым входом элемента И 11 и со вторым входом элемента И 7, инверсный выход S-триггера 9 соединен с первым входом элемента И 6, выход элемента И 7 соединен с первым входом элемента ИЛИ 8, выход которого соединен с входом установки в лог. «1» S-триггера 10, инверсный выход S-триггера 10 соединен со вторым входом элемента И 11 и с третьим входом элемента И 7, выход элемента И 11 соединен с входом разрешения счета счетчика 12, выход переполнения которого соединен со вторым входом элемента ИЛИ 8, второй ввод ПЛИС 2 соединен внутри ПЛИС 2 с тактовыми входами D-триггера 3, D-триггера 4, S-триггера 9, S-триггера 10, счетчика 12, разрядные выходы счетчика 12 соединены поразрядно с группой третьих вводов ПЛИС 2 внутри ПЛИС 2.
-6
Генератор 1 служит для генерации высокостабильных эталонных импульсов, которые поступают на второй ввод (тактовый) ПЛИС 2. Генератор 1 может быть выполнен, например, на микросхеме B525CEM3 100.000MHZ фирмы BFC (Brookdale Frequency Controls), которая генерирует прямоугольные импульсы в логических уровнях частотой 100МГц с относительной стабильностью 5×10 .
Входная шина служит для приема входных импульсов измеряемой частоты электрического напряжения в логических уровнях.
Шина числа эталонных импульсов является выходной информационной шиной, на которой выставляется двоичный код числа эталонных импульсов из счетчика 12. Измеряемая частота равна эталонной частоте деленной на число сосчитанных эталонных импульсов.
В ПЛИС 2 спроектированы с помощью программных средств D-триггер 3, D-триггер 4, элемент И 5, элемент И 6, элемент И 7, элемент ИЛИ 8, S-триггер 9, S-триггер 10, элемент И 11, счетчик эталонной частоты 12. В качестве ПЛИС 2 может быть использована, например, программируемая логическая интегральная схема EP3C16F484C6 семейства Cyclone III фирмы ALTERA, имеющая следующие ресурсы: 15,5 тыс. логических элементов, 20 выделенных тактовых линий синхронизации, четыре тактовых ввода, общее количество вводов 484. Максимальная частота переключения триггеров и счетчиков в ПЛИС 2 - 330 МГЦ. Программа конфигурирования ПЛИС 2 хранится, например, в микросхеме Flash памяти EPCS16SI8 фирмы ALTERA, содержащей 16 Кбит памяти (микросхема Flash памяти на чертеже не показана).
Первый D-триггер 3, элемент И 5, второй D-триггер 4 служат для привязки входных импульсов к тактовым импульсам генератора 1. На выходе элемента И 5 формируется импульс длительностью, равной периоду тактовых импульсов, фронт которого с небольшой задержкой совпадает с фронтом тактового импульса, следующего первым после фронта входного импульса.
Первый S-триггер 9 синхронно с тактовыми импульсами срабатывает от первого входного импульса, поступившего первым после обнуления блока (установления в исходное состояние), второй S-триггер 10 синхронно срабатывает от второго входного импульса, благодаря чему на элементе И 11 выделяется импульс (синхронный с тактовыми импульсами) длительности, равной периоду измеряемой частоты.
Импульс на выходе элементе И 11 управляет счетчиком 12 эталонной частоты по входу разрешения счета. В результате счетчик 12 производит счет эталонных импульсов в промежутке времени от фронта первого входного импульса до фронта второго входного импульса. Счетчик 12 содержит код числа эталонных импульсов за период измеряемой частоты.
Генератор 1 установлен на общей печатной плате с помощью объемного монтажа, микросхема ПЛИС 2 установлена на общей печатной плате с помощью поверхностного монтажа. Входная шина, шина числа эталонных импульсов, соединение генератора 1 с ПЛИС 2 выполнены на общей плате печатным способом. Общая печатная плата на чертеже не показана.
На чертеже не показано питание генератора 1 и ПЛИС 2.
Блок измерения частоты следования импульсов работает следующим образом. Описание приводится по чертежу.
Подразумевается, что питание на генератор 1 и ПЛИС 2 подано. Также подразумевается, что программа конфигурирования загружена в ПЛИС 2 из микросхемы Flash памяти.
В исходном состоянии D-триггер 3, D-триггер 4, S-триггер 9, S-триггер 10, счетчик 12 обнулены (цепи обнуления на чертеже не показаны). На выходах D-триггера 3, S-триггера 9, на выходе переполнения счетчика 12 установлен уровень лог. «0», на инверсных выходах D-триггера 4, S-триггера 9, S-триггера 10 установлен уровень лог. «1». Уровень лог. «0» с выхода D-триггера 3 через элементы И 5, И 6 поступает на вход установки в лог. «1» S-триггера 9 и запрещает установку S-триггера 9 в лог. «1» по тактовым импульсам. Уровень лог. «0» с выхода S-триггера 9 через элемент И 11 поступает на вход разрешения счета счетчика 12 и запрещает счет тактовых импульсов. Уровень лог. «0» с выхода элемента И 5 через элемент И 7 поступает на первый вход элемента ИЛИ 8, на второй вход которого поступает лог «0» с выхода переполнения счетчика 12, в результате лог «0» с выхода элемента ИЛИ 8 поступает на вход установки в лог. «1» S-триггера 10 и запрещает установку S-триггера 10 в лог. «1» по тактовым импульсам.
Импульсы генератора 1 поступают на второй ввод (тактовый) ПЛИС 2. Тактовые импульсы распространяются внутри ПЛИС 2 по выделенным тактовым линиям с одинаковой минимальной задержкой. Тактовые импульсы поступают на тактовый вход D-триггера 3, D-триггера 4, S-триггера 9, S-триггера 10, счетчика 12. Тактовые импульсы синхронизируют работу триггеров и счетчика внутри ПЛИС 2, исключая сбои на высокой тактовой частоте, когда сказываются задержки распространения внутри ПЛИС 2.
Тактовые импульсы в отсутствии входных импульсов на входной шине не меняют исходное состояние D-триггера 3, вследствие этого не меняется состояние S-триггера 9, S-триггера 10 и счетчика 12, так как на входе установки в лог. «1» S-триггера 9, S-триггера 10 и на входе разрешения счета счетчика 12 установлен лог «0».
Первый входной импульс лог. «1», поступивший на входную шину первым по времени после обнуления триггеров и счетчика, поступает через первый ввод ПЛИС 2 на информационный вход D-триггера 3 внутри ПЛИС 2. Первый тактовый импульс, поступивший первым на тактовый вход D-триггера 3 после фронта первого входного импульса, то есть после перехода на входной шине лог. «0» на лог. «1», записывает лог. «1» в D-триггер 3. На выходе D-триггера 3 происходит переход лог. «0» на лог. «1» с небольшой задержкой относительно фронта первого тактового импульса. Уровень лог. «1» с выхода D-триггера 3 поступает на первый вход элемента И 5 и на информационный вход D-триггера 4. Второй тактовый импульс после фронта первого входного импульса записывает лог. «1» в D-триггер 4. На инверсном выхода D-триггера 4 происходит перепад лог. «1» на лог. «0» с небольшой задержкой относительно фронта второго тактового импульса. Уровень лог. «0» с инверсного выхода D-триггера 4 поступает на второй вход элемента И 5. Элемент И 5 сравнивает по логике И логические уровни на первом и втором входах. Совпадение уровней лог. «1» происходит в интервале времени между фронтами первого и второго тактовых импульсов. На выходе элемента И 5 формируется импульс лог. «1» длительности, равной периоду тактовых импульсов, немного задержанный относительно фронтов первого и второго тактовых импульсов, поступивших после первого входного импульса. Импульс с выхода элемента И 5 поступает на второй вход элемента И 6 и проходит через элемента И 6 на вход установки в лог. «1» (S-вход) S-триггера 9, так как на первом входе элемента И 6 присутствует уровень лог. «1» с инверсного выхода S-триггера 9. Уровень лог. «1» на S-входе S-триггера 9 разрешает установку S-триггера 9 в лог. «1». Второй тактовый импульс устанавливает S-триггер 9 в лог. «1», поскольку фронт второго тактового импульса находится в пределах длительности импульса на S-входе S-триггера 9 из-за небольшой задержки импульса в элементе И 5. Уровень лог. «1» на выходе S-триггера 9 с небольшой задержкой относительно фронта второго тактового импульса поступает на первый вход элемента И 11 и проходит через него на вход разрешения счета счетчика 12, так как на втором входе элемента И 11 установлена лог. «1» с инверсного выхода S-триггера 10. Уровень лог. «1» на входе разрешения счета разрешает счет импульсов в счетчике 12. Счетчик 12 на каждом тактовом импульсе прибавляет единицу на разрядных выходах, начиная с третьего тактового импульса из-за задержки установки лог. «1» на выходе S-триггера 9. Отмеченные небольшие задержки обусловлены задержками срабатывания триггеров в ПЛИС 2 и составляют менее 1 нс. Тактовый импульс на тактовом входе D-триггера 3, следующий первым после сброса лог. «1» в лог. «0» на входной шине в момент окончания первого входного импульса, записывает лог. «0» в D-триггер 3. Следующий тактовый импульс записывает лог. «0» в D-триггер 4. D-триггеры 3 и 4 устанавливаются в исходное состояние.
Второй входной импульс поступает на информационный вход D-триггер 3. Тактовый импульс, поступивший первым на тактовый вход D-триггера 3 после фронта второго входного импульса, записывает лог. «1» в D-триггер 3. Уровень лог. «1» с выхода D-триггера 3 поступает на первый вход элемента И 5 и на информационный вход D-триггера 4. Второй тактовый импульс после фронта второго входного импульса записывает лог. «1» в D-триггер 4. Уровень лог. «0» с инверсного выхода D-триггера 4 поступает на второй вход элемента И 5. На выходе элемента И 5 формируется импульс лог. «1» длительностью, равной периоду тактовых импульсов, немного задержанный относительно фронтов первого и второго тактовых импульсов, поступивших после фронта второго входного импульса. Импульс с выхода элемента И 5 поступает на первый вход элемента И 7 и проходит через него на первый вход элемента ИЛИ 8, так как на втором входе элемента И 7 установлена лог. «1» с выхода S-триггера 9 после первого входного импульса, а на третьем входе элемента И 7 установлена лог. «1» с инверсного выхода S-триггера 10. Импульс с выхода элемента И 5 проходит через элемент ИЛИ 8, поскольку на втором входе элемента ИЛИ 8 установлен лог. «0» с выхода переполнения счетчика 12. Импульс лог. «1» с выхода элемента ИЛИ 8 поступает на S-вход S-триггера 10. Уровень лог. «1» на S-входе S-триггера 10 разрешает установку S-триггера 10 в лог. «1». Второй тактовый импульс после фронта второго входного импульса устанавливает S-триггер 10 в лог. «1». Уровень лог. «0» с инверсного выхода S-триггера 10 поступает на второй вход элемента И 11 и проходит через него на вход разрешения счета счетчика 12. Уровень лог. «0» на входе разрешения счета запрещает счет импульсов в счетчике 12. Счетчик 12 прекращает счет импульсов после второго тактового импульса относительно фронта второго входного импульса. Счетчик 12 начал счет на втором тактовом импульсе относительно первого входного импульса и закончил на втором тактовом импульсе относительно второго входного импульса, поэтому счетчик 12 произвел счет тактовых импульсов за период входных импульсов. Измерение частоты закончено. Новое измерение может быть произведено после установки в исходное состояние.
Если второй входной импульс не поступил до переполнения счетчика 12, то при переполнении счетчика 12 на разрядных выходах счетчика 12 устанавливается лог. «1» и на выходе переполнения счетчика 12 формируется импульс лог. «1», который проходит через элемент ИЛИ 8 на S-вход S-триггера 10. Уровень лог. «1» на S-входе разрешает следующему тактовому импульсу установить S-триггер 10 в лог. «1». Следующий тактовый импульс устанавливает лог. «0» на инверсном выходе S-триггер 10 и на разрядных выходах счетчика 12. Уровень лог. «0» с инверсного выхода S-триггера 10 поступает через элемент И 11 на вход разрешения счета счетчика 12 и запрещает счет импульсов в счетчике 12. Счетчик 12 останавливается в состоянии лог. «0» на всех разрядных выходах.
Код с разрядных выходов счетчика 12 поступает через группу третьих вводов ПЛИС 2 на шину числа эталонных импульсов.
Измеряемая частота следования входных импульсов в блоке равна эталонной частоте деленной на число сосчитанных эталонных импульсов.
6
-6
-4
Если эталонная частота равна, например, 100 МГц, время регистрации входных импульсов частоты 10 Гц равно 10 сек с точностью 1%, время регистрации импульсов частоты 0,1 Гц равно 10 сек. В прототипе время регистрации равно сумме ста периодов: 10 сек и 1000 сек соответственно с той же точностью 1%.
Таким образом, достигается заявленный технический результат, а именно: уменьшение времени регистрации входных импульсов.
Источники информации
1. Патент РФ №2054681 C1, МПК G01R 21/10, 20.02.1996.