УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ ПОМЕХОУСТОЙЧИВОГО ЦИФРОВОГО КОДА В НЕПРЕРЫВНЫЙ СИГНАЛ

Полезная модель относиться к области радиотехники и связи и может быть использована для передачи данных в цифровых системах при построении устройств преобразования кодированных сигналов (кодов) в однозначно соответствующие им сигналы, доступные воспринимающей системе.
Эффективная передача по линиям связи канальных сигналов, образованных при помощи ИКМ, возможна только при использовании многоканальных ЦСП в которых по одной линии связи (проводной, радиорелейной, спутниковой) передается большое количество канальных сигналов. Число каналов в ЦСП, в зависимости от типа линий связи и потребности в каналах передачи на различных участках сети, стандартизируется. Основой построения ЦСП с большим числом каналов, является первичная многоканальная ЦСП с ИКМ.
Известны устройства, в состав которых входят блоки управления и синхронизации, коммутаторы, элементы ИЛИ, блоки памяти, информационные декодеры, блоки сравнения выходной согласующий блок и лини связи (US 4885790 А, 05.12.1989. US 1124436 А, 15.11.1984. US 5054072 А, 01.10.1991. US 4731846 А, 15.03.1988. US 5081681 А, 14.01.1992. US 5247579 А, 21.09.1993. US 5023910 А, 11.06.1991. ЕР 0259950 А, 16.03.1988)
Недостатком известных устройств является ограниченность объема декодируемой информации и аппаратная избыточность.
Наиболее близким по технической сущности к предлагаемому является устройство, которое содержит первый блок памяти, выходы которого являются информационными выходами устройства «SMPTE Journal». 1984, №11, p.p. 1044-1046, fig. 3.
Недостатком данного устройства является то, что фиксируются только одиночные ошибки кода, не учитываются его структурные свойства, что ограничивает его функциональные возможности.
Цель полезной модели - расширение функциональных возможностей, заключающихся в обеспечении обнаружения ошибок.
Поставленная цель достигается тем, что устройство преобразование помехоустойчивого цифрового кода в непрерывный сигнал содержащее первый блок памяти, выходы которого являются информационными выходами устройства, в устройство введены элемент исключающее ИЛИ-НЕ, элемент исключающее ИЛИ, инвертор, элемент ИЛИ, триггер и второй блок памяти, первый выход которого соединен с первым входом элемента ИЛИ, второй выход второго блока памяти - с первым входом элемента исключающее ИЛИ-НЕ и с j - выходом триггера, выход которого соединенс первым входом элемента исключающее ИЛИ, третий выход второго блока памяти соединен с К - входом триггера, со вторым входом элемента исключающее ИЛИ и со вторым входом элемента исключающее ИЛИ - НЕ, выход которого объединен с выходом элемента исключающее ИЛИ и подключен через инвертор ко второму входу элемента ИЛИ, выход которого является выходом ошибки устройства, входы первого блока памяти объединены с соответствующими входами второго блока памяти и являются информационными входами устройства, вход синхронизации триггера является тактовым входом устройства.
На Фиг. 1 представлена блок-схема устройства; на Фиг. 2 - временные диаграммы работы устройства при безошибочной передаче сообщения; на Фиг. 3 - то же, при появлении ошибки в чередовании комбинаций 3/6 и 6/3, когда на третьем такте вместо комбинации 4/5 (5/4) ошибочная комбинация 6/3 из числа разрешенных комбинаций.
Устройство содержит первый блок 1 памяти, элемент 2 исключающее ИЛИ-НЕ 2 инвертор 3, элемент ИЛИ 4, элемент исключающее ИЛИ 5, триггер 6 и второй блок 7 памяти. Позициями 8 и 9 обозначены соответственно информационные и тактовый входы устройства, позициями 10 и 11 - соответственно информационные выходы и выход ошибок устройства.
На Фиг. 2 и 3 соответствующими индексами обозначены следующие сигналы; а - сигнал на входе 9 устройства; б, в, г - сигналы соответственно на первом, втором, третьем выходах блока 7 памяти; д - сигнал на выходе триггера 6; е - сигнал на выходе элемента 2; ж - сигнал на выходе элемента 5; з - сигнал на входе инвертора 3; и - сигнал на выходе инвертора 3; к -сигнал на выходе 11 устройства.
Блок 1 памяти реализован на программируемом постоянном запоминающим устройстве (ППЗУ). Блок 7 памяти реализован на ППЗУ и запрограммирован так, что по входным словам 9 В на его входах формируются сигналы соответствующие признакам «Запрещенная комбинация» («ЗК»). «Комбинация 6/3» и «Комбинация 3/6». Форма прошивки ППЗУ приведена в таблице. Обозначение выходов 6/3 и 3/6 блока 7 памяти в таблице означает, что появлению комбинации 6/3 или 3/6 соответствует формирование на соответствующем выходе блока 7 сигнала «0».
Устройство преобразование помехоустойчивого цифрового кода в непрерывный сигнал работает следующим образом. На входы 8 поступает информация в коде 9 В, а на тактовый вход 9 - сигнал синхронизации. Блок 1 преобразует код 9в в информацию в коде 8 В, которая подается на выходы 10. При безошибочной передаче информации на первом выходе блока 7 вырабатывается сигнал «0», который поступает на первый вход элемента ИЛИ 4. На втором и третьим выходах блока 7 при передаче комбинаций 6/3 (3/6) или 7/2 (2/7) вырабатываются сигналы «0» и «1» («1» и «0») соответственно, а при передаче комбинаций 4/5 (5/4) - сигналы «1». В первом случае триггер 6 устанавливается по сигналу синхронизации в единичное (нулевое) состояние, а во втором случае - по сигналу «1» на входах J и К - состояние триггера 6 сохраняется. С приходом следующей комбинации 3/6 (6/3) или 2/7 (7/2), которая в соответствии с указанным чередованием комбинаций должна иметь уже обратное соотношение нулей и единиц, сигнал «0» («1») поступает на первый вход элемента исключающее ИЛИ 5, на втором входе которого установлен сигнал логической «1» («0 ») с выхода триггера 6. При этом на входе элемента исключающее ИЛИ 5 вырабатывается сигнал «1», который через инвертор 3 логическим «0» поступает на второй вход элемента ИЛИ 4, а триггер 6 по сигналу синхронизации устанавливается в нулевое (единичное) состояние, которое сохраняется до прихода следующей комбинации 6/3 (3/6) или 7/2 (2/7). По нулевым логическим сигналам на входах элемент ИЛИ 4 выдает на выход 11 ошибки сигнала «0», что соответствует безошибочной передаче информации, при появлении запрещенной комбинации на первом входе блока 7 вырабатывается сигнал «1», который через элемент ИЛИ 4 поступает на выход 11 ошибки, что соответствует появлению ошибки в передаваемой информации. При появлении ошибки в чередовании комбинации 6/3 (3/6) или 7/2 (2/7) на втором и третьем выходах блока 7 вырабатываются сигналы «0» и «1» и «0») соответственно, сигнал «1» (0») поступает на первый вход элемента исключающее ИЛИ 5, но при этом на втором его входе устанавливается сигнал «1» («0») с выхода триггера 6. По двум одинаковым логическим сигналам на входе элемента исключающее ИЛИ 5 на его выходе формируется сигнал «0». Вместе с тем и на выходе элемента исключающее ИЛИ - НЕ 2 при передаче комбинаций 3/6 (6/3) или 2/7 (7/2) - по логическим сигналам на входах «0» и «1» («1» и «0») - вырабатывается «0». В результате инвертор 3 сформирует сигнал «1», который через элемент ИЛИ 4 поступает на выход 11 ошибки, что соответствует появлению ошибки в передаваемой информации..