Паритетный распознаватель

ПАРИТЕТНЫЙ РАСПОЗНАВАТЕЛЬ
Полезная модель относится к автоматике и аналоговой вычислительной технике и может быть использована для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.
Известны паритетные распознаватели (см. например рис.Зг на стр. 12 в журнале Электронное моделирование .№2, 1998г.), которые идентифицируют равенство двух аналоговых сигналов (напряжений), один из которых может изменяться, а другой фиксирован во времени.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных паритетных распознавателей, относится ограниченные функциональные возможности, так как эти распознаватели не обеспечивают идентификацию равенства двух изменяющихся во времени аналоговых сигналов.
Наиболее близким устройством того же назначения к заявленной полезной модели по совокупности признаков является, принятый за прототип, паритетный распознаватель (патент РФ 2143733, кл. G06G7/25, 1999г.), который содержит инвертор знака и релятор, состоящий из компаратора, булевого элемента исключающее ИЛИ, замыкающего и размыкающего ключей, и идентифицирует равенство двух аналоговых сигналов (напряжений), один из которых может изменяться, а другой фиксирован во времени.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится ограниченные функциональные, возможности, так как прототип не обеспечивает идентификацию равенства двух изменяющихся во времени аналоговых сигналов.
Техническим результатом полезной модели является расширение функциональных возможностей за счет обеспечения идентификации равенства двух изменяющихся во времени аналоговых сигналов.
знака и первый релятор, который состоит из компаратора, подключенного выходом к первому входу булевого элемента исключающее ИЛИ, второй вход которого является входом управления первого релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход первого релятора, подключенного первым, вторым и третьим, четвертым входами соответственно к неинвертирующему, инвертирующему входам компаратора и входу замыкающего, входу размыкающего ключей, первый вход первого релятора заземлен, а третий и объединенные второй, четвертый входы соединены соответственно с выходом и входом инвертора  знака, особенность заключается в том, что в него введены аналогичный первому второй релятор, дифференциальный усилитель и сумматор, причем выход и инвертирующий вход дифференциального усилителя соединены соответственно с входом инвертора знака и вторым входом сумматора, подключенного первым входом и выходом соответственно к выходу первого релятора и объединенным первому, четвертому входам второго релятора, второй и третий входы которого заземлены, а выход и вход управления, подключенный к входу управления первого релятора, являются соответственно выходом и управляющим входом паритетного распознавателя, первый и второй информационные входы которого образованы соответственно инвертирующим и неинвертирующим входами дифференциального усилителя.
На чертеже представлена схема предлагаемого паритетного распознавателя.
Паритетный распознаватель содержит первый и второй реляторы 11 и Ь, дифференциальный усилитель 2, инвертор 3 знака, сумматор 4. Каждый релятор содержит компаратор 5, подключенный выходом к первому входу булевого элемента исключающее ИЛИ 6, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей 7i и 72, выходы которых объединены и образуют выход релятора, подключенного первым, вторым и третьим, четвертым входами соответственно к неинвертирующему, инвертирующему
входам компаратора 5 и входам ключей 7i, 1г- Инвертирующий вход и выход усилителя 2 соединены соответственно с вторым входом сумматора 4 и объединенными вторым, четвертым входами релятора 1ь входом инвертора 3, подключенного выходом к третьему входу релятора 1 ь первый вход которого заземлен, а выход соединен с первым входом сумматора 4, подключенного выходом к объединенным первому, четвертому входам релятора Ь, второй и третий входы которого заземлены, а выход и вход управления, подключенный к входу управления релятора li, являются соответственно выходом и управляющим входом паритетного распознавателя, первый и второй информационные входы которого образованы соответственно инвертирующим и неинвертирующим входами усилителя 2.
Работа предлагаемого паритетного распознавателя осуществляется следующим образом. На его первый и второй информационные входы подаются изменяющиеся во времени однополярные (положительные или отрицательные) аналоговые сигналы (напряжения) Xj и х соответственно; на
его управляющем входе фиксируется необходимый управляющий сигнал /G{O,I}. Если на входе управления релятора присутствует логический «О
(логическая «1) и сигнал на его первом входе больще либо меньще сигнала на его втором входе, то ключ 1 соответственно замкнут (разомкнут) либо разомкнут (замкнут), а ключ li соответственно разомкнут (замкнут) либо замкнут (разомкнут). Таким образом, выходное напряжение предлагаемого распознавателя определяется выражением
, rmax{o,)l) при х, 0, 2 0,/  1 тш(о, Xi + |А:(х2 - ЛГ )|) при ДГ}  О, д:2  О, /  О
где ) есть коэффициент усиления дифференциального усилителя 2. Согласно (1), предлагаемый распознаватель будет воспроизводить операцию
Гд; при
Здесь идентификация равенства изменяющихся во времени аналоговых сигналов jci и 2 осуществляется по отличному от нуля значению х амплитудной координаты пересечения указанных сигналов.
о при 1  Х2
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый паритетный распознаватель обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает идентификацию равенства двух изменяющихся во времени аналоговых сигналов.