ДЕКОДЕР ФАЗОМОДУЛИРОВАННОГО СИГНАЛА
PHASE-MODULATED SIGNAL DECODER

Изобретение относится к технике декодирования сигналов, передаваемых фазомодулированным кодом, удовлетворяющим требованиям ГОСТ Р52070-2003 (MIL STD 1553 В).
Известен декодер фазомодулированного сигнала, содержащий генератор синхросигнала, детектор переключения входного сигнала, информационный вход которого является входом декодера, а выход подключен к входу синхронизации фиксатора переключения входного сигнала, к выходу которого подключен информационный вход триггера подстройки фазы, выход упомянутого триггера подключен к управляющему входу счетчика, выход которого подключен к входу сброса фиксатора переключения входного сигнала и входу синхронизации выходного триггера, а также является стробирующим выходом декодера. Выход генератора синхросигнала подключен к входам синхронизации детектора переключений, триггера подстройки фазы и счетчика. Выход выходного триггера является информационным выходом декодера, на котором формируется восстановленный входной сигнал. На стробирующем выходе декодера формируются тактирующие импульсы, синхронизированные с изменениями уровня входного сигнала (US 4361895, 30.11.1982).
Декодер осуществляет корректировку длительности сегментов принятого сигнала и вырабатывает тактирующие импульсы для декодирования фазомодулированного сигнала.
Недостатком декодера является его узкие функциональные возможности, поскольку декодер способен осуществлять корректировку длительности сегментов принятого сигнала в небольших пределах и не обладает способностью подавления помех.
Известен декодер фазомодулированного сигнала, наиболее близкий по своей технической сущности к предлагаемому изобретению и выбранный в качестве прототипа. Данный декодер содержит первый и второй интеграторы, информационные входы которых подключены ко входу декодера, а выходы подключены к компаратору, первый выход которого информационным выходом декодера, а второй выход подключен к первому входу первого счетчика числа несовпадений, выход которого подключен к первому входу первого генератора синхросигнала, выход которого является стробирующим выходом декодера и дополнительно подключен ко входу блока управления интеграторами. Первый и второй выходы блока управления интеграторами подключены соответственно к управляющим входам первого и второго интеграторов. Второй выход второго генератора синхросигнала подключен к входу второго счетчика и второму входу первого генератора синхросигнала соответственно, а выход второго счетчика подключен ко второму входу первого счетчика (US 3789303, 29.01.1974).
Декодер анализирует сигнал, оценивая длительности одноуровневых фрагментов, что позволяет фильтровать низкоэнергетические помехи.
Недостаток декодера выбранного в качестве прототипа - его избыточная сложность, заключающаяся в необходимости подстройки фазы генератора временных интервалов интегрирования сегментов активного сигнала нулевого и единичного уровней и узкие функциональные возможности, не позволяющие эффективно использовать декодер, например, на этапе приема преамбул командных и информационных слов.
Технический результат изобретения - снижение сложности декодера, расширение его функциональных возможностей и повышение качества декодирования сигнала при наличии помех. Технический результат достигается за счет отказа от подстройки фазы тактового генератора, за счет обеспечения единообразного декодирования информационных и синхронизирующих бит и за счет снижения требований к качеству анализируемого сигнала.
Технический результат достигается тем, что предлагаемый декодер фазомодулированного сигнала содержит генератор опорной частоты и общего сброса, первый интегратор, который включает первый D триггер, информационный вход которого является информационным входом интегратора, первый сдвиговый регистр, мажоритарный элемент прямой и инверсный, выходы которого подключены соответственно к информационному входу и входу синхронного сброса первого сдвигового регистра, а входы соединены с выходом первого триггера, выходом младшего разряда первого сдвигового регистра и информационным входом интегратора, первый элемент «И», входы которого соединены с инверсным выходом мажоритарного элемента и выходом старшего разряда первого сдвигового регистра, а выход соединен с входом второго D триггера, выход которого является стробирующим выходом интегратора, первый счетчик, вход разрешения счета которого подключен к выходу старшего разряда первого сдвигового регистра, а вход синхронного сброса подключен к инверсному выходу мажоритарного элемента, первый дешифратор, двухразрядный информационный вход которого соединен с выходами двух старших разрядов первого счетчика, а выходы упомянутого дешифратора подключены к информационным входам первого, второго, третьего и четвертого разрядов регистра, выходы которого соответственно являются первым, вторым, третьим и четвертым информационными выходами интегратора, вход разрешения записи регистра подключен к выходу первого элемента «И», а вход синхронного сброса регистра является входом синхронного сброса первого интегратора, второй интегратор, идентичный первому, информационные входы первого и второго интеграторов являются, соответственно, первым и вторым входами декодера, при этом в декодер дополнительно введен третий (идентичный первому и второму) интегратор, информационный вход которого соединен с инверсным выходом первого элемента «ИЛИ», входы которого подключены к первому и второму входам декодера, а также введены второй элемент «ИЛИ», входы которого подключены к информационным выходам третьего интегратора, второй элемент «И», входы которого подключены к первому информационному выходу первого интегратора и третьему информационному выходу второго интегратора, третий элемент «И», входы которого подключены к выходу второго элемента «ИЛИ» и третьему информационному выходу первого интегратора, четвертый элемент «И», входы которого подключены к третьему информационному выходу первого интегратора и первому информационному выходу второго интегратора, мультиплексор, первый и второй информационные входы которого подключены к стробирующим выходам второго и первого интеграторов соответственно, первый RS триггер, выход которого подключен к входу синхронного сброса третьего интегратора, пятый элемент «И», входы которого подключены к первому информационному выходу первого интегратора, третьему информационному выходу второго интегратора и выходу первого RS триггера, шестой элемент «И», входы которого подключены к выходу первого RS триггера и четвертому информационному выходу первого интегратора, седьмой элемент «И», входы которого подключены к выходу первого RS триггера, третьему информационному выходу первого интегратора и первому информационному выходу второго интегратора, восьмой элемент «И», входы которого подключены к выходу первого RS триггера и четвертому информационному выходу второго интегратора, третий элемент «ИЛИ» входы которого подключены к выходу второго элемента «И» и четвертому информационному выходу второго интегратора, четвертый элемент «ИЛИ», входы которого подключены к выходу четвертого элемента «И» и четвертому информационному выходу первого интегратора, девятый элемент «И», входы которого подключены к выходу мультиплексора и первым информационным выходам первого и второго интеграторов, пятый элемент «ИЛИ», входы которого подключены к выходам пятого и шестого элементов «И», а также ко второму информационному выходу первого интегратора, шестой элемент «ИЛИ», входы которого подключены к выходам седьмого и восьмого элементов «И» и второму информационному выходу второго интегратора, второй дешифратор, десятый элемент «И», входы которого подключены к выходу третьего элемента «ИЛИ», стробирующему выходу второго интегратора и первому выходу второго дешифратора, одиннадцатый элемент «И», входы которого подключены к выходу четвертого элемента «ИЛИ» и первому выходу второго дешифратора, двенадцатый элемент «И», входы которого подключены к стробирующему выходу первого интегратора и выходу пятого элемента «ИЛИ», тринадцатый элемент «И», входы которого подключены к стробирующему выходу второго интегратора и выходу шестого элемента «ИЛИ», седьмой элемент «ИЛИ», входы которого подключены к выходам третьего и одиннадцатого элементов «И», восьмой элемент «ИЛИ», входы которого подключены к выходам девятого двенадцатого и тринадцатого элементов «И», четырнадцатый элемент «И», входы которого подключены к стробирующему выходу первого интегратора и выходу седьмого элемента «ИЛИ», девятый элемент «ИЛИ», входы которого подключены к выходам десятого и четырнадцатого элементов «И», третий D триггер, информационный вход которого подключен к выходу восьмого элемента «ИЛИ», а выход подключен к входам синхронного сброса первого и второго интеграторов, а также к одноименному входу первого RS триггера, второй RS триггер, входы синхронных установки и сброса которого подключены соответственно к выходам двенадцатого и тринадцатого элементов «И», а выход подключен к управляющему входу мультиплексора, второй счетчик, вход синхронного сброса которого подключен к выходу девятого элемента «ИЛИ», вход разрешения счета подключен к выходу третьего D триггера, а выход подключен к информационному входу второго дешифратора, пятнадцатый элемент «И», входы которого подключены к второму выходу второго дешифратора и выходу третьего D триггера, а выход подключен к информационному входу четвертого D триггера, выход которого является стробирующим выходом декодера, шестнадцатый элемент «И», вход которого подключен к выходу третьего D триггера, а инверсный вход подключен ко второму выходу второго дешифратора, второй сдвиговый регистр, информационный вход которого подключен к выходу второго RS триггера, вход разрешения сдвига подключен к выходу шестнадцатого элемента «И», а выход является информационным выходом декодера, семнадцатый элемент «И», входы которого подключены к выходам третьего D и второго RS триггеров, счетный триггер, счетный вход которого подключен к выходу семнадцатого элемента «И», вход синхронного сброса подключен к выходу первого RS триггера, а выход является первым выходом состояния декодера, третий RS триггер, входы синхронной установки и синхронного сброса которого подключены, соответственно, к выходам десятого и четырнадцатого элементов «И», а выход является вторым выходом состояния декодера, причем входы синхронизации всех триггеров, счетчиков и регистров подключены к выходу опорной частоты генератора, аналогично входы асинхронного сброса триггеров, счетчиков и регистров подключены к выходу общего сброса генератора.
На фиг.1 приведена схема предлагаемого декодера фазомодулированного сигнала.
На фиг.2 раскрыта функциональная схема интегратора входящего в состав предлагаемого декодера.
На фиг.3 приведена схема декодера фазомодулированного сигнала, являющегося аналогом.
На фиг.4 приведена схема декодера фазомодулированного сигнала, являющегося прототипом.
На фиг.5 приведена диаграмма состояний и переходов, лежащая в основе работы декодирующего автомата.
На фиг.6 приведена временная диаграмма, иллюстрирующая функционирование предлагаемого декодера и его элементов.
Предлагаемый декодер фазомодулированного сигнала содержит генератор 1 опорной частоты и общего сброса, первый интегратор 2, который включает первый D триггер 3, информационный вход которого является информационным входом 4 интегратора, первый сдвиговый регистр 5, мажоритарный элемент 6, прямой и инверсный выходы которого подключены соответственно к информационному входу и входу синхронного сброса первого сдвигового регистра 5, а входы соединены с выходом первого триггера 3, выходом младшего разряда первого сдвигового регистра 5 и информационным входом 4 интегратора, первый элемент «И» 7, входы которого соединены с инверсным выходом мажоритарного элемента 6 и выходом старшего разряда первого сдвигового регистра 5, а выход соединен с входом второго D триггера 8, выход которого является стробирующим выходом 9 интегратора, первый счетчик 10, вход разрешения счета которого подключен к выходу старшего разряда первого сдвигового регистра 5, а вход синхронного сброса подключен к инверсному выходу мажоритарного элемента 6, первый дешифратор 11, двухразрядный информационный вход которого соединен с выходами двух старших разрядов первого счетчика 10, а выходы упомянутого дешифратора 11 подключены к информационным входам первого, второго, третьего и четвертого разрядов регистра 12, выходы которого соответственно являются первым 13, вторым 14, третьим 15 и четвертым 16 информационными выходами интегратора 2, вход разрешения записи регистра 12 подключен к выходу первого элемента «И» 7, а вход синхронного сброса регистра 12 является входом 17 синхронного сброса первого интегратора 2, второй интегратор 18, идентичный первому, информационные входы первого 2 и второго 18 интеграторов являются соответственно первым 19 и вторым 20 входами декодера, при этом в декодер дополнительно введен третий (идентичный первому и второму) интегратор 21, информационный вход которого соединен с инверсным выходом первого элемента «ИЛИ» 22, входы которого подключены к первому 19 и второму 20 входам декодера, а также введены второй элемент «ИЛИ» 23, входы которого подключены к информационным выходам третьего интегратора 21, второй элемент «И» 24, входы которого подключены первому информационному выходу первого интегратора 2 и третьему информационному выходу второго интегратора 18, третий элемент «И» 25, входы которого подключены к выходу второго элемента «ИЛИ» 23 и третьему информационному выходу первого интегратора 2, четвертый элемент «И» 26, входы которого подключены к третьему информационному выходу первого интегратора 2 и первому информационному выходу второго интегратора 18, мультиплексор 27, первый и второй информационные входы которого подключены к стробирующим выходам второго 18 и первого 2 интеграторов соответственно, первый RS триггер 28, выход которого подключен к входу синхронного сброса третьего интегратора 21, пятый элемент «И» 29, входы которого подключены к первому информационному выходу первого интегратора 2, третьему информационному выходу второго интегратора 18 и выходу первого RS триггера 28, шестой элемент «И» 30, входы которого подключены к выходу первого RS триггера 28 и четвертому информационному выходу первого интегратора 2, седьмой элемент «И» 31, входы которого подключены к выходу первого RS триггера 28, третьему информационному выходу первого интегратора 2 и первому информационному выходу второго интегратора 18, восьмой элемент «И» 32, входы которого подключены к выходу первого RS триггера 28 и четвертому информационному выходу второго интегратора 18, третий элемент «ИЛИ» 33, входы которого подключены к выходу второго элемента «И» 24 и четвертому информационному выходу второго интегратора 18, четвертый элемент «ИЛИ» 34, входы которого подключены к выходу четвертого элемента «И» 26 и четвертому информационному выходу первого интегратора 2, девятый элемент «И» 35, входы которого подключены к выходу мультиплексора 27 и первым информационным выходам первого 2 и второго 18 интеграторов, пятый элемент «ИЛИ» 36, входы которого подключены к выходам пятого 29 и шестого 30 элементов «И», а также ко второму информационному выходу первого интегратора 2, шестой элемент «ИЛИ» 37, входы которого подключены к выходам седьмого 31 и восьмого 32 элементов «И» и второму информационному выходу второго интегратора 18, второй дешифратор 38, десятый элемент «И» 39, входы которого подключены к выходу третьего элемента «ИЛИ» 33, стробирующему выходу второго интегратора 18 и первому выходу второго дешифратора 38, одиннадцатый элемент «И» 40, входы которого подключены к выходу четвертого элемента «ИЛИ» 34 и первому выходу второго дешифратора 38, двенадцатый элемент «И» 41, входы которого подключены к стробирующему выходу первого интегратора 2 и выходу пятого элемента «ИЛИ» 36, тринадцатый элемент «И» 42, входы которого подключены к стробирующему выходу второго интегратора 18 и выходу шестого элемента «ИЛИ» 37, седьмой элемент «ИЛИ» 43, входы которого подключены к выходам третьего 25 и одиннадцатого 40 элементов «И», восьмой элемент «ИЛИ» 44, входы которого подключены к выходам девятого 35 двенадцатого 41 и тринадцатого 42 элементов «И», четырнадцатый элемент «И» 45, входы которого подключены к стробирующему выходу первого интегратора 2 и выходу седьмого элемента «ИЛИ» 43, девятый элемент «ИЛИ» 46, входы которого подключены к выходам десятого 39 и четырнадцатого 45 элементов «И», третий D триггер 47, информационный вход которого подключен к выходу восьмого элемента «ИЛИ» 44, а выход подключен к входам синхронного сброса первого 2 и второго 18 интеграторов, а также к одноименному входу первого RS триггера 28, второй RS триггер 48, входы синхронных установки и сброса которого подключены соответственно к выходам двенадцатого 41 и тринадцатого 42 элементов «И», а выход подключен к управляющему входу мультиплексора 27, второй счетчик 49, вход синхронного сброса которого подключен к выходу девятого элемента «ИЛИ» 46, вход разрешения счета подключен к выходу третьего D триггера 47, а выход подключен к информационному входу второго дешифратора 38, пятнадцатый элемент «И» 50, входы которого подключены к второму выходу второго дешифратора 38 и выходу третьего D триггера 47, а выход подключен к информационному входу четвертого D триггера 51, выход которого является стробирующим выходом 52 декодера, шестнадцатый элемент «И» 53, вход которого подключен к выходу третьего D триггера 47, а инверсный вход подключен ко второму выходу второго дешифратора 38, второй сдвиговый регистр 54, информационный вход которого подключен к выходу второго RS триггера 48, вход разрешения сдвига подключен к выходу шестнадцатого элемента «И» 53, а выход является информационным выходом 55 декодера, семнадцатый элемент «И» 56, входы которого подключены к выходам третьего D 47 и второго RS 48 триггеров, счетный триггер 57, счетный вход которого подключен к выходу семнадцатого элемента «И» 56, вход синхронного сброса подключен к выходу первого RS триггера 28, а выход является первым выходом 58 состояния декодера, третий RS триггер 59, входы синхронной установки и синхронного сброса которого подключены, соответственно, к выходам десятого 39 и четырнадцатого 45 элементов «И», а выход является вторым выходом 60 состояния декодера, причем входы синхронизации всех триггеров, счетчиков и регистров подключены к выходу 61 опорной частоты генератора 1, аналогично входы асинхронного сброса триггеров, счетчиков и регистров подключены к выходу 62 общего сброса генератора 1.
Работу предлагаемого декодера фазомодулированного сигнала рассмотрим на примере его использования при декодировании сигналов, соответствующих ГОСТ Р52070-2003. Низкоуровневый сигнал одновременно на первом 19 и втором 20 информационных входах декодера интерпретируется как пауза (отсутствие активного сигнала), проявляемая как логическая единица на информационном входе третьего интегратора 21. Сигнал высокого уровня на первом входе 19 декодера, сопровождаемый сигналом низкого уровня на втором входе 20 декодера, интерпретируется как активный сигнал высокого уровня на информационном входе первого интегратора 2. Сигнал низкого уровня на первом входе 19, сопровождаемый сигналом высокого уровня на втором входе 20 декодера, интерпретируется как активный сигнал низкого уровня, проявляемый как логическая единица на информационном входе второго интегратора 18.
Для того чтобы обеспечить максимальную устойчивость приема к помехам при декодировании сигнала используется предварительная обработка, которая заключается в измерении длительностей активных фаз сигнала и их классификации. По стандарту длительности фаз как высокого уровня, так и низкого уровня сигнала в идеальном сигнале, могут иметь значения IT, 2Т, ЗТ, 4Т. Здесь Т=0,5 мкс. Собственно фазомодулированное кодирование порождает длительности IT, 2Т. Длительности ЗТ присутствуют в добавляемых к фазомодулированному коду синхронизирующих преамбулах. Длительности 4Т возникают в местах стыковки синхронизирующей преамбулы с фазомодулированным кодом передаваемого слова, при этом длительности 5Т возникнуть не могут.
Обозначим через m1, m2, m3, m4 импульсы низкого уровня, соответствующие длительностям 1T, 2Т, 3Т, 4Т. Соответственно через р1, р2, р3, р4 обозначим импульсы высокого уровня длительностей 1T, 2Т, 3Т, 4Т.
При декодировании сигнала первый интегратор 2 измеряет длительность импульсов высокого, а второй интегратор 18 - низкого уровня. Помехи малой энергии отфильтровываются за счет того, что кратковременное (1-2 периода опорной частоты) пропадание или смена полярности сигнала не приводят к прекращению процесса интегрирования длительности импульса. Фильтр помехи реализован на первом D триггере 3, мажоритарном элементе 6 и первом сдвиговом регистре 5. При опорной частоте 8 МГц (12 МГц, 16 МГц, 20 МГц, 24 МГц) на этапе предварительной обработки сигнала отфильтровываются помехи, вызывающие ложные импульсы и провалы длительностью до 240 нс (160 нс, 120 нс, 100 нс, 80 нс).
Поскольку принимаемый сигнал не может быть идеальным, длительности импульсов будут отличаться от эталонных (1T, 2Т, 3Т, 4Т). В декодере предусмотрена процедура классификации импульсов - отождествление реальных импульсов с идеальными. При заданной опорной частоте генератора 1 разрядность первого сдвигового регистра 5 определяет минимальные фиксируемые длительности активных фаз сигнала. С другой стороны, при выбранной минимальной фиксируемой длительности активных фаз сигнала в 250 нс разрядность первого сдвигового регистра при опорной частоте 8 МГц (12 МГц, 16 МГц, 20 МГц, 24 МГц) определяется равной 2 (3, 4, 5, 6).
При этом в первом 2 и втором 16 интеграторах реализуется следующие функции классификации - отождествления:
р1≡Р(0,25÷0,75+То) мкс;
m1≡М(0,25÷0,75+То) мкс;
р2≡Р(0,75÷1,25+То) мкс;
m2≡М(0,75÷1,25+То) мкс;
p3≡Р(1,25÷1,75+То) мкс;
m3≡М(1,25÷1,75+То) мкс;
р4≡Р(1,75÷2,25+То) мкс;
m4≡М(1,75÷2,25+То) мкс.
Здесь То - период опорной частоты.
Фиксация импульса р1, р2, рЗ или р4 проявляется как появление логической единицы на одном из выходов первого дешифратора 11 и соответственно на первом, втором, третьем или четвертом информационном выходе первого интегратора 2, а фиксация импульса m1, m2, m3 или m4 проявляется как появление логической единицы соответственно на первом, втором, третьем или четвертом информационном выходе второго интегратора 18.
Третий интегратор 21 фиксирует паузу в принимаемом сигнале.
В тех случаях, когда опорная частота, выраженная в МГц, не является степенью двойки, первый счетчик 10 необходимо рассматривать как двухкаскадный. При этом первый каскад является счетчиком по модулю частного от деления опорной частоты на 2 МГц, а второй каскад является двухразрядным двоичным счетчиком.
По результатам предварительной обработки получается последовательность, из чередующихся импульсов высокого и низкого уровней различной в рамках проведенной классификации длительностей. Сниженные требования принятого способа декодирования к качеству входного сигнала косвенно выражаются, например, в том, что при десятипроцентном отклонении опорной частоты от номинального значения предлагаемый декодер сохраняет работоспособность. Работоспособность сохраняется и при десятипроцентных отклонениях в длительности импульсов.
Процесс декодирования полученной последовательности иллюстрируется диаграммой состояний и переходов, представленной на фиг.5. Эта диаграмма описывает все корректные последовательности импульсов принимаемого сигнала. На основе этой диаграммы может быть построен соответствующий распознающий конечный автомат. Ниже приведены формулы функционирования конечного автомата, распознающего правильные последовательности входных импульсов.
Дополнительным условием, не включенным в диаграмму, является фиксированное по ГОСТ Р52070-2003 число бит в принимаемых словах. Подсчет бит в каждом слове осуществляется вторым счетчиком 49. После приема заданного числа бит на выходе второго дешифратора 38 устанавливается активный уровень, позволяющий появиться на выходе пятнадцатого элемента «И» 50, и с задержкой, обусловленной четвертым D триггером 51, на стробируещем выходе 52 декодера импульсу разрешающему считывание декодированного слова из второго сдвигового регистра 53, а также считывание содержимого счетного триггера 57, определяющего состояние контроля четности в принятом слове, и считывание состояния третьего RS триггера 59, определяющего состояние декодирования командного (при сброшенном триггере 59) или информационного (при установленном триггере 59) слова.
В начальный момент времени автомат находится в состоянии Q100. При паузе (в отсутствие активного сигнала) автомат продолжает находиться в состоянии Q100. При появлении импульса {р3} автомат переходит в состояние Q000 обработки преамбулы командного слова, см. фиг.5 и фиг.6. Это выражается в том, что по цепочке третий элемент «И» 25, седьмой элемент «ИЛИ» 43, четырнадцатый элемент «И» 45 и девятый элемент «ИЛИ» 46 устанавливается первый RS триггер 28, что приводит к обнулению второго счетчика 49 и синхронному сбросу счетчика в третьем интеграторе 21. Параллельно сбрасывается третий RS триггер 59.
Установленное состояние первого RS триггера 28 определяет начало декодирования информационных бит принимаемого сигнала. Если следующим является импульс {m4}, автомат переходит в состояние Q010, что сопровождается сбросом второго RS триггера 48, состоянием которого управляет мультиплексор 27, посредством которого обеспечивается правильное разбиение на пары импульсов в последовательности из чередующихся импульсов {р1} и {m1}. Логическое условие для сброса второго RS триггера 48 определяется совокупностью элементов седьмого «И» 31, восьмого «И» 32, тринадцатого «И» 42 и шестого «ИЛИ» 37. Логическое условие для установки второго RS триггера 48, переводящей автомат в состояние Q011, определяется совокупностью элементов пятого «И» 29, шестого «И» 30, двенадцатого «И» 41 и пятого «ИЛИ» 36. Перепись состояния второго RS триггера 48 во второй сдвиговый регистр 53 стробируется импульсом на выходе третьего D триггера 47, этот же импульс синхронно обнуляет счетчики в первом 2 и втором 18 интеграторах, он же разрешает счет во втором счетчике 49 и сбрасывает первый RS триггер 28.
Если же следующим является импульс {m3}, за которым следует импульс {р1}, автомат переходит в состояние Q011, при этом устанавливается второй RS триггер 48 и заносится «1» во второй сдвиговый регистр 54.
Находясь в состоянии Q010, автомат ожидает прихода импульса {р2} или пары импульсов {p1, m1}. В первом случае автомат переходит в состояние Q011 и заносит «1» во второй сдвиговый регистр 54, во втором - заносит в указанный регистр 54 «0» и остается в состоянии Q010. После приема последнего информационного бита слова, "находящийся в состоянии Q010" автомат либо принимает пару импульсов {p1, m3}, переходя в состояние Q001 обработки синхронизирующей преамбулы следующего информационного слова, либо принимает импульс {р4} и переходит к обработке преамбулы следующего командного слова, либо идентифицировав паузу, свидетельствующую об окончании сообщения, переходит в начальное/конечное состояние Q100.
Находясь в состоянии Q011 декодирования информационных битов, автомат ожидает прихода импульса {m2} или пары импульсов {m1, р1}. В первом случае автомат переходит в состояние Q010 и заносит «0» во второй сдвиговый регистр 54, во втором - заносит в указанный регистр «1» и остается в состоянии Q011. После приема последнего информационного бита слова, "находящийся в состоянии Q011", автомат либо, идентифицировав паузу, свидетельствующую об окончании сообщения, переходит в начальное/конечное состояние Q100, либо принимает импульс {m4}, переходя в состояние Q001 обработки синхронизирующей преамбулы следующего информационного слова либо приняв пару импульсов {m1, p3}, переходит к обработке преамбулы следующего командного слова.
Сброс третьего RS триггера 59, определяющего переход к обработке преамбулы командного слова, осуществляется по цепочке логических элементов из четвертого «И» 26, четвертого «ИЛИ» 34, одиннадцатого «И» 40, седьмого «ИЛИ» 43 и четырнадцатого «И» 45.
Установка третьего RS триггера 59, определяющего переход к обработке преамбулы информационного слова, осуществляется по цепочке логических элементов из второго «И» 24, третьего «ИЛИ» 33 и десятого «И» 39.
Условие установки первого RS триггера 28, с которой начинается дешифрирование информационных бит, определяется как логическое «ИЛИ» условий на входах сброса и установки третьего триггера RS 59.
Условие записи «1» в третий D триггер определяется восьмым элементом «ИЛИ» 44 как дизъюнкция состояний выходов девятого 35, двенадцатого 41 и тринадцатого 42 элементов «И».
Приведенная на фиг.6 временная диаграмма переключений элементов предлагаемого дешифратора иллюстрирует динамику его функционирования при опорной частоте 8МГц. В представленной временной диаграмме число, начинающее имя строки, соответствует номеру элемента на фиг.1. В строке, именованной 38_cnt17, отражено состояние на первом выходе второго дешифратора 38. Активное состояние сигнала соответствует окончанию приема информационных бит и переход к дешифрированию синхронизирующей преамбулы следующего слова сообщения. На представленной временной диаграмме за командным словом следует информационное слово. Строка 55_pdata отражает состояние на параллельном выходе 55 второго сдвигового регистра 54.