РЕГУЛИРУЕМОЕ ВХОДНОЕ ПРИЕМНОЕ УСТРОЙСТВО ДЛЯ ВЫСОКОСКОРОСТНОГО ИНТЕРФЕЙСА С НИЗКИМ УРОВНЕМ МОЩНОСТИ

1. Входное приемное устройство с разрешением по логическому порогу переменного диапазона, при этом устройство содержит:
- логический затвор;
- конфигурацию логического порога, соединенную параллельно с логическим затвором и выполненную с возможностью принимать переменное значение логического порога и конфигурировать логическое устройство для значения логического порога; и
- вспомогательное устройство, выполненное с возможностью принимать переменное значение логического порога и выполненное с возможностью предоставления тракта тока смещения логическому затвору, отличного от тракта тока смещения, предоставляемого логическому затвору посредством конфигурации логического порога.
2. Устройство по п.1, дополнительно содержащее детектор логического порога, выполненный с возможностью принимать значение логического порога и предоставлять тракт тока дополнительного смещения логическому затвору на основе переменного значения логического порога.
3. Устройство по п.2, в котором детектор логического порога содержит:
- n-МОП-FET, имеющий затвор, выполненный с возможностью принимать значение логического порога;
- p-МОП-FET с повышением напряжения, имеющий затвор, общий для стока и истока, соединенный с источником напряжения, и в котором сток соединяется со стоком n-МОП-FET.
4. Устройство по п.1, дополнительно содержащее разрешающее устройство, выполненное с возможностью принимать сигнал управления разрешением и выполненное с возможностью выборочно запрещать протекание тока смещения через логическое устройство на основе состояния сигнала управления разрешением.
5. Устройство по п.1, в котором логическое устройство содержит КМОП-инвертор.
6. Устройство по п.5, в котором конфигурация логического порога содержит:
- КМОП-пару Vref, имеющую исток p-МОП Vref, общий с истоком p-МОП КМОП-инвертора;
- исток n-МОП Vref, общий с истоком n-МОП КМОП-инвертора;
- p-МОП-FET с повышением напряжения, имеющий затвор, соединенный с общим стоком КМОП-пары Vref, и соединенный так, чтобы повышать напряжение на выводе общего истока p-МОП; и
- FET CMOS с понижением напряжения, имеющий затвор, соединенный с общим стоком КМОП-пары Vref, и соединенный так, чтобы понижать напряжение на выводе общего истока n-МОП.
7. Устройство по п.5, в котором вспомогательное устройство содержит вспомогательный p-МОП-FET, имеющий затвор, соединенный со значением логического порога, и выполненный с возможностью повышать напряжение на выводе истока p-МОП-FET КМОП-пары.
8. Устройство по п.5, в котором вспомогательное устройство содержит вспомогательный n-МОП-FET, имеющий затвор, соединенный со значением логического порога, и выполненный с возможностью понижать напряжение на выводе истока n-МОП-FET КМОП-пары.
9. Устройство по п.5, дополнительно содержащее детектор логического порога, выполненный с возможностью принимать значение логического порога и предоставлять тракт тока дополнительного смещения в логическое устройство на основе значения логического порога.
10. Устройство по п.1, в котором логическое устройство содержит n-МОП-инвертор.
11. Устройство по п.10, в котором конфигурация логического порога содержит:
- n-МОП-FET Vref, имеющий затвор, выполненный с возможностью принимать значение логического порога и имеющий исток, общий с истоком n-МОП-инвертора;
- первый p-МОП-FET с повышением напряжения с истоком, соединенным с Vdd, и стоком, соединенным со стоком n-МОП-инвертора;
- второй p-МОП-FET с повышением напряжения с истоком, соединенным с Vdd, с выводом стока, соединенным со стоком n-МОП-FET Vref.
12. Устройство по п.11, в котором первый p-МОП-FET с повышением напряжения имеет затвор, соединенный со стоком n-МОП-FET Vref.
13. Устройство по п.11, в котором первый p-МОП-FET с повышением напряжения имеет затвор, соединенный со стоком n-МОП-инвертора.
14. Устройство по п.11, в котором второй p-МОП-FET с повышением напряжения имеет затвор, соединенный со стоком n-МОП-FET Vref.
15. Устройство по п.11, в котором второй p-МОП-FET с повышением напряжения имеет затвор, соединенный со стоком n-МОП-инвертора.
16. Интегральная схема, имеющая входное приемное устройство с разрешением по логическому порогу переменного диапазона по п.1.
17. Входное приемное устройство с разрешением по логическому порогу переменного диапазона, при этом устройство содержит:
- КМОП-инвертор;
- p-МОП-FET Vref, имеющий исток, общий с истоком p-МОП КМОП-инвертора;
- n-МОП-FET Vref, имеющий сток, общий со стоком p-МОП-FET Vref, исток, общий с истоком p-МОП-FET Vref, и выполненный с возможностью принимать значение логического порога, и исток, общий с истоком n-МОП КМОП-инвертора;
- p-МОП-FET с повышением напряжения, имеющий затвор, соединенный с общим истоком КМОП-пары Vref, чтобы формировать вывод общего истока, и соединенный так, чтобы повышать напряжение на выводе общего истока;
- FET CMOS с понижением напряжения, имеющий затвор, соединенный с общим стоком КМОП-пары Vref, и соединенный так, чтобы понижать напряжение на выводе общего истока n-МОП; и
- вспомогательный p-МОП-FET, имеющий затвор, выполненный с возможностью принимать значение логического порога, и выполненный с возможностью повышать напряжение на выводе общего истока.
18. Устройство по п.17, дополнительно содержащее разрешающее устройство, выполненное с возможностью принимать сигнал управления разрешением и выполненное с возможностью выборочно запрещать протекание тока смещения через КМОП-инвертор на основе состояния сигнала управления разрешением.
19. Устройство по п.17, дополнительно содержащее детектор логического порога, выполненный с возможностью принимать значение логического порога и предоставлять тракт тока дополнительного смещения в КМОП-инвертор на основе значения логического порога.
20. Устройство по п.19, в котором детектор логического порога содержит:
- n-МОП-FET, имеющий затвор, выполненный с возможностью принимать значение логического порога, и исток, соединенный с землей;
- p-МОП-FET с повышением напряжения, имеющий затвор, общий для стока и истока, соединенный с источником напряжения, и при этом сток соединяется со стоком n-МОП-FET;
- вспомогательный p-МОП-FET, имеющий исток, соединенный с источником напряжения, сток, соединенный с выходом КМОП-инвертора, и затвор, соединенный со стоком n-МОП-FET.
21. Интегральная схема, имеющая входное приемное устройство с разрешением по логическому порогу переменного диапазона по п.20.
22. Способ конфигурирования логического входного приемного устройства с автоматическим смещением, при этом способ содержит этапы, на которых:
- конфигурируют логическое устройство;
- конфигурируют устройства логического порога, чтобы принимать переменное значение логического порога и конфигурировать логическое устройство на предмет значения логического порога; и
- конфигурируют вспомогательное устройство, чтобы принимать переменное значение логического порога, и конфигурируют с возможностью предоставления тракта тока смещения логическому устройству, отличного от тракта тока смещения, предоставляемого в логическое устройство посредством устройств логического порога.
23. Способ по п.22, дополнительно содержащий этап, на котором конфигурируют детектор логического порога так, чтобы принимать значение логического порога и предоставлять тракт тока дополнительного смещения в логическое устройство на основе значения логического порога.
24. Способ по п.22, в котором конфигурирование логического устройства содержит этап, на котором конфигурируют КМОП-инвертор.
25. Способ по п.24, в котором конфигурирование устройств логического порога содержит этап, на котором конфигурируют КМОП-пару Vref по существу параллельно КМОП-инвертору.
26. Способ по п.24, в котором конфигурирование вспомогательного устройства содержит этап, на котором конфигурируют вспомогательный p-МОП-FET, имеющий затвор, соединенный со значением логического порога, и выполненный с возможностью повышать напряжение на выводе истока p-МОП-FET КМОП-инвертора.
27. Входное приемное устройство с разрешением по логическому порогу переменного диапазона, при этом устройство содержит:
- КМОП-инвертор;
- средство для приема переменного значения логического порога и конфигурирования КМОП-инвертора для значения логического порога; и
- средство для приема переменного значения логического порога и предоставления тракта тока смещения в КМОП-инвертор, отличного от тракта тока смещения, предоставляемого логическому затвору при помощи средства для приема переменного значения логического порога.
28. Устройство по п.27, дополнительно содержащее средство для приема значения логического порога и предоставления тракта тока дополнительного смещения в КМОП-инвертор на основе переменного значения логического порога.