СИНХРОННАЯ ТРИГГЕРНАЯ ЯЧЕЙКА

Синхронная триггерная ячейка
Предложение относится к цифровой микроэлектронике, в частности, к устройствам импульсной техники на биполярных транзисторах и может быть использовано в цифровых микросхемах, построенных на элементах эмиттерносвязанной логики (ЭСЛ).
Известны синхронные триггерные ячейки, целью которых является уменьшение вероятности появления ошибочных состояний, передаваемых от одной пары транзисторов с перекрестными связями на другую пару транзисторов. Эти пары приводятся в действие поочередно переключаемым источником тока. Они соединены в кольцевую структуру транзисторами передачи данных, которые управляются теми же выходными сигналами источника тока. (ЕР, заявка 0153788, А1,кл.НОЗК23/52, 1986).
При соединении указанной схемы в каскады выходные логические уровни каждой предыдущей ячейки и входные уровни синхросигналов последующей ячейки не согласованы между собой, что затрудняет их соединение в каскады, например, при работе в счетном режиме.
Для согласования уровней используют дополнительные элементы, такие как эмиттерные повторители или переключатели токов. Такие элементы требуют дополнительных источников тока и подачи дополнительной электрической мощности.
Наиболее близкой по технической сущности к заявленной является синхронная триггерная ячейка, содержащая основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока, резисторы. {JP, заявка 60-38055, А, кл. НОЗК 23/50, 1985).
Известная схема сложна конструктивно, при необходимости построения каскада схем для согласования входных и выходных уровней ей требуется дополнительный переключатель тока с дополнительным источником тока.
Техническим результатом предложения является обеспечение согласования входных уровней синхросигналов и выходных логических уровней синхронной триггерной ячейки, что необходимо при построении каскадов из подобных схем, при этом сокращается число источников тока и потребление мощности.
МПК НОЗК 23/50, 3/356
Предложенная синхронная триггерная ячейка содержит по сравнению с прототипом меньшее число элементов, что в целом повышает надежность работы.
Технический результат достигается тем, что в синхронную триггерную ячейку, содержащую основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока и резисторы введены первая и вторая пары упарвляющих транзисторов, эмиттеры транзисторов основного и дополнительного триггеров объединены и подключены к положительной клемме источника тока, одни выводы первого и второго резисторов подключены к положительной клемме источника питающего напряжения, другой вывод каждого из которых объединен с коллекторами одноименных управляющих транзисторов пар и являются соответственно прямым и инверсным синхровыходами ячейки, базы первого и второго управляющих транзисторов каждой пары объединены и являются соответственно прямым и инверсным синхровходами ячейки в каждом из триггеров коллекторы первого и второго транзисторов соединены с базой третьего транзистора и через соответствующий резистор соединены с эмиттером первого управляющего транзистора соответствующей пары управляющих транзисторов, коллекторы третьего и четвертого транзисторов соединены с базой второго транзистора и через соответствующий резистор соединены с эмиттером второго управляющего транзистора соответствующей пары управляющих транзисторов, базы первого и четвертого транзисторов основного триггера являются соответственно прямым и инверсным информационными входами ячейки, объединенные коллекторы третьего и четвертого транзисторов основного триггера соединены с базой первого транзистора дополнительного триггера, база четвертого транзистора дополнительного триггера соединена с базой третьего транзистора основного тирггера, объединенные коллекторы первого и второго транзисторов дополнительного триггера являются прямым, а объединенные коллекторы тетьего и четвертого транзисторов дополнительного триггера являются соответственно инверсным выходами ячейки.
На фиг. 1 показана принципиальная схема предложенной синхронной триггерной ячейки, на фиг. 2 приведен вариант использования указанной ячейки в составе делителя частоты.
Предложенная синхронная триггерная ячейка содержит основной триггер, состоящий из четырех транзисторов Ts-Tg и резисторов Кз и R и дополнительного триггера, состоящего из транзисторов Тэ - Та и резисторов Rs и Rf,.
Определение основной и дополнительный триггеры являются в принципе условными и указывают лишь на то, что основной триггер является ведущим, на него подают информационные сигналы, а дополнительный - ведомым, он запускается основным триггером. Однако, термины основной и дополнительный триггеры являются общепринятыми в данной области техники, поэтому для простоты описания работы оставлена общепринятая терминология.
Ячейка, кроме того, содержит две пары управляющих транзисторов Ti и Тг; Тз и Та, первый Ri и второй R: резисторы и источник тока 9, отрицательная клемма источника питающего напряжения обозначена - Е,,, его положительная клемма +Е,„ прямой 1 и инверсный 2 синхровходы ячейки, прямой 3 и инверсный 4 информационные входы ячейки, прямой 5 и инверсный 6 информационные выходы ячейки, прямой 7 и инверсный 8 синхровыходы ячейки, положительная клемма источника 9 тока обозначена на чертеже символом +.
Для простоты описания триггеров триггерной ячейки Ts, Тб, Т и Ts транзисторам основного триггера присвоены наименования соответственно первого, второго, третьего и четвертого транзисторов. T9,Tio, Ти и Ти транзисторам дополнительного триггера присвоены наименования первого, второго, третьего и четвертого транзисторов дополнительного триггера. Управляющие транзисторы Ti и Т первой и второй пар управляющих транзисторов имеют наименования первые управляющие транзисторы соответственно первой и второй пары, Тг и Та вторые управляющие транзисторы соответственно первой и второй пары управляющих транзисторов. Во втором варианте выполнения (фиг.2) для случая использования схемы как делителя частоты, вход 3 ячейки объединен с выходом 6, база транзистора Тю дополнительного триггера соединена с базой транзистора Ts основного триггера и объединена с выходом 5.
Устройство работает следующим образом (фиг.1).
При подаче прямого синхросигнала на вход I синхронной триггерной ячейки (база управляющих транзисторов Ti и Тг первой пары) и инверсного синхросигнала на вход 2 (базы управляющих транзисторов Т. и Тд второй пары) формируется разное напряжение смещения на основном (Ts-Tg) и дополнительном (Тр-Тп) триггерах.
При этом, на информационные входы ячейки 3 и 4 поступают информационные сигналы для последующего преобразования их схемой. Указанные сигналы передаются от основного триггера через дополнительный на
выходы ячейки путем формирования напряжения смещения на эмиттерах управляющих транзисторов пар Ti, Т2 и Тз, Т4, связанных соответственно, транзистор TI через резистор Кз, транзистор Тг через резистор Ra, транзистор Тз через резистор RS, транзистор Т4 через резистор Re с объединенными коллекторами соответствующих транзисторов основного и дополнительного триггеров. Напряжение смещения на эмиттерах Ti-T4 формируют путем подачи как указано выще прямого и инверсного синхросигнала на вход 1 и вход 2 ячейки соответственно, при этом коллекторы управляющих транзисторовТ и Тз подключены к положительной клемме источника тока +Еп через резистор Ri, а коллекторы управляющих транзисторов Тг и Т4 через резистор Rz.
На каждом такте работы переключение основного триггера (Ts-Tg) инициирует переключение дополнительного триггера (Tg-Tu), при этом поскольку выходные информационные сигналы, снимаемые с коллекторов транзисторов Тю и Т|2 дополнительного триггера управляются эмиттером управляющего транзистора Тз через резистор RS или по цепи, управляемой эмиттером управляющего транзистора Т4 через резистор Re, то выходные информационные сигналы по выходу 5 и по выходу 6 соответственно будут согласованы по уровням с информационными входными сигналами. Следует отметить, что уровни синхросигналов и информационных сигналов (как прямые, так и инверсные) смещены относительно друг друга на величину напряжения эмиттер-база управляющих транзисторов.
При использовании предложенной ячейки в качестве делителя частоты (фиг.2) база транзистора Ts основного триггера соединена с выходом о ячейки, база транзистора Те соединена с выходом 5 ячейки и схема начинает работать как счетная с согласованными выходами, при этом подключая аналогичные ячейки в цепь по синхровыходам с синхровходами последующей ячейки, а по информационным выходам с ее информационными входами можно формировать цепи делителя частоты с заданной мощностью потребления.