УСТРОЙСТВО ПАМЯТИ СО СДВИГОМ СТРОК ДЛЯ ВОССТАНОВЛЕНИЯ ДЕФЕКТНЫХ СТРОК

1. Интегральная схема, содержащая множество строк ячеек памяти; и схему сдвига, выполненную с возможностью присоединения множества числовых линий к множеству строк ячеек памяти, при этом схема сдвига является способной присоединять каждую числовую линию либо к назначенной строке ячеек памяти, либо запасной строке ячеек памяти, отстоящей по меньшей мере на две строки от назначенной строки ячеек памяти.
2. Интегральная схема по п.1, в которой множество строк ячеек памяти содержит множество основных строк ячеек памяти и по меньшей мере две резервные строки ячеек памяти, при этом каждая основная строка ячеек памяти является назначенной строкой ячеек памяти для одной числовой линии.
3. Интегральная схема по п.1, в которой запасная строка ячеек памяти для каждой числовой строки отстоит на две строки от назначенной строки ячеек памяти для числовой линии.
4. Интегральная схема по п.1, в которой схема сдвига способна присоединять числовые линии с четными номерами к строкам ячеек памяти с четными номерами, а числовые линии с нечетными номерами - к строкам ячеек памяти с нечетными номерами.
5. Интегральная схема по п.1, в которой схема сдвига способна присоединять каждую числовую линию к назначенной строке ячеек памяти, если назначенная строка является годной, и присоединять числовую линию к запасной строке ячеек памяти, если назначенная строка является дефектной.
6. Интегральная схема по п.5, в которой схема сдвига дополнительно способна присоединять каждую числовую линию к запасной строке ячеек памяти, если другая числовая линия присоединена к назначенной строке ячеек памяти.
7. Интегральная схема по п.5, в которой схема сдвига дополнительно способна присоединять каждую числовую линию к запасной строке ячеек памяти, если предыдущая числовая линия присоединена к запасной строке ячеек памяти для предыдущей числовой линии.
8. Интегральная схема по п.1, в которой схема сдвига способна выявлять дефектную строку ячеек памяти и присоединять числовую линию, соответствующую дефектной строке ячеек памяти, и последующие числовые линии к запасным строкам ячеек памяти.
9. Интегральная схема по п.1, в которой схема сдвига содержит множество блоков сдвига, по одному блоку сдвига для каждой числовой линии, каждый блок сдвига содержит первый переключатель, выполненный с возможностью присоединения числовой линии к назначенной строке ячеек памяти, и второй переключатель, выполненный с возможностью присоединения числовой линии к запасной строке ячеек памяти.
10. Интегральная схема по п.9, в которой каждый блок сдвига дополнительно содержит устройство управления, действующее для приема указания того, является ли назначенная строка ячеек памяти дефектной, и для формирования управляющего сигнала, чтобы включать в работу либо первый переключатель, либо второй переключатель.
11. Интегральная схема по п.10, в которой устройство управления для каждого блока сдвига дополнительно способно принимать управляющий сигнал для предыдущей числовой линии и формировать управляющий сигнал для первого и второго переключателей дополнительно на основании управляющего сигнала для предыдущей числовой линии.
12. Интегральная схема по п.10, в которой устройство управления для каждого блока сдвига дополнительно способно принимать набор предварительно декодированных линий для адреса дефектной строки ячеек памяти и определять, является ли назначенная строка ячеек памяти дефектной, на основании набора предварительно декодированных линий.
13. Интегральная схема по п.9, в которой каждый из первого и второго переключателей образован N-канальным полевым транзистором (N-FET) и P-канальным FET (P-FET), соединенными параллельно.
14. Интегральная схема по п.1, в которой множество строк ячеек памяти предназначено для оперативного запоминающего устройства (ОЗУ), статического ОЗУ (SRAM), динамического ОЗУ (DRAM) или флэш-памяти.
15. Интегральная схема, содержащая множество строк ячеек памяти, составленных из множества основных строк ячеек памяти и по меньшей мере двух резервных строк ячеек памяти; и схему сдвига, выполненную с возможностью присоединения множества числовых линий к множеству строк ячеек памяти, при этом каждая основная строка ячеек памяти является назначенной строкой ячеек памяти для одной числовой линии, и при этом схема сдвига способна присоединять каждую числовую линию к назначенной строке ячеек памяти для числовой линии, либо запасной строке ячеек памяти, отстоящей на две строки от назначенной строки ячеек памяти.
16. Интегральная схема по п.15, в которой каждая числовая линия с четным номером ассоциативно связана с назначенной строкой ячеек памяти с четным номером и запасной строкой ячеек памяти с четным номером, отстоящей на две строки, и при этом каждая числовая линия с нечетным номером ассоциативно связана с назначенной строкой ячеек памяти с нечетным номером и запасной строкой ячеек памяти с нечетным номером, отстоящей на две строки.
17. Интегральная схема по п.15, в которой схема сдвига способна присоединять каждую числовую линию к назначенной строке ячеек памяти, если назначенная строка является годной, и присоединять числовую линию к запасной строке ячеек памяти, если назначенная строка является дефектной.
18. Интегральная схема по п.17, в которой схема сдвига дополнительно способна присоединять каждую числовую линию к запасной строке ячеек памяти для числовой линии, если непосредственно предыдущая числовая линия присоединена к запасной строке ячеек памяти для непосредственно предыдущей числовой линии.
19. Интегральная схема по п.15, в которой схема сдвига выполнена с возможностью выявления дефектной строки ячеек памяти и присоединения числовой линии, соответствующей дефектной строке ячеек памяти, и последующих числовых линий к запасным строкам ячеек памяти.
20. Электронное устройство, содержащее процессор, способный выполнять обработку для электронного устройства; и устройство памяти, содержащее множество строк ячеек памяти, и схему сдвига, способную присоединять множество числовых линий к множеству строк ячеек памяти, при этом схема сдвига способна присоединять каждую числовую линию либо к назначенной строке ячеек памяти, либо к запасной строке ячеек памяти, отстоящей по меньшей мере на две строки от назначенной строки ячеек памяти.
21. Электронное устройство по п.20, в котором процессор и устройство памяти изготовлены в единой интегральной схеме.