УДВОИТЕЛЬ ЧАСТОТЫ

Предлагаемая полезная модель относится к цифровым электронным устройствам, и в частности к цифровым умножителям частоты. Предлагаемое устройство можно использовать, например, в системах телекоммуникаций, в устройствах синхронизации в квантовых радиооптических магнитометрах и в другой радиоэлектронной аппаратуре различного назначения. Оно представляет собой цифровой импульсный удвоитель частоты, усовершенствованный таким образом, что с его помощью можно получить на выходе сигнал последовательности прямоугольных импульсов с удвоенной частотой по отношению к частоте входного сигнала и со скважностью около двух в широком диапазоне частот.
В качестве прототипа, то есть устройства наиболее близкого к предлагаемому по технической сущности выбран удвоитель частоты, описанный в книге: Горошков Б.И. Элементы радиоэлектронных устройств. М.: «Радио и связь» 1989, на с. 149, см. рис. 12.13.
Устройство-прототип представляет собой цифровой удвоитель частоты, выполненный на цифровых микросхемах средней степени интеграции.
Недостатком устройства-прототипа является то, что на выходе этого устройства формируется последовательность коротких импульсов постоянной длительности. При изменении частоты входного сигнала скважность выходного сигнала меняется: при низких входных частотах скважность принимает высокие значения, поскольку выходная импульсная последовательность формируется с помощью «линий задержки» реализованных на базе элементов высокоскоростных цифровых микросхем. При высоких частотах входного сигнала скважность выходного сигнала снижается и на очень высоких частотах может приближаться к значениям, близким к двум.
Целью предлагаемой полезной модели является создание такого удвоителя частоты, который обеспечивает скважность выходного сигнала близкую к двум в широком диапазоне частот входного сигнала (обеспечивает выходной сигнал в виде импульсной последовательности часто именуемой меандром).
Предлагаемый удвоитель частоты найдет широкое применение в тех отраслях радиоэлектронной техники, где требуются цифровые импульсные удвоители частоты со скважностью выходного сигнала приближающейся к двум в широком диапазоне частот входного сигнала.
Для достижения поставленной цели предлагается использовать удвоитель частоты содержащий как и прототип, формирователь, схему «2И-НЕ», дополненный триггером, генератором, синхронизатором, суммирующим счетчиком, вычитающим счетчиком, схемой «И», причем, вход удвоителя частоты соединен с первым входом формирователя, первый выход формирователя соединен с первым входом схемы «2И-НЕ», второй выход формирователя соединен со вторым входом схемы «2И-НЕ», выход схемы «2И-НЕ» связан с первым входом триггера и со вторым входом синхронизатора, выход триггера подан на выход удвоителя частоты, а второй вход триггера связан с выходом вычитающего счетчика, выход генератора подан на второй вход формирователя, на первый вход синхронизатора и на второй вход схемы «И», а первый выход синхронизатора связан с первым входом схемы «И», а выход этой схемы подан на второй вход суммирующего счетчика, второй выход синхронизатора соединен со вторым входом вычитающего счетчика, третий выход синхронизатора подан на первый вход суммирующего счетчика, выход суммирующего счетчика связан с первым входом вычитающего счетчика, а второй выход генератора связан с третьим входом вычитающего счетчика.
На Фиг. 1 приведена структура предлагаемого удвоителя частоты, где:
1 - формирователь;
2 - схема «2И-НЕ»;
3 - триггер;
4 - генератор;
5 - синхронизатор;
6 - суммирующий счетчик;
7 - вычитающий счетчик;
8 - схема «И».
Назначение этих компонентов следующее:
- формирователь 1 предназначен для синхронного формирования коротких импульсов по фронту и по спаду входного сигнала;
- схема «2И-НЕ» 2 предназначена для объединения импульсных последовательностей сформированных по фронту и по спаду входного сигнала в единую последовательность;
- триггер 3 предназначен для формирования выходной последовательности;
- генератор 4 предназначен для формирования опорной тактовой последовательности;
- синхронизатор 5 предназначен для формирования управляющих опорных синхроимпульсов;
- суммирующий счетчик 6 предназначен для измерения длительности входного сигнала;
- вычитающий счетчик 7 предназначен для синтеза длительности выходного сигнала;
- схема «И» 8 предназначена для формирования пакетов импульсов, подаваемых на суммирующий счетчик.
Принцип действия предлагаемого устройства сводится к следующему.
Техническая сущность предлагаемого устройства выражается в том, что для формирования на выходе удвоителя частоты импульсной последовательности со скважностью близкой к двум (меандра) нужно, чтобы длительность выходного сигнала изменялась пропорционально изменению частоты входного сигнала. При возрастании частоты длительность должна сокращаться и, наоборот, при уменьшении частоты длительность должна увеличиваться. Для выполнения этого условия необходимо измерить частоту входного сигнала, а затем - синтезировать длительность выходного сигнала с учетом измеренной частоты (или периода, полупериода). Именно этот принцип и реализован в предлагаемом устройстве.
Входной сигнал поступает на вход синхронного формирователя 1, где формируются две последовательности коротких импульсов - одна по фронту, другая - по спаду входного сигнала. Эти последовательности подаются на первый и второй выходы формирователя 1 соответственно. На схеме «2И-НЕ» 2 происходит объединение этих последовательностей, подобно тому, как это происходит и в прототипе. Но далее сигнал объединенной последовательности с удвоенной частотой следования не подается прямо на выход удвоителя (как это сделано в прототипе), а взводит триггер 3 и запускает синхронизатор 5. Синхронизатор 5 выдает синхронизированный от генератора 4 управляющий сигнал на схему «И» 8, схема «И» открывается, и начинается счет полупериода входного сигнала суммирующим счетчиком 6. При поступлении следующего импульса на вход 2 синхронизатора 5 разрешающий сигнал с входа 1 схемы «И» снимается, и счет прекращается. После чего подается управляющий сигнал на вход 2 вычитающего счетчика 7, по которому осуществляется перезапись данных с выхода суммирующего счетчика 6 в вычитающий счетчик 7. После этого суммирующий счетчик 6 сбрасывается соответствующим сигналом, поступающим с выхода 3 синхронизатора на вход 1 счетчика 6. Вычитающий счетчик 7 начинает обратный отсчет синхроимпульсов, поступающих со второго выхода генератора 4 на вход 3 вычитающего счетчика 7. Эти синхроимпульсы следуют с удвоенной по отношению к частоте счета суммирующего счетчика 6 частотой.
В результате этих операций, когда вычитающий счетчик 7 досчитает до нуля, на его выходе появится короткий импульс, задержанный по отношению к импульсу, поступающему на первый вход триггера 3, на четверть периода входного сигнала. Этим импульсом сбрасывается триггер 3, за счет чего на выходе предлагаемого удвоителя частоты и формируется сигнал со скважностью 2 (меандр с удвоенной частотой).
Техническим результатом полезной модели является то, что предлагаемый удвоитель частоты обеспечивает скважность выходного сигнала близкую к двум (меандр).
Преимущества предлагаемого удвоителя частоты:
1 Предлагаемый удвоитель частоты позволяет получить повышенный уровень второй гармоники входного сигнала, что позволяет эффективно использовать его в схемах удвоения частоты с последующей узкополосной фильтрацией и усилением - например, в трактах радиопередающих и радиоприемных устройств.
2 Предлагаемые устройства можно включать каскадно и получать тем самым умножение частоты в четное число раз при сохранении выходного сигнала в виде меандра.
Реализация узлов удвоителя частоты:
Предлагаемый удвоитель частоты был реализован в ОАО «ЦНПО «Ленинец» на отечественных элементах.
Формирователь 1 реализован на микросхемах 1533ТМ2, 1533ЛП5, 1533ЛН1. Схема «2И-НЕ» 2 - на микросхеме 1533ЛА3. Триггер 3 - на микросхеме 1533ТМ2. Генератор 4 -на микросхемах 1533ТМ2, 1533ЛА3, кварцевом резонаторе 20МГц. Синхронизатор 5 - на микросхемах 1533ТМ2, 1533ЛА3, 1533ИД4. Суммирующий счетчик 6, вычитающий счетчик 7 - на микросхемах 1533ИЕ6. Схема «И» 8 - на микросхеме 1533ЛА3.
Предлагаемый удвоитель частоты прошел лабораторные исследовательские испытания в ОАО «ЦНПО «Ленинец».
Кроме этого его логическая структура была описана на языке описания цифровых устройств Verillog и промоделирована симулятором пакета программ Quartus II 9.0 для последующей реализации в структурах сверхбольших программируемых логических интегральных схем.