АРХИТЕКТУРА РАСШИРЕНИЯ ОПТИЧЕСКОЙ ПАМЯТИ

1. Система, содержащая:
первую электрическую логическую схему на первом кристалле для передачи данных в соответствии с протоколом взаимного межточечного соединения для пакетной передачи данных в соответствии с полной скоростью передачи данных;
первую промежуточную схему, соединенную для приема данных от первой электрической логической схемы, причем первая промежуточная схема выполнена с возможностью преобразования данных в оптический формат, предназначенный для передачи со скоростью по меньшей мере в два раза большей полной скорости передачи данных;
вторую промежуточную схему, соединенную для приема данных в оптическом формате от первой промежуточной схемы, причем вторая промежуточная схема выполнена с возможностью преобразования данных в электрический формат, соответствующий протоколу взаимного межточечного соединения для пакетной передачи данных; и
вторую электрическую логическую схему на втором кристалле, соединенную для приема данных от первой электрической логической схемы.
2. Устройство по п. 1, в котором протокол взаимного межточечного соединения для пакетной передачи данных включает в себя протокол мониторинга.
3. Устройство по п. 1, в котором протокол взаимного межточечного соединения для пакетной передачи данных выполнен с возможностью управления когерентностью кэша с использованием протокола обратной записи.
4. Устройство по п. 1, в котором протокол взаимного межточечного соединения для пакетной передачи данных согласуется с протоколами взамных соединений по скоростному каналу (QPI).
5. Устройство по п. 1, в котором протокол межточечного соединения для пакетной передачи данных выполнен с возможностью использования встроенного сигнала тактовой частоты.
6. Устройство по п. 1, в котором первая промежуточная схема и вторая промежуточная схема выполнены с возможностью обеспечивать функционирование оптической линии связи со скоростью передачи данных, соответствующей полной скорости передачи данных, во время инициализации линий связи между первой электрической логической схемой и второй электрической логической схемой.
7. Устройство по п. 1, в котором первая электрическая логическая схема содержит ядро обработки, а вторая электрическая логическая схема содержит запоминающее устройство.
8. Устройство по п. 1, дополнительно содержащее:
третью промежуточную схему, соединенную для приема данных от второй электрической логической схемы, причем третья промежуточная схема выполнена с возможностью преобразования данных в оптический формат, предназначенный для передачи со скоростью по меньшей мере в два раза большей полной скорости передачи данных;
четвертую промежуточную схему, соединенную для приема данных в оптическом формате от третьей промежуточной схемы, причем четвертая промежуточная схема выполнена с возможностью преобразования данных в электрический формат, согласующийся с протоколом взаимного межточечного соединения с пакетной передачей данных, и соединена для подачи электрических данных в первую электрическую логическую схему.
9. Устройство по п. 8, в котором каждая из первой промежуточной схемы и третьей промежуточной схемы выполнена с возможностью мультиплексировать М линий данных в N линий, взаимодействующих с модулем электро-оптического преобразования для выполнения электро-оптического преобразования по N линиям.
10. Устройство по п. 8, в котором каждая из второй промежуточной схемы и четвертой промежуточной схемы выполнена с возможностью принимать N линий данных от модуля оптико-электрического преобразования для выполнения оптико-электрического преобразования по N линиям данных, причем каждая из второй промежуточной схемы и четвертой промежуточной схемы выполнена с возможностью демультиплексировать N линий данных в М линий данных.
11. Устройство по п. 9, в котором М равно 20, а N равно 10.
12. Устройство по п. 8, дополнительно содержащее дополнительные оптические линии для передачи сигналов боковой полосы пропускания.
13. Устройство по п. 12, в котором сигналы боковой полосы пропускания кодированы.
14. Устройство по п. 1, дополнительно содержащее конечный автомат оптического сигнала.
15. Устройство по п. 14, в котором оптический конечный автомат выполнен с возможностью управления состояниями питания и переходами между состояниями питания.
16. Устройство по п. 14, в котором оптический конечный автомат выполнен с возможностью управления оптическими обучающими последовательностями.
17. Устройство по п. 1, в котором первая промежуточная схема и вторая промежуточная схема содержат схему восстановления синхронизации по меньшей мере с одним промежуточным контуром фазовой синхронизации (PLL) для тактовой частоты передачи.
18. Устройство по п. 1, дополнительно содержащее механизм для содействия операции медленного запуска в соответствии с взаимным соединением по скоростному каналу (QPI).
19. Устройство по п. 1, дополнительно содержащее одну или больее схем динамического регулирования усиления в сочетании со схемами цифрового входного каскада (DFE) для самостоятельной адаптации к принимаемым сигналам, при этом не требуется периодическое повторное обучение для выравнивания сигнала.
20. Интегральная схема, содержащая:
первую промежуточную схему, соединенную для приема данных от первой электрической логической схемы, причем первая электрическая логическая схема на первом кристалле выполнена с возможностью передачи данных в соответствии с протоколом взаимного межточечного соединения с пакетной передачей данных в соответствии с полной скоростью передачи данных, при этом первая промежуточная схема выполнена с возможностью преобразования данных в оптический формат для передачи со скоростью по меньшей мере вдвое большей полной скорости передачи данных.
21. Интегральная схема по п. 20, в которой первая промежуточная схема соединена для передачи оптических данных во вторую промежуточную схему, причем вторая промежуточная схема соединена для приема данных в оптическом формате от первой промежуточной схемы и выполнена с возможностью преобразования данных в электрический формат, согласующийся с протоколом взаимного межточечного соединения для пакетной передачи данных.
22. Интегральная схема по п. 20, в которой протокол взаимного межточечного соединения с пакетной передачей данных включает в себя протокол мониторинга.
23. Интегральная схема по п. 20, в которой протокол взаимного межточечного соединения с пакетной передачей выполнен с возможностью управления когерентностью кэша с использованием протокола обратной записи.
24. Интегральная схема по п. 20, в которой протокол взаимного межточечного соединения с пакетной передачей данных согласуется с протоколами взамных соединений по скоростному каналу (QPI).
25. Интегральная схема по п. 20, в которой протокол межточечного соединения для пакетной передачи данных выполнен с возможностью использования встроенного сигнала тактовой частоты.
26. Интегральная схема по п. 20, в которой первая промежуточная схема и вторая промежуточная схема выполнены с возможностью обеспечивать функционирования оптической линии связи между ними со скоростью передачи данных, соответствующей полной скорости передачи данных, во время инициализации линий связи между первой электрической логической схемой и второй электрической логической схемой.
27. Интегральная схема по п. 20, в которой первая электрическая логическая схема содержит ядро обработки, а вторая электрическая логическая схема содержит запоминающее устройство.
28. Интегральная схема по п.20, в которой первая промежуточная схема выполнена с возможностью мультиплексировать М линий данных на N линий, взаимодействующих с модулем электро-оптического преобразования для выполнения электро-оптического преобразование по N линиям.
29. Интегральная схема по п. 28, в которой вторая промежуточная схема выполнена с возможностью принимать N линий данных от модуля оптико-электрического преобразования для выполнения оптико-электрического преобразования по N линиям данных, причем вторая промежуточная схема выполнена с возможностью для демультиплексирования N линий данных в М линий данных.
30. Интегральная схема по п. 29, где М равно 20 и N равно 10.
31. Интегральная схема, содержащая:
первую промежуточную схему, соединенную для приема данных в оптическом формате от второй промежуточной схемы, причем первая промежуточная схема выполнена с возможностью преобразования данных в электрический формат, согласующийся с протоколом взаимного межточечного соединения для пакетной передачи данных; и
первую электрическую логическую схему на первом кристалле, соединенную для приема данных от удаленной первой электрической логической схемы.
32. Интегральная схема по п. 31, в которой удаленная электрическая логическая схема на втором кристалле выполнена с возможностью передачи данных в соответствии с протоколом взаимного межточечного соединения с пакетной передачей данных в соответствии с полной скоростью передачи данных; а
вторая промежуточная схема соединена для приема данных от первой электрической логической схемы, причем первая промежуточная схема выполнена с возможностью преобразования данных в оптический формат для передачи со скоростью по меньшей мере в два раза большей полной скорости передачи данных.
33. Интегральная схема по п. 31, в которой протокол взаимного межточечного соединения для пакетной передачи данных включает в себя протокол мониторинга.
34. Интегральная схема по п. 31, в которой протокол взаимного межточечного соединения для пакетной передачи данных выполнен с возможностью управления когерентностью кэша с использованием протокола обратной записи.
35. Интегральная схема по п. 31, в которой протокол взаимного межточечного соединения для пакетной передачи данных согласуется с протоколами скоростного канала взаимных соединений (QPI).
36. Интегральная схема по п. 31 в которой первая промежуточная схема и вторая промежуточная схема выполнены с возможностью обеспечивать функционирование оптической линии связи со скоростью передачи данных, соответствующей полной скорости передачи данных, во время инициализации линий связи между первой электрической логической схемой и второй электрической логической схемой.
37. Интегральная схема по п. 31, в которой первая электрическая логическая схема содержит запоминающее устройство.
38. Интегральная схема по п. 31, в которой вторая электрическая логическая схема содержит ядро обработки.