ТАКТИРУЕМЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ И-ИЛИ НА КМДП ТРАНЗИСТОРАХ
CLOCKED LOGICAL ELEMENT AND-OR ON CMDS-TRANSISTORS

Изобретение относится к области вычислительной техники и может быть использовано для реализации КМДП каскадных логических устройств конвейерного типа.
Известен многофункциональный тактируемый логический элемент типа «домино» на КМДП транзисторах (патент США №5208489, FIG.2, Н03К 19/094, НКИ 307/451 от 04.05.1993). В нем используются тактируемые элементы И-НЕ с предзарядовыми транзисторами р-типа в качестве нагрузок, выходы которых подключены к входам логического элемента ИЛИ-НЕ статического типа. Недостатком элемента является низкое быстродействие, что связано с избыточной величиной узловой емкости, обусловленной входами статического элемента ИЛИ-НЕ.
Наиболее близким техническим решением к предлагаемому является логический элемент с функцией И-ИЛИ на КМДП транзисторах (патент РФ №2275737, МКИ Н03К 19/01, 19/094 от 06.12.2004). Это устройство, принятое за прототип, содержит тактируемые элементы И-НЕ, выходы которых подключены к затворам логических транзисторов р-типа тактируемого в противофазе инвертирующего элемента (признаки п.2, 4, 8, 11, 19, 27). Каждый элемент И-НЕ содержит предзарядовый транзистор р-типа и логическую часть в виде нескольких ключевых цепей, включенных параллельно, выполненных на последовательно соединенных транзисторах n-типа (п.15, с.5 описания).
Недостаток этого устройства - избыточное потребление мощности за счет сквозного тока в цепи выходного логического элемента в течение времени восстановления исходного состояния, когда одновременно открыты последовательно включенные между шинами питания и земли транзисторы противоположных типов.
Технической задачей, решаемой в изобретении, является уменьшение потребляемой мощности.
Поставленная цель достигается тем, что тактируемый логический элемент И-ИЛИ на КМДП транзисторах, содержащий предзарядовый и логический транзисторы р-типа, тактовый транзистор n-типа и логический блок, содержащий ключевые цепи, включенные параллельно между выходом логического блока и тактовой шиной, каждая ключевая цепь состоит из последовательно соединенных транзисторов n-типа, затворы которых подключены к логическим входам элемента, предзарядовый транзистор р-типа включен между шиной питания и выходом логического блока, тактовый транзистор n-типа, затвор которого соединен с тактовой шиной, включен между выходом элемента и шиной земли, а логический транзистор р-типа, затвор которого соединен с выходом логического блока, включен последовательно с тактовым транзистором n-типа и дополнительно содержит предзарядовый транзистор n-типа и тактовый транзистор р-типа, затворы которых соединены с тактовой шиной, причем предзарядовый транзистор n-типа включен параллельно с предзарядовым транзистором р-типа, затвор которого подключен к выходу элемента, а тактовый транзистор р-типа включен последовательно с логическим транзистором р-типа между шиной питания и выходом элемента.
Существенными отличительными признаками в указанной совокупности признаков является наличие предзарядового транзистора n-типа, включенного параллельно с предзарядовым транзистором р-типа, наличие тактового транзистор р-типа, включенного последовательно с логическим транзистором р-типа между шиной питания и выходом элемента, подключение затворов предзарядового транзистора n-типа и тактового транзистора р-типа к тактовой шине и подключение затвора предзарядового транзистора р-типа к выходу элемента при реализации однофазного тактирования.
Наличие в предлагаемом устройстве перечисленных выше существенных признаков обеспечивает решение поставленной технической задачи - уменьшение потребляемой мощности.
В известном устройстве на полутакте - при восстановлении исходного состояния - в цепи выходного логического элемента (прототип - признаки 4, 19, 27) одновременно открыты последовательно включенные между шинами питания и земли транзисторы противоположных типов, с чем связано избыточное, необусловленное перезарядом узловых емкостей элемента потребление мощности. Причем при двухфазном тактировании (через инвертор) имеет место рассогласование фронтов противофазных тактовых сигналов и, следовательно, неодновременное закрытие и открывание соответствующих транзисторов ключевых цепей и предзарядового транзистора р-типа в элементе И-НЕ (признаки 2, 8, 11), а также увеличивается время открытого состояния транзисторов выходного логического элемента (признаки 4, 19, 27), что обуславливает дополнительное потребление мощности.
В заявленном устройстве на том же полутакте за счет введенного тактового транзистора р-типа протекание того же тока в цепи тактового и логического транзисторов р-типа прекращается уже на части временного фронта тактового сигнала, что значительно меньше времени нарастания напряжения на выходе логического блока. Таким образом сокращается временной интервал бесполезно потребляемой мощности. Одновременность процесса предзаряда и закрывание тактового транзистора n-типа обеспечивается за счет однофазного тактирования с использованием предзарядового транзистора n-типа и подключения затвора предзарядового транзистора р-типа к выходу элемента. Одновременно однофазное тактирование ключевых цепей логического блока и предзарядового транзистора n-типа позволяет избежать дополнительного потребления мощности за счет токов в ключевых цепях. Благодаря данным признакам элемент становится псевдостатическим, когда изменение емкостных токов в логической части происходит одновременно с противоположным изменением токов в выходной цепи тактовых транзисторов и мощность потребляется только на необходимый перезаряд узловых емкостей.
На чертеже приведена принципиальная схема заявляемого тактируемого логического элемента И-ИЛИ на КМДП транзисторах на примере двух двухвходовых элементов И (элемента 2И-2ИЛИ).
Тактируемый логический элемент И-ИЛИ на КМДП транзисторах содержит предзарядовый транзистор 1 р-типа, предзарядовый транзистор 2 n-типа, тактовый транзистор 3 р-типа, тактовый транзистор 4 n-типа, логический транзистор 5 р-типа и логический блок 6, содержащий ключевые цепи 7-8, выполненные на последовательно соединенных транзисторах n-типа, затворы которых подключены к логическим входам 9 элемента.
Предзарядовый транзистор 2 n-типа и предзарядовый транзистор 1 р-типа, затвор которого подключен к выходу 10 элемента, включены между шиной питания 11 и выходом 12 логического блока 6. Ключевые цепи 7 и 8 включены параллельно между выходом 12 логического блока 6 и тактовой шиной 13. Тактовый транзистор 4 n-типа включен между выходом 10 элемента и шиной земли 14. Затворы предзарядового транзистора 2 n-типа, тактового транзистора 4 n-типа и тактового транзистора 3 р-типа подключены к тактовой шине 13. Логический транзистор 5 р-типа, затвор которого соединен с выходом 12 логического блока 6, включен последовательно с тактовым транзистором 3 р-типа между выходом 10 элемента и шиной питания 11.
Устройство работает следующим образом. В исходном состоянии - на первом полутакте, при положительном сигнале на тактовой шине 13 тактовый транзистор 4 n-типа открыт и на выходе 10 элемента напряжение равно 0. Предзарядовый транзистор 1 р-типа и предзарядовый транзистор 2 n-типа при этом открыты и поддерживают на выходе 12 логического блока 6 напряжение шины питания. Тактовый транзистор 3 р-типа и логический транзистор 5 р-типа закрыты и не влияют на состояние логического 0 на выходе 10 элемента. Ключевые цепи 7, 8 независимо от сигналов на логических входах 9 находятся в непроводящем состоянии. На первом полутакте на логических входах 9 устанавливаются сигналы, соответствующие входным переменным.
На втором полутакте после подачи нулевого сигнала на тактовую шину 13 предзарядовый 2 и тактовый 4 транзисторы n-типа закрываются, а тактовый транзистор 3 р-типа открывается и подготавливает выход 10 элемента к формированию выходного сигнала. Если сигналы, подаваемые на логические входы 9, соответствуют значению функции, равной 0, ключевые цепи 7 и 8 остаются в непроводящем состоянии и элемент сохраняет исходное нулевое состояние на выходе 10. Открытый предзарядовый транзистор 1 р-типа при этом поддерживает уровень напряжения питания на выходе 12, который может иметь дрейф вследствие утечек тока в логическом блоке и за счет действия фронта спада сигнала на тактовой шине через проходную емкость тактового транзистора 2 n-типа. Этим обеспечивается надежное закрытое состояние логического транзистора 5 р-типа при нулевом значении функции И-ИЛИ.
Когда на затворы транзисторов n-типа хотя бы одной из ключевых цепей 7 или 8 от логических входов 9 поданы сигналы логической 1, что соответствует функции И, равной 1, соответствующая ключевая цепь оказывается в проводящем состоянии, и узловая емкость выхода 12 логического блока 6 разряжается до нулевого уровня напряжения тактовой шины 13. При этом логический транзистор 5 р-типа, затвор которого подключен к выходу логического блока, открывается и на выходе 10 элемента формируется сигнал логической 1. Предзарядовый транзистор 1 р-типа при этом закрывается и не создает дополнительного потребления тока через ключевые цепи 7-8. Таким образом реализуется значение функции И, равной 1, по двум ключевым цепям, составляющим в совокупности функцию 2И-2ИЛИ.
Восстановление исходного состояния происходит при подаче на тактовую шину 13 положительного сигнала с коротким фронтом нарастания. Тактовый транзистор 3 р-типа при этом закрывается на части (3/4) этого фронта, тем самым исключая потребление тока от шины питания. Одновременно открывается тактовый транзистор 2 n-типа и обеспечивает процесс предзаряда узловых емкостей, связанных с выходом 12 логического блока 6, до уровня, равного напряжению питания, минус пороговое напряжение транзисторов n-типа. Дальнейший рост напряжения на выходе 12 логического блока обеспечивается за счет предзарядового транзистора 1 р-типа, который постепенно открывается по мере снижения напряжения на выходе 10 элемента за счет разряда емкости нагрузки через тактовый транзистор 4 n-типа, который открывается синхронно с запирающимся тактовым транзистором 3 р-типа. Причем, при надлежащем выборе соотношения размеров тактовых транзисторов 4 n-типа и 5 р-типа (транзистор 5 имеет большую проводимость, чем транзистор 4) можно полностью исключить сквозной ток на фронте нарастания тактового сигнала. Ключевые цепи 7 и 8 при этом закрыты положительным сигналом на тактовой шине 13. Таким образом ток от шины питания и соответствующая мощность потребляется только на необходимый перезаряд нагрузочных емкостей. Предзарядовый транзистор 1 р-типа имеет минимальные размеры, поскольку от него не зависит быстродействие элемента и ток через него даже в начале процесса рабочего полутакта невелик.
Логический блок 6 может содержать более двух ключевых цепей, включенных параллельно с различным числом последовательно включенных транзисторов n-типа, что позволяет реализовать многофункциональные логические устройства от большего числа входных переменных.