СХЕМА ВОЗБУЖДЕНИЯ ДИСПЛЕЯ, ДИСПЛЕЙНАЯ ПАНЕЛЬ И УСТРОЙСТВО ОТОБРАЖЕНИЯ
DISPLAY DRIVER CIRCUIT, DISPLAY PANEL AND DISPLAY DEVICE

Область техники, к которой относится изобретение
Настоящее изобретение относится к схеме возбуждения дисплея (различные виды возбудителей дисплея), посредством которого сигнальные линии одновременно выбирают в заданный момент времени.
Уровень техники
Патентная литература 1 (см. фиг.38) раскрывает драйвер затвора, используемый в жидкокристаллическом дисплейном устройстве, причем драйвер затвора включает в себя сдвиговый регистр, имеющий множество разрядов. Каждый разряд из множества разрядов имеет (i) асинхронный RS триггер, включающий в себя вход инициализации (INI), и (ii) схему логического элемента, включающую в себя аналоговый переключатель 43 и транзистор 44 с каналом n-типа. Более того, тактовый сигнал СК поступает на аналоговый переключатель 43, исток транзистора 44 соединен с VSS, а выходной сигнал On каждого разряда поступает на соответствующую сигнальную линию развертки. В данной конфигурации, когда электропитание жидкокристаллического устройства отображения включено, выходные сигналы (On-1, On, On+1 и т.п.) всех разрядов последовательно активизируют после каждой задержки, вызывая активизацию стартового импульса ST, тогда как тактовый сигнал СК устанавливают в активный (см. фиг.39). Это делает возможным одновременный выбор всех сигнальных линий развертки, так что Vcom (общий электродный электрический потенциал) записывают на все пиксели.
Список литературы
Патентная литература 1
Международная публикация № WO 2007/108177 (дата публикации: 27 сентября 2007 года)
Раскрытие изобретения
Техническая задача
В стандартной конфигурации, однако, существует проблема, что работа сдвигового регистра становится нестабильной, так как выходной сигнал триггера не определен в течение интервала времени после того, как выходной сигнал каждого разряда становится неактивным, когда тактовый сигнал СК становится неактивным (Низким) (то есть, после окончания одновременного выбора), и до тех пор, пока INI сигнал (сигнал инициализации) не становится активным (Высоким) (см. фиг.39). Причина состоит в том, что когда выходной сигнал каждого разряда становится неактивным и тем самым SB-сигнал и R-сигнал, которые подают на каждый разряд, возвращаются в неактивное состояние, выход триггера изменяется в зависимости от соотношения между моментом времени, в который SB-сигнал возвращают в неактивное состояние, и моментом времени, в который R-сигнал возвращают в неактивное состояние. Например, в случае, когда и SB-сигнал, и R-сигнал смещают следующим образом: "активный → неактивный", триггер сохраняет выход Q Высоким (см. фиг.40); в случае, если SB-сигнал смещают следующим образом: "активный → неактивный → неактивный", а R-сигнал смещают следующим образом: "активный → активный → неактивный", триггер сбрасывается и таким образом выход Q становится Низким (см. фиг.41); а в случае, когда SB-сигнал смещают следующим образом: "активный → активный → неактивный", а R-сигнал смещают следующим образом: "активный → неактивный → неактивный", триггер устанавливается на нуль, так что выход Q становится Высоким (см. фиг.42).
Задачей настоящего изобретения является стабилизировать работу сдвигового регистра после того, как одновременный выбор множества сигнальных линий выполнен схемой возбуждения дисплея в заданный момент времени.
Решение задачи
Схема возбуждения дисплея настоящего изобретения включает в себя сдвиговый регистр, при этом схема возбуждения дисплея выполняет одновременный выбор множества сигнальных линий в заданный момент времени, при этом: разряд сдвигового регистра включает в себя (i) асинхронный RS триггер, принимающий сигнал инициализации, и (ii) схему генерации сигнала, принимающую сигнал одновременного выбора, при этом схема генерации сигнала генерирует выходной сигнал разряда с помощью выходного сигнала триггера; выходной сигнал разряда (i) становится активным вследствие активизации сигнала одновременного выбора и затем (ii) остается активным во время одновременного выбора; выход триггера является неактивным, а сигнал инициализации является активным, независимо от того, является ли каждый из сигнала установки и сигнала сброса активным или неактивным; при этом сигнал инициализации становится активным до окончания сигнала одновременного выбора и становится неактивным после окончания одновременного выбора.
По данной конфигурации, инициирование сдвигового регистра (т.е., инициирование триггера в каждом разряде) завершено, когда завершен одновременный выбор, и сигнал установки и сигнал сброса становятся неактивными. Это позволяет стабилизировать работу сдвигового регистра после одновременного выбора по сравнению со стандартной схемой возбуждения (см. фиг.38 и 39), в котором триггер не определен после окончания одновременного выбора, до тех пор, пока INI сигнал не подан на триггер.
Полезные результаты изобретения
Настоящее изобретение позволяет стабилизировать работу сдвигового регистра после выполнения одновременного выбора множества сигнальных линий схемой возбуждения дисплея в заданный момент времени.
Краткое описание чертежей
Фиг.1 представляет собой схематичный вид, иллюстрирующий конфигурацию жидкокристаллического дисплейного устройства Варианта осуществления 1 настоящего изобретения.
Фиг.2 представляет собой электрическую схему, частично иллюстрирующую сдвиговый регистр жидкокристаллического дисплейного устройства, показанного на фиг.1.
Фиг.3(а) представляет собой электрическую схему триггера сдвигового регистра, показанного на фиг.2, а (b) представляет собой таблицу истинности триггера.
Фиг.4 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.1 (когда электропитание включено).
Фиг.5 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.1 (в случае, когда SB-сигнал и R-сигнал возвращаются одновременно).
Фиг.6 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.1 (в случае, когда SB-сигнал возвращается до возвращения R-сигнала).
Фиг.7 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.1 (в случае, когда SB-сигнал возвращается после возвращения R-сигнала).
Фиг.8 представляет собой схематичный вид, иллюстрирующий другую конфигурацию жидкокристаллического дисплейного устройства Варианта осуществления 1 настоящего изобретения.
Фиг.9 представляет собой схематичный вид, иллюстрирующий еще одну конфигурацию жидкокристаллического дисплейного устройства Варианта осуществления 1 настоящего изобретения.
Фиг.10 представляет собой электрическую схему, частично иллюстрирующую сдвиговый регистр жидкокристаллического дисплейного устройства, показанного на фиг.9.
Фиг.11(а) представляет собой электрическую схему триггера сдвигового регистра, показанного на фиг.10, (b) представляет собой временную диаграмму работы триггера, а (с) представляет собой таблицу истинности триггера.
Фиг.12 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.9 (когда электропитание включено).
Фиг.13 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.9 (в случае, если SB-сигнал и R-сигнал возвращаются одновременно).
Фиг.14 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.9 (в случае, если SB-сигнал возвращается до возвращения R-сигнала).
Фиг.15 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.9 (в случае, если SB-сигнал возвращается после возвращения R-сигнала).
Фиг.16(а) представляет собой вид, иллюстрирующий процесс генерации сигнала инициализации, а (b) представляет собой временную диаграмму, иллюстрирующую процесс генерации.
Фиг.17(а) представляет собой вид, иллюстрирующий другой процесс генерации сигнала инициализации, а (b) представляет собой временную диаграмму, иллюстрирующую процесс генерации.
Фиг.18 представляет собой схематичный вид, иллюстрирующий еще одну конфигурацию жидкокристаллического дисплейного устройства Варианта осуществления 2 настоящего изобретения.
Фиг.19 представляет собой электрическую схему, частично иллюстрирующую сдвиговый регистр жидкокристаллического дисплейного устройства, показанного на фиг.18.
Фиг.20 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.18 (когда электропитание включено).
Фиг.21 (а) представляет собой электрическую схему триггера сдвигового регистра, показанного на фиг.18, (b) представляет собой временную диаграмму работы триггера, а (с) представляет собой таблицу истинности триггера.
Фиг.22 представляет собой электрическую схему триггера сдвигового регистра, показанного на фиг.18.
Фиг.23 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.18 (в случае, если SB-сигнал возвращается после возвращения R-сигнала).
Фиг.24(а) представляет собой электрическую схему триггера сдвигового регистра, показанного на фиг.18, (b) представляет собой временную диаграмму работы триггера, а (с) представляет собой таблицу истинности триггера.
Фиг.25 представляет собой электрическую схему, иллюстрирующую точную конфигурацию микросхемы NAND, показанной на фиг.19.
Фиг.26 представляет собой схематичный вид, иллюстрирующий конфигурацию жидкокристаллического дисплейного устройства Варианта осуществления 3 настоящего изобретения.
Фиг.27 представляет собой схематичный вид, иллюстрирующий каждый разряд сдвигового регистра жидкокристаллического дисплейного устройства, показанного на фиг.26.
Фиг.28 представляет собой электрическую схему, иллюстрирующую триггерную запирающую D-схему драйвера G-CS жидкокристаллического дисплейного устройства, показанного на фиг.26.
Фиг.29 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.26.
Фиг.30 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.26.
Фиг.31 представляет собой схематичный вид, иллюстрирующий конфигурацию жидкокристаллического дисплейного устройства Варианта осуществления 4 настоящего изобретения.
Фиг.32 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.31.
Фиг.33 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством, показанным на фиг.31.
Фиг.34 представляет собой электрическую схему, иллюстрирующую пример конфигурации каждого разряда сдвигового регистра.
Фиг.35 представляет собой временную диаграмму, иллюстрирующую измененный пример конфигурации, показанной на фиг.20.
Фиг.36 представляет собой временную диаграмму, иллюстрирующую другой измененный пример конфигурации, показанной на фиг.20.
Фиг.37 представляет собой временную диаграмму, иллюстрирующую другой измененный пример конфигурации, показанной на фиг.20.
Фиг.38 представляет собой электрическую схему, иллюстрирующую конфигурацию стандартного сдвигового регистра.
Фиг.39 представляет собой временную диаграмму, иллюстрирующую управление стандартным сдвиговым регистром.
Фиг.40 представляет собой временную диаграмму, иллюстрирующую управление стандартным сдвиговым регистром (в случае, если SB-сигнал и R-сигнал возвращаются одновременно).
Фиг.41 представляет собой временную диаграмму, иллюстрирующую управление стандартным сдвиговым регистром (в случае, если SB-сигнал возвращается до возвращения R-сигнала).
Фиг.42 представляет собой временную диаграмму, иллюстрирующую управление стандартным сдвиговым регистром (в случае, если SB-сигнал возвращается после возвращения R-сигнала).
Фиг.43 представляет собой электрическую схему, иллюстрирующую конфигурацию стандартного драйвера затвора.
Осуществление изобретения
Нижеследующее описывает варианты осуществления настоящего изобретения со ссылкой на фиг.1-37. Отметим, что в следующих описаниях предполагают, что асинхронный RS триггер (ниже иногда сокращенно именуемый "FF") имеет (i) вход установки единицы (S-вход или SB-вход), на который подают сигнал установки единицы (S-сигнал или SB-сигнал), (ii) вход установки нуля (R-вход или RB-вход), на который подают сигнал установки нуля (R-сигнал или RB-сигнал), (iii) вход инициализации (INI-вход или INITB-вход), на который подают сигнал инициализации (INI-сигнал или INITB-сигнал), (iv) прямой выход (Q-выход), от которого поступает Q-сигнал, и (v) инверсный выход (QB-выход), от которого поступает QB-сигнал. Отметим, что электрический потенциал электропитания высокого напряжения (VDD) именуют "Vdd" (ниже, иногда именуют также "Высоким"), а электрический потенциал электропитания низкого напряжения (VSS) именуют "Vss" (ниже, иногда именуют также "Низким"). S-сигнал (сигнал установки единицы), R-сигнал (сигнал установки нуля) и O-сигнал (сигнал прямого выхода) становятся Высокими, когда каждый из этих сигналов находится в активном состоянии. SB-сигнал (сигнал установки единицы), RB-сигнал (сигнал установки нуля) и QB-сигнал (сигнал инверсного выхода) становятся Низкими, когда каждый из этих сигналов находится в активном состоянии.
Вариант осуществления 1
Фиг.1 представляет собой электрическую схему, иллюстрирующую конфигурацию жидкокристаллического дисплейного устройства 3а настоящего изобретения. Жидкокристаллическое дисплейное устройство 3а включает в себя рабочее поле экрана DAR, драйвер затвора GD, драйвер стока SD и микросхему дисплейного контроллера DCC. Схема возбуждения дисплея DCC подает на драйвер затвора GD INITB-сигнал (сигнал инициализации), AONB-сигнал (сигнал одновременного набора), стартовый импульс загрузки драйвера затвора GSP, сигнал разрешения работы драйвера затвора GOE и тактовые сигналы драйвера затвора GCKB1 и GCKB2. Более того, схема возбуждения дисплея DCC подает на драйвер стока SD стартовый импульс загрузки драйвера стока SSP, цифровые данные DAT, сигнал полярности POL и тактовый сигнал драйвера стока SCK. Драйвер затвора GD включает в себя сдвиговый регистр SR, имеющий множество разрядов. Ниже, i-ый разряд (i=1, … n-1, n, n+1, …) сдвигового регистра соответственно сокращенно именуют "i-ым разрядом SRi".
Выходной сигнал (OUT-сигнал) i-ого разряда SRi сдвигового регистра поступает на сигнальную линию развертки Gi рабочего поля экрана DAR через буфер. Например, OUT-сигнал n-ого разряда SRn поступает на сигнальную линию развертки Gn через буфер. В рабочем поле экрана DAR сигнальная линия развертки Gn соединена с затвором транзистора, который соединен с пиксельным электродом в пикселе PIXn. Конденсатор хранения (дополнительный конденсатор) образован пиксельным электродом в пикселе PIXn и линией конденсатора хранения CSn.
Кроме того, один (1) аналоговый переключатель и один (1) инвертер предусмотрены для каждой сигнальной линии передачи данных. Инвертер имеет вход, соединенный с линией AONB-сигнала. Один электрод проводимости аналогового переключателя asw соединен с концом сигнальной линии передачи данных, а другой электрод проводимости аналогового переключателя asw соединен с электропитанием Vcom (общий электродный электрический потенциал). Затвор с каналом n-типа аналогового переключателя asw соединен с выходом инвертера, а затвор с каналом p-типа аналогового переключателя asw соединен с линией передачи AONB-сигнала.
Фиг.2 представляет собой электрическую схему, частично иллюстрирующую точную конфигурацию сдвигового регистра SR. Как показано на фиг.2, каждый разряд сдвигового регистра включает в себя (i) асинхронный RS триггер FF, имеющий SB-вход, R-вход и INITB-вход, (ii) два аналоговых переключателя ASW9 и ASW10, (in) инвертер, (iv) СКВ выход, (v) ONB выход, (vi) OUTB выход и (vii) OUT выход. Q-выход триггера FF соединен с затвором с каналом p-типа аналогового переключателя ASW9 и затвором с каналом n-типа аналогового переключателя ASW10. QB-выход триггера FF соединен с затвором с каналом n-типа аналогового переключателя ASW9 и затвором с каналом p-типа аналогового переключателя ASW10. Один электрод проводимости аналогового переключателя ASW9 соединен с ONB выходом, а один электрод проводимости аналогового переключателя ASW10 соединен с СК выходом. Другой электрод проводимости аналогового переключателя ASW9, другой электрод проводимости аналогового переключателя ASW10 и OUTB выход, который служит выходом того разряда, соединены друг с другом. OUTB выход соединен с OUT выходом через инвертер.
В сдвиговом регистре SR каждый разряд имеет OUTB выход и R-вход, которые соединены соответственно с SB-входом и OUT выходом следующего разряда. Например, OUTB выход n-ого разряда SRn соединен с SB-входом (n+1)-ого разряда SRn+1, a OUT выход (n+1)-ого разряда SRn+1 соединен с R-входом n-ого разряда SRn. Отметим, что первый разряд SR1 сдвигового регистра SR имеет SB-вход, на который подают GSPB сигнал. В драйвере затвора GD INITB-входы триггеров соответствующих разрядов соединены с линией передачи INITB-сигнала, а ONB выходы соответствующих разрядов соединены с линией передачи AONB-сигнала. Более того, СКВ выход разряда с нечетным номером соединен с линией GCKB (через которую подают тактовый сигнал драйвера затвора GCKB), отличной от линии GCKB, с которой соединен СКВ выход разряда с четным номером. Например, СКВ выход n-ого разряда SRn соединен с линией передачи сигнала GCK2B, а СКВ выход (n+1)-ого разряда SRn+1 соединен с линией передачи сигнала GCK1B.
В качестве триггера FF, показанного на фиг.2, используется триггер FF1, показанный на фиг.3. Как показано на фиг.3, триггер FF1 включает в себя (i) транзистор с каналом p-типа р84 и транзистор с каналом n-типа n84, которые образуют микросхему CMOS, (ii) транзистор с каналом p-типа р85 и транзистор с каналом n-типа n85, которые образуют микросхему CMOS, (iii) транзисторы с каналом p-типа р82, р83 и р86, (iv) транзисторы с каналом n-типа n81, n82 и n83 и (v) SB-вход, R-вход, Q-выход и QB-выход. Затвор транзистора р84, затвор транзистора n84, сток транзистора р85, сток транзистора n85, сток транзистора р86 и QB-выход соединены друг с другом. Сток транзистора р84, сток транзистора n84, сток транзистора р82, сток транзистора n81, затвор транзистора р85, затвор транзистора n85 и Q-выход соединены друг с другом. Исток транзистора n84 соединен со стоком транзистора n83. Исток транзистора n84 соединен со стоком транзистора n83. Исток транзистора n81 соединен со стоком транзистора n82. INITB-вход соединен с истоком транзистора р82 и затвором транзистора р86. SB-вход соединен с затвором транзистора р82, затвором транзистора n81 и затвором транзистора n83. R-вход соединен с затвором транзистора n82 и затвором транзистора р83. Исток транзистора n85 соединен с VSS. Истоки транзисторов р82, р83, р85 и р86 соединены с VDD. Истоки транзисторов n82, n83 и n85 соединены с VSS.
(b) на фиг.3 представляет собой таблицу истинности триггера FF1. Q-сигнал триггера FF1 должен иметь состояние, как описано ниже (см. (b) на фиг.3): в течение интервала времени, в который SB-сигнал является Высоким (неактивным) и R-сигнал является Высоким (активным), Q-сигнал является Низким (неактивным); в течение интервала времени, в который SB-сигнал является Высоким (неактивным) и R-сигнал является Низким (неактивным), Q-сигнал находится в состоянии удержания; в течение интервала времени, в который SB-сигнал является Низким (активным) и R-сигнал является Высоким (активным), Q-сигнал является Высоким (активным); и в течение интервала времени, в который SB-сигнал является Низким (активным) и R-сигнал является Низким (неактивным), Q-сигнал является Высоким (активным).
В триггере FF1, в случае, если и SB-сигнал, и R-сигнал становятся неактивными, тогда как INITB-вход является активным (Низким), транзистор р82 и транзистор n86 выключены, а транзисторы р85, р86, n83 и n84 включены, и посредством этого Q-сигнал становится Низким и QB-сигнал становится Высоким (неактивным). В случае, когда и SB-сигнал, и R-сигнал активизируют, тогда как INITB-вход является активным (Низким), транзисторы р82, р86 и р85 включены, и посредством этого Q-сигнал становится Низким и QB-сигнал становится Высоким (неактивным). Более того, в триггере FF1 в случае, если SB-сигнал становится активным (Низким) и R-сигнал становится неактивным (Высоким), тогда как INITB-вход является активным (Низким), транзистор р82 и транзистор р85 включены и транзистор р84 выключен, и посредством этого Q-сигнал становится Низким и QB-сигнал становится Высоким (неактивным). В случае, когда SB-сигнал становится неактивным (Высоким) и R-сигнал становится активным (Высоким), тогда как INITB-вход является активным (Низким), транзисторы n81, n82 и р85 включены, и посредством этого Q-сигнал становится Низким и QB-сигнал становится Высоким (неактивным).
Фиг.4 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством 3a, когда электропитание включено. Отметим, что на каждом чертеже "AONB" обозначает AONB-сигнал (сигнал одновременного набора), "INITB" обозначает INITB-сигнал (сигнал инициализации), "GSPB" обозначает стартовый импульс загрузки драйвера затвора, "GCK1B" обозначает сигнал GCK1B, "GCK2B" обозначает сигнал GCK2B. Более того, "SBi", "Ri", "Qi" и "OUTi" (i=n-1, n, n+1) обозначают SB-сигнал (т.е., электрический потенциал SB-входа), R-сигнал (т.е., электрический потенциал на R-входе), Q-сигнал (т.е., электрический потенциал на Q-выходе) и OUT-сигнал (т.е., электрический потенциал на OUT выходе) соответственно на i-ом разряде SRi.
В жидкокристаллическом дисплейном устройстве 3a, например, выполняют следующую предварительную операцию, когда электропитание включено. В частности, AONB-сигнал и INITB-сигнал одновременно активизируют (Низкий) и затем INITB-сигнал возвращают в неактивный (Высокий) после того, как AONB-сигнал возвращают в неактивный (Высокий). В каждом разряде сдвигового регистра SR аналоговый переключатель ASW9 находится в состоянии on. Следовательно, OUT-сигналы всех разрядов активизируют (Высокие), и таким образом выбраны все сигнальные линии развертки. Тогда аналоговые переключатели asw, предусмотренные для соответствующих столбцовых сигнальных линий, включены, и таким образом Vcom применяют ко всем столбцовым сигнальным линиям. Более того, в триггере каждого разряда INITB-сигнал активизируют (Низкий), и посредством этого Q-сигнал становится Низким (неактивным), QB-сигнал становится Высоким (неактивным). После окончания предварительной операции (т.е., после того, как AONB-сигнал становится неактивным), Vcom записывают на все пиксели PIX в рабочем поле экрана DAR, и инициализируют сдвиговый регистр SR (т.е., выход триггера в каждом разряде становится неактивным).
Более того, в сдвиговом регистре SR жидкокристаллического дисплейного устройства 3а выполняют следующую операцию в каждом периоде кадровой развертки (в котором отображается кадр). В частности, каждый разряд сдвигового регистра SR выполнен как описано ниже. Когда SB-сигнал, поступающий на разряд в сдвиговом регистре SR, становится активным (Низким), триггер FF разряда устанавливают на единицу и таким образом Q-сигнал становится Высоким (активным). Это вызывает прием сигнала GCKB разрядом через аналоговый переключатель ASW10. Когда сигнал GCKB в разряде активизируют (Высокий), активизируют OUTB-сигнал разряда (Низкий) и активизируют SB-сигнал в разряде, следующем за данным. Это вызывает активизацию OUTB-сигнала триггера FF разряда, следующего за данным, и таким образом сигнал GCKB принимают разрядом, следующим за данным. Когда сигнал GCKB в разряде, следующем за данным, становится активным (Низким), триггер FF разряда устанавливают на нуль и таким образом Q-сигнал становится Низким (неактивным). Это вызывает включение аналогового переключателя ASW9 разряда. Тогда AONB-сигнал является Высоким, и таким образом OUTB-сигнал разряда становится также Высоким (неактивным).
В жидкокристаллическом дисплейном устройстве 3а, например, возможно применить идентичный электрический потенциал (например, Vcom) для всех пикселей одновременным выбором всех сигнальных линий развертки, когда электропитание включено. Это позволяет предотвратить неупорядоченный экран, который появляется, когда электропитание включено. Здесь, нижеупомянутое описывает состояние выхода Q триггера в сдвиговом регистре в течение интервала времени, в который INITB-сигнал является активным (Низким). То есть, даже в случае, когда и SB-сигнал, и R-сигнал смещают следующим образом: "активный → неактивный" (см. фиг.5), выход Q триггера является постоянно неактивным (Низким); даже в случае, когда SB-сигнал смещают следующим образом: "активный → неактивный → неактивный", тогда как R-сигнал смещают следующим образом: "активный → активный → неактивный" (см. фиг.6), выход Q триггера является постоянно неактивным (Низким); и даже в случае, если SB-сигнал смещают следующим образом: "активный → активный → неактивный", тогда как R-сигнал смещают следующим образом: "активный → неактивный → неактивный" (см. фиг.7), выход Q триггера является постоянно неактивным (Низким). Это позволяет стабилизировать работу сдвигового регистра, тогда как сдвиговый регистр возвращают из одновременного набора и после одновременного набора.
AONB-сигнал подают на аналоговый переключатель ASW9, и следовательно возможно уменьшить габариты драйвера затвора по сравнению со стандартной конфигурацией, аналогичной показанной на фиг.43. Более того, возможно завершить предварительную операцию быстрее по сравнению со стандартной конфигурацией, в которой одновременный выбор и инициализация сдвигового регистра выполняются раздельно.
Фиг.8 представляет собой электрическую схему, иллюстрирующую конфигурацию жидкокристаллического дисплейного устройства 3b, в которой сдвиговый регистр SR, показанный на фиг.1, предусмотрен в драйвере стока. В данной конфигурации стартовый импульс загрузки драйвера стока SSP подают на первый разряд сдвигового регистра SR, и тактовый сигнал драйвера стока SCK1B или SCK2B подают на СКВ выход каждого разряда. Более того, OUT-сигнал, поступающий от i-ого разряда SRi, подают на схему выборки SAC, и данные, отобранные на основе OUT-сигнала, подают на столбцовую сигнальную линию SLi рабочего поля экрана DAR через DAC. Например, OUT-сигнал n-ого разряда SRn подают на схему выборки SAC и затем данные, отобранные на основе OUT-сигнала, подают на столбцовую сигнальную линию SLn рабочего поля экрана DAR через DAC. В рабочем поле экрана DAR столбцовая сигнальная линия SLn соединена с истоком транзистора, соединенным с пиксельным электродом в пикселе PIXn.
Фиг.9 представляет собой электрическую схему, иллюстрирующую конфигурацию жидкокристаллического дисплейного устройства 3с, которая выполнена изменением жидкокристаллического дисплейного устройства 3а. Фиг.10 представляет собой электрическую схему, частично иллюстрирующую сдвиговый регистр SR жидкокристаллического дисплейного устройства 3с. Как показано на фиг.10, каждый разряд сдвигового регистра включает в себя (i) асинхронный RS триггер FF, имеющий SB-вход, RB-вход и INITB-вход, (ii) два аналоговых переключателя ASW3 и ASW4, (iii) инвертер и (iv) СКВ выход, ONB выход, OUT выход и OUTB выход. Q-выход триггера FF соединен с затвором с каналом p-типа аналогового переключателя ASW3 и затвором с каналом n-типа аналогового переключателя ASW4. QB-выход триггера FF соединен с затвором с каналом n-типа аналогового переключателя ASW3 и затвором с каналом p-типа аналогового переключателя ASW4. Один электрод проводимости аналогового переключателя ASW3 соединен с ONB выходом, а один электрод проводимости аналогового переключателя ASW4 соединен с СКВ выходом. Другой электрод проводимости аналогового переключателя ASW3, другой электрод проводимости аналогового переключателя ASW4 и OUTB выход, который служит выходом того разряда, соединены друг с другом. OUTB выход соединен с OUT выходом через инвертер.
В сдвиговом регистре SR каждый разряд имеет OUTB выход и RB-вход, которые соединены соответственно с SB-входом и OUTB выходом следующего разряда. Например, OUTB выход n-ого разряда SRn соединен с SB-входом (n+1)-ого разряда SRn+1, a OUTB выход (n+1)-ого разряда SRn+1 соединен с RB-входом n-ого разряда SRn. Отметим, что первый разряд SR1 сдвигового регистра SR имеет SB-вход, на который подают GSPB сигнал. В драйвере затвора GD INITB-входы триггеров соответствующих разрядов соединены с линией передачи INITB-сигнала, а ONB выходы соответствующих разрядов соединены с линией передачи AONB-сигнала. Более того, СКВ выход разряда с нечетным номером соединен с линией GCKB (через которую подают тактовый сигнал драйвера затвора GCKB), отличной от линии GCKB, с которой соединен СКВ выход разряда с четным номером. Например, СКВ выход n-ого разряда SRn соединен с линией передачи сигнала GCK2B, а СКВ выход (n+1)-ого разряда SRn+1 соединен с линией передачи сигнала GCK1B.
В качестве триггера FF, показанного на фиг.10, используется триггер FF2, показанный на фиг.11. Как показано на фиг.11, триггер FF2 включает в себя (i) транзистор с каналом p-типа р6 и транзистор с каналом n-типа n5, которые образуют микросхему CMOS, (ii) транзистор с каналом p-типа р8 и транзистор с каналом n-типа n7, которые образуют микросхему CMOS, (iii) транзисторы с каналом p-типа р5 и р7, (iv) транзисторы с каналом n-типа n6 и n8 и (v) INITB-вход, SB-вход, RB-вход, Q-выход и QB-выход. Затвор транзистора р6, затвор транзистора n5, сток транзистора р7, сток транзистора р8, сток транзистора n7 и QB-выход соединены друг с другом. Сток транзистора р6, сток транзистора n5, сток транзистора р5, затвор транзистора р8 и затвор транзистора n7 и Q-выход соединены друг с другом. Исток транзистора n5 соединен со стоком транзистора n6. Исток транзистора n7 соединен со стоком транзистора n8. SB-вход соединен с затвором транзистора р5 и затвором транзистора n6. RB-вход соединен с истоком транзистора р5, затвором транзистора р7 и затвором транзистора n8. INITB-вход соединен с истоком транзистора р6. Истоки транзисторов р7 и р8 соединены с VDD, а истоки транзисторов n6 и n8 соединены с VSS. Здесь, транзисторы р6, n5, р8 и n7 образуют триггерную запирающую схему LC, транзистор р5 служит транзистором с установкой ST, транзистор р7 служит транзистором со сбросом RT и каждый из транзисторов n6 и n8 служит транзистором сброса запирающего триггера (транзистором сброса) LRT.
(b) на фиг.11 представляет собой временную диаграмму, иллюстрирующую управление триггером FF2, а (c) на фиг.11 представляет собой таблицу истинности триггера FF2. В триггере FF2, Q-сигнал находится в состоянии, как описано ниже (см. (b) и (c) на фиг.11): в течение интервала времени, в который SB-сигнал является Низким (активным) и RB-сигнал является Низким (активным), Q-сигнал является Низким (неактивным); в течение интервала времени, в который SB-сигнал является Низким (активным) и RB-сигнал является Высоким (неактивным), Q-сигнал является Высоким (активным); в течение интервала времени, в который SB-сигнал является Высоким (неактивным) и RB-сигнал является Низким (активным), Q-сигнал является Низким (неактивным); и в течение интервала времени, в который SB-сигнал является Высоким (неактивным) и RB-сигнал является Высоким (неактивным), Q-сигнал находится в состоянии удержания.
Фиг.12 иллюстрирует управление жидкокристаллическим дисплейным устройством 3с, когда электропитание включено. В данной конфигурации, в течение интервала времени, в который INITB-сигнал является активным (Низким), выход Q триггера имеет состояние, как описано ниже. То есть, даже в случае, если и SB-сигнал, и RB-сигнал смещают следующим образом: "активный → неактивный" (см. фиг.13), выход Q триггера является постоянно неактивным (Низким); даже в случае, когда SB-сигнал смещают следующим образом: "активный → неактивный → неактивный", тогда как RB-сигнал смещают следующим образом: "активный → активный → неактивный" (см. фиг.14), выход Q триггера является постоянно неактивным (Низким); и даже в случае, когда SB-сигнал смещают следующим образом: "активный → активный → неактивный", тогда как RB-сигнал смещают следующим образом: "активный → неактивный → неактивный" (см. фиг.15), выход Q триггера является в основном неактивным (Низким), за исключением момента времени, когда выход Q не определен (т.е., в течение интервала времени, в который SB-сигнал является активным и RB-сигнал является неактивным). Это позволяет стабилизировать работу сдвигового регистра, тогда как сдвиговый регистр возвращается из одновременного выбора и после одновременного выбора.
Отметим, что INITB-сигнал, который используется в каждом из жидкокристаллических дисплейных устройств 3а-3с, может быть образован, как показано, например, на (a) и (b) на фиг.16. В частности, AONB-сигнал поступает на схему задержки, выполненную множеством схем инвертера, которые соединены друг с другом каскадированием, и выход схемы задержки и AONB-сигнал подают на микросхему AND. Затем, выход микросхемы AND используют в качестве INITB-сигнала. И наоборот, INITB-сигнал может быть образован, как показано на (a) и (b) Фиг.17. В частности, AONB-сигнал поступает на SB-вход (вход установки единицы) асинхронного RS триггера и GSPB (стартовый импульс загрузки драйвера затвора) поступает на RB-вход (вход установки нуля) триггера, и затем выход (QB-сигнал) триггера используется в качестве INITB-сигнала.
Вариант осуществления 2
Фиг.18 представляет собой электрическую схему, иллюстрирующую конфигурацию жидкокристаллического дисплейного устройства 3d настоящего изобретения. Жидкокристаллическое дисплейное устройство 3d включает в себя рабочее поле экрана DAR, драйвер затвора GD, драйвер стока SD и микросхему дисплейного контроллера DCC. Схема возбуждения дисплея DCC подает на драйвер затвора GD INITB-сигнал (сигнал инициализации), AONB-сигнал (сигнал одновременного набора), стартовый импульс загрузки драйвера затвора GSP, сигнал разрешения работы драйвера затвора GOE и тактовые сигналы драйвера затвора GCK1B и GCK2B. Более того, схема возбуждения дисплея DCC подает на драйвер стока SD стартовый импульс загрузки драйвера стока SSP, цифровые данные DAT, сигнал полярности POL и тактовый сигнал драйвера стока SCK. Драйвер затвора GD включает в себя сдвиговый регистр SR, имеющий множество разрядов. Ниже, i-ый разряд (i=1, … n-1, n, n+1, …) сдвигового регистра соответственно сокращенно именуют "i-ым разрядом SRi".
Выходной сигнал (OUT-сигнал) i-ого разряда SRi сдвигового регистра поступает на сигнальную линию развертки Gi рабочего поля экрана DAR через буфер. Например, OUTB-сигнал n-ого разряда SRn поступает на сигнальную линию развертки Gn через буфер. В рабочем поле экрана DAR сигнальная линия развертки Gn соединена с затвором транзистора, который соединен с пиксельным электродом в пикселе PIXn. Конденсатор хранения (дополнительный конденсатор) образован пиксельным электродом в пикселе PIXn и линией конденсатора хранения CSn.
Более того, один (1) аналоговый переключатель asw и один (1) инвертор предусмотрены для каждой столбцовой сигнальной линии. Инвертер имеет вход, соединенный с линией передачи AONB-сигнала. Один электрод проводимости аналогового переключателя asw соединен с концом столбцовой сигнальной линии, а другой электрод проводимости аналогового переключателя asw соединен с электропитанием Vcom (общий электродный электрический потенциал). Затвор с каналом n-типа аналогового переключателя asw соединен с выходом инвертера, а затвор с каналом р-типа аналогового переключателя asw соединен с линией AONB-сигнала.
Фиг.19 представляет собой электрическую схему, частично иллюстрирующую точную конфигурацию сдвигового регистра SR. Как показано на фиг.19, каждый разряд сдвигового регистра включает в себя (i) триггер FF (триггер FF2, показанный на фиг.11), имеющий INITB-вход, SB-вход и RB-вход, (ii) два аналоговых переключателя ASW5 и ASW6 (схему логического элемента), (iii) микросхему NAND (логическую схему), (iv) инвертор, (v) СКВ выход, (vi) ONB выход и (vii) OUTB выход. QB-выход триггера FF соединен с одним входом микросхемы NAND, а выход микросхемы NAND соединен с входом инвертора, затвором с каналом p-типа аналогового переключателя ASW5 и затвором с каналом n-типа аналогового переключателя ASW6. Выход инвертера соединен с затвором с каналом n-типа аналогового переключателя ASW5 и затвором с каналом p-типа аналогового переключателя ASW6. Один электрод проводимости аналогового переключателя ASW5 соединен с ONB выходом, а один электрод проводимости аналогового переключателя ASW6 соединен с СКВ выходом. Другой электрод проводимости аналогового переключателя ASW5, другой электрод проводимости аналогового переключателя ASW6, OUTB выход, который служит выходом того разряда, другой вход микросхемы NAND и RB вход триггера FF соединены друг с другом. Здесь, аналоговые переключатели ASW5 и ASW6 (схема логического элемента) и микросхема NAND (логическая схема) образуют микросхему генерации сигнала, которая генерирует OUTB-сигнал.
В сдвиговом регистре SR, каждый разряд имеет OUTB выход, который соединен с SB-входом следующего разряда. Например, OUTB выход n-ого разряда SRn соединен с SB-входом (n+1)-ого разряда SRn+1. Отметим, что первый разряд SR1 сдвигового регистра SR имеет SB-вход, на который поступает GSPB сигнал. В драйвере затвора GD INITB-входы триггеров соответствующих разрядов соединены с линией INITB-сигнала, а ONB выходы соответствующих разрядов соединены с линией AONB-сигнала. Более того, СКВ выход разряда с нечетным номером соединен с GCKB линией (через которую поступает тактовый сигнал драйвера затвора GCKB), отличной от линии GCKB, с которой соединен СКВ выход разряда с четным номером. Например, СКВ выход n-ого разряда SRn соединен с сигнальной линией GCK2B, а СКВ выход (n+1)-ого разряда SRn+1 соединен с сигнальной линией GCK1B.
Фиг.20 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством 3d, когда электропитание включено. В жидкокристаллическом дисплейном устройстве 3d выполняют следующую предварительную операцию до первого кадра (периода кадровой развертки) отображаемого видеоизображения. В частности, AONB-сигнал и INITB-сигнал одновременно становятся активными (Низкими), и затем INITB-сигнал возвращается в неактивный (Высокий) после возвращения AONB-сигнала в неактивный (Высокий). В течение интервала времени, в который AONB-сигнал является активным, сигналы GCKB устанавливают в активный (Низкий). Когда AONB-сигнал становится активным (Низким), OUTB-сигнал становится активным (Низким), так как аналоговый переключатель ASW5 включают, и таким образом выбраны все сигнальные линии развертки. Тогда аналоговые переключатели asw, предусмотренные для соответствующих столбцовых сигнальных линий, включены, и таким образом Vcom применяют ко всем столбцовым сигнальным линиям. Более того, в триггере каждого разряда INIТВ-сигнал активизируют (Низкий), и посредством этого Q-сигнал становится Низким (неактивным) и QB-сигнал становится Высоким (неактивным). Отметим, что как только OUTB-сигнал каждого разряда сдвигового регистра активизируют, сигнал обратной связи на микросхему NAND становится Низким, и следовательно аналоговый переключатель ASW5 выключен и аналоговый переключатель ASW6 включен (т.е., GCK1B или GCK2B принимают каждым разрядом). После окончания предварительной операции (т.е., после того, как AONB-сигнал становится неактивным), Vcom записывают на все пиксели PIX рабочего поля экрана DAR, и сдвиговый регистр SR инициализируют (т.е., выход триггера в каждом разряде становится неактивным).
Более того, в жидкокристаллическом дисплейном устройстве 3d выполняют следующую операцию в каждом периоде кадровой развертки (в котором отображают кадр). В частности, каждый разряд сдвигового регистра SR выполнен следующим образом. Когда SB-сигнал, который поступает на разряд сдвигового регистра SR, активизируют (Низкий), выход триггера FF разряда установлен активным. Это вызывает прием сигнала GCKB разрядом. Когда сигнал GCKB в разряде становится активным (Низким), (i) OUTB-сигнал разряда становится активным (Низким) и SB-сигнал в следующем разряде этого разряда активизируют, и (ii) триггер FF разряда устанавливают на нуль и таким образом QB-сигнал становится Высоким (неактивным). Тогда OUTB-сигнал разряда является Низким (т.е., выход микросхемы NAND является Высоким), и следовательно сигнал GCKB постоянно принимают разрядом. Когда сигнал GCKB становится Высоким (неактивным), OUTB-сигнал разряда становится Высоким и выход микросхемы NAND становится Низким. Затем, AONB-сигнал поступает от OUTB выхода, и OUTB-сигнал становится Высоким (неактивным).
В жидкокристаллическом дисплейном устройстве 3d, например, возможно применить идентичный электрический потенциал (например, Vcom) для всех пикселей одновременным выбором всех сигнальных линий развертки, когда электропитание включено. Это позволяет предотвратить неупорядоченный экран, который появляется, когда электропитание включено. Здесь, в течение интервала времени, в который INITB-сигнал является активным (Низким), выход Q триггера имеет состояние, как описано ниже. То есть, даже в случае, когда и SB-сигнал, и RB-сигнал смещаются следующим образом: "активный → неактивный" (см. фиг.13), выход Q триггера является постоянно неактивным (Низким); даже в случае, если SB-сигнал смещают следующим образом: "активный → неактивный → неактивный", тогда как RB-сигнал смещают следующим образом: "активный → активный → неактивный" (см. фиг.14), выход Q триггера является постоянно неактивным (Низким); и даже в случае, если SB-сигнал смещают следующим образом: "активный → активный → неактивный", тогда как RB-сигнал смещается следующим образом: "активный → неактивный → неактивный" (см. фиг.15), выход Q триггера является в основном неактивным (Низким), за исключением момента времени, в который выход Q не определен (т.е., в интервал времени, в течение которого SB-сигнал является активным и RB-сигнал является неактивным). Это позволяет стабилизировать работу сдвигового регистра, тогда как сдвиговый регистр возвращается из одновременного выбора и после одновременного выбора.
AONB-сигнал поступает на аналоговый переключатель ASW5, и следовательно возможно уменьшить габариты драйвера затвора по сравнению со стандартной конфигурацией, аналогичной показанной на фиг.43. Более того, возможно завершить предварительную операцию быстрее по сравнению со стандартной конфигурацией, в которой одновременный выбор и инициализацию сдвигового регистра выполняют одновременно. Более того, каждый разряд устанавливают в нуль автоматически, и следовательно возможно упростить соотношение соединения между разрядами.
Отметим, что в жидкокристаллическом дисплейном устройстве 3d наступает момент времени, в который выход Q не определен, когда SB-сигнал и RB-сигнал смещают, как показано на фиг.15. Однако, в случае, когда триггер FF2x, показанный на фиг.21, используется в качестве триггера FF каждого разряда, показанного на фиг.19, возможно вызвать небольшое смещение SB-сигнала и RB-сигнала, как показано на фиг.15. В триггере FF2x эффективность работы транзистора р7 (т.е., транзистора со сбросом RT) выше, чем эффективность работы транзистора р5 (т.е., транзистора с установкой ST), в отличие от триггера FF2, показанного на фиг.11. В данной конфигурации, электрический потенциал на QB-выходе едва ли понижается и электрический потенциал на Q-выходе едва ли возрастает. Соответственно, триггер FF2x беспрепятственно устанавливают на нуль. Это затруднят смещение SB-сигнала и RB-сигнала, как показано на фиг.15.
И наоборот, в случае, если триггер FF2y, показанный на фиг.22, используется в качестве триггера FF каждого разряда, показанного на фиг.19, возможно предотвратить неопределенный момент времени, независимо от того, как SB-сигнал и RB-сигнал смещаются (т.е., даже когда SB-сигнал и RB-сигнал смещаются, как показано на фиг.15). Как показано на фиг.22, триггер FF2y включает в себя (i) транзистор с каналом p-типа р6 и транзистор с каналом n-типа n5, которые образуют микросхему CMOS, (ii) транзистор с каналом p-типа р8 и транзистор с каналом n-типа n7, которые образуют микросхему CMOS, (iii) транзисторы с каналом p-типа р5 и р7, (iv) транзисторы с каналом n-типа nT, n6 и n8, и (v) INITB-вход, SB-вход, RB-вход, Q-выход и QB-выход. Затвор транзистора р6, затвор транзистора n5, сток транзистора р7, сток транзистора р8, сток транзистора n7 и QB-выход соединены друг с другом. Сток транзистора р6, сток транзистора n5, сток транзистора р5, затвор транзистора р8, затвор транзистора n7 и Q-выход соединены друг с другом. Исток транзистора n5 соединен со стоком транзистора n6. Исток транзистора р5 соединен со стоком транзистора nT. Исток транзистора n7 соединен со стоком транзистора n8. SB-вход соединен с затвором транзистора р5 и затвором транзистора n6. RB-вход соединен с истоком транзистора nT, затвором транзистора р7 и затвором транзистора n8. INITB-вход соединен с истоком транзистора р6 и затвором транзистора nT. Истоки транзисторов р7 и р8 соединены с VDD, а истоки транзисторов n6 и n8 соединены с VSS. Здесь, транзисторы р6, n5, р8 и n7 образуют триггерную запирающую схему LC, транзистор р5 служит транзистором с установкой ST, транзистор р7 служит транзистором со сбросом RT, и каждый из транзисторов n6 и n8 служит транзистором сброса запирающего триггера (транзистором сброса) LRT.
(b) на фиг.22 представляет собой временную диаграмму, иллюстрирующую управление триггером FF2y, а (с) на фиг.22 представляет собой таблицу истинности триггера FF2y. Q-сигнал триггера FF2y имеет состояние, как описано ниже (см. (b) и (с) на фиг.22): в интервал времени, в течение которого SB-сигнал является Низким (активным) и RB-сигнал является Низким (активным), Q-сигнал является Низким (неактивным); в течение интервала времени, в который SB-сигнал является Низким (активным) и RB-сигнал является Высоким (неактивным), Q-сигнал является Высоким (активным); в течение интервала времени, в который SB-сигнал является Высоким (неактивным) и RB-сигнал является Низким (активным), Q-сигнал является Низким (неактивным); и в течение интервала времени, в который SB-сигнал является Высоким (неактивным) и RB-сигнал является Высоким (неактивным), Q-сигнал находится в состоянии удержания.
Здесь, в триггере FF2y в случае, если SB-сигнал становится активным (Низким) и RB-сигнал становится неактивным (Высоким), тогда как INITB-вход является активным (Низким), nT выключен, и таким образом триггер FF2y сохраняет предыдущее состояние. Следовательно, даже когда SB-сигнал смещают следующим образом: "активный → активный → неактивный", тогда как R-сигнал смещается следующим образом: "активный → неактивный → неактивный" (см. фиг.23), выход Q триггера является постоянно неактивным (Низким).
И наоборот, в случае, если триггер FF2z, показанный на фиг.24, используется в качестве триггера FF каждого разряда, показанного на фиг.19, возможно предотвратить неопределенный момент времени, независимо от того, как SB-сигнал и RB-сигнал смещаются (т.е., даже когда SB-сигнал и RB-сигнал смещаются, как показано на фиг.15). Как показано на фиг.24, триггер FF2z включает в себя (i) транзистор с каналом p-типа р6 и транзистор с каналом n-типа n5, которые образуют микросхему CMOS, (ii) транзистор с каналом p-типа р8 и транзистор с каналом n-типа n7, которые образуют микросхему CMOS, (iii) транзисторы с каналом p-типа р5 и р7, (iv) транзисторы с каналом n-типа n6 и n8, и (v) INITB-вход, SB-вход, RB-вход, Q-выход и QB-выход. Затвор транзистора р6, затвор транзистора n5, сток транзистора р7, сток транзистора р8, сток транзистора n7 и QB-выход соединены друг с другом. Сток транзистора р6, сток транзистора n5, сток транзистора р5, затвор транзистора р8, затвор транзистора n7 и Q-выход соединены друг с другом. Исток транзистора n5 соединен со стоком транзистора n6. Исток транзистора n7 соединен со стоком транзистора n8. SB-вход соединен с затвором транзистора р5 и затвором транзистора n6. INITB-вход соединен с истоком транзистора р5. RB-вход соединен с затвором транзистора р7 и затвором транзистора n8. Истоки транзисторов р6, р7 и р8 соединены с VDD, а истоки транзисторов n6 и n8 соединены с VSS. Здесь, транзисторы р6, n5, р8 и n7 образуют триггерную запирающую схему LC, транзистор р5 служит транзистором с установкой ST, транзистор р7 служит транзистором со сбросом RT, и каждый из транзисторов n6 и n8 служит транзистором сброса запирающего триггера (транзистором сброса) LRT.
(b) на фиг.24 представляет собой временную диаграмму, иллюстрирующую управление триггером FF2z, а (c) на фиг.24 представляет собой таблицу истинности триггера FF2z. Q-сигнал триггера FF2z находится в состоянии, как описано ниже (см. (b) и (c) на фиг.24): в течение интервала времени, в который SB-сигнал является Низким (активным) и RB-сигнал является Низким (активным), Q-сигнал является Низким (неактивным); в течение интервала времени, в который SB-сигнал является Низким (активным) и RB-сигнал является Высоким (неактивным), Q-сигнал является Высоким (активным); в течение интервала времени, в который SB-сигнал является Высоким (неактивным) и RB-сигнал является Низким (активным), Q-сигнал является Низким (неактивным); и в течение интервала времени, в который SB-сигнал является Высоким (неактивным) и RB-сигнал является Высоким (неактивным), Q-сигнал находится в состоянии удержания.
Здесь, в триггере FF2z, в случае, когда SB-сигнал становится активным (Низким) и RB-сигнал становится неактивным (Высоким) в интервал времени, в течение которого INITB-вход является активным (Низким), транзисторы р5 и р8 включены, и таким образом Q-сигнал становится Низким и QB-сигнал становится Высоким (неактивным). Более того, также в случае, когда SB-сигнал становится активным (Низким) и RB-сигнал становится активным (Низким) в интервал времени, в течение которого INITB-вход является активным (Низким), Q-сигнал становится Низким и QB-сигнал становится Высоким (неактивным). В случае, если SB-сигнал становится неактивным (Высоким) и RB-сигнал становится неактивным (Высоким) в интервал времени, в течение которого INITB-вход является активным (Низким), и Q-сигнал, и QB-сигнад удержаны. Таким образом, даже если SB-сигнал смещается следующим образом: "активный → активный → неактивный", тогда как R-сигнал смещают следующим образом: "активный → неактивный → неактивный" (см. фиг.23), выход Q триггера является постоянно неактивным (Низким).
Отметим, в данной конфигурации, показанной на фиг.19 (т.е., конфигурации, в которой триггер FF имеет приоритет установки в нуль, так что каждый разряд сдвигового регистра автоматически устанавливают в нуль), обратная связь OUTB-сигнала на RB-вход триггера может предшествовать обратной связи на микросхему NAND. Принимая это во внимание, предпочтительно изменить микросхему NAND (показана на фиг.19), так чтобы микросхема NAND имела конфигурацию, показанную на фиг.25. В частности, исток транзистора с каналом p-типа р40 соединен с VDD; затвор транзистора р40 служит входом Х микросхемы NAND; сток транзистора р40 служит выходом М микросхемы NAND; исток транзистора с каналом p-типа р41 соединен с VDD; затвор транзистора р41 служит входом Y микросхемы NAND; затвор транзистора р41 соединен с истоком транзистора с каналом n-типа n40; затвор транзистора n40 соединен с входом Y; сток транзистора n40 соединен с истоком транзистора с каналом n-типа n41; затвор транзистора с каналом n-типа n41 соединен с входом X; и сток транзистора n41 соединен с VSS. Каждый из транзисторов с каналом p-типа р40 и р41 установлен для эффективности работы более высокой, чем эффективность работы каждого из транзисторов с каналом n-типа n40 и n41. Это вызывает сохранение OUTB-сигнала активным (= Низким) до тех пор, пока QB-сигнал не становится достаточно неактивным (Высоким). Следовательно возможно предотвратить предшествование обратной связи на RB-вход триггера FF относительно обратной связи на микросхему NAND.
Вариант осуществления 3
Фиг.26 представляет собой электрическую схему, иллюстрирующую конфигурацию жидкокристаллического дисплейного устройства 3е настоящего изобретения. Жидкокристаллическое дисплейное устройство 3е представляет собой так называемое жидкокристаллическое дисплейное устройство СС (с зарядовой связью), которое включает в себя рабочее поле экрана DAR, драйвер затвора Cs G-CsD, драйвер стока SD и микросхему дисплейного контроллера DCC. Схема возбуждения дисплея DCC подает на драйвер затвора GD стартовый импульс загрузки драйвера затвора GSP, сигнал разрешения работы драйвера затвора GOE, AONB-сигнал (сигнал одновременного набора), INITB-сигнал, CS сигналы перевода регистра CMI1 и CMI2 и тактовые сигналы драйвера затвора GCK1B и GCK2B. Более того, схема возбуждения дисплея DCC подает на драйвер стока SD стартовый импульс загрузки драйвера стока SSP, цифровые данные DAT, сигнал полярности POL и тактовый сигнал драйвера стока SCK. Драйвер затвора Cs G-CsD включает в себя (i) сдвиговый регистр SR, имеющий множество разрядов, и (ii) множество триггерных запирающих D-схем CSL. Для каждого разряда сдвигового регистра предусмотрены одна (1) микросхема OR и одна (1) триггерная запирающая D-схема CSL. Ниже, i-ый разряд (i=1, … n-1, n, n+1, …) сдвигового регистра соответственно сокращенно именуют "i-ым разрядом SRi". Отметим, что триггерная запирающая D-схема CSLi предусмотрена для i-ого разряда SRi в сдвиговом регистре.
Выходной сигнал (OUT-сигнал) i-ого разряда SRi сдвигового регистра подают на сигнальную линию развертки Gi рабочего поля экрана DAR через буфер. Выходной сигнал (out-сигнал, CS-сигнал) триггерной запирающей D-схемы CSLi, которая предусмотрена для i-ого разряда SRi, подают на линию конденсатора хранения CSi рабочего поля экрана DAR. Например, OUT-сигнал n-ого разряда SRn подают на сигнальную линию развертки Gn через буфер, а выходной сигнал (out-сигнал, CS-сигнал) триггерной запирающей D-схемы CSLn, которая предусмотрена для n-ого разряда SRn, подают на линию конденсатора хранения CSn рабочего поля экрана DAR. В рабочем поле экрана DAR сигнальная линия развертки Gn соединена с затвором транзистора, который соединен с пиксельным электродом в пикселе PIXn. Конденсатор хранения (дополнительный конденсатор) образован пиксельным электродом в пикселе PIXn и линией конденсатора хранения CSn.
Более того, один (1) аналоговый переключатель asw и один (1) инвертер предусмотрены для каждой столбцовой сигнальной линии. Инвертер имеет один вход, соединенный с линией передачи AONB-сигнала. Один электрод проводимости аналогового переключателя asw соединен с концом столбцовой сигнальной линии, а другой электрод проводимости аналогового переключателя asw соединен с электропитанием Vcom (общим электродным электрическим потенциалом). Затвор с каналом n-типа аналогового переключателя asw соединен с выходом инвертера, а затвор с каналом p-типа аналогового переключателя asw соединен с линией AONB-сигнала.
Фиг.27 представляет собой электрическую схему, иллюстрирующую конфигурацию i-ого разряда SRi сдвигового регистра SR, показанного на фиг.26. Как показано на фиг.27, каждый разряд сдвигового регистра включает в себя (i) триггер FF (триггер FF2, FF2x, FF2y или FF2z), имеющий INITB-вход, SB-вход и RB-вход, (ii) два аналоговых переключателя ASW7 и ASW8, (iii) микросхему NAND, (iv) инвертер, (v) СКВ выход и (vi) ONB выход. QB-выход триггера FF соединен с одним входом микросхемы NAND, а выход (М) микросхемы NAND соединен с входом инвертера, затвором с каналом p-типа аналогового переключателя ASW7 и затвором с каналом n-типа аналогового переключателя ASW8. Выход инвертера соединен с затвором с каналом n-типа аналогового переключателя ASW7 и с затвором с каналом p-типа аналогового переключателя ASW8. Один электрод проводимости аналогового переключателя ASW7 соединен с ONB выходом, а один электрод проводимости аналогового переключателя ASW8 соединен с СКВ выходом. Другой электрод проводимости аналогового переключателя ASW7, другой электрод проводимости аналогового переключателя ASW8, OUTB выход, который служит выходом того разряда, другой вход микросхемы NAND и RB-вход триггера FF соединены друг с другом. OUTB выход соединен с OUT выходом через инвертер.
В i-ом разряде SRi, в течение интервала времени, в который QB-сигнал (на одном входе Х микросхемы NAND) в триггере FF является Высоким (неактивным), выход (М) микросхемы NAND становится Низким (т.е., аналоговый переключатель ASW7 включен и аналоговый переключатель ASW8 выключен) при условии, что OUTB-сигнал (на другом входе Y микросхемы NAND) является Высоким (неактивным), и таким образом AONB-сигнал (который является неактивным и имеет электрический потенциал Vdd) поступает от OUTB выхода. С другой стороны, выход (М) микросхемы NAND становится Высоким (т.е., аналоговый переключатель ASW7 выключен и аналоговый переключатель ASW8 включен) при условии, что OUTB-сигнал (на другом входе Y микросхемы NAND) является Низким (активным), и таким образом сигнал GCKB проходит и затем выводится из OUTB выхода. В течение интервала времени, в который AВ-сигнал в триггере FF является Низким (активным), выход (М) микросхемы NAND становится Высоким (т.е., аналоговый переключатель ASW7 выключен и аналоговый переключатель ASW8 включен), так как оба входа Х и Y микросхемы NAND являются Низкими, и таким образом сигнал GCKB проходит и затем выводится из OUTB выхода. То есть, микросхема NAND, инвертер и аналоговые переключатели ASW1 и ASW2 (схема логического элемента) образуют микросхему генерации сигнала, которая генерирует OUTB-сигнал. В частности, аналоговые переключатели ASW7 и ASW8 образуют схему логического элемента, которая выводит поданный AONB-сигнал или поданный тактовый сигнал в ответ на выход М микросхемы NAND.
Фиг.28 представляет собой электрическую схему, иллюстрирующую конфигурацию триггерной запирающей D-схемы CSLi, которая предусмотрена для i-ого разряда SRi сдвигового регистра SR, показанного на фиг.26. Триггерная запирающая D-схема CSLi включает в себя три микросхемы 5-7 CMOS, аналоговые переключатели ASW15 и ASW16, инвертер, CK-выход, D-выход и out-выход (см. фиг.28). Каждая из микросхем 5 и 6 CMOS имеет транзистор с каналом p-типа и транзистор с каналом n-типа. Затвор транзистора с каналом p-типа соединен с затвором транзистора с каналом n-типа, а сток транзистора с каналом p-типа соединен со стоком транзистора с каналом n-типа. Более того, исток транзистора с каналом p-типа соединен с VDD, а исток транзистора с каналом n-типа соединен с VSS. Микросхема 7 CMOS имеет транзистор с каналом p-типа и транзистор с каналом n-типа. Затвор транзистора с каналом p-типа соединен с затвором транзистора с каналом n-типа, а сток транзистора с каналом p-типа соединен со стоком транзистора с каналом n-типа. Более того, исток транзистора с каналом p-типа соединен с электропитанием VCSH, а исток транзистора с каналом n-типа соединен с электропитанием VCSL. CK-выход, вход инвертера, затвор с каналом n-типа аналогового переключателя ASW16 и затвором с каналом p-типа аналогового переключателя ASW15 соединены друг с другом. Выход инвертера, затвор с каналом p-типа аналогового переключателя ASW16 и затвор с каналом n-типа аналогового переключателя ASW15 соединены друг с другом. Сток микросхемы 5 CMOS соединен с одним электродом проводимости аналогового переключателя ASW15. Один электрод проводимости аналогового переключателя ASW16 соединен с D-выходом. Другой электрод проводимости аналогового переключателя ASW15, другой электрод проводимости аналогового переключателя ASW16 и затвор микросхемы 6 CMOS соединены друг с другом. Затвор микросхемы 5 CMOS соединен со стоком микросхемы 6 CMOS. Сток микросхемы 6 CMOS соединен с затвором микросхемы 7 CMOS. Сток микросхемы 7 CMOS соединен с out-выходом.
В интервал времени, в течение которого ck-сигнал (т.е., сигнал, который подают на CK-выход) является активным (Высоким), триггерная запирающая D-схема CSLi принимает D-сигнал (т.е., сигнал, который поступает на D-выход) и защелкивает D-сигнал. В частности, когда D-сигнал смещают с Низкого на Высокий в интервал времени, в течение которого ck-сигнал является активным, электрический потенциал out-сигнала (который поступает от out-выхода) возрастает с электрического потенциала электропитания VCSL до электрического потенциала электропитания VCSH, и затем электрический потенциал электропитания VCSH сохранятся. С другой стороны, когда D-сигнал смещают с Высокого на Низкий в интервал времени, в течение которого СК-сигнал является активным, электрический потенциал out-сигнала (который поступает от out-выхода) понижается с электрического потенциала электропитания VCSH до электрического потенциала электропитания VCSL, и затем электрический потенциал электропитания VCSL сохраняется.
В драйвере затвора Cs G-CsD жидкокристаллического дисплейного устройства 3е OUTB выход каждого разряда соединен с SB-входом разряда, следующего за данным. OUT выход разряда соединен с одним входом микросхемы OR, предусмотренной для разряда. OUT выход разряда, следующего за данным, соединен с другим входом микросхемы OR, предусмотренной для разряда. Выход микросхемы OR, предусмотренной для разряда, соединен с CK-выходом триггерной запирающей D-схемы, предусмотренной для разряда. Например, OUTB выход n-ого разряда SRn соединен с SB-входом (n+1)-ого разряда SRn+1; OUT выход n-ого разряда SRn соединен с одним входом микросхемы OR, предусмотренной для n-ого разряда SRn; OUT выход (n+1)-ого разряда SRn+1 соединен с другим входом микросхемы OR, предусмотренной для n-ого разряда SRn; и выход микросхемы OR, предусмотренной для n-ого разряда SRn, соединен с CK-выходом триггерной запирающей D-схемы, предусмотренной для n-ого разряда SRn. Отметим, что первый разряд сдвигового регистра SR имеет SB-вход, на который подают GSPB сигнал.
Более того, в драйвере затвора Cs G-CsD жидкокристаллического дисплейного устройства 3е СКВ выход каждого разряда с нечетным номером и другой СКВ выход каждого разряда с четным номером соединены с соответствующими различными GCK линиями (через которые подают тактовый сигнал драйвера затвора GCK). INITB-входы триггеров соответствующих разрядов соединены с линией INITB-сигнала, a ONB выходы соответствующих разрядов соединены с идентичной линией AONB (через которую подают AON сигнал). Например, СКВ-выход n-ого разряда SRn соединен с GCK2B сигнальной линией; СКВ выход (n+1)-ого разряда SRn+1 соединен с GCK1B сигнальной линией; а ONB выходы n-ого разряда SRn и (n+1)-ого разряда SRn+1 соединены с идентичной линией AONB-сигнала. Более того, каждые два D-выхода соответствующих двух триггерных запирающих D-схем, предусмотренных для двух соседних разрядов, соединены с другой линией CMI (через которую подают CMI сигнал). Например, D-выход триггерной запирающей D-схемы CSLn, предусмотренной для n-ого разряда SRn, и D-выход триггерной запирающей D-схемы CSLn+1, предусмотренной для (n+1)-ого разряда SRn+1, соединены с сигнальной линией CMI2, а D-выход триггерной запирающей D-схемы CSLn+2, предусмотренной для (n+2)-ого разряда SRn+2 и D-выход триггерной запирающей D-схемы CSLn+3, предусмотренной для (n+3)-ого разряда SRn+3, соединены с сигнальной линией СМI1.
Фиг.29 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством 3е. Отметим, что на фиг.29 предполагают, что цикл сигнала полярности POL представляет собой один (1) период строчной развертки 1Н (то есть, полярность сигнала данных, поступающего на идентичную столбцовую сигнальную линию, преобразуют каждые 1Н), и предполагают, что CS сигналы перевода регистра CMI1 и CMI2 имеют идентичные фазы.
В жидкокристаллическом дисплейном устройстве 3е следующая предварительная операция отображения выполняется до первого кадра (периода кадровой развертки) отображаемого видеоизображения. В частности, AONB-сигнал и INITB-сигнал одновременно становятся активными (Низкими), и затем INITB-сигнал возвращается в неактивный (Высокий) одновременно с сигналом GSPB, который активизируют, после того, как AONB-сигнал возвращается в неактивный (Высокий). В течение интервала времени, в который AONB-сигнал является активным, сигналы GCKB устанавливают активными (Низкими). Более того, каждый из сигналов CMI устанавливают в Высокий (или Низкий). Таким образом, в каждом разряде сдвигового регистра SR AONB-сигнал поступает от OUTB выхода через аналоговый переключатель ASW7. Это приводит к тому, что OUTB-сигналы всех разрядов становятся активными (Низкими), и таким образом выбраны все сигнальные линии развертки. Тогда аналоговые переключатели asw, предусмотренные для соответствующих столбцовых сигнальных линий, включены, и таким образом Vcom применяют для всех столбцовых сигнальных линий. Более того, в триггере каждого разряда, INITB-сигнал активизируют (Низкий), и посредством этого Q-сигнал становится Низким (неактивным) и QB-сигнал становится Высоким (неактивным). Отметим, что как только OUTB-сигнал каждого разряда сдвигового регистра активизируют, сигнал обратной связи в микросхему NAND становится Низким, и следовательно аналоговый переключатель ASW7 выключен и аналоговый переключатель ASW8 включен (т.е., GCK1B или GCK2B принимают каждым разрядом). Более того, выход микросхемы OR, предусмотренной для каждого разряда, активизируют (Высокий). Это вызывает защелкивание каждой триггерной запирающей D-схемы сигнала CMI1 (Низкий) или сигнала CMI2 (Низкий), и посредством этого out-сигнал (CS-сигнал), который подают на линию конденсатора хранения, имеет электрический потенциал электропитания VCSL. После окончания предварительной операции отображения Vcom записывают на все пиксели PIX рабочего поля экрана DAR, QB-выход триггера FF, предусмотренный в каждом разряде сдвигового регистра, становится неактивным (Высоким), и out-сигнал (т.е., электрический потенциал на линии конденсатора хранения) каждой триггерной запирающей D-схемы имеет электрический потенциал электропитания VCSL.
В жидкокристаллическом дисплейном устройстве 3е выполняется следующая операция, когда отображается первый кадр (в первом периоде кадровой развертки). В частности, каждый разряд сдвигового регистра SR выполнен следующим образом. Когда SB-сигнал, который подают на разряд сдвигового регистра SR, становится активным (= Низким), выход триггера FF разряда устанавливают активным. Это вызывает прием сигнала GCKB разрядом. Когда сигнал GCKB в разряде становится активным (= Низким), (i) OUTB-сигнал разряда становится активным (= Низким) и SB-сигнал в разряде, следующем за данным, активизируется, и (ii) триггер FF разряда устанавливают Высоким (неактивным). Тогда OUTB-сигнал разряда является Низким (т.е., выход микросхемы NAND является Высоким), и следовательно сигнал GCKB постоянно принимают разрядом. Когда сигнал GCKB становится Высоким (неактивным), OUTB-сигнал разряда становится Высоким и выход микросхемы NAND становится Низким. Затем, AONB-сигнал поступает от OUTB выхода, и OUTB-сигнал становится Высоким (неактивным).
Когда OUTB-сигнал разряда активизируется, триггерная запирающая D-схема, предусмотренная для разряда, защелкивает сигнал СМI1 или сигнал CMI2 (так как выход микросхемы OR, предусмотренный для разряда, активизируется). Далее, когда OUTB-сигнал разряда, следующего за данным, активизируется, триггерная запирающая D-схема, предусмотренная для разряда, защелкивает сигнал СМI1 или сигнал CMI2 снова (так как выход микросхемы OR, предусмотренной для разряда, становится активным). В данной конфигурации, после того, как OUTB-сигнал разряда становится неактивным (т.е., сигнальная линия развертки, предусмотренная для разряда, не выбрана), out-сигнал (т.е., электрический потенциал линии конденсатора хранения, предусмотренной для разряда) триггерной запирающей D-схемы, предусмотренной для разряда, повышается с электрического потенциала электропитания VCSL до электрического потенциала электропитания VCSH (в случае, когда сигнал данных, имеющий положительную полярность, записывают на пиксел, соответствующий разряду) или понижается с электрического потенциала электропитания VCSH до электрического потенциала электропитания VCSL (в случае, когда сигнал данных, имеющий отрицательную полярность, записывают на пиксел, соответствующий разряду).
Например, когда OUTB-сигнал n-ого разряда SRn активизируется, триггерная запирающая D-схема CSLn, предусмотренная для n-ого разряда SRn, защелкивает сигнал CMI2 (так как выход микросхемы OR, предусмотренной для n-ого разряда SRn, активизируется). Далее, когда OUTB-сигнал (n+1)-ого разряда SRn+1 активизируется, триггерная запирающая D-схема CSLn защелкивает сигнал CMI2 снова (так как выход микросхемы OR, предусмотренной для n-ого разряда SRn, активизируется). В данной конфигурации, после того, как OUTB-сигнал n-ого разряда SRn становится неактивным (т.е., сигнальная линия развертки Gn, предусмотренная для n-ого разряда SRn, выбрана и затем не выбрана), out-сигнал (т.е., электрический потенциал линии конденсатора хранения CSn, предусмотренной для n-ого разряда SRn) триггерной запирающей D-схемы CSLn, предусмотренной для n-ого разряда SRn, понижается с электрического потенциала электропитания VCSH до электрического потенциала электропитания VCSL. Здесь, сигнал передачи данных, имеющий отрицательную полярность, как обозначено сигналом полярности POL, записывают на пиксел PIXn, который соответствует n-ому разряду SRn. Следовательно, возможно вызвать понижение эффективного электрического потенциала относительно электрического потенциала сигнала передачи данных (т.е., яркость пиксела PIXn повышается), вызывая понижение электрического потенциала линии конденсатора хранения CSn.
Когда OUTB-сигнал (n+1)-ого разряда SRn+1 активизируется, триггерная запирающая D-схема CSLn+1, предусмотренная для (n+1)-ого разряда SRn+1, защелкивает сигнал CMI2. Далее, когда OUTB-сигнал (n+1)-ого разряда SRn+1 активизируется, триггерная запирающая D-схема CSLn+1 защелкивает сигнал CMI2 снова. В данной конфигурации, после того, как OUTB-сигнал (n+1)-ого разряда SRn+1 становится неактивным (т.е., сигнальная линия развертки Gn+1 выбрана и затем не выбрана), out-сигнал (т.е., электрический потенциал линии конденсатора хранения CSn+1) триггерной запирающей D-схемы CSLn+1, предусмотренной для (n+1)-ого разряда SRn+1, возрастает с электрического потенциала электропитания VCSL до электрического потенциала электропитания VCSH. Здесь, сигнал передачи данных, имеющий положительную полярность, как обозначено сигналом полярности POL, записывают на пиксел PIXn+1, предусмотренный для (n+1)-ого разряда SRn+1. Следовательно, возможно вызвать повышение эффективного электрического потенциала относительно электрического потенциала сигнала передачи данных (т.е., яркость пиксела PIXn+1 повышается), вызывая повышение электрического потенциала линии конденсатора хранения CSn+1.
Когда OUTB-сигнал (n+2)-ого разряда SRn+2 активизируется, триггерная запирающая D-схема CSLn+2, предусмотренная для (n+2)-ого разряда SRn+2, защелкивает сигнал СМI1. Далее, когда OUTB-сигнал (n+2)-ого разряда SRn+2 активизируется, триггерная запирающая D-схема CSLn+2 защелкивает сигнал СМI1 снова. В данной конфигурации, после того, как OUTB-сигнал (n+2)-ого разряда SRn+2 становится неактивным (т.е., сигнальная линия развертки Gn+2 выбрана и затем не выбрана), out-сигнал (т.е., электрический потенциал линии конденсатора хранения CSn+2) триггерной запирающей D-схемы CSLn+2, предусмотренной для (n+2)-ого разряда SRn+2, понижается с электрического потенциала электропитания VCSH до электрического потенциала электропитания VCSL. Здесь, сигнал передачи данных, имеющий отрицательную полярность, как обозначено сигналом полярности POL, записывают на пиксел PIXn+2, который соответствует (n+2)-ому разряду SRn+2. Следовательно, возможно вызвать повышение эффективного электрического потенциала относительно электрического потенциала сигнала передачи данных (т.е., яркость пиксела PIXn+2 повышается), вызывая понижение электрического потенциала линии конденсатора хранения CSn+2.
И во втором, и в последующих кадрах отображение выполняется способом, аналогичным способу в первом кадре. Отметим, однако, что фаза POL смещается на половину цикла каждый кадр. Это вызывает преобразование полярности сигнала данных, который поступает на идентичный пиксел, в каждом кадре. В соответствии с этим повышение и понижение out-сигнала триггерной запирающей D-схемы CSLi (т.е., электрического потенциала линии конденсатора хранения CSi) переключают каждый кадр.
В жидкокристаллическом дисплейном устройстве 3е, например, возможно применить идентичный электрический потенциал (например, Vcom) для всех пикселей одновременным выбором всех сигнальных линий развертки, когда электропитание включено. Это позволяет предотвратить неупорядоченный экран, который появляется, когда электропитание включено. Здесь, триггером в каждом разряде сдвигового регистра SR управляют, как показано на фиг.13-15 или Фиг.23, тогда как сдвиговый регистр SR возвращается из одновременного выбора. Это позволяет стабилизировать работу сдвигового регистра, тогда как сдвиговый регистр возвращается из одновременного выбора после одновременного выбора.
AONB-сигнал подают на аналоговый переключатель ASW7, и следовательно возможно уменьшить габариты драйвера затвора по сравнению со стандартной конфигурацией, аналогичной показанной на фиг.43. Более того, возможно завершить предварительную операцию быстрее по сравнению со стандартной конфигурацией, в которой одновременный выбор и инициализация сдвигового регистра выполняются раздельно. Более того, каждый разряд устанавливают в нуль автоматически, и следовательно возможно упростить соотношение между разрядами. Более того, каждой строкой пикселей управляют соответственно с первого кадра управлением посредством СС. Это позволяет решить проблему традиционного управления посредством СС, то есть возможно предотвратить неупорядоченный экран (поперечные полосы) в первом кадре.
Дальнейшие выдающиеся технические характеристики жидкокристаллического дисплейного устройства 3е представляют собой следующие: (i) цикл сигнала полярности POL переключается на 2Н (т.е., полярность сигнала передачи данных, поступающего на идентичную столбцовую сигнальную линию, преобразуется каждый 2Н) только смещением фазы сигнала CMI2 (из состояния, показанного на фиг.29) на половину цикла (см. фиг.30) и (ii) каждой строкой пикселей управляют соответственно с первого кадра управлением посредством СС. То есть, в жидкокристаллическом дисплейном устройстве 3е (i) цикл сигнала полярности POL может переключаться с 1Н на 2Н только управлением фаз соответствующих CS сигналов перевода регистра CMI1 и CMI2 и (ii) тогда можно предотвратить неупорядоченный экран.
Вариант осуществления 4
Фиг.31 представляет собой электрическую схему, иллюстрирующую конфигурацию жидкокристаллического дисплейного устройства 3f настоящего изобретения. Жидкокристаллическое дисплейное устройство 3f представляет собой так называемое жидкокристаллическое дисплейное устройство СС (с зарядовой связью), которое включает в себя рабочее поле экрана DAR, драйвер затвора Cs G-CsD, драйвер стока SD и микросхему дисплейного контроллера DCC. Схема возбуждения дисплея DCC подает на драйвер затвора GD стартовый импульс загрузки драйвера затвора GSP, сигнал разрешения работы драйвера затвора GOE, INITB-сигнал, AONB-сигнал (сигнал одновременного набора), CS сигналы перевода регистра СМI1 и CMI2 и тактовые сигналы драйвера затвора GCK1B и GCK2B. Более того, схема возбуждения дисплея DCC подает на драйвер стока SD стартовый импульс загрузки драйвера стока SSP, цифровые данные DAT, сигнал полярности POL и тактовый сигнал драйвера стока SCK. Драйвер затвора Cs G-CsD включает в себя (i) сдвиговый регистр SR, имеющий множество разрядов, и (ii) множество триггерных запирающих D-схем CSL. Для каждого разряда сдвигового регистра предусмотрены один (1) инвертер, одна (1) триггерная запирающая D-схема CSL и один (1) буфер. Ниже, i-ый разряд (i=1, … n-1, n, n+1, …) сдвигового регистра сокращенно именуют соответственно "i-ым разрядом SRi". Отметим, что триггерная запирающая D-схема CSLi предусмотрена для i-ого разряда SRi в сдвиговом регистре.
Выходной сигнал (OUT-сигнал) i-ого разряда SRi сдвигового регистра поступает на сигнальную линию развертки Gi рабочего поля экрана DAR через буфер. Выходной сигнал (out-сигнал, CS-сигнал) триггерной запирающей D-схемы CSLi, который предусмотрен для i-ого разряда SRi, поступает на линию конденсатора хранения CSi-1 рабочего поля экрана DAR. Например, OUT-сигнал n-ого разряда SRn поступает на сигнальную линию развертки Gn через буфер, и выходной сигнал (out-сигнал, CS-сигнал) триггерной запирающей D-схемы CSLn, который предусмотрен для n-ого разряда SRn, поступает на линию конденсатора хранения CSn-1 рабочего поля экрана DAR. В рабочем поле экрана DAR сигнальная линия развертки Gn соединена с затвором транзистора, который соединен с пиксельным электродом в пикселе PIXn. Конденсатор хранения (дополнительный конденсатор) образован пиксельным электродом в пикселе PIXn и линией конденсатора хранения CSn. Более того, сигнальная линия развертки Gn-1 соединена с затвором транзистора, который соединен с пиксельным электродом в пикселе PIXn-1. Конденсатор хранения (дополнительный конденсатор) образован пиксельным электродом в пикселе PIXn-1 и линией конденсатора хранения CSn-1.
Более того, один (1) аналоговый переключатель asw и один (1) инвертер предусмотрены для каждой столбцовой сигнальной линии. Инвертер имеет вход, соединенный с линией AONB-сигнала. Один электрод проводимости аналогового переключателя asw соединен с концом столбцовой сигнальной линии, а другой электрод проводимости аналогового переключателя asw соединен с электропитанием Vcom (общим электродным электрическим потенциалом). Затвор с каналом n-типа аналогового переключателя asw соединен с выходом инвертера, а затвор с каналом р-типа аналогового переключателя asw соединен с линией AONB-сигнала.
Отметим, что i-ый разряд SRi сдвигового регистра SR, показанного на фиг.31, имеет конфигурацию, показанную на фиг.27, а триггерная запирающая D-схема CSLi имеет конфигурацию, показанную на фиг.28.
В сдвиговом регистре SR в драйвере затвора Cs G-CsD жидкокристаллического дисплейного устройства 3f OUTB выход каждого разряда соединен с SB-входом следующего разряда. М-выход каждого разряда соединен с CK-выходом триггерной запирающей D-схемы, предусмотренной для каждого разряда. Например, OUTB выход n-ого разряда SRn соединен с SB-входом (n+1)-ого разряда SRn+1, a М-выход n-ого разряда SRn соединен с CK-выходом триггерной запирающей D-схемы CSLn, предусмотренной для n-ого разряда SRn. Отметим, что первый разряд сдвигового регистра SR имеет SB-вход, на который подают сигнал GSPB.
Более того, в драйвере затвора Cs G-CsD, СКВ выход каждого разряда с нечетным номером и другой СКВ выход каждого разряда с четным номером соединены с соответствующими разными линиями GCK (через которые подают тактовый сигнал драйвера затвора GCK). INITB-входы триггеров соответствующих разрядов соединены с линией INITB-сигнала, a ONB выходы соответствующих разрядов соединены с идентичной линией AONB (через которую подают AON сигнал). Например, СКВ выход n-ого разряда SRn соединен с сигнальной линией GCK2B; СКВ выход (n+1)-ого разряда SRn+1 соединен с сигнальной линией GCK1B; а ONB выходы n-ого разряда SRn и (n+1)-ого разряда SRn+1 соединены с идентичной линией AONB-сигнала. Более того, каждые два D-выхода соответствующих двух триггерных запирающих D-схем, предусмотренных для двух соседних разрядов, соединены с другой линией CMI (через которую подают сигнал CMI).
Например, D-выход триггерной запирающей D-схемы CSLn-1, предусмотренной для (n-1)-ого разряда SRn-1, и D-выход триггерной запирающей D-схемы CSLn, предусмотренной для n-ого разряда SRn, соединены с линией сигнала СМI1, а D-выход триггерной запирающей D-схемы CSLn+1, предусмотренной для (n+1)-ого разряда SRn+1, и D-выход триггерной запирающей D-схемы CSLn+2, предусмотренной для (n+2)-ого разряда SRn+2, соединены с сигнальной линией CMI2.
Фиг.32 представляет собой временную диаграмму, иллюстрирующую управление жидкокристаллическим дисплейным устройством 3f. Отметим, что на фиг.32 полагают, что цикл сигнала полярности POL представляет собой один (1) период строчной развертки 1Н (то есть, полярность сигнала передачи данных, поступающего на идентичную столбцовую сигнальную линию, преобразуется каждый 1Н), и предполагают, что CS сигналы перевода регистра CMI1 и CMI2 имеют идентичные фазы.
В жидкокристаллическом дисплейном устройстве 3f следующая предварительная операция отображения выполняется до первого кадра (периода кадровой развертки) отображаемого видеоизображения. В частности, AONB-сигнал и INITB-сигнал одновременно активизируются (Низкие) и затем INITB-сигнал возвращается в неактивный (Высокий) одновременно с сигналом GSPB, который становится активным, после того, как AONB-сигнал возвращается в неактивный (Высокий). В течение интервала времени, в который AONB-сигнал является активным, сигналы GCKB устанавливают в активный (Низкий). Более того, каждый из сигналов CMI устанавливают в Высокий (или Низкий). Таким образом, в каждом разряде сдвигового регистра SR AONB-сигнал поступает от OUTB выхода через аналоговый переключатель ASW7 (см. фиг.27). Это приводит к тому, что OUTB-сигналы всех разрядов становятся активными (Низкими), и таким образом выбраны все сигнальные линии развертки. Тогда аналоговые переключатели asw, предусмотренные для соответствующих столбцовых сигнальных линий, включены, и таким образом Vcom применяют для всех столбцовых сигнальных линий. Более того, в триггере каждого разряда INITB-сигнал становится активным (Низким), и соответственно Q-сигнал становится Низким (неактивным), QB-сигнал становится Высоким (неактивным). Отметим, что как только OUTB-сигнал каждого разряда сдвигового регистра становится активным, сигнал обратной связи на микросхему NAND становится Низким, и таким образом аналоговый переключатель ASW7 выключен и аналоговый переключатель ASW8 включен (т.е., GCK1B или GCK2B принимают каждым разрядом). Более того, М-сигнал (т.е., сигнал, поступающий от М-выхода) каждого разряда становится активным (Высоким). Это вызывает защелкивание каждой триггерной запирающей D-схемой сигнала CMI1 (Низкий) или сигнала CMI2 (Низкий), и посредством этого out-сигнал (CS-сигнал), который подают на линию конденсатора хранения, имеет электрический потенциал электропитания VCSL. После окончания предварительной операции отображения Vcom записывают на все пиксели PIX рабочего поля экрана DAR, QB-выход триггера, предусмотренного в каждом разряде сдвигового регистра, становится неактивным (Высоким), и out-сигнал (т.е., электрический потенциал линии конденсатора хранения) каждой триггерной запирающей D-схемы имеет электрический потенциал электропитания VCSL.
В жидкокристаллическом дисплейном устройстве 3f следующая операция выполняется, когда отображается первый кадр (в первом периоде кадровой развертки). В частности, каждый разряд сдвигового регистра SR выполнен как описано ниже. Когда SB-сигнал, поступающий на разряд сдвигового регистра SR, становится активным (= Низким), выход триггера FF разряда установлен активным. Это вызывает прием сигнала GCKB разрядом. Когда сигнал GCKB в разряде становится активным (= Низким), (i) OUTB-сигнал разряда становится активным (= Низким) и SB-сигнал в разряде, следующем за данным, становится активным, и (ii) триггер FF разряда устанавливают в нуль Высоким (неактивным). Тогда OUTB-сигнал разряда является Низким (т.е., выход микросхемы NAND является Высоким), и следовательно сигнал GCKB постоянно принимают разрядом. Когда сигнал GCKB становится Высоким (неактивным), OUTB-сигнал разряда становится Высоким и выход микросхемы NAND становится Низким. Затем, AONB-сигнал поступает от OUTB выхода, и OUTB-сигнал становится Высоким (неактивным).
Когда М-сигнал в разряде, следующем за данным, становится активным, триггерная запирающая D-схема, предусмотренная для разряда, следующего за данным, защелкивает сигнал CMI1 или сигнал CMI2. В данной конфигурации, после того как OUTB-сигнал разряда становится неактивным (т.е., сигнальная линия развертки, предусмотренная для разряда, не выбрана), out-сигнал (т.е., электрический потенциал линии конденсатора хранения, предусмотренной для разряда) триггерной запирающей D-схемы, предусмотренной для разряда, (i) повышается с электрического потенциала электропитания VCSL до электрического потенциала электропитания VCSH (в случае, когда сигнал передачи данных, имеющий положительную полярность, записывают на пиксел, соответствующий разряду) или (ii) понижается с электрического потенциала электропитания VCSH до электрического потенциала электропитания VCSL (в случае, когда сигнал передачи данных, имеющий отрицательную полярность, записывают на пиксел, соответствующий разряду).
Например, когда М-сигнал n-ого разряда SRn становится активным, триггерная запирающая D-схема CSLn, предусмотренная для n-ого разряда SRn, защелкивает сигнал СМI1. В данной конфигурации, после того, как OUT-сигнал (n-1)-ого разряда SRn-1 становится неактивным (т.е., сигнальная линия развертки Gn-1 выбрана и затем не выбрана), out-сигнал (т.е., электрический потенциал линии конденсатора хранения CSn-1) триггерной запирающей D-схемы CSLn повышается с электрического потенциала электропитания VCSL до электрического потенциала электропитания VCSH. Здесь, сигнал передачи данных, имеющий положительную полярность, как обозначено сигналом полярности POL, записывают на пиксел PIXn-1, который соответствует (n-1)-ому разряду SRn-1. Следовательно возможно вызвать повышение эффективного электрического потенциала относительно электрического потенциала сигнала передачи данных (т.е., яркость пиксела PIXn-1 повышается), вызывая повышение электрического потенциала линии конденсатора хранения CSn-1.
Когда М-сигнал (n+1)-ого разряда SRn+1 становится активным, триггерная запирающая D-схема CSLn+1, предусмотренная для (n+1)-ого разряда SRn+1, защелкивает сигнал CMI2. В данной конфигурации, после того, как OUT-сигнал n-ого разряда SRn становится неактивным (т.е., сигнальная линия развертки Gn выбрана и затем не выбрана), out-сигнал (т.е., электрический потенциал линии конденсатора хранения CSn) триггерной запирающей D-схемы CSLn+1 понижается с электрического потенциала электропитания VCSH до электрического потенциала электропитания VCSL. Здесь, сигнал передачи данных, имеющий отрицательную полярность, как обозначено сигналом полярности POL, записывают в пиксел PIXn, который соответствует n-ому разряду SRn. Следовательно возможно вызвать понижение эффективного электрического потенциала относительно электрического потенциала сигнала передачи данных (т.е., яркость пиксела PIXn повышается), вызывая понижение электрического потенциала линии конденсатора хранения CSn.
Когда М-сигнал (n+2)-ого разряда SRn+2 становится активным, триггерная запирающая D-схема CSLn+2, предусмотренная для (n+2)-ого разряда SRn+2, защелкивает сигнал CMI2. В данной конфигурации, после того, как OUT-сигнал (n+1)-ого разряда SRn+1 становится неактивным (т.е., сигнальная линия развертки Gn+1 выбрана и затем не выбрана), out-сигнал (т.е., электрический потенциал линии конденсатора хранения CSn+1) триггерной запирающей D-схемы CSLn+2 повышается с электрического потенциала электропитания VCSL до электрического потенциала электропитания VCSH. Здесь, сигнал передачи данных, имеющий положительную полярность, как обозначено сигналом полярности POL, записывают на пиксел PIXn+1, который соответствует (n+1)-ому разряду SRn+1. Следовательно возможно вызвать повышение эффективного электрического потенциала относительно электрического потенциала сигнала передачи данных (т.е., яркость пиксела PIXn+1 повышается), вызывая повышение электрического потенциала линии конденсатора хранения CSn+1.
И во втором, и в последующих кадрах отображение выполняется способом, аналогичным способу в первом кадре. Отметим, однако, что фаза POL смещается на половину цикла каждый кадр. Это вызывает преобразование полярности сигнала данных, который поступает на идентичный пиксельным электрод PIXi, в каждом кадре. В соответствии с этим, повышение и понижение out-сигнала триггерной запирающей D-схемы CSLi (т.е., электрического потенциала линии конденсатора хранения CSi) переключают каждый кадр.
В жидкокристаллическом дисплейном устройстве 3f, например, возможно применить идентичный электрический потенциал (например, Vcom) для всех пикселей одновременным выбором всех сигнальных линий развертки, когда электропитание включено. Это позволяет предотвратить неупорядоченный экран, который появляется, когда электропитание включено. Здесь, триггером в каждом разряде сдвигового регистра SR управляют, как показано на фиг.13-15 или фиг.23, тогда как сдвиговый регистр SR возвращается из одновременного выбора. Это позволяет стабилизировать работу сдвигового регистра, тогда как сдвиговый регистр возвращается из одновременного выбора и после одновременного выбора.
AONB-сигнал подают на аналоговый переключатель ASW7 (см. фиг.27), и следовательно возможно уменьшить габариты драйвера затвора по сравнению со стандартной конфигурацией, аналогичной показанной на фиг.43. Более того, возможно завершить предварительную операцию быстрее по сравнению со стандартной конфигурацией, в которой одновременный выбор и инициализацию сдвигового регистра выполняют раздельно. Более того, каждый разряд устанавливают в нуль автоматически, и следовательно возможно упростить соотношение соединения между разрядами.
Внутренний сигнал (М-сигнал) сдвигового регистра подают на CK-выход триггерной запирающей D-схемы, и следовательно возможно далее уменьшить габариты драйвера затвора Cs G-CsD, так как нет необходимости предусмотреть микросхему NOR или микросхему OR в драйвере затвора Cs. Более того, каждой строкой пикселей соответственно управляют с первого кадра управлением посредством СС. Это позволяет решить проблему традиционного управления посредством СС, то есть, возможно предотвратить неупорядоченный экран (поперечные полосы) в первом кадре.
Дальнейшие выдающиеся технические характеристики жидкокристаллического дисплейного устройства 3f представляют собой следующие: (i) цикл сигнала полярности POL переключается на 2Н (т.е., полярность сигнала передачи данных, поступающего на идентичную столбцовую сигнальную линию, преобразуется каждый 2Н) только смещением фазы сигнала CMI2 (из состояния, показанного на фиг.32) на половину цикла (см. фиг.33) и (ii) каждой строкой пикселей управляют соответственно с первого кадра управлением посредством СС. То есть, в жидкокристаллическом дисплейном устройстве 3f (i) цикл сигнала полярности POL может переключаться с 1Н на 2Н только управлением фаз соответствующих CS сигналов перевода регистра CMI1 и CMI2 и (ii) тогда можно предотвратить неупорядоченный экран.
Отметим, что возможно изменить, как показано на фиг.34, конфигурацию (см. фиг.27) каждого разряда сдвигового регистра, входящего в состав жидкокристаллического дисплейного устройства 3е или 3f. В частности, аналоговый переключатель ASW7, показанный на фиг.27, может быть заменен на одноканальный (p-типа) транзистор TR. Это позволяет далее уменьшить габариты сдвигового регистра.
Более того, жидкокристаллическим дисплейным устройством 3d можно управлять, как описано ниже. То есть, AONB-сигнал может стать неактивным (Высоким), тогда как выполняется одновременный выбор (см. фиг.35); INITB-сигнал может стать активным (Низким) после того, как AONB становится активным (Низким), но до того, как AONB становится неактивным (Высоким) (см. фиг.36); или INITB-сигнал может стать активным (Низким) после того, как AONB переключают с активного (Низкого) на неактивный (Высокий) (см. фиг.37).
Отметим, что (i) драйвер затвора, (ii) драйвер стока или драйвер затвора Cs и (iii) схема пиксела в рабочем поле экрана могут быть выполнены интегрально (т.е., выполнены на идентичной подложке).
В настоящем изобретении, выход двух электродов проводимости транзистора (с каналом p-типа или n-типа) именуют "электродом стока".
Схема возбуждения дисплея настоящего изобретения включает в себя сдвиговый регистр, при этом схема возбуждения дисплея выполняет одновременный выбор множества сигнальных линий в заданный момент времени, где: разряд сдвигового регистра включает в себя (i) асинхронный RS триггер, который принимает сигнал инициализации и (ii) микросхему генерации сигнала, принимающую сигнал одновременного набора, при этом микросхема генерации сигнала генерирует выходной сигнал разряда с помощью выхода триггера; выходной сигнал разряда (i) активизируют вследствие активации сигнала одновременного набора и затем (ii) сохраняют активным во время одновременного выбора; выход триггера является неактивным, тогда как сигнал инициализации является активным, независимо от того, является ли каждый сигнал установки единицы и сигнал установки нуля активным или неактивным; и сигнал инициализации становится активным до окончания одновременного выбора и становится неактивным после окончания одновременного выбора.
По данной конфигурации, инициализацию сдвигового регистра (то есть, инициализацию триггера каждого разряда) завершают, когда одновременный выбор завершают, и таким образом сигнал установки единицы и сигнал установки нуля становятся неактивными. Это позволяет стабилизировать работу сдвигового регистра после окончания одновременного выбора по сравнению со стандартным драйвером (см. фиг.38 и 39), в котором триггер не определен, после окончания одновременного выбора, до тех пор пока подают INI-сигнал.
В схеме возбуждения дисплея настоящего изобретения микросхема генерации сигнала может включать в себя схему логического элемента, которая выборочно выводит в виде выходного сигнала разряда один из входных сигналов в ответ на сигнал переключения, который подают на схему логического элемента.
В схеме возбуждения дисплея настоящего изобретения выход триггера могут подавать в виде сигнала переключения на схему логического элемента.
В схеме возбуждения дисплея настоящего изобретения микросхема генерации сигнала может далее включать в себя логическую схему; и выход триггера подают на логическую схему, выход логической схемы подают на схему логического элемента в виде сигнала переключения, а выходной сигнал разряда возвращают на логическую схему и на вход установки нуля триггера.
В схеме возбуждения дисплея настоящего изобретения схема логического элемента может выборочно выводить сигнал одновременного набора или тактовый сигнал.
В схеме возбуждения дисплея настоящего изобретения тактовый сигнал может быть установлен активным во время одновременного выбора.
В схеме возбуждения дисплея настоящего изобретения логическая схема может включать в себя микросхему NAND.
В схеме возбуждения дисплея настоящего изобретения микросхема NAND может быть выполнена из множества транзисторов с каналом p-типа и множества транзисторов с каналом n-типа; и в микросхеме NAND эффективность работы каждого из множества транзисторов с каналом p-типа выше, чем эффективность работы каждого из множества транзисторов с каналом n-типа.
В схеме возбуждения дисплея настоящего изобретения триггер может включать в себя: первую микросхему CMOS, имеющую первый транзистор с каналом p-типа и второй транзистор с каналом n-типа, затвор первого транзистора с каналом p-типа, соединенный с затвором второго транзистора с каналом n-типа, и сток первого транзистора с каналом p-типа, соединенный со стоком второго транзистора с каналом n-типа; вторую микросхему CMOS, имеющую третий транзистор с каналом p-типа и четвертый транзистор с каналом n-типа, затвор третьего транзистора с каналом p-типа, соединенный с затвором четвертого транзистора с каналом n-типа, и сток третьего транзистора с каналом p-типа, соединенный со стоком четвертого транзистора с каналом n-типа, входной транзистор, множество входов и первый выход и второй выход; затвор первой микросхемы CMOS, сток второй микросхемы CMOS и первый выход соединены друг с другом, и затвор второй микросхемы CMOS, сток первой микросхемы CMOS и второй выход соединены друг с другом; и входной транзистор имеет затвор и исток, которые соединены с соответствующими разными входами из множества входов.
В схеме возбуждения дисплея настоящего изобретения входной транзистор может иметь сток, который соединен с первым выходом.
В схеме возбуждения дисплея настоящего изобретения входной транзистор может представлять собой транзистор с каналом p-типа; и исток входного транзистора соединен с одним из множества входов, на которые подают сигнал, при этом сигнал имеет (i) первый электрический потенциал, когда сигнал является неактивным или (ii) второй электрический потенциал, когда сигнал является активным, при этом второй электрический потенциал ниже, чем первый электрический потенциал.
В схеме возбуждения дисплея настоящего изобретения множество входов может выполнять вход, на который поступает сигнал установки единицы, и вход, на который поступает сигнал установки нуля; и входной транзистор представляет собой транзистор с установкой, который имеет (i) затвор, соединенный с входом, на который поступает сигнал установки единицы и (ii) исток, соединенный с входом, на который поступает сигнал установки нуля.
В схеме возбуждения дисплея настоящего изобретения множество входов может выполнять вход, на который необходимо подать сигнал инициализации, при этом вход, на который поступает сигнал инициализации, соединен с истоком любого из четырех транзисторов.
Схема возбуждения дисплея настоящего изобретения может далее включать в себя: транзистор со сбросом, который имеет (i) затвор, соединенный с одним из множества входов, на которые подают один сигнал установки нуля, (ii) исток, соединенный с первой линией электропитания, и (iii) сток, соединенный со вторым выходом.
Схема возбуждения дисплея настоящего изобретения может далее включать в себя по меньшей мере одно из следующего: транзистор сброса, который имеет (i) затвор, соединенный с одним из множества входов, на которые поступает один сигнал установки нуля, (ii) исток, соединенный со второй линией электропитания, и (iii) сток, соединенный с истоком второго транзистора; и транзистор сброса, который имеет (i) затвор, соединенный с одним из множества входов, на которые поступает сигнал установки единицы, (ii) исток, соединенный со второй линией электропитания, и (iii) сток, соединенный с истоком четвертого транзистора.
Схема возбуждения дисплея настоящего изобретения может использоваться в устройстве отображения, в котором пиксельный электрод соединен со столбцовой сигнальной линией и сигнальной линией развертки через переключающий элемент, при этом устройство отображения подает на линию конденсатора хранения модулирующий сигнал в соответствии с полярностью потенциала сигнала, который записывают на пиксельный электрод, при этом пиксельный электрод и линии конденсатора хранения образуют между ними конденсатор.
В схеме возбуждения дисплея настоящего изобретения схема блокировки, которая принимает целевой сигнал удержания, может быть предусмотрена для разряда, при этом схема блокировки (i) принимает целевой сигнал удержания, когда сигнал управления, сгенерированный в разряде, становится активным и затем (ii) удерживает целевой сигнал удержания; и выходной сигнал разряда подают на сигнальную линию развертки, соединенную с пикселом, соответствующим разряду, и выход схемы блокировки, предусмотренной для разряда, поступает в виде модулирующего сигнала на следующую линию конденсатора хранения, образующую конденсатор с пиксельным электродом для пиксела, соответствующего разряду, следующему за данным разрядом.
В схеме возбуждения дисплея настоящего изобретения схема блокировки, которая принимает целевой сигнал удержания, может быть предусмотрена для разряда; схема блокировки (i) принимает целевой сигнал удержания, когда сигнал управления, сгенерированный в разряде, становится активным и затем (ii) удерживает целевой сигнал удержания; выход схемы блокировки поступает в виде модулирующего сигнала на линию конденсатора хранения; и сигнал управления, сгенерированный в разряде, становится активным до ближайшего периода кадровой развертки отображаемого видеоизображения.
В схеме возбуждения дисплея настоящего изобретения полярность электрического потенциала сигнала, поступающего на столбцовую сигнальную линию, может быть преобразована каждое множество периодов строчной развертки.
В схеме возбуждения дисплея настоящего изобретения схема блокировки, которая принимает целевой сигнал удержания, может быть предусмотрена для разряда; логическая схема принимает (i) выходной сигнал разряда, и (ii) выходной сигнал разряда, следующего за данным, и схема блокировки (i) принимает целевой сигнал удержания, когда выход логической схемы становится активным и затем (ii) удерживает целевой сигнал удержания; выходной сигнал разряда подают на сигнальную линию развертки, соединенную с пикселом, соответствующим разряду, и выход схемы блокировки подают в виде модулирующего сигнала на линию конденсатора хранения, при этом конденсатор образуется линией конденсатора хранения и пиксельным электродом для пиксела, соответствующего разряду; и фаза целевого сигнала удержания, который поступает на одну из схем блокировки, отличается от фазы целевого сигнала удержания, который поступает на другие схемы блокировки.
В схеме возбуждения дисплея настоящего изобретения схема блокировки, которая принимает целевой сигнал удержания, предусмотрена для разряда, при этом схема блокировки (i) принимает целевой сигнал удержания, когда сигнал управления, сгенерированный в разряде, становится активным и затем (ii) удерживает целевой сигнал удержания; выходной сигнал разряда подают на сигнальную линию развертки, соединенную с пикселом, соответствующим разряду, и выход схемы блокировки, предусмотренной для разряда, поступает в виде модулирующего сигнала на следующую линию конденсатора хранения, образующую конденсатор с пиксельным электродом для пиксела, соответствующего разряду, следующему за следующим разрядом; и фаза целевого сигнала удержания, который подают на одну из схем блокировки, отличается от фазы целевого сигнала удержания, который подают на другие схемы блокировки.
Схема возбуждения дисплея настоящего изобретения может иметь: первый режим, в котором полярность электрического потенциала сигнала, поступающего на столбцовую сигнальную линию, преобразуется каждые n период(-ов) строчной развертки (n представляет собой натуральное число); и второй режим, в котором полярность электрического потенциала сигнала, поступающего на столбцовую сигнальную линию, преобразуется каждые m период(-ов) строчной развертки (m представляет собой натуральное число, отличное от n), при этом схема возбуждения дисплея переключается между первым режимом и вторым режимом.
Дисплейная панель настоящего изобретения включает в себя: микросхему дисплейного контроллера и схему пиксела, при этом схема возбуждения дисплея и схема пиксела выполнены интегрально.
Устройство отображения настоящего изобретения включает в себя микросхему дисплейного контроллера.
Настоящее изобретение не ограничено вариантами осуществления, но может быть изменено соответственно на основе известной технологии или общедоступных технических сведений. Один вариант осуществления, полученный из надлежащего сочетания таких изменений, также выполняется в техническом объеме настоящего изобретения. Более того, результаты и назначение и т.п., описанные в вариантах осуществления, представляют собой только примеры.
Промышленная применимость
Сдвиговый регистр настоящего изобретения подходит для использования в различных видах драйверов, в частности драйвере жидкокристаллического дисплейного устройства.
Список ссылочных позиций
3а-3f: Жидкокристаллическое дисплейное устройство
ASW9, ASW10, asw: Аналоговый переключатель
SR: Сдвиговый регистр
SRi: i-ый разряд сдвигового регистра
DCC: Схема возбуждения дисплея
GD: Драйвер затвора
SD: Драйвер стока
G-CsD: Драйвер затвора Cs
DAR: Рабочее поле экрана
Gn: Сигнальная линия развертки
CSn: Линия конденсатора хранения
PIXn: Пиксел
CSLi: Триггерная запирающая D-схема, предусмотренная для i-ого разряда сдвигового регистра
FF: Триггер
ST: Транзистор с установкой (входной транзистор)
RT: Транзистор со сбросом (входной транзистор)
LRT: Транзистор сброса запирающего триггера
LC: Триггерная запирающая схема
POL: Сигнал полярности (данных)
CMI1, CMI2: CS сигнал перевода регистра.