ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

ИЗМЕНЕННАЯ ФОРМУЛА ИЗОБРЕТЕНИЯ,
ПРЕДЛОЖЕННАЯ ЗАЯВИТЕЛЕМ ДЛЯ РАССМОТРЕНИЯ
1. Полупроводниковое запоминающее устройство, способное исполнять первый режим с первым запаздыванием и второй режим со вторым запаздыванием, большим, чем первое запаздывание, содержащее:
блок контактных площадок, выполненный с возможностью принимать извне адрес и команду;
первую схему задержки, выполненную с возможностью задерживать адрес на время, соответствующее первому запаздыванию;
вторую схему задержки, включающую в себя сдвиговые регистры, соединенные последовательно и выполненные с возможностью задерживать адрес на время, соответствующее разнице между первым запаздыванием и вторым запаздыванием; и
контроллер, выполненный с возможностью использовать первую схему задержки и вторую схему задержки при исполнении второго режима,
причем первый режим и второй режим являются операциями записи или операциями считывания, и
контроллер способен исполнять один из первого режима и второго режима.
2. Устройство по п. 1, в котором контроллер обходит вторую схему задержки при исполнении первого режима.
3. Устройство по п. 1, дополнительно содержащее:
схему генерации сигналов, выполненную с возможностью генерации управляющего сигнала для идентификации операции считывания в соответствии с командой считывания и операцию записи в соответствии с командой записи; и
третью схему задержки, выполненную с возможностью задержки управляющего сигнала на предопределенное время,
при этом контроллер управляет второй схемой задержки с использованием задержанного управляющего сигнала.
4. Устройство по п. 1, дополнительно содержащее тактовый генератор, выполненный с возможностью генерировать первый тактовый сигнал и второй тактовый сигнал, который запускается в более поздний момент времени, чем первый тактовый сигнал,
при этом сдвиговые регистры разделены на предшествующую часть каскада и последующую часть каскада,
упомянутая предшествующая часть каскада начинает операцию в ответ на первый тактовый сигнал, и
упомянутая последующая часть каскада начинает операцию в ответ на второй тактовый сигнал.
5. Устройство по п. 4, в котором
первый тактовый сигнал запускается после приема сигнала разрешения чипа, и
второй тактовый сигнал запускается после приема одной из команды считывания и команды записи.
6. Устройство по п. 1, в котором,
контроллер раздельно управляет адресом строки и адресом столбца,
адрес строки обходит вторую схему задержки, и
адрес столбца задерживается второй схемой задержки.
7. Устройство по п. 1, в котором контроллер управляет операцией с использованием адреса строки, основываясь на команде, введенной в блок контактных площадок, и
управляет операцией с использованием адреса столбца, основываясь на команде, задержанной второй схемой задержки.
8. Устройство по п. 1, в котором
блок контактных площадок содержит первую контактную площадку и вторую контактную площадку, и
схема задержки для первой контактной площадки и схема задержки для второй площадки скомпонованы вместе.
9. Устройство по п. 1, в котором
каждое из первого запаздывания и второго запаздывания имеет запаздывание считывания в операции считывания и запаздывание записи в операции записи, и
вторая схема задержки устанавливает такое же время задержки, как и запаздывание считывания и запаздывание записи.
10. Устройство по п. 1, в котором вторая схема задержки содержит схему выравнивания.
11. Устройство по п. 1, дополнительно содержащее массив ячеек памяти, выполненный с возможностью хранить данные
при этом массив ячеек памяти сформирован из MRAM.
12. Устройство по п. 1, при этом полупроводниковое запоминающее устройство содержит магниторезистивное оперативное запоминающее устройство с технологией переноса спинового момента (STT MRAM).
По доверенности