ИТЕРАЦИОННОЕ АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО С КОНТРОЛИРУЕМОЙ ТОЧНОСТЬЮ

1. Способ выполнения итерационной арифметической операции в процессоре, содержащий этапы, на которых
итерационно обрабатывают операнды первой точности для получения результата; и
завершают итерационную обработку, когда результат достигает запрограммированной второй точности, меньшей, чем первая точность.
2. Способ по п.1, дополнительно содержащий этап, на котором заполняют результат так, что заполненный результат имеет битовую ширину, соответствующую первой точности.
3. Способ по п.2, в котором этап, на котором заполняют результат так, что заполненный результат имеет битовую ширину, соответствующую первой точности, содержит этап, на котором добавляют один или более битов логических нулей к результату.
4. Способ по п.1, дополнительно содержащий этап, на котором хранят результат в регистре, имеющем битовую ширину меньшую, чем первая точность.
5. Способ по п.1, дополнительно содержащий этап, на котором отбрасывают один или более наименее значащих бит (LSB) операндов перед началом итерационной обработки таким образом, что отброшенные операнды имеют точность меньшую, чем первая точность и больше или равную запрограммированной второй точности.
6. Способ по п.5, в котором этап, на котором отбрасывают один или более LSB операнда, содержит этап маскирования одного или более LSB операнда.
7. Способ по п.1, дополнительно содержащий этап, на котором округляют результат.
8. Способ по п.7, в котором этап, на котором округляют результат, содержит
этап выравнивания округленного значения, с наименее значащим битом (LSB) результата; и
этап условного добавления выровненного значения окружения результату.
9. Способ по п.8, в котором этап выравнивания значения округления с LSB результата содержит этап сдвига значения округления таким образом, что значение округления имеет одну логическую единицу, расположенную в позиции бита, соответствующей LSB результата.
10. Способ по п.8, в котором этап выравнивания значения округления LSB результата, содержит этап декодирования запрограммированной второй точности, чтобы получить округленный операнд.
11. Способ по п.1, дополнительно содержащий этап изменения запрограммированной второй точности, в ответ на изменение содержимого регистра, содержащегося в процессоре.
12. Способ по п.1, дополнительно содержащий этап изменения запрограммированной второй точности, в ответ на одну или более инструкций, полученных процессором.
13. Итерационное арифметико-логическое устройство для использования в процессоре, содержащее
арифметико-логическую схему, выполненную с возможностью итерационно обрабатывать операнды первой точности, для получения результата; и
схему контроля точности, выполненную с возможностью завершать итерационную обработку, когда результат достигает запрограммированной второй точности, меньшей, чем первая точность.
14. Итерационное арифметико-логическое устройство по п.13, в котором арифметико-логическая схема дополнительно выполнена с возможностью заполнения результата таким образом, что заполненный результат имеет битовую ширину, соответствующую первой точности.
15. Итерационное арифметико-логическое устройство по п.14, в котором арифметико-логическая схема выполнена с возможностью заполнения результата таким образом, что заполненный результат имеет битовую ширину соответствующую первой точности, путем добавления одного или более битов логических нулей к результату.
16. Итерационное арифметико-логическое устройство по п.13, в котором арифметико-логическая схема отбрасывает один или несколько наименее значащих битов (LSB) операндов таким образом, что отброшенные операнды имеют точность меньше, чем первая точность и больше или равную запрограммированной второй точности.
17. Итерационное арифметико-логическое устройство по п.16, в котором арифметико-логическая схема выполнена с возможностью отбрасывания одного или более LSB операнда путем маскирования одного или более LSB операнда.
18. Итерационное арифметико-логическое устройство по п.13, дополнительно содержащее логику округления, выполненную с возможностью округления результата.
19. Итерационное арифметико-логическое устройство по п.18, в котором логика округления выполнена с возможностью округления результата путем выравнивания значения округления с наименее значащими битами (LSB) результата условного добавления выровненного значения округления к результату.
20. Итерационное арифметико-логическое устройство по п.19, в котором логика округления выполнена с возможностью выравнивания значения округления LSB результата посредством сдвига значения округления таким образом, что значение округления имеет одну логическую единицу, расположенную в позиции бита, соответствующего LSB результата.
21. Итерационное арифметико-логическое устройство по п.19, в котором логика округления выполнена с возможностью выравнивания значения округления LSB результата путем декодирования запрограммированной второй точности, чтобы получить округленный операнд.
22. Итерационное арифметико-логическое устройство по п.13, в котором схема контроля точности выполнена с возможностью завершения итерационной обработки в ответ на индикатор, полученный схемой контроля точности.
23. Процессор, содержащий итерационное арифметико-логическое устройство, выполненное с возможностью итерационной обработки операндов первой точности для получения результата и завершения итерационной обработки, когда результат достигнет запрограммированной второй точности, меньшей чем первая точность.
24. Процессор по п.23, в котором итерационное арифметико-логическое устройство дополнительно выполнено с возможностью заполнения результата таким образом, что заполненный результат имеет битовую ширину соответствующую первой точности.
25. Процессор по п.23, дополнительно содержащий регистр для хранения результата, при этом регистр имеет битовую ширину меньше, чем первая точность.
26. Процессор по п.23, в котором итерационное арифметико-логическое устройство дополнительно выполнено с возможностью округления результата.
27. Процессор по п.26, в котором итерационное арифметико-логическое устройство выполнения возможности округления результата, посредством выравнивания округленного значения наименее значащим битом (LSB) результата и условного добавления выровненного значения округления к результату.
28. Процессор по п.27, в котором итерационное арифметико-логическое устройство выполнено с возможностью выравнивания значения округления с LSB результата путем сдвига значения округления таким образом, что значение округления имеет логическую единицу, расположенную в позиции бита, соответствующей LSB результата.
29. Процессор по п.27, в котором итерационное арифметико-логическое устройство выполнено с возможностью выравнивания значения округления с LSB результата, посредством декодирования запрограммированной второй точности для получения округляющего операнда.
30. Процессор по п.23, дополнительно содержащий элемент запоминающего устройства, выполненный с возможностью хранения запрограммированной второй точности как фиксированного значения или как динамически изменяемого значения.
31. Процессор по п.30, в котором сохраненное динамически изменяемое значение изменяется в ответ на одну или более инструкций, полученных процессором.
32. Процессор по п.23, в котором арифметико-логическое устройство завершает итерационную обработку в ответ на индикатор, полученный процессором.
33. Процессор по п.32, в котором индикатор содержит флаговый бит, сохраненный в регистре, содержащемся в процессоре.