СПОСОБ ИЗГОТОВЛЕНИЯ МОП-ИНТЕГРАЛЬНЫХ СХЕМ

Способ изготовления МОП-интегральных схем, включающий осаждение на нагретую полупроводниковую подложку со сформированными активными областями и подзатворным диэлектриком слоя металлизации ионно-плазменным методом в две стадии, с толщиной слоя на первой стадии 10-40 нм, формирование рисунка металлизации, отличающийся тем, что, с целью улучшения электрофизических характеристик интегральных схем за счет уменьшения фиксированного заряда в подзатворном диэлектрике, осаждение слоя металлизации проводят при температуре подложки 523-573 K, при этом к подложке прикладывают отрицательное напряжение смещения 40-75 В на первой стадии и 80-120 В на второй стадии.