РЕГУЛЯТОР ДЛЯ ЭЛЕКТРОМЕХАНИЧЕСКИХ СЛЕДЯЩИХ СИСТЕМ

Предлагаемое устройство относится к системам автоматического регулирования для электромеханических следящих систем.
Одним из требований к следящим системам является достижение максимальной точности слежения при изменяющихся в широких пределах скоростях слежения.
Известен ряд следящих систем, например [1], где в качестве регулятора выступает последовательно соединенный с объектом управления пропорционально интегрально дифференциальный регулятор, который формирует управляющее воздействие по отклонению от заданного значения.
Наиболее близким по технической сущности к предлагаемой полезной модели является регулятор [2]. Известное устройство содержит параллельно соединенные входами усилитель, дифференциатор с зоной нечувствительности, интегратор и блок двойного интегрирования, выходами соединенных с входами сумматора, на выходе которого формируется выходной сигнал регулятора.
Недостатком известных устройств является колебание выходного сигнала регулятора при малых сигналах задающего воздействия. Причина возникновения этого явления обусловлена механическими и электрическими параметрами объекта управления: механический люфт и зона нечувствительности, а также наличием в регуляторе интегрирующих блоков. Колебание выходного сигнала регулятора приводит к появлению существенных ошибок при слежении.
Задача предлагаемой полезной модели является повышение точности следящей системы при малых входных воздействиях.
Поставленная задача повышения точности при малых входных воздействиях решается тем, что регулятор для электромеханических следящих систем содержит блок логики, первым входом подключенный к сигналу задающего воздействия, вторым входом к сигналу измеренной скорости, первым выходом соединенный с первыми входами интегратора, блока двойного интегрирования и входом дифференциатора, а вторым выходом соединенный со вторыми входами интегратора и блока двойного интегрирования, в свою очередь выходы усилителя, интегратора, дифференцирующего блока и блока двойного интегрирования подключены к входам сумматора, выход которого является выходным сигналом регулятора.
Структурная схема предлагаемого устройства приведена на фиг. 1.
Устройство содержит:
1 - Блок логики
2 - Усилитель
3 - Интегратор
4 - Блок двойного интегрирования
5 - Дифференциатор
6 - Сумматор
Предлагаемое устройство работает следующим образом.
ЗАД
П0Р0Г
РЕГ
ЗАД
П0Р0Г
РЕГ
Сигнал задающего воздействия X поступает на усилитель 2 и на блок логики 1. При превышении модуля сигнала задающего воздействия заранее заданного порогового значения X. принимается решение о подаче сигнала задающего воздействия на интегратор 3, блок двойного интегрирования 4 и дифференциатор 5: Х=Х. При этом сигнал сброса интеграторов R соответствует логическому нулю. Кроме того на второй вход блока логики 1 поступает сигнал измеренной скорости V. Если модуль сигнала измеренной скорости меньше заранее заданного порогового значения V, то принимается решение о прекращении подачи сигнала на интегратор 3, блок двойного интегрирования 4 и дифференциатор 5: Х=0, а сигнал сброса интеграторов К устанавливается в логическую единицу, при этом содержимое интегратора 3 и блока двойного интегрирования 4 обнуляется.
РЕГ
ЗАД
РЕГ
Из чего следует, что блок логики 1 имеет два состояния: в одном из них на выход блока X подключается сигнал задающего воздействия X, и сигнал сброса интеграторов R равен логическому нулю; во втором состоянии на выход блока X подается нулевой сигнал, а на сигнал сброса интеграторов К подается уровень, соответствующий логической единице. Следующая таблица показывает функцию перехода состояний блока логики 1.
R(N-1)
|X<sub>ЗАД</sub>|>X<sub>ПОРОГ</sub>
|V|<V<sub>ПОРОГ</sub>
R(N)
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
0
1
1
1
0
В таблице R(N-1) обозначает предыдущее состояние блока логики, а R(N) - текущее состояние.
Выходы усилителя 2, интегратора 3, блока двойного интегрирования 4 и дифференциатора 4 поступают на входы сумматора 6, выход которого является выходным сигналом регулятора.
В зависимости от состояний блока логики 1 передаточная функция регулятора принимает следующий вид:
,
где s - оператор Лапласа;
П
K - пропорциональный коэффициент;
И
K - коэффициент интегратора;
И2
K - коэффициент интегратора второго порядка;
Д
K - коэффициент дифференцирования.
Таким образом, введение в предлагаемом устройстве блока логики позволяет повысить точность следящей системы при малых входных воздействиях за счет устранения колебаний выходного сигнала регулятора.
Источники информации.
1. Патент РФ №2404449 C1 от 07.09.2009 G05B 11/26, G05B 11/36, H02P 7/29.
2. Патент РФ на полезную модель №126485 U1 от 17.10.2012 G05B 13/02.