СПОСОБ ПЕРЕДАЧИ ДОПОЛНИТЕЛЬНОЙ ИНФОРМАЦИИ И УСТРОЙСТВО ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ

CHIP
1. Способ передачи дополнительных данных, заключающийся в том, что на передающей стороне сигнал дополнительных данных преобразуют в состоящий из кодовых последовательностей кодированный сигнал дополнительных данных, при этом в качестве сигнала дополнительных данных передают двоичный сигнал, в котором логическому состоянию 1 приводят в соответствие кодовую последовательность, а другому логическому состоянию приводят в соответствие инвертированную кодовую последовательность, причем каждая кодовая последовательность состоит из нескольких чипов (CHIP) и имеет значительно меньшую частоту чипа (f), чем частота битов сигнала полезных данных, затем кодированный сигнал дополнительных данных, который имеет меньшую амплитуду, чем сигнал полезных данных, накладывают на единицы сигнала полезных данных и передают образованный таким образом суммарный сигнал, на приемной стороне производят отделение кодированного сигнала дополнительных данных от сигнала полезных данных, затем проводят сравнение кодированного сигнала дополнительных данных с эталонными кодовыми последовательностями, после чего производят обратное преобразование в сигнал дополнительных данных, отличающийся тем, что сигнал дополнительных данных, который выделяют на приеме корреляционным методом, сравнивают с сигналом дополнительных данных, выделенным из сигнала полезных данных и сигнала наличия ошибки приемного оптического модуля, в случае различия сигналов дополнительных данных, выделенных независимыми методами, формируют команду переспроса, по которой в передатчике формируют и передают сигнал переспроса, при этом в качестве сигнала дополнительных данных передают состоящий из нескольких битов код опознания, несущий информацию о необходимости повторения предыдущего блока дополнительных данных, либо об увеличении/уменьшении скорости передачи дополнительных данных.
2. Устройство передачи дополнительных данных, содержащее передающее устройство, в состав которого входят генератор опорных CHIP-сигналов, генератор кодовой последовательности, генератор кода опознавания, модулятор, передающий оптический модуль, при этом к выходу генератора опорных CHIP-сигналов подключен второй вход генератора кодовой последовательности, второй вход модулятора является входом сигнала полезных данных, выход модулятора подключен к передающему оптическому модулю, при этом вход волоконно-оптической линии связи соединен с выходом передающего устройства, которым является выход передающего оптического модуля, а выход волоконно-оптической линии связи подключен к приемному устройству, в состав которого входят приемный оптический модуль, фильтр, коррелятор, детектор дополнительных данных, дешифратор кода опознавания, при этом на вход приемного оптического модуля подается сигнал от волоконно-оптической линии связи, первый выход приемного оптического модуля соединен со входом фильтра и является выходом сигнала полезных данных приемного устройства, выход коррелятора соединен со входом детектора дополнительных данных, отличающееся тем, что в передающую часть дополнительно введены анализатор скорости вложения, коммутатор и оперативное запоминающее устройство, при этом на первый вход анализатора скорости вложения поступает сигнал полезных данных, на второй вход анализатора скорости вложения поступает сигнал дополнительных данных, третий вход анализатора скорости вложения соединен с выходом дешифратора кода опознавания приемного устройства, первый выход анализатора скорости вложения соединен с входом генератора опорных CHIP-сигналов, второй выход анализатора скорости вложения соединен с генератором кода опознавания и вторым входом коммутатора, первый вход генератора кодовой последовательности является входом сигнала дополнительных данных, первый выход генератора кодовой последовательности соединен со входом оперативного запоминающего устройства и первым входом коммутатора, к третьему входу которого подключен выход генератора кода опознавания, выход оперативного запоминающего устройства соединен с четвертым входом коммутатора, а первый выход коммутатора соединен с первым входом модулятора, второй выход генератора кодовой последовательности связан со вторым входом коррелятора приемного устройства, в приемную часть дополнительно введены восстановитель формы импульсов, анализатор сигнала дополнительных данных и схема сравнения, при этом выход фильтра связан с восстановителем формы импульсов, выход которого соединен с первым входом коррелятора, первый выход приемного оптического модуля связан с первым входом анализатора сигнала дополнительных данных, второй вход которого соединен со вторым выходом приемного оптического модуля, а выход анализатора дополнительных данных подключен ко второму входу схемы сравнения, первый вход которой соединен с выходом детектора дополнительных данных, первый выход схемы сравнения является так же выходом сигнала дополнительных данных приемного устройства, кроме того, связан с первым входом дешифратора кода опознавания, второй вход которого соединен со вторым выходом схемы сравнения.
3. Устройство по п.2, отличающееся тем, что анализатор скорости вложения состоит из выделителей тактовой частоты полезных и дополнительных данных, счетчика, постоянного запоминающего устройства программ, формирователя команд, соединенных следующим образом: сигнал полезных данных поступает на вход выделителя тактовой частоты полезных данных, а сигнал дополнительных данных поступает на вход выделителя тактовой частоты полезных данных, при этом выходы выделителей тактовой частоты полезных и дополнительных данных подключены к первому и второму входам счетчика, соответственно, выход счетчика соединен с первым входом формирователя команд, второй вход которого соединен с выходом постоянного запоминающего устройства программ, а третий вход подключен к выходу дешифратора кода опознавания приемной части, первый выход формирователя команд соединен со входом генератора CHIP-сигналов, а второй выход соединен с входом генератора кода опознавания и вторым входом коммутатора.
4. Устройство по п.2, отличающееся тем, что генератор кодовой последовательности имеет следующую структуру: вход элемента задержки является первым входом генератора кодовой последовательности, выход элемента задержки соединен со входом буфера, к первому и второму выходам которого подключены первые входы двух электронных ключей, выходы которых подключены к первому и второму входам логического элемента, выход которого является первым выходом генератора кодовой последовательности, ко вторым входам электронных ключей подключены выходы двух постоянных запоминающих устройств и второй вход коррелятора, входы постоянных запоминающих устройств являются вторым входом генератора кодовой последовательности.
5. Устройство по п.2, отличающееся тем, что анализатор сигнала дополнительных данных состоит из логического элемента, регулируемого элемента задержки, выделителя тактовой частоты, триггера, соединенных следующим образом: на первый вход логического элемента и второй вход триггера подключен первый выход приемного оптического модуля, а ко второму входу логического элемента подключен второй вход приемного оптического модуля, выход логического элемента соединен с первым входом триггера, выход которого соединен с входом выделителя тактовой частоты и первым входом регулируемого элемента задержки, выход выделителя тактовой частоты соединен со вторым входом регулируемого элемента задержки, выход которого является выходом анализатора сигнала дополнительных данных.
6. Устройство по п.2, отличающееся тем, что схема сравнения имеет структуру: первый вход узла равнозначности является первым входом схемы сравнения, второй вход узла равнозначности соединен со вторым входом электронного ключа и является вторым входом схемы сравнения, выход узла равнозначности соединен с первым входом электронного ключа и является вторым выходом схемы сравнения, а выход электронного ключа является первым выходом схемы сравнения.