ПОЛУПРОВОДНИКОВАЯ СТРУКТУРА ЛОГИЧЕСКОГО ЭЛЕМЕНТА И-НЕ
SEMICONDUCTOR STRUCTURE OF LOGICAL ELEMENT AND-NOT

Изобретение относится к полупроводниковой микроэлектронике и наноэлектронике и может быть использовано при создании логических интегральных схем с элементами нанометровых размеров.
Известна комплементарная биполярная схема И-НЕ, содержащая первый и второй логический транзистор первого типа проводимости и первый и второй инжектирующие транзисторы второго типа проводимости, а также подложку первого типа проводимости (Патент РФ №2073935, МПК H01L 27/04, опубликован 20.02.1997).
Недостатками известного устройства являются:
1. Низкое быстродействие за счет реализации схемы с помощью эпитоксиально-планарной технологии и с использованием транзисторной схемотехники, предполагающей при технологической реализации наличие изолирующих коллекторных карманов для транзисторов.
2. Низкая информационная плотность, за счет формирование транзисторных эффектов в изолирующих коллекторных карманов.
3. Повышенная мощность потребления вследствие использования полупроводниковой подложки, что приводит к потреблению дополнительной мощности паразитным р-n-р-транзистором, сформированным подложкой - коллектором и базой транзисторов.
Техническая задача, на решение которой направлено предлагаемое изобретение, состоит в создании логической структуры И-НЕ нанометрового размера, обладающей повышенными быстродействием и информационной плотностью.
Поставленная техническая задача решается тем, что полупроводниковая структура логического элемента И-НЕ, содержащая первый и второй логические транзисторы, первый и второй инжектирующие транзисторы и подложку, согласно изобретению выполнена наноразмерной, со ступенчатым профилем, содержит четыре коллектора, четыре базы и, по меньшей мере, четыре эмиттера, на подложке первого типа проводимости, являющейся коллектором второго логического транзистора и выполненной высотой не менее 15 нм, сформирована область базы второго логического транзистора второго типа проводимости, являющаяся коллектором второго инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм, на которой сформирована область эмиттера второго логического транзистора первого типа проводимости, являющаяся также базой второго инжектирующего транзистора, в виде нанослоя высотой не менее 3 нм, к которой подключен нулевой потенциал, на которой сформирована область эмиттера второго инжектирующего транзистора второго типа проводимости, являющаяся также эмиттером первого инжектирующего транзистора, в виде нанослоя высотой не менее 10 нм, к которой подключено питание, на ней сформирована область коллектора первого логического транзистора первого типа проводимости, являющаяся также базой первого инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм, на которой сформирована область базы первого логического транзистора, второго типа проводимости, являющаяся также коллектором первого инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм, на которой сформированы области первого и второго эмиттеров первого логического транзистора первого типа проводимости, в виде нанослоя высотой не менее 10 нм.
Технический результат, достижение которого обеспечивается реализацией всей заявленной совокупности существенных признаков, состоит в том, что создана новая тонкослойная логическая структура И-HE нанометровых размеров с вертикально ориентированными слоями, в которой рабочими переходами «база-эмиттер» и «база-коллектор» первого и второго логического и первого и второго логического инжектирующих транзисторов являются поверхностные переходы, которые обладают низкой мощностью потребления и наименьшими поверхностями переходов, что обеспечивает снижение потребляемой мощности и повышение быстродействия из-за снижения паразитных емкостей переходов.
Дополнительно: если в качестве подложки использовать диэлектрическую подложку, мощность потребления снизится еще за счет устранения паразитного транзистора, состоящего из полупроводниковой подложки второго типа проводимости, области первого типа проводимости, являющейся коллектором второго логического транзистора и области второго типа проводимости, являющейся базой второго логического транзистора и коллектором второго инжектирующегося транзистора.
Сущность заявляемого изобретения поясняется рисунками, где
на фиг.1 приведена принципиальная обобщенная схема заявляемой логической структуры И-НЕ (вид спереди);
на фиг.2 приведена принципиальная обобщенная схема заявляемой логической структуры И-НЕ (вид сверху);
на фиг.3 приведена принципиальная обобщенная схема заявляемой логической структуры И-НЕ (вид сбоку);
на фиг.4 приведена схема, поясняющая работу устройства,
на фиг.5 представлена эквивалентная транзисторная схема, поясняющая работу устройства;
на фиг.6 приведена передаточная характеристика логической структуры И-НЕ (1) при изменении входного напряжения (2), которая демонстрирует выполнение наноструктурой И-НЕ, включенной по схеме (фиг.4, фиг.5), реализацию функции инверсии, что говорит о ее работоспособности;
на фиг.7 предоставлен график общего тока через контакт питания Е,
на фиг.8 предоставлен график общего тока через контакт нулевого потенциала;
на фиг.9 предоставлен график общего тока через контакт первого входа;
на фиг.10 предоставлен график общего тока через выходной контакт;
in
0
in
1
на фиг.11 приведены результаты работы логической структуры И-НЕ, включенной по схеме (фиг.4) в двух режимах: когда на вход подается напряжение логического нуля (u=u) и когда на вход подается напряжение логической единицы (u=u) для следующих параметров:
а) распределение плотности электронов; б) распределение плотности дырок;
in
0
in
1
на фиг.12 приведены результаты работы логической структуры И-НЕ, включенной по схеме (фиг.3) в двух режимах: когда на вход подается напряжение логического нуля (u=u) и когда на вход подается напряжение логической единицы (u=u) для следующих параметров:
в) абсолютное значение общего тока в наноструктуре биполярного транзистора; г) распределение пространственного заряда;
in
0
in
1
на фиг.13 приведены результаты работы логической структуры И-НЕ, включенной по схеме (фиг.3) в двух режимах: когда на вход подается напряжение логического нуля (u=u) и когда на вход подается напряжение логической единицы (u=u) для следующих параметров:
д) электростатический потенциал.
На фигурах 1-3, иллюстрирующих изобретение, представлены следующие позиции:
1 - подложка первого типа проводимости, являющаяся также коллектором второго логического транзистора,
2 - контакт коллектора второго логического транзистора,
3 - область базы второго логического транзистора второго типа проводимости, являющаяся также коллектором второго инжектирующегося транзистора,
4 - поверхностный переход «база-эмиттер» второго логического транзистора, являющийся также поверхностным переходом «база-коллектор» второго инжектирующего транзистора,
5 - область эмиттера второго логического транзистора первого типа проводимости, являющаяся также базой второго инжектирующего транзистора,
6 - контакт области эмиттера второго логического транзистора, являющийся также базой второго инжектирующего транзистора,
7 - область эмиттера второго инжектирующего транзистора второго типа проводимости, являющаяся также эмиттером первого инжектирующего транзистора,
8 - контакт эмиттера второго инжектирующего транзистора, являющийся также эмиттером первого инжектирующего транзистора,
9 - область коллектора первого логического транзистора первого типа проводимости, являющаяся также базой первого инжектирующего транзистора,
10 - поверхностный переход «база-коллектор» первого логического транзистора, являющийся также поверхностным переходом «база-коллектор» первого инжектирующего транзистора,
11 - область базы первого логического транзистора второго типа проводимости, являющаяся также коллектором первого инжектирующегося транзистора,
12 - поверхностный переход «база-эмиттер» первого эмиттера первого логического транзистора,
14 - область первого эмиттера первого логического транзистора первого типа проводимости,
15 - контакт первого эмиттера первого логического транзистора,
16 - область второго эмиттера первого логического транзистора первого типа проводимости,
17 - контакт второго эмиттера первого логического транзистора,
18 - диэлектрическая изоляция между контактом коллектора второго логического транзистора и контактами первого и второго эмиттеров первого логического транзистора первого типа проводимости,
19 - диэлектрическая изоляция между транзисторами,
20 - диэлектрическая изоляция между контактом эмиттера второго логического транзистора, являющимся также базой второго инжектирующего транзистора, и контактом эмиттера второго инжектирующего транзистора второго типа проводимости, являющимся также эмиттером первого инжектирующего транзистора,
21 - диэлектрическая изоляция между контактом эмиттера второго инжектирующего транзистора второго типа проводимости, являющимся также эмиттером первого инжектирующего транзистора, и контактами первого и второго эмиттеров первого логического транзистора первого типа проводимости.
22 - диэлектрическая изоляция между областями первого и второго эмиттеров первого логического транзистора.
Полупроводниковая структура логического элемента И-НЕ (фиг.1) содержит: подложку первого типа проводимости, являющуюся коллектором второго логического транзистора (1), контакт коллектора второго логического транзистора (2), область базы второго логического транзистора второго типа проводимости, являющейся также коллектором второго инжектирующегося транзистора (3), поверхностный переход «база-эмиттер» второго логического транзистора, являющийся также поверхностным переходом «база-коллектор» второго инжектирующего транзистора (4), область эмиттера второго логического транзистора первого типа проводимости, являющуюся также базой второго инжектирующего транзистора (5), контакт области эмиттера второго логического транзистора, являющийся также базой второго инжектирующего транзистора (6), область эмиттера второго инжектирующего транзистора второго типа проводимости, являющуюся также эмиттером первого инжектирующего транзистора (7), контакт эмиттера второго инжектирующего транзистора, являющийся также эмиттером первого инжектирующего транзистора (8), область коллектора первого логического транзистора первого типа проводимости, являющуюся базой первого инжектирующего транзистора (9), поверхностный переход «база-коллектор» первого логического транзистора, являющийся также поверхностный переход «база-коллектор» первого инжектирующего транзистора (10), область базы первого логического транзистора второго типа проводимости, являющуюся также коллектором первого инжектирующегося транзистора (11), поверхностный переход «база-эмиттер» первого эмиттера первого логического транзистора (12), поверхностный переход «база-эмиттер» второго эмиттера первого логического транзистора (13), область первого эмиттера первого логического транзистора первого типа проводимости (14), контакт первого эмиттера первого логического транзистора (15), область второго эмиттера первого логического транзистора первого типа проводимости (16), контакт второго эмиттера первого логического транзистора (17), диэлектрическую изоляцию между контактом коллектора второго логического транзистора и контактами первого и второго эмиттеров первого логического транзистора первого типа проводимости (18), диэлектрическую изоляцию между транзисторами (19), диэлектрическую изоляцию между контактом эмиттера второго логического транзистора, являющимся также базой второго инжектирующего транзистора, и контактом эмиттера второго инжектирующего транзистора второго типа проводимости, являющимся также эмиттером первого инжектирующего транзистора (20), диэлектрическую изоляцию между контактом эмиттера второго инжектирующего транзистора второго типа проводимости, являющимся также эмиттером первого инжектирующего транзистора, и контактами первого и второго эмиттеров первого логического транзистора первого типа проводимости (21), диэлектрическую изоляцию между областями первого и второго эмиттеров первого логического транзистора (22).
Логическая структура И-НЕ выполнена наноразмерной со ступенчатым профилем.
На подложке первого типа проводимости, являющейся коллектором второго логического транзистора, высотой не менее 15 нм, сформирована область базы второго логического транзистора второго типа проводимости, являющейся коллектором второго инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм,
на которой сформирована область эмиттера второго логического транзистора первого типа проводимости, являющаяся также базой второго инжектирующего транзистора, в виде нанослоя высотой не менее 3 нм, к которой подключен нулевой потенциал,
на которой сформирована область эмиттера второго инжектирующего транзистора второго типа проводимости, являющаяся также эмиттером первого инжектирующего транзистора, в виде нанослоя высотой не менее 10 нм, к которой подключено питание,
на которой сформирована область коллектора первого логического транзистора первого типа проводимости, являющаяся также базой первого инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм,
на которой сформирована область базы первого логического транзистора, второго типа проводимости, являющейся также коллектором первого инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм,
на которой сформированы области первого и второго эмиттеров первого логического транзистора первого типа проводимости в виде нанослоя высотой не менее 10 нм.
Коллекторный контакт, контакт базы и эмиттерный контакт представляют собой контактные площадки.
Нанослои могут быть сформированы с использованием любой известной технологии формирования поверхностных полупроводниковых нанослоев, например эпитаксиального выращивания.
Предлагаемая схема может использоваться в качестве элемента, выполняющего функцию И-НЕ для СБИС с повышенной информационной плотностью.
Для устранения влияния паразитного транзистора, образованного р-подложкой и вторым логическим транзистором, р-подложку можно заменить на изолирующую, например из технического сапфира.
Работа предлагаемой схемы поясняется на примере работы схемы И-НЕ, включающей на подложке (1) первого типа проводимости, являющейся также коллектором второго логического транзистора n-типа (Si n-типа) высотой не менее 15 нм, сформирована область (3) базы второго логического транзистора второго типа проводимости, являющаяся также коллектором второго инжектирующегося транзистора, в виде нанослоя р-типа (Si р-типа) высотой не менее 3 нм, на которой сформирована область (5) эмиттера второго логического транзистора первого типа проводимости, являющаяся также базой второго инжектирующего транзистора, в виде нанослоя n-типа (Si n-типа) высотой не менее 3 нм, к которой подключен нулевой потенциал, на которой сформирована область (7) эмиттера второго инжектирующего транзистора второго типа проводимости, являющаяся также эмиттером первого инжектирующего транзистора, в виде нанослоя n-типа (Si р-типа) высотой не менее 10 нм, к которой подключено питание, на которой сформирована область (9) коллектора первого логического транзистора первого типа проводимости, являющаяся также базой первого инжектирующегося транзистора, в виде нанослоя n-типа (Si n-типа) высотой не менее 3 нм, на которой сформирована область (11) базы первого логического транзистора второго типа проводимости, являющаяся также коллектором первого инжектирующегося транзистора, в виде нанослоя р-типа (Si р-типа) высотой не менее 3 нм, на которой сформированы области (14) и (16) первого и второго эмиттеров первого логического транзистора первого типа проводимости соответственно, в виде нанослоя n-типа (Si n-типа) высотой не менее 10 нм.
Устройство работает следующим образом.
Для проверки работы наноструктуры И-НЕ включаем ее, как показано на фиг.4.
На первый вход (контакт (15)) подается линейно меняющееся входное напряжение от 0 В до 1,1 В. На второй вход (контакт (17)) подается напряжение 1,1 В.
На выходе (контакт (2)) получается передаточная характеристика (фиг.6) с двумя устойчивыми состояниями, которые соответствуют двум режимам работы схемы:
- режим 1 - когда на первом входе (контакт (15)) напряжение логического нуля u0 (низкий уровень напряжения (0,1-0,2 В)), а на втором (контакт (17)) напряжение логической единицы u1 (0,9 В),
- режим 2 - когда на первом входе (контакт (15)) напряжение логической единицы u1 (высокий уровень напряжения (1,1 В)) и на втором (контакт (17)) напряжение логической единицы u1.
Рассмотрим работу наноструктуры И-НЕ для обоих режимов.
Режим 1. При подаче на первый вход (контакт (15)) напряжения логического нуля u0 первый поверхностный переход «база-эмиттер» первого логического транзистора наноструктуры открыт, второй поверхностный переход «база-эмиттер» первого логического транзистора закрыт. Ток первого инжектирующего транзистора инжектирует в базу первого логического транзистора носители, и дальше ток проходит через первый открытый переход «база-эммитер» в управляющую схему. Часть структуры, соответствующая второму логическому транзистору (1)-(3)-(5), закрыта, на выходе (контакт (2)) напряжение логической единицы.
Режим 2. При подаче на все входы (контакты (15) (17)) логической единицы u1, поверхностные переходы ((12) и (13)) закрыты, ток из области инжектора (область (7)) поступает в базовую область (область (5)) второго логического транзистора, открывает и насыщает его. В результате на выходной области (область (1)), являющейся коллектором второго логического транзистора, низкий уровень напряжения.
Анализ работы наноструктуры И-НЕ, сформированной нанослоями 1, 3, 5, 7, 9, 11, 14, 16, доказывает ее работоспособность и выполнение функции И-НЕ.
Предлагаемая логическая структура И-НЕ обеспечивает высокую информационную плотность (за счет использования наноразмеров) и улучшенное быстродействие (за счет уменьшения площади поверхности переходов структуры И-НЕ и, как следствие, - уменьшения паразитной емкости) при низкой мощности потребления.