СХЕМА ХРАНЕНИЯ И СЧИТЫВАНИЯ ИНФОРМАЦИИ ЭНЕРГОНЕЗАВИСИМОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

Полезная модель относится к интегральным микросхемам энергонезависимых запоминающих устройств NOR-типа на МОП-транзисторах.
Известно выполнение схемы хранения и считывания энергонезависимого запоминающего устройства, описанное в патенте США №4138737, МКИ G11C 21/00, опубликованном 6 февраля 1979 г., в котором считывание выполняется посредством сравнения величин токов, протекающих в парах одновременно выбираемых элементов памяти, сохраняющих противоположные состояния. Обеспечивая высокую надежность считывания, это устройство, однако, имеет недостаток, заключающийся в том, что для хранения каждой единицы информации оно содержит по два элемента памяти и это существенно его усложняет.
Этот недостаток устранен в устройстве, описанном в патенте США №7349276, МКИ G11C 7/02, опубликованном 25 марта 2008 г.Данная схема хранения и считывания информации энергонезависимого запоминающего устройства содержит матрицу элементов памяти, в каждой строке которой входы выборки элементов памяти соединены и являются соответствующим входом выборки строки, а у элементов памяти, составляющих столбцы, информационные входы-выходы соединены с истоками соответствующих n-канальных МОП-транзисторов выборки столбцов матрицы, затворы которых являются входами выборки столбцов, столбец эталонных элементов памяти, входы выборки которых подключены к соответствующим входам выборки строк, а информационные входы-выходы соединены с истоком n-МОП-транзистора выборки эталонного столбца, затвор которого является входом выборки эталонного столбца. Устройство содержит первый и второй потенциалозадающие p-канальные МОП-транзисторы, затворы и стоки у каждого из которых соединены и подключены соответственно к стоку n-МОП-транзистора выборки эталонного столбца и к стокам n-МОП-транзисторов выборки столбцов матрицы, первый и второй токозадающие p-МОП-транзисторы, затворы которых соединены с затворами первого и второго потенциалозадающих p-МОП-транзисторов соответственно, истоки первых и вторых потенциалозадающих и токозадающих p-МОП-транзисторов подключены к шине положительного напряжения питания, первый и второй токозадающие n-МОП-транзисторы, стоки которых соединены со стоком второго токозадающего p-МОП-транзистора и являются информационным выходом устройства, потенциалозадающий n-МОП-транзистор, затвор и сток которого вместе с затворами первого и второго токозадающих n-МОП-транзисторов соединены со стоком первого токозадающего p-МОП-транзистора, а истоки вместе с истоками первого и второго токозадающих n-МОП-транзисторов соединены с шиной нулевого потенциала. Каждый элемент памяти состоит из n-канального МОП-транзистора хранения с плавающим затвором, управляющий затвор n-МОП-транзистора хранения является входом выборки, а сток - информационным входом-выходом, истоки n-МОП-транзисторов хранения у элементов памяти подключены к шине нулевого потенциала, причем в матрице непосредственно, а в эталонном столбце через соответствующие резисторы смещения напряжения.
В данном устройстве идентификация логического состояния считываемого элемента памяти осуществляется через сравнение тока в выбранном для считывания элементе памяти с эталонным током, задаваемым с помощью эталонного элемента памяти. На плавающий затвор его n-канального МОП-транзистора хранения занесен максимально возможный заряд, а на затвор во время считывания подается такой же потенциал, как у считываемого элемента памяти. Однако, наличие резистора смещения приводит к уменьшению напряжения между затвором и истоком транзистора хранения, в результате чего уровень тока эталонного элемента памяти примерно вдвое ниже, чем в считываемом и занимает среднее положение между высоким и низким уровнями тока соответственно при максимальном и минимальном зарядах на плавающих затворах транзисторов хранения.
Недостаток этого устройства состоит в том, что получение оптимального для надежного считывания сопротивления резисторов смещения сложно на практике из-за неоднородности физической природы вольтамперных характеристик резисторов и n-МОП-транзисторов. Помимо этого в данном устройстве не учитывается возможность неполного занесения и удаления зарядов плавающих затворов транзисторов элементов памяти при программировании в неблагоприятных условиях, вследствие чего нарушается соотношение считываемых токов с эталонными, на которое также влияют последствия деградации подзатворного туннельного диэлектрика транзисторов матричных элементов памяти после многократных повторений циклов перепрограммирования.
Технический результат полезной модели заключается в повышении точности и устойчивости соотношений, сравниваемых во время считывания токов элементов памяти при воздействии дестабилизирующих факторов и нестабильности условий перепрограммирования, а также деградации свойств туннельного диэлектрика транзисторов с плавающим затвором.
Технический результат достигается тем, что в схему хранения и считывания информации энергонезависимого запоминающего устройства, содержащую матрицу элементов памяти, в каждой строке которой входы выборки элементов памяти соединены и являются соответствующим входом выборки строки, а у элементов памяти, составляющих столбцы, информационные входы-выходы соединены с истоками соответствующих n-канальных МОП-транзисторов выборки столбцов матрицы, затворы которых являются входами выборки столбцов, столбец эталонных элементов памяти, входы выборки которых подключены к соответствующим входам выборки строк, а информационные входы-выходы соединены с истоком n-МОП-транзистора выборки эталонного столбца, затвор которого является входом выборки эталонного столбца, первый и второй потенциалозадающие p-канальные МОП-транзисторы, токозадающий p-МОП-транзистор, затвор которого соединен с затвором и стоком первого потенциалозадающего p-МОП-транзистора и со стоком n-МОП-транзистора выборки эталонного столбца, истоки первого и второго потенциалозадающих и токозадающего p-МОП-транзисторов подключены к шине положительного напряжения питания, дополнительно введены первый и второй ключевые p-МОП-транзисторы, истоки которых подключены к шине положительного напряжения питания, затворы соединены и являются входом разрешения считывания устройства, а стоки соответственно соединены со стоками n-МОП-транзисторов выборки столбцов матрицы и со стоком n-МОП-транзистора выборки эталонного столбца, второй столбец эталонных элементов памяти, входы выборки которых подключены к соответствующим входам выборки строк, а информационные входы-выходы соединены с истоком n-МОП-транзистора выборки второго эталонного столбца, затвор которого является входом выборки второго эталонного столбца, а сток соединен со стоками и затворами первого и второго потенциалозадающих p-МОП-транзисторов, сток токозадающего p-МОП-транзистора соединен со стоками n-МОП-транзисторов выборки столбцов матрицы и с информационным выходом устройства.
Указанное выполнение схемы хранения и считывания информации энергонезависимого запоминающего устройства позволяет стабилизировать соотношение уровня эталонного тока с высоким и низким уровнями тока в выбираемых для считывания элементах памяти.
Отличительными признаками полезной модели являются дополнительное введение в устройство второго столбца эталонных элементов памяти, первого и второго ключевых p-МОП-транзисторов и выполнение связей.
Полезная модель поясняется чертежом Фиг.1, на котором изображена электрическая схема устройства.
1
n
1
k
1
n
1
2
П
Схема хранения и считывания информации энергонезависимого запоминающего устройства содержит матрицу элементов памяти, в каждой строке которой входы выборки элементов памяти соединены и являются соответствующим входом AX-AX выборки строки, а у элементов памяти, составляющих столбцы, информационные входы-выходы соединены с истоками соответствующих n-канальных МОП-транзисторов 1-1 - 1-k выборки столбцов матрицы, затворы которых являются входами AY-AY выборки столбцов, первый и второй столбцы эталонных элементов памяти (ЭП), входы выборки которых подключены к соответствующим входам AX-AX выборки строк, а информационные входы-выходы соответственно соединены с истоками первого и второго n-МОП-транзисторов 2-1 и 2-2 выборки эталонных столбцов, затворы которых является входами S и S выборки первого и второго эталонных столбцов, первый и второй потенциалозадающие p-канальные МОП-транзисторы 3-1 и 3-2, затворы и стоки которых соединены со стоками первого и второго n-МОП-транзисторов 2-1 и 2-2 выборки эталонных столбцов, токозадающий p-МОП-транзистор 4, затвор которого соединен с затворами потенциалозадающих p-МОП-транзисторов 3-1 и 3-2, первый и второй ключевые p-МОП-транзисторы 5-1 и 5-2, затворы которых являются входом RD разрешения считывания устройства, сток транзистора 5-1 вместе со стоком p-МОП-транзистора 4 соединены со стоками n-МОП-транзисторов 1-1-1-k выборки столбцов матрицы элементов памяти и с информационным выходом D устройства, а сток транзистора 5-2 соединен со стоками потенциалозадающих p-МОП-транзисторов 3-1 и 3-2, истоки которых и истоки токозадающего и ключевых p-МОП-транзисторов 4 и 5-1, 5-2 подключены к шине +U положительного напряжения питания.
i
1
n
В данном устройстве могут быть использованы элементы памяти, каждый из которых содержит n-МОП транзистор 6 хранения с плавающим затвором, исток которого подключен к шине нулевого потенциала, затвор является входом управления элемента памяти, а сток соединен с истоком n-МОП транзистора 7 выборки, затвор и сток которого соответственно являются входом выборки и информационным входом-выходом элемента памяти. Входы управления элементов памяти каждой строки матрицы соединены и являются входом UX (одним из входов UX-UX) управления строки, к которому также подключены входы управления соответствующих эталонных элементов памяти первого столбца. Входы управления эталонных элементов памяти второго столбца являются инверсными входами  управления.
Ввод определенного состояния логического нуля или логической единицы в элемент памяти производится посредством накопления положительного заряда на плавающем затворе n-МОП транзистора 6 хранения или удаление положительного заряда с него. В режиме считывания на затворы транзисторов 6 хранения через соответствующие входы управления поступают напряжения высокого логического уровня, способные открыть полноценные каналы у транзисторов 6 хранения только при наличии положительных зарядов на их плавающих затворах, а в отсутствии зарядов транзисторы 6 остаются закрытыми, либо имеют каналы с существенно меньшей проводимостью.
Накопление положительного заряда на плавающем затворе n-МОП-транзистора 6 хранения происходит в результате подачи нулевого потенциала на его управляющий затвор и высокого положительного напряжения на сток и затвор n-МОП транзистора 7 выборки. Со стока n-МОП-транзистора 7 высокое положительное напряжение через его открытый канал поступает на сток n-МОП-транзистора 6 и делится конденсаторами, образующимися между его стоком и плавающим затвором и между плавающим и управляющим затворами на две части. При этом величина напряжения на диэлектрике, отделяющем сток n-МОП-транзистора 6 от его плавающего затвора, должна обеспечить протекание туннельного тока через него.
Во время удаления положительного заряда с плавающего затвора n-МОП-транзистора 6 на его управляющем затворе устанавливают высокое положительное напряжение. Сток n-МОП транзистора 7 отключают. Напряжение между затвором и истоком n-МОП транзисторов 6 делится конденсаторами, образовавшимися между управляющим и плавающим затворами и между плавающим затвором и подложкой n-МОП-транзистора 6. В результате этого заряд с плавающего затвора стечет через туннельный диэлектрик в сток транзистора 6 и через его открытый канал - в шину нулевого потенциала.
Схема хранения и считывания информации энергонезависимого запоминающего устройства работает следующим образом.
1
k
1
2
В режиме хранения информации на вход РЮ разрешения считывания, на входы AY-AY выборки столбцов и на входы S, S выборки эталонных столбцов поступает напряжение низкого логического уровня, транзисторы 5-1 и 5-2 открыты и формирует на информационном выходе D устройства и на узле затворов транзисторов 3-1, 3-2, 4 высокие логические уровни, на которые матричные и эталонные элементы памяти не оказывают никакого влияния, так как все n-МОП-транзисторы 1-1-1-k выборки столбцов и 2-1, 2-3 выборки эталонных столбцов закрыты.
1
n
1
k
При переключении устройства в режим считывания на один из входов AX-AX и один из входов AY-AY, соответствующих строке и столбу, содержащих выбираемый элемент памяти, подаются высокие логические уровни при сохранении низких уровней на остальных. Ток выбираемого элемента памяти протекает в узел информационного выхода D, стремясь понизить уровень его напряжения.
1
n
На все входы UX-UX управления и инверсные входы  управления поступает напряжение высокого логического уровня, который должен быть ниже уровня активации туннельного эффекта в n-МОП-транзисторах 6 хранения.
Уровни на входе RD разрешения считывания и на входах выборки эталонных столбцов тоже повышается, запирая p-МОП-транзисторы 5-1, 5-2 и открывая n-МОП-транзисторы 2-1 и 2-2 выборки столбцов эталонных элементов памяти. Эталонные элементы памяти в первом и втором столбцах имеют на плавающих затворах соответственно минимальные и максимальные положительные заряды. Два эталонных элемента памяти с высокими логическими уровнями на входах выборки всегда имеют противоположные состояния и токи, протекающие в них, складываются в узле стоков n-МОП-транзисторов 3-1 и 3-2, идентичных n-МОП-транзистору 4, и вместе образующих токовое зеркало, отражающее сумму токов выбранных эталонных элементов памяти с коэффициентом 1/2. Этот ток, втекая в узел информационного выхода D, стремится поднять уровень его напряжения.
Соотношение втекающего и вытекающего токов узла информационного выхода D зависит от состояния выбранного для считывания элемента памяти. Если он имеет положительный заряд на плавающем затворе n-МОП-транзистора 6 хранения, вытекающий ток доминирует и на информационном выходе D формируется низкий логический уровень, а если этот заряд минимален - высокий, так как в узле информационного выхода D доминирует втекающий ток.
1
n
Программирование информационных состояний матрицы элементов памяти в данном устройстве осуществляется построчно. Выбор программируемой строки матрицы производится повышением логического уровня на соответствующем входе AX-AX при сохранении низких уровней на остальных. Программирование проходит две стадии.
1
k
1
2
i
1
n
На первой стадии удаляют имеющиеся положительные заряды с плавающих затворов всех транзисторов 6 хранения элементов памяти строки и соответствующего ей эталонного элемента памяти первого столбца и заносят заряд на плавающий затвор транзистора 6 хранения соответствующего эталонного элемента памяти второго столбца. Для выполнения данного действия на вход RD разрешения считывания, все входы AY-AY выборки столбцов и вход S выборки первого эталонного столбца подают низкие логические уровни, открывающие p-МОП-транзисторы 5-1, 5-2 и запирающие n-МОП-транзисторы 1-1 - 1-k и 2-1. P-МОП-транзистор 2-2 выборки второго эталонного столбца при этом должен быть открыт - на его затворе через вход Sустанавливают высокий логический уровень так же, как на входе UX управления выбранной строки элементов памяти. На входы UX-UXуправления невыбранных строк матрицы и на все входы  второго столбца эталонных элементов памяти должны поступать напряжения низкого уровня.
П
В результате n-МОП-транзисторы 6 хранения элементов памяти выбранной строки матрицы и соответствующего им эталонного элемента памяти первого столбца окажутся в условиях, приводящих к удалению положительных зарядов с их плавающих затворов, - высокое положительное напряжение на затворах и разрыв стоковых цепей. В тоже время n-МОП-транзистор 6 хранения в выбранном эталонном элементе памяти второго столбца накопит положительный заряд на плавающем затворе. На его затворе низкое напряжение, а его сток через открытые каналы МОП-транзисторов 5-2, 2-2 и 7 подключен к шине +U положительного напряжения питания. Во всех остальных элементов памяти n-МОП-транзисторы 6 сохраняют свои состояния, так как на их затворах низкие напряжения, а стоки отключены.
Первую стадию программирования можно определить как стирание информации, а состояние элемента памяти, на плавающем затворе которого отсутствует положительный заряд - состоянием логической единицы. Тогда вторая стадия программирования, будет заключаться в записи состояний логического нуля в определенные элементы памяти выбранной строки матрицы.
1
k
1
1
k
2
i
При переходе программирования во вторую стадию на входе RD разрешения считывания остается низкий логический уровень. На входы AY-AY выборки столбцов, соответствующие переводимым в состояние "Нуля" элементам памяти, и на вход S выборки первого столбца эталонных элементов памяти подают высокие логические уровни, а на остальные входы AY-AY и на вход S - низкие. На входе UX управления и инверсном входе  управления соответственно устанавливают низкий и высокий логические уровни.
П
В таких условиях n-МОП-транзисторы 6 хранения элементов памяти выбранной строки матрицы, стоки которых через открытые каналы МОП-транзисторов 5-1 и 1-1 - 1-k подключены к шине +Uположительного напряжения питания, получают положительные заряды на плавающие затворы. Тоже происходит у n-МОП-транзистора 6 в соответствующем эталонном элементе памяти первого столбца, сток которого получает высокое положительное напряжение через открытые каналы МОП-транзисторов 5-2 и 2-1. N-МОП-транзистор 6 соответствующего эталонного элемента памяти второго столбца при этом находится в условиях, приводящих к удалению положительного заряда с плавающего затвора. На его затворе высокое положительное напряжение, а сток отключен по причине отсутствия канала у n-МОП-транзистора 2-2.
1
n
1
n
Стирание информации в данном устройстве возможно осуществить для всех элементов памяти одновременно. Для этого в отличие от построчного выполнения необходимо подать высокие логические уровни на все входы AX-AX выборки строк и все входы UX-UX управления, а на всех инверсных входах  управления необходимо установить низкие логические уровни.
Конфигурация электрической схемы устройства и принципы его работы обеспечивают высокую идентичность физических состояний и электрических режимов работы считываемых и эталонных элементов памяти, соотношения токов в которых определяет выбираемую информацию. У этих элементов памяти при полной идентичности конструкции, заряды на плавающих затворах в процессе программирования создаются и удаляются одновременно и в одинаковых условиях. Если в силу каких-либо дестабилизирующих воздействий или неблагоприятных условий эти процессы будут выполнены не полностью, то до какой-то степени устойчивое считывание будет возможно.
В данном устройстве также решена задача сохранения работоспособности после многократного перепрограммирования состояний элементов памяти. Так как изменение состояний эталонных элементов памяти производится не реже, чем в соответствующих им элементах матрицы, процессы деградации туннельного диэлектрика во взаимодействующих транзисторах проходят параллельно, причем в большей степени у транзисторов эталонных элементов памяти. Если процесс деградации приводит к уменьшению тока в транзисторе, имеющем заряд на плавающем затворе, или к увеличению тока в транзисторе без заряда, при большем износе эталонных элементов памяти получение правильных соотношений сравниваемых токов более вероятно.
Таким образом, схема хранения и считывания информации энергонезависимого запоминающего устройства обеспечивает высокую устойчивость к воздействию дестабилизирующих факторов и нестабильности режимов при программировании и считывании информации, а также позволяет компенсировать последствия деградации свойств туннельного диэлектрика в транзисторах хранения элементов памяти с плавающим затвором в результате многократного перепрограммирования.