АРСЕНИД-ГАЛЛИЕВЫЙ ОПЕРАЦИОННЫЙ УСИЛИТЕЛЬ С МАЛЫМ НАПРЯЖЕНИЕМ СМЕЩЕНИЯ НУЛЯ
GALLIUM ARSENIDE OPERATIONAL AMPLIFIER WITH A LOW ZERO-BIAS VOLTAGE

Изобретение относится к области аналоговой микроэлектроники и может быть использовано в структуре аналого-цифровых интерфейсов и IP-модулей систем связи и телекоммуникаций, допускающих работу в условиях воздействия проникающей радиации, низких или высоких температур.
Известно значительное количество базовых схем операционных усилителей (ОУ) на основе так называемого «перегнутого» каскода, которые реализуются на биполярных (BJT) и полевых транзисторах (JFet, КМОП, КНИ, КНС и др.), а также при их совместном включении [1-27].
Существуют схемы ОУ с входным каскадом на JFET и выходным «перегнутым» каско дом на p-n-р биполярных транзисторах [1,2], ОУ с входным каскадом на JFET и «перегнутым» каско дом на n-p-п биполярных транзисторах [3], ОУ с входными каскадами на КМОП и «перегнутым» каско дом на p-n-р биполярных транзисторах [4-6], ОУ с входными каскадами на КМОП и «перегнутым» каскодом на n-p-n биполярных транзисторах [7-9], ОУ с входным каскадом на биполярных n-p-n и выходным «перегнутым» каскодом на p-n-р биполярных транзисторах [10-16], ОУ с входным каскадом на p-n-р и выходным «перегнутым» каскодом на n-p-n биполярных транзисторах [17-20], а также серийных ОУ с входными JFET и выходным «перегнутым» каскодом на n-p-n биполярных транзисторах [21-23].
Таким образом, сочетание входного дифференциального каскада и выходного «перегнутого» каскода является основой схемотехники современных ОУ.
Во многих применениях схема ОУ адаптируется под конкретные технологические процессы и внешние воздействующие факторы, например, влияние низких температур и радиации, т.к. только в этом случае обеспечивается реализациях предельных параметров ОУ.
В настоящее время в российской и зарубежной микроэлектронике уделяется повышенное внимание арсенид-галлиевым микросхемам. Данное направление создания электронной компонентной базы относится к числу востребованных в задачах космического приборостроения. Однако особенности арсенид-галлиевых технологических процессов накладывают существенные ограничения на типы реализуемых транзисторов и их характеристики. Так, например, арсенид-галлиевый технологический процесс, освоенный в США [24-27], а также в Минском научно-исследовательском институте радиоматериалов НАН (https://mniirm.by/), ориентирован на изготовление аналоговых схем, содержащих только полевые GaAs транзисторы с управляющим р-n переходом и биполярные GaAs p-n-р транзисторы. Применение других полупроводниковых приборов не допускается. Это накладывает существенные ограничения на схемотехнику аналоговых устройств, ориентированных на данный технологический процесс.
Ближайшим прототипом (фиг. 1) заявляемого устройства является ОУ, представленный в монографии «Подойников Д.Е. Операционные усилители: Принципы построения, теория, схемотехника. - М.: Энергоатомиздат, 1983. - 216 стр.». Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, связанные со входами входного дифференциального каскада 3 на полевых транзисторах с управляющим р-n переходом, выход устройства 4, первый 5 и второй 6 токовые выходы входного дифференциального каскада 3, причем первый 5 токовый выход связан с первой 7 шиной источника питания, общая истоковая цепь 8 входного дифференциального каскада 4 соединена со второй 9 шиной источника питания через источник опорного тока 10, второй 6 токовый выход входного дифференциального каскада 3 соединен с эмиттером выходного биполярного p-n-р транзистора 11 промежуточного каскада, база которого подключена к источнику напряжения смещения 12, а коллектор через источник опорного тока 13 промежуточного каскада связан со второй 9 шиной источника питания, первый 14 вспомогательный транзистор, выходной буферный усилитель 15, низкоомный выход которого является выходом 3 устройства.
см
Существенный недостаток ОУ-прототипа состоит в том, что при его реализации на JFET полевых и p-n-р биполярных арсенид-галлиевых транзисторах он имеет повышенные значения систематической составляющей напряжения смещения нуля (U). Это обусловлено отрицательным влиянием на статический режим классических ОУ на «перегнутых» каскодах тока базы используемых биполярных р-n-р транзисторов, который с уменьшением температуры существенно увеличиваются из-за деградации коэффициента усиления по току базы (β).
Основная задача предполагаемого изобретения состоит в создании операционного усилителя с «перегнутым» каскодом, реализуемого на JFET арсенид-галлиевых полевых транзисторах с управляющим р-n переходом и биполярных GaAs p-n-р транзисторах, имеющего малые значения систематической составляющей напряжения смещения нуля.
Поставленная задача достигается тем, что в операционном усилителе фиг. 1, содержащем первый 1 и второй 2 входы устройства, связанные со входами входного дифференциального каскада 3 на полевых транзисторах с управляющим р-n переходом, выход устройства 4, первый 5 и второй 6 токовые выходы входного дифференциального каскада 3, причем первый 5 токовый выход связан с первой 7 шиной источника питания, общая истоковая цепь 8 входного дифференциального каскада 4 соединена со второй 9 шиной источника питания через источник опорного тока 10, второй 6 токовый выход входного дифференциального каскада 3 соединен с эмиттером выходного биполярного p-n-р транзистора 11 промежуточного каскада, база которого подключена к источнику напряжения смещения 12, а коллектор через источник опорного тока 13 промежуточного каскада связан со второй 9 шиной источника питания, первый 14 вспомогательный транзистор, выходной буферный усилитель 15, низкоомный выход которого является выходом 3 устройства, предусмотрены новые элементы и связи -источник опорного тока 10 выполнен в виде двух идентичных и параллельно включенных первого 16 и второго 17 вспомогательных источников опорного тока на каскодных составных полевых транзисторах, источник опорного тока 13 промежуточного каскада реализован на каскодных составных транзисторах и идентичен первому 16 и второму 17 вспомогательным источникам опорного тока, эмиттер выходного биполярного р-n-р транзистора 11 промежуточного каскада соединен с затвором первого 18 дополнительного полевого транзистора, исток которого через первый 14 вспомогательный резистор соединен со вторым 6 токовым выходом входного дифференциального каскада 3, второй 6 токовый выход входного дифференциального каскада 3 связан с затвором второго 19 дополнительного полевого транзистора, сток которого подключен к первой 7 шине питания, а исток через второй 20 вспомогательный резистор соединен с эмиттером первого выходного биполярного транзистора 11 промежуточного каскада, коллектор выходного биполярного p-n-р транзистора 11 промежуточного каскада связан с базой дополнительного биполярного транзистора 21, коллектор которого соединен со второй 9 шиной источника питания, а эмиттер соединен со входом выходного буферного усилителя 15 и затвором третьего 22 дополнительного полевого транзистора, сток которого подключен ко второй 7 шине источника питания, а исток соединен с эмиттером дополнительного биполярного транзистора 21 через дополнительный резистор 23.
На чертеже фиг. 1 показана схема ОУ-прототипа.
На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1 и п. 2 формулы изобретения.
На чертеже фиг. 3 приведена схема заявляемого ОУ фиг. 2 на арсенид-галлиевых полевых и арсенид-галлиевых биполярных транзисторах в среде LTspice в при t=27°C, +Vcc=-Vee=10 В, R1÷R7=11 кОм, V1=7.362 В, Ск=20 пФ и ширине канала JFET GaAs 1 мкм.
На чертеже фиг. 4 приведена логарифмическая амплитудно-частотная характеристика коэффициента усиления по напряжению ОУ фиг. 3
Арсенид-галлиевый операционный усилитель с малым напряжением смещения нуля фиг. 2 содержит первый 1 и второй 2 входы устройства, связанные со входами входного дифференциального каскада 3 на полевых транзисторах с управляющим р-n переходом, выход устройства 4, первый 5 и второй 6 токовые выходы входного дифференциального каскада 3, причем первый 5 токовый выход связан с первой 7 шиной источника питания, общая истоковая цепь 8 входного дифференциального каскада 4 соединена со второй 9 шиной источника питания через источник опорного тока 10, второй 6 токовый выход входного дифференциального каскада 3 соединен с эмиттером выходного биполярного p-n-р транзистора 11 промежуточного каскада, база которого подключена к источнику напряжения смещения 12, а коллектор через источник опорного тока 13 промежуточного каскада связан со второй 9 шиной источника питания, первый 14 вспомогательный транзистор, выходной буферный усилитель 15, низкоомный выход которого является выходом 3 устройства. Источник опорного тока 10 выполнен в виде двух идентичных и параллельно включенных первого 16 и второго 17 вспомогательных источников опорного тока на каскодных составных полевых транзисторах, источник опорного тока 13 промежуточного каскада реализован на каскодных составных полевых транзисторах и идентичен первому 16 и второму 17 вспомогательным источникам опорного тока, эмиттер выходного биполярного p-n-р транзистора 11 промежуточного каскада соединен с затвором первого 18 дополнительного полевого транзистора, исток которого через первый 14 вспомогательный резистор соединен со вторым 6 токовым выходом входного дифференциального каскада 3, второй 6 токовый выход входного дифференциального каскада 3 связан с затвором второго 19 дополнительного полевого транзистора, сток которого подключен к первой 7 шине питания, а исток через второй 20 вспомогательный резистор соединен с эмиттером первого выходного биполярного транзистора 11 промежуточного каскада, коллектор выходного биполярного p-n-р транзистора 11 промежуточного каскада связан с базой дополнительного биполярного транзистора 21, коллектор которого соединен со второй 9 шиной источника питания, а эмиттер соединен со входом выходного буферного усилителя 15 и затвором третьего 22 дополнительного полевого транзистора, сток которого подключен ко второй 7 шине источника питания, а исток соединен с эмиттером дополнительного биполярного транзистора 21 через дополнительный резистор 23.
На чертеже фиг. 2, в соответствии с п. 2 формулы изобретения, первый 16 и второй 17 вспомогательные источники опорного тока на каскодных составных полевых транзисторах, а также источник опорного тока 13 промежуточного каскада выполнены по идентичным схемам, содержащим четвертый 24 и пятый 25 дополнительные полевые транзисторы и согласующий резистор 26, причем сток четвертого 24 дополнительного полевого транзистора соединен с истоком пятого 25 дополнительного полевого транзистора и является выходом первого 16 и второго 17 вспомогательных источников опорного тока, его затвор соединен с истоком пятого 25 дополнительного полевого транзистора и через согласующий резистор 26 подключен ко второй 9 шине источника питания, причем сток пятого 25 дополнительного полевого транзистора соединен с истоком пятого 25 дополнительного полевого транзистора, а затвор пятого 25 дополнительного полевого транзистора связан со второй 9 шиной источника питания.
к
c
Устойчивость ОУ фиг. 2 обеспечивается корректирующим конденсатором 27 (С), который иногда может отсутствовать. Для симметрирования статических режимов по напряжению затвор-сток транзисторов входного дифференциального каскада 3 может использоваться вспомогательный резистор 28 (R). Для повышения коэффициента ослабления входного синфазного сигнала ОУ фиг. 2 входной дифференциальный каскад 3 может выполняться на основе каскодных составных полевых транзисторов 29-30, 31-32.
Компьютерное моделирование схемы фиг. 3 подтверждает, что статические токи всех цепей стабилизации статического режима ОУ идентичны и с высокой точностью равны 698 мкА. Выполнить данное условие в схеме ОУ возможно только на JFET транзисторах.
Рассмотрим работу предлагаемого ОУ фиг. 2.
13
0
16
0
17
0
R14
R20
R21
0
1
Основная особенность схемы фиг. 2 состоит в применении идентичных источника опорного тока 13 промежуточного каскада (I=I), первого 16 (I=I) и второго 17 (I=I) вспомогательных источников опорного тока, а также таких же цепей стабилизации статического режима выходного биполярного p-n-р транзистора 11 промежуточного каскада и дополнительного биполярного транзистора 21, которые реализованы на первом 18, втором 19 и третьем 22 дополнительных полевых транзисторах (I=I=I=I). В результате для высокоимпедансного узла Σ можно составить следующее уравнение Кирхгофа для «втекающих» и «вытекающих» токов:
0
где I - численные значения тока всех токостабилизирующих двухполюсников в схеме фиг. 2;
11
21
β, β - коэффициенты усиления по току базы выходного биполярного p-n-р транзистора 11 промежуточного каскада и дополнительного биполярного транзистора 21;
13
0
I=I - ток источника опорного тока 13 промежуточного каскада.
1
При этом разностный ток в узле Σ (ток статической ошибки) равен
11
21
Σ
см
Если в диапазоне внешних воздействий β=β то ΔI=0 и, как следствие, систематическая составляющая напряжения смещения нуля ОУ фиг. 2 U, приведенная к его входу, принимает малые значения:
ДК
где S - крутизна усиления входного дифференциального каскада 3.
см
Как показывает компьютерное моделирование (фиг. 3), численные значения U лежат в диапазоне 30-50 мкВ.
Учитывая, что все источники опорного тока, устанавливающие статический режим ОУ фиг. 2, имеют высокое выходное дифференциальное сопротивление, в схеме фиг. 2 обеспечивается повышенный коэффициент усиления по напряжению (80-90 дБ), что достаточно для многих применений.
Компьютерное моделирование (фиг. 3, фиг. 4) показывает, что предлагаемый ОУ, схемотехника которого адаптирована на применение в тяжелых условиях эксплуатации, имеет существенные достоинства в сравнении с известными вариантами построения ОУ при их реализации в рамках рассматриваемого арсенид-галлиевого технологического процесса, обеспечивающего создание только полевых транзисторов с управляющим р-n переходом и биполярных p-n-р транзисторов.