Вычислительная система на конфигурируемых процессорах с межпроцессорным контролем информации

Полезная модель относится к области автоматики и вычислительной техники и может быть использована в управляющих и вычислительных системах разового применения.
Наиболее близким аналогом предлагаемой полезной модели является вычислительная система на конфигурируемых процессорах с межпроцессорным контролем информации (пат. РФ №141775). Недостаток известной системы в том, что при отказе двух внутренних каналов обработки информации в каждом конфигурируемом процессоре, вычислительная система признается отказавшей, в то время, как один внутренний канал обработки информации в каждом процессоре остается исправным. Это может привести к исчерпанию системой резервных ресурсов до окончания выполнения задачи.
Цель полезной модели - повысить надежность вычислительной системы на конфигурируемых процессорах путем продолжения правильного функционирования конфигурируемых процессоров при возникновении отказа в двух внутренних каналах обработки информации из трех в обоих процессорах за счет применения межпроцессорного контроля информации.
Сущность полезной модели состоит в следующем.
Система функционирует в двухканальной конфигурации. В процессе функционирования данные обрабатываются внутренними каналами обработки информации, которые программно синтезированы в кристаллах конфигурируемых процессоров. Кроме того, в кристаллах конфигурируемых процессоров синтезированы мажоритарные элементы, которые осуществляют логическую функцию «2 из 3» по отношению к данным с выходов внутренних каналов обработки информации и по три схемы сравнения, осуществляющие поразрядное сравнение данные на выходах внутренних каналов обработки информации между собой.
Обработанные данные из каналов обработки информации первого и второго конфигурируемых процессоров поступают на входы мажоритарных элементов и далее на входы данных четвертого коммутатора.
Одновременно данные с выходов внутренних каналов обработки информации первого конфигурируемого процессора поступают на входы первого - третьего коммутаторов, которые управляются сигналами с выхода первого элемента И. Управляющие сигналы четвертым коммутатором формируют второй, третий, четвертый, пятый элементы ИЛИ и второй элемент И.
Управление четвертым коммутатором осуществляется таким образом, что при исправном функционировании двух внутренних каналов обработки информации первого конфигурируемого процессора данные через мажоритарный элемент и четвертый коммутатор поступают на выход данных системы. В случае отказа двух внутренних каналов обработки информации первого или второго конфигурируемых процессоров данные на их выходах сравниваются между собой (осуществляется межпроцессорный контроль информации) и данные через четвертый коммутатор подаются на выход данных системы. Если же отказали три внутренних канала обработки информации первого конфигурируемого процессора, то данные на выход системы через четвертый коммутатор поступают с выхода мажоритарного элемента второго конфигурируемого процессора. Система будет продолжать функционировать при условии, что в каждом процессоре останется хотя бы по одному внутреннему каналу обработки информации или пока не выйдут из строя все внутренние каналы обработки информации первого конфигурируемого процессора и два канала обработки информации второго конфигурируемого процессора.
Вычислительная система на конфигурируемых процессорах с межпроцессорным, межканальным контролем информации содержит (фиг. 1): два конфигурируемых процессора 1-2, в кристаллах которых синтезированы по три внутренних канала обработки информации 3-5, по одному мажоритарному элементу 6 и по три схемы сравнения 7-9 (получены путем описания логики работы процессора на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Verilog), вне кристаллов располагаются девять схем сравнения 15-17, 23-25, 26-28, четыре коммутатора 12-14, 20, два элемента И 10, 32, пять элементов ИЛИ 11, 18, 29, 30, 31 и один элемент И с инверсными входами 19, вход данных системы 21 и выход данных системы 22.
Назначение отдельных элементов и блоков системы.
Первый 1 - второй 2 конфигурируемые процессоры осуществляют обработку данных по алгоритму, реализованному во внутренних каналах обработки информации, и контролируют правильность их функционирования.
Первый 3 - третий 5 внутренние каналы обработки информации предназначены для обработки данных по соответствующему алгоритму.
Мажоритарный элемент 6 осуществляет выборку данных, поступающих от внутренних каналов обработки информации по схеме 2/3, и передает на выход соответствующего конфигурируемого процессора.
Первая 7 - третья 9 схемы сравнения первого 1 - второго 2 конфигурируемых процессоров производят поразрядное сравнение результатов обработки данных с выходов первого 1-3 третьего внутреннего канала обработки информации между собой, формируют единичный сигнал на своих инверсных выходах в случае несовпадения данных и на прямых выходах в случае совпадения.
Первый 12 - третий 14 коммутаторы предназначены для передачи данных с выходов первого 3 - третьего 5 внутренних каналов обработки информации первого 1 конфигурируемого процессора на входы четвертой 15 - шестой 17, седьмой 23 -двенадцатой 28 схем сравнения по управляющим сигналам с выхода первого 10 элемента И.
Четвертый 20 коммутатор осуществляет передачу данных с выходов первого 3 - третьего 5 внутренних каналов обработки информации первого 1 конфигурируемого процессора и мажоритарных элементов первого 1 и второго 2 конфигурируемых процессоров на выход данных системы 22.
Четвертая 15 - шестая 17 схемы сравнения выполняют поразрядное сравнение результатов обработки данных с выхода первого 3 внутреннего канала обработки информации первого 1 конфигурируемого процессора и с выходов первого 3 -третьего 5 каналов обработки информации второго конфигурируемого процессора между собой и формируют единичный сигнал на своих выходах в случае совпадения данных.
Седьмая 23 - девятая 25 схемы сравнения выполняют поразрядное сравнение результатов обработки данных с выхода второго 4 внутреннего канала обработки информации первого 1 конфигурируемого процессора и с выходов первого 3 - третьего 5 каналов обработки информации второго конфигурируемого процессора между собой и формируют единичный сигнал на своих выходах в случае совпадения данных.
Десятая 26 - двенадцатая 28 схемы сравнения выполняют поразрядное сравнение результатов обработки данных с выхода третьего 5 внутреннего канала обработки информации первого 1 конфигурируемого процессора и с выходов первого 1 - третьего 3 каналов обработки информации второго конфигурируемого процессора между собой и формируют единичный сигнал на своих прямых выходах в случае совпадения данных.
Первый 10 элемент И предназначен для формирования управляющего сигнала первому 12 - третьему 14 коммутатору на основании сигналов, поступающих с инверсных выходов первой 7 - третьей 9 схем сравнения первого 1 конфигурируемого процессора.
Первый 19 элемент И с инверсными входами предназначен для формирования сигнала на первый вход второго элемента И32 в зависимости от сигналов, поступивших от второго 18, третьего 29 - пятого 31 элементов.
Второй 32 элемент И предназначен для формирования управляющего сигнала на вход логических условий ЛУ5 четвертого коммутатора 20, по данным, полученным с выходов первого 19 элемента И с инверсными входами и первого 11 элемента ИЛИ.
Первый 11 элемент ИЛИ предназначен для передачи сигнала от первой 7 - третьей 9 схем сравнения второго конфигурируемого процессора, на второй вход второго 32 элемента И.
Второй 18 элемент ИЛИ выдает управляющий сигнал на вход логических условий ЛУ1 четвертого 20 коммутатора и на третий вход первого 19 элемента И с инверсными входами, в зависимости от сигналов на выходах первой 7-9 третьей схем сравнения первого 1 конфигурируемого процессора.
Третий 29 элемент ИЛИ формирует управляющий сигнал на вход логических условий ЛУ2 четвертого 20 коммутатора и на второй вход первого 19 элемента И с инверсными входами, в зависимости от сигналов, полученных с четвертой 15 - шестой 17 схем сравнения первого 3 внутреннего канала обработки информации первого 1 конфигурируемого процессора и первого 3 - третьего 5 внутренних каналов обработки информации второго 2 конфигурируемого процессора.
Четвертый 30 элемент ИЛИ выдает управляющий сигнал на вход логических условий ЛУЗ четвертого 20 коммутатора и на первый вход первого 19 элемента И с инверсными входами, в зависимости от сигналов, полученных от седьмой 23 - девятой 25 схем сравнения второго 4 внутреннего канала обработки информации первого 1 конфигурируемого процессора и первого 3 - третьего 5 внутренних каналов обработки информации второго 2 конфигурируемого процессора.
Пятый 31 элемент ИЛИ формирует управляющий сигнал на вход логических условий ЛУ4 четвертого 20 коммутатора и на четвертый вход первого 19 элемента И с инверсными входами, в зависимости от сигналов, полученных от десятой 26 - двенадцатой 28 схем сравнения третьего 5 внутреннего канала обработки информации первого 1 конфигурируемого процессора и первого 3 - третьего 5 внутренних каналов обработки информации второго 2 конфигурируемого процессора.
Вход данных системы 21 предназначен для подачи данных на первый 1 - второй 2 конфигурируемые процессоры.
Выход данных системы 22 предназначен для передачи обработанной информации потребителям.
Вычислительная система на конфигурируемых процессорах с межпроцессорным контролем информации функционирует следующим образом.
В исходном состоянии на входах логических условий первого 12 - третьего 14 коммутаторов - нулевые сигналы, на первом входе ЛУ1 четвертого 20 коммутатора - единичный сигнал, а на входах ЛУ2-ЛУ5 - нулевой. Эта комбинация сигналов разрешает прохождение обработанной информации с выхода мажоритарного элемента 6 первого 1 конфигурируемого процессора через вход А четвертого 20 коммутатора на выход данных системы 22.
При включении питания файлы конфигурации, которые получены путем описания архитектуры и логики работы конфигурируемого процессора на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Verilog загружаются в первый 1 - второй 2 конфигурируемые процессоры. Загрузка конфигурационного файла осуществляется так, что в каждом кристалле первого 1 - второго 2 конфигурируемых процессоров размещаются по три одинаковых внутренних канала обработки информации 3-5, мажоритарный элемент 6 и по три схемы сравнения 7-9. Цепи загрузки конфигурации и синхронизации вычислительной системы на фиг. 1 условно не показаны.
Данные с входа данных системы 21 одновременно поступают во внутренние каналы обработки информации 3-5 первого 1 - второго 2 конфигурируемых процессоров. Результаты обработки синхронно появляются на выходах внутренних каналов обработки информации 3-5, а следовательно, и на входах мажоритарного элемента 6, входах первой 7 - третьей 9 схем сравнения, а также входах данных первого 12 - третьего 14 коммутаторов и входах В, С и D четвертого коммутатора 20.
Мажоритарные элементы 6 первого 1 - второго 2 конфигурируемых процессоров осуществляют поразрядное сравнение данных, полученных с выходов первого 3 - третьего 5 внутренних каналов обработки информации. При этом на выходы мажоритарных элементов первого 1 - второго 2 конфигурируемых процессоров, а, следовательно, и на входы А и Е четвертого 20 коммутатора пройдут те данные, которые зафиксированы на выходах двух из трех внутренних каналов обработки информации.
Если в первом 1 конфигурируемом процессоре исправны два и более внутренних каналов обработки информации, то на прямых выходах первой 7 - третьей 9 схем сравнения первого 1 конфигурируемого процессора установятся единичные сигналы, которые пройдя через второй элемент ИЛИ 18 установят на входе логических условий ЛУ1 четвертого коммутатора 20 единичный сигнал. Это разрешит прохождение данных с выхода мажоритарного элемента 6 первого 1 конфигурируемого процессора через вход А четвертого 20 коммутатора на выход данных системы 22.
В свою очередь, на инверсных выходах первой 7 - третьей 9 схем сравнения первого конфигурируемого процессора 1 установятся нулевые логические уровни, которые закроют первый 10 элемент И и установят на его выходе сигнал низкого уровня. Этот сигнал закроет первый 12 - третий 14 коммутаторы, что позволит установить на выходах четвертой 15 - шестой 17, седьмой 23 - двенадцатой 28 схем сравнения нулевые сигналы, которые поступив на третий 29 - пятый 31 элемент ИЛИ, запретят прохождение данных с выходов первого 3 - третьего 5 внутренних каналов обработки информации первого конфигурируемого процессора 1 через входы В, С и D четвертого коммутатора 20 на выход данных системы 22.
Вход Е четвертого коммутатора 20 также будет закрыт нулевым сигналом, полученным с выхода второго 32 элемента И, и данные с выхода мажоритарного элемента 6 второго 2 конфигурируемого процессора на выход данных системы 22 не поступят.
Если в первом 1 конфигурируемом процессоре исправным останется только один внутренний канал обработки информации, то на прямых выходах первой 7 - третьей 9 схем сравнения, расположенных в его кристалле, установятся нулевые сигналы, которые сформируют на выходе второго элемента ИЛИ 18 сигнал низкого уровня, а следовательно и на входе ЛУ1 четвертого коммутатора 20 установится нулевой сигнал, что запретит прохождение данных с выхода мажоритарного элемента 6 первого конфигурируемого процессора через вход А четвертого коммутатора 20 на выход данных системы 22.
Одновременно единичные сигналы на инверсных выходах первой 7 - третьей 9 схем сравнения первого конфигурируемого процессора 1 установят на выходе первого 10 элемента И единичный сигнал, который разрешит прохождение данных с выходов первого 3 - третьего 5 каналов обработки информации первого конфигурируемого процессора 1 через первый 12 - третий 14 коммутаторы на первые входы четвертой 15 - шестой 17, седьмой 23 - двенадцатой 28 схем сравнения, на вторые входы этих схем сравнения поступают данные с каждого канала обработки информации второго 2 конфигурируемого процессора.
В зависимости от результатов поразрядного сравнения на выходе одной из схем сравнения (четвертой 15, пятой 16, шестой 17, седьмой 23, восьмой 24, девятой 25, десятой 26, одиннадцатой 27, двенадцатой 28) установится единичный сигнал. Например, при совпадении данных с выхода первого коммутатора 12 с каждым из внутренних каналов обработки информации второго 2 конфигурируемого процессора на выходах четвертой 15 - шестой 17 схем сравнения установится сигнал высокого уровня и поступит на вход третьего 29 элемента И, где сформируется управляющий сигнал, поступающий на ЛУ2 четвертого коммутатора 20, и разрешит прохождение данных с выхода первого 3 внутреннего канала обработки информации первого 1 конфигурируемого процессора через вход В четвертого коммутатора 20 на выход данных системы 22.
В случае отказа всех внутренних каналов обработки информации, и, соответственно, несовпадения данных с выходов первого 12 - третьего 14 коммутаторов и с выходов первого 3 - третьего 5 внутренних каналов обработки информации второго 2 конфигурируемого процессора, на выходах третьего 29 - пятого 31 элементов ИЛИ сформируются нулевые сигналы, которые запретят прохождение данных через входы В, С, D коммутатора 20 на выход данных системы. Также нулевые сигналы на выходах третьего 29 - пятого 31 и второго 18 элементов ИЛИ поступят на первый 19 элемент И с инверсными входами и сформируют на его выходе единичный сигнал. Второй 32 элемент И сформирует управляющий сигнал, поступающий на вход ЛУ5 четвертого 20 коммутатора, полученного от первого 11 элемента ИЛИ и первого элемента И с инверсными входами (выполняется условие, при котором три внутренних канала обработки информации отказало в первом 1 конфигурируемом процессоре и хотя бы два внутренних канала во втором конфигурируемом процессоре исправно), что позволит данным с выхода мажоритарного элемента 6 второго конфигурируемого процессора 2 пройти через вход Е четвертого коммутатора 20 на выход данных системы 22.
Резервирование внутренних каналов обработки информации второго конфигурируемого процессора 2 осуществляется только с помощью мажоритарного элемента 6, синтезированного в его кристалле.
Исправное функционирование вычислительной системы продолжается до тех пор, пока в каждом процессоре останется хотя бы по одному внутреннему каналу обработки информации или же не выйдут из строя все внутренние каналы обработки информации первого 1 конфигурируемого процессора и два канала обработки информации второго 2 конфигурируемого процессора.
Таким образом, повышается надежность вычислительной системы на конфигурируемых процессорах путем продолжения правильного функционирования конфигурируемого процессора при возникновении отказа в двух внутренних каналах обработки информации из трех в обоих процессорах, за счет применения межпроцессорного контроля информации.