Триггерное устройство

Предлагаемая полезная модель относится к электронной технике и может быть использована в цифровых системах для построения сдвиговых регистров.
Известны триггерные устройства (См.: Шило В.Л. Популярные цифровые микросхемы: Справочник. - 2-е изд. Исправленное. - М.: Радио и связь, 1989, рис. 1.546, стр. 76), содержащие D-триггер, S-вход которого подключен к шине установки, R-вход подключен к шине сброса, D-вход подключен к шине данных, С-вход подключен к шине тактового входа, а прямой и инверсный выходы которого являются выходами устройства.
Недостатком устройства является отсутствие возможности записывать данные в него по обоим фронтам тактового импульса.
Наиболее близким техническим решением к предлагаемому является триггерное устройство (см. патент №162906 от 08.08.2016 г. на полезную модель «Триггерное устройство» авторов Слепова Ю.В., Алабина А.А., Добромыслова Б.В., Сорокина Ю.А.), содержащее D-триггер, S-вход которого подключен к шине установки, а R-вход - к шине сброса, D-вход подключен к шине данных, при этом прямой и инверсный выходы его являются выходами устройства, инверсный выход вспомогательного D-триггера подключен к его D-входу, а его прямой выход соединен с первым входом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которой подключен к шине тактовой частоты, а выход подключен к С-входам основного и вспомогательных триггеров.
Недостатком устройства является его неуниверсальность, т.к. имеется возможность записывать данные в него только по обоим фронтам тактового импульса.
Задачей предлагаемой полезной модели является расширение функциональных возможностей триггерного устройства.
Техническим результатом предлагаемой полезной модели является достижение возможности управления записью данных в триггер по переднему или заднему, или по обоим фронтам тактового импульса.
Сущность полезной модели состоит в том, что триггерное устройство содержит основной и вспомогательный D-триггеры и логическую схему ИСКЛЮЧАЮЩЕЕ ИЛИ. S-вход основного D-триггера подключен к шине установки, а R-вход - к шине сброса, D-вход подключен к шине данных, а прямой и инверсный выходы его являются выходами устройства. Инверсный выход вспомогательного D-триггера подключен к его D-входу, С-вход вспомогательного D-триггера соединен с С-входом основного D-триггера и подключен к выходу логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которой подключен к шине тактовой частоты.
Новым в предлагаемой полезной модели является введение логических схем И и ИЛИ, причем прямой выход вспомогательного D-триггера подключен к первому входу логической схемы И, второй вход которой подключен к первой шине разрешения, а выход - к первому входу логической схемы ИЛИ, второй вход которой подключен ко второй шине разрешения, а выход логической схемы ИЛИ соединен со вторым входом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ.
Введение логических схем И и ИЛИ с помощью комбинации логических уровней на двух управляющих входах позволило управлять записью данных в триггер по переднему или заднему, или по обоим фронтам тактового импульса.
На Фиг. 1 представлена схема триггерного устройства.
На Фиг. 2 представлена временная диаграмма работы триггерного устройства с записью данных в него по обоим фронтам тактового импульса.
Триггерное устройство содержит основной D-триггер 1, вспомогательный D-триггер 2 и логические схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, И 4 и ИЛИ 5. При этом S-вход основного D-триггера 1 подключен к шине установки SET, a R-вход - к шине сброса RES, D-вход подключен к шине данных D, при этом прямой и инверсный выходы его являются выходами устройства Q и QN. Инверсный выход вспомогательного D-триггера 2 подключен к его D-входу, С-вход соединен с С-входом основного D-триггера 1 и подключен к выходу логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, первый вход которой подключен к шине тактовой частоты CLK, прямой выход вспомогательного D-триггера 2 подключен к первому входу логической схемы И 4, второй вход которой подключен к первой шине разрешения EN1, а выход - к первому входу логической схемы ИЛИ 5, второй вход которой подключен ко второй шине разрешения EN2, а выход - ко второму входу логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3.
Триггерное устройство функционирует следующим образом.
При нулевых уровнях на входах управления EN1 и EN2 на втором входе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установится нулевой уровень, поэтому тактовая частота CLK будет передаваться через первый вход на ее выход без инверсии. Перепись значения данных с шины D в основной D-триггер 1 будет происходить с каждым положительным фронтом тактовой частоты CLK. В эти же моменты будет перебрасываться вспомогательный D-триггер, но его выход будет заблокирован нулевым уровнем на втором входе логической схемы И 4.
При единичном уровне на входе управления EN2 независимо от состояния EN1 на втором входе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установится единичный уровень, поэтому тактовая частота CLK будет передаваться через первый вход на ее выход с инверсией. Перепись значения данных с шины D в основной D-триггер 1 будет происходить с каждым отрицательным фронтом тактовой частоты CLK. В эти же моменты будет перебрасываться вспомогательный D-триггер, но его действие будет заблокировано единичным уровнем на втором входе логической схемы ИЛИ 5.
При единичном уровне на входе управления EN1 и нулевом уровне на входе управления EN2 значение прямого выхода вспомогательного D-триггера 2 Q2 передается через логические схемы И 4 и ИЛИ 5 на второй вход логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 без изменения, поэтому перепись значения данных с шины D в основной D-триггер 1 будет происходить по обоим фронтам тактовой частоты CLK, что поясняется диаграммой фиг. 2.
Положим, что в исходном состоянии основной и вспомогательный D-триггеры 1 и 2 находятся в нулевом состоянии, т.е. на их прямых выходах Q1 и Q2 присутствуют нулевые логические уровни. На входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 присутствуют нулевые уровни выхода Q2 вспомогательного D-триггера 2 и тактовой частоты, поэтому на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 будет нулевой уровень. Сигнал на входе установки SET взведет основной триггер 1 и на выходе Q устройства появится единичный уровень (момент Т1 на фиг. 2). Сигнал на входе сброса RES сбросит основной триггер 1 и на выходе Q устройства появится нулевой уровень (момент Т2 на фиг. 2).
В момент Т3 появится единичный уровень тактовой частоты CLK, который поступает на первый вход логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, на втором входе которой имеет место нулевой уровень с выхода Q2 вспомогательного D-триггера 2. На выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 появится положительный перепад напряжения, который перебросит вспомогательный D-триггер 2 с определенной задержкой в единичное состояние. На входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установятся единичные уровни и ее выход с определенной задержкой перейдет в нулевое состояние, т.е. на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформируется короткий положительный импульс по положительному фронту тактовой частоты. Этот импульс перепишет значение шины данных D единичного уровня в основной D-триггер 1 и на выходе Q устройства появится единичный логический уровень (Т3 на фиг. 2)
В момент Т4 на шине данных D появляется нулевой уровень, но на состояние устройства это не влияет.
В момент Т5 появится нулевой уровень тактовой частоты CLK, который поступает на первый вход логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, на втором входе которой имеет место единичный уровень с выхода Q2 вспомогательного D-триггера 2. На выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 появится положительный перепад напряжения, который перебросит вспомогательный D-триггер 2 с определенной задержкой в нулевое состояние. На входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установятся нулевые уровни и ее выход с определенной задержкой перейдет в нулевое состояние, т.е. на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформируется короткий положительный импульс по отрицательному фронту тактовой частоты. Этот импульс перепишет значение шины данных D нулевого уровня в основной D-триггер 1 и на выходе Q устройства появится нулевой логический уровень (Т5 на фиг. 2).
В момент Т6 на шине данных D появляется единичный уровень, но на состояние устройства это не влияет. В момент Т7 процесс аналогичен описанному в момент Т3.
Если бы в исходном состоянии вспомогательный D-триггер 2 находился в единичном состоянии, на входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 присутствовали противоположные уровни выхода Q2 вспомогательного D-триггера 2 и тактовой частоты. На выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 был бы единичный уровень, который при положительном перепаде тактовой частоты перешел бы в нулевой уровень, не вызывая срабатывания вспомогательного D-триггера, т.к. он срабатывает от положительного фронта. Поэтому при следующем отрицательном перепаде тактовой частоты, на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформировался бы положительный импульс и устройство бы начало функционировать, как было описано ранее.
Ширины импульса с выхода логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 достаточно для срабатывания основного триггера 1, т.к. ширина импульса включает в себя задержку срабатывания вспомогательного D-триггера 2 (аналогичного основному D-триггеру 1) плюс задержку срабатывания логических схем И4, ИЛИ 5 и ИСКЛЮЧАЮЩЕЕ ИЛИ 3.
Таким образом, введение логических схем И 4 и ИЛИ 5 и соответствующих связей с помощью комбинации логических уровней на двух управляющих входах позволило управлять записью данных в триггерное устройство по переднему или заднему, или по обоим фронтам тактового импульса.
Это делает очень удобным применение триггерного устройства для построения сдвиговых регистров, управляемым по переднему или заднему, или по обоим фронтам тактового импульса.