УМЕНЬШЕНИЕ РАЗРУШЕНИЯ ТОКОМ СЧИТЫВАНИЯ В ПАМЯТИ С УЗЛАМИ ПЕРЕСЕЧЕНИЯ

1. Устройство, содержащее:
контроллер памяти, выполненный с возможностью выбора целевой ячейки памяти для операции доступа к памяти, контроллер памяти содержащий:
модуль опроса, выполненный с возможностью определения, происходит ли событие скачкообразного перехода во время интервала опроса; и
модуль обратной записи, выполненный с возможностью обратной записи логической единицы в ячейку памяти, если детектируется событие скачкообразного перехода.
2. Устройство по п. 1, в котором контроллер памяти дополнительно содержит: схему переключателя, содержащую переключатель линии слова (WL), выполненный с возможностью подключения целевой WL к источнику напряжения выбора WL, и переключатель линии битов (BL), выполненный с возможностью подключения целевой BL к источнику напряжения выбора BL, контроллер памяти, выполненный с возможностью управления схемой переключателя для включения переключателя WL и переключателя BL перед началом интервала опроса.
3. Устройство по п. 2, в котором контроллер памяти выполнен с возможностью управления схемой переключателя для частичного выключения, по меньшей мере, одного из переключателя WL и переключателя BL во время или близко к началу интервала опроса.
4. Устройство по п. 3, в котором контроллер памяти выполнен с возможностью управления схемой переключателя для включения, по меньшей мере, одного из переключателя WL и переключателя BL, если детектировано событие скачкообразного перехода.
5. Устройство по п. 1, в котором контроллер памяти выполнен с возможностью вывода логической единицы, если детектировано событие скачкообразного перехода.
6. Устройство по п. 1, в котором контроллер памяти выполнен с возможностью вывода логического нуля, если событие скачкообразного перехода не детектировано.
7. Способ, содержащий:
выбирают, с помощью контроллера памяти, целевую ячейку памяти для операции доступа к памяти;
определяют, с помощью модуля опроса, произошло ли событие скачкообразного перехода в течение интервала опроса; и
выполняют обратную запись, с помощью модуля обратной записи, логической единицы в ячейку памяти, если детектировано событие скачкообразного перехода.
8. Способ по п. 7, дополнительно содержащий:
управляют, с помощью контроллера памяти, схемой переключателя для включения переключателя линии слова (WL) и линии битов (BL) перед началом интервала опроса, схема переключателя, содержащая переключатель WL, выполненный с возможностью подключения целевой WL к источнику напряжения выбора WL, и переключатель BL, выполненный с возможностью подключения целевой BL к источнику напряжения выбора BL.
9. Способ по п. 8, дополнительно содержащий:
управляют, с помощью контроллера памяти, схемой переключателя для установки, по меньшей мере, одного из переключателя WL и переключателя BL в состояние частично выключено во время или близко к началу интервала опроса.
10. Способ по п. 9, дополнительно содержащий:
управляют, с помощью контроллера памяти, схемой переключателя для установки, по меньшей мере, одного из переключателя WL и переключателя BL в состояние включено, если детектировано событие скачкообразного перехода.
11. Способ по п. 7, дополнительно содержащий:
выводят, с помощью контроллера памяти, логическую единицу, если детектировано событие скачкообразного перехода.
12. Способ по п. 7, дополнительно содержащий:
выводят, с помощью контроллера памяти, логический ноль, если событие скачкообразного перехода не было детектировано.
13. Система содержащая:
процессор;
массив памяти с узлами пересечения, включающий в себя целевую ячейку памяти, целевую линию слова (WL) и целевую линию бита (BL), целевая ячейка памяти соединена между целевой WL и целевой BL; и
контроллер памяти, соединенный с процессором и массивом памяти с узлами пересечения, контроллер памяти выполнен с возможностью выбора целевой ячейки памяти для операции доступа к памяти, контроллер памяти содержащий:
модуль опроса, выполненный с возможностью определения, произошло ли событие скачкообразного перехода во время интервала опроса; и
модуль обратной записи, выполненный с возможностью обратной записи логической единицы в ячейку памяти, если детектировано событие скачкообразного перехода.
14. Система по п. 13, в которой контроллер памяти дополнительно содержит схему переключателя, содержащую переключатель линии слова (WL), выполненный с возможностью подключения целевой WL к источнику напряжения выбора WL, и переключатель линии битов (BL), выполненный с возможностью подключения целевой BL к источнику напряжения выбора BL, контроллер памяти, выполненный с возможностью управления схемой переключателя для установки переключателя WL и переключателя BL в состояние включено перед началом интервала опроса.
15. Система по п. 14, в которой контроллер памяти выполнен с возможностью управления схемой переключателя, для установки, по меньшей мере, одного из переключателя WL и переключателя BL в состояние частично выключено во время или рядом с началом интервала опроса.
16. Система по п. 15, в которой контроллер памяти выполнен с возможностью управления схемой переключателя, для установки, по меньшей мере, одного из переключателя WL и переключателя BL в состояние включено, если детектировано событие скачкообразного перехода.
17. Система по п. 13, в которой контроллер памяти выполнен с возможностью вывода логической единица, если детектировано событие скачкообразного перехода.
18. Система по п. 13, в которой контроллер памяти выполнен с возможностью вывода логического нуля, если не детектировано событие скачкообразного перехода.