УСТРОЙСТВО СИНХРОНИЗАЦИИ

Предлагаемая полезная модель относится к импульсной технике и может быть использована в системах синхронизации многофункциональных РЛС (МФРЛС).
Известен «Формирователь импульсов» [2286008 С1 опубл. 20.10.2006] содержащий входную и три выходных шины, логический элемент, три элемента исключающее ИЛИ, последовательную RC-цепь, инвертор, два логических элемента И, два диода и второй резистор.
Наиболее близким к предлагаемой полезной модели является «Устройство тактовой синхронизации цифрового сигнала» [2286007 С1 опубл. 20.10.2006], которое содержит два триггера с инверсными асинхронными входами сброса и установки, два элемента И-НЕ, двоичный счетчик, который содержит тактовый вход и асинхронный инверсный вход сброса, элемент ИЛИ-НЕ, вход синхронизируемого цифрового сигнала, тактовый вход и первый выход. Кроме того, оно дополнительно содержит
вход Логической «1», второй выход, элемент ИЛИ, элемент Исключающее ИЛИ и кодовый вход программирования пороговой длительности заградительной фильтрации синхронизации входного цифрового сигнала как помех. Причем каждый из триггеров дополнительно содержит тактовый вход и информационный вход, счетчик является синхронным и дополнительно снабжен кодовым входом, являющимся кодовым входом программирования длительности заградительной фильтрации синхронизации входного цифрового сигнала как помехи, прямым входом разрешения счета и инверсным входом разрешения записи, приоритетным относительно входа разрешения счета. Прямой выход первого триггера является выходом синхронизированного сигнала и первым выходом устройства, информационный вход второго триггера соединен с выходом элемента ИЛИ-НЕ, первый вход которого соединен с первым входом первого элемента И-НЕ и выходом второго элемента И-НЕ. Вход синхронизируемого цифрового сигнала устройства соединен с первым входом элемента Исключающее ИЛИ, второй вход которого соединен с инверсным выходом и информационным входом первого триггера, тактовый вход которого соединен с прямым выходом второго триггера, являющимся выходом тактового синхросигнала и вторым выходом устройства, вход Логической «1» которого соединен с входами сброса и установки обоих триггеров и входом разрешения счета счетчика, вход разрешения записи которого соединен с выходом элемента ИЛИ. Тактовый вход устройства соединен с тактовыми входами второго триггера и счетчика, вход сброса которого соединен с выходом первого элемента И-НЕ, второй вход которого соединен с выходом элемента Исключающее ИЛИ и одним из входов элемента ИЛИ, остальные входы которого соединены с разрядными выходами кодового выхода счетчика, разрядные выходы старших разрядов которого соединены с входами второго элемента И-НЕ, а разрядный выход младшего разряда кодового выхода счетчика соединен с вторым входом элемента ИЛИ-НЕ.
Недостатками этих устройств являются ограничения функциональных возможностей для перестройки частоты формирования, изменения длительности и периода следования от импульса к импульсу и количества синхроимпульсов в пачке.
Техническим результатом предлагаемой полезной модели является повышение функциональных возможностей устройства синхронизации за счет получения регулируемых по длительности от импульса к импульсу, периоду повторения, как одиночных, так и пачек импульсов синхронизации.
Сущность предлагаемой полезной модели состоит в том, что устройство синхронизации состоит из триггера. Новым является введение асинхронного оперативного запоминающего устройства, первого сумматора, второго сумматора, третьего сумматора, четвертого сумматора, мультиплексора, счетчика переключения кода мультиплексора, счетчика количества импульсов синхронизации, первого счетчика формирования длительности паузы, второго счетчика формирования длительности импульсов и SR-триггера. Первый выход асинхронного ОЗУ, вход которого является первым входом устройства синхронизации, шиной соединен с первым входом счетчика количества импульсов синхронизации, выход которого подключен к первому входу первого счетчика формирования длительности паузы. Выход первого счетчика формирования длительности паузы подключен к первому входу SR-триггера, выход которого является выходом устройства синхронизации. Второй выход асинхронного ОЗУ шиной соединен с первым входом второго счетчика формирования длительности импульсов, первым входом первого сумматора, первым входом второго сумматора, первым входом третьего сумматора и первым входом четвертого сумматора. Третий выход асинхронного ОЗУ подключен к второму входу первого сумматора, четвертый выход асинхронного ОЗУ соединен с вторым входом второго сумматора, пятый выход асинхронного ОЗУ соединен с вторым входом третьего сумматора, шестой выход ОЗУ соединен со вторым входом четвертого сумматора. Выход первого сумматора подключен к первому
входу мультиплексора, выход второго сумматора подключен к второму входу мультиплексора, выход третьего сумматора соединен с третьим входом мультиплексора, выход четвертого сумматора соединен с четвертым входом мультиплексора. Выход мультиплексора подключен к второму входу первого счетчика формирования длительности паузы. Объединенные 3-й вход первого счетчика формирования длительности паузы и второй вход второго счетчика формирования длительности импульсов является вторым входом устройства синхронизации. Выход второго счетчика формирования длительности импульсов соединен со вторым входом SR-триггера, выход которого подключен ко второму входу счетчика количества импульсов синхронизации и входу счетчика переключения кода управления мультиплексора, выход которого соединен с пятым входом мультиплексора. На фиг.1 представлена функциональная схема предлагаемого устройства синхронизации.
Устройство синхронизации состоит из асинхронного оперативного запоминающего устройства (ОЗУ) (1), первого сумматора (2), второго сумматора (3), третьего сумматора (4), четвертого сумматора (5), мультиплексора (6), счетчика переключения кода мультиплексора (7), счетчика количества импульсов синхронизации (8), первого счетчика формирования длительности паузы (9), второго счетчика формирования длительностей импульсов (10), SR-триггера (11).
Первый выход асинхронного ОЗУ (1), вход которого является первым входом устройства синхронизации, шиной соединен с первым входом счетчика количества импульсов синхронизации (8), выход которого подключен к первому входу первого счетчика формирования длительности паузы (9), выход первого счетчика формирования длительности паузы (9) подключен к первому входу SR-триггера (11), выход которого является выходом устройства синхронизации.
Второй выход асинхронного ОЗУ (1) шиной соединен с первым входом второго счетчика формирования длительности импульсов (10), первым
входом первого сумматора (2), первым входом второго сумматора (3), первым входом третьего сумматора (4) и первым входом четвертого сумматора (5).
Третий выход асинхронного ОЗУ (1) подключен к второму входу первого сумматора (2). Четвертый выход асинхронного ОЗУ (1) соединен с вторым входом второго сумматора (3). Пятый выход асинхронного ОЗУ (1) соединен с вторым входом третьего сумматора (4). Шестой выход ОЗУ (1) соединен со вторым входом четвертого сумматора (5).
Выход первого сумматора (2) подключен к первому входу мультиплексора (6). Выход второго сумматора (3) подключен к второму входу мультиплексора (6), выход третьего сумматора соединен с третьим входом мультиплексора (6). Выход четвертого сумматора (5) соединен с четвертым входом мультиплексора (6). Выход мультиплексора (6) подключен к второму входу первого счетчика формирования длительности паузы (9). Объединенные 3-й вход первого счетчика формирования длительности паузы (9) и второй вход второго счетчика формирования длительности импульсов (10) является вторым входом устройства синхронизации. Выход второго счетчика формирования длительности импульсов (10) соединен со вторым входом SR-триггера (11), выход которого подключен ко второму входу счетчика количества импульсов синхронизации (8) и входу счетчика переключения кода управления мультиплексора (7), выход которого соединен с пятым входом мультиплексора (6).
Устройство синхронизации работает следующим образом: на вход 1 асинхронного ОЗУ (1) поступают 16-ти разрядные коды управления
dd [15...0] - код длительности импульса синхронизации,
dp [0][15...0] - код 1-го периода импульса синхронизации,
dp [1][15...0] - код 2-го периода импульса синхронизации,
dp [2][15...0] - код 3-го периода импульса синхронизации,
...
d p[n][15...0] - код n-го периода импульса синхронизации,
dn [15...0] - код количества импульсов синхронизации.
оп
На вход 2 устройства синхронизации поступает непрерывный сигнал опорной частоты f, который далее поступает на счетные третий вход первого счетчика формирования длительности паузы (9) и на второй вход второго счетчика формирования длительности импульсов (10), из которого формируется вся сетка частот устройства синхронизации. Второй счетчик формирования длительности импульсов (10) отсчитывает длительность формируемого импульса (на вход данных 1 со второго выхода асинхронного ОЗУ (1) поступает код длительности импульса синхронизации dd [15...0]), первый счетчик формирования длительности паузы (9) отсчитывает и формирует паузу между двумя импульсами синхронизации (на вход 2 данных счетчика подаются коды паузы для формирования периодов синхроимпульсов), a SR-триггер (11) формирует передние и задние фронты пачки импульсов синхронизации.
Коды паузы формируются первым сумматором (2), вторым сумматором (3), третьим сумматором (4) и четвертым сумматором (5), работающими в режиме вычитания и на выходе мультиплексора (6), коды паузы dpa [...][15...0] каждого сумматора равны разности кодов dp [...][15...0] и dd [...][15...0] для каждого периода формируемого синхроимпульса. Коды dpa [...][15...0] с выхода мультиплексора (6) поступают на вход данных (2) первого счетчика формирования длительности паузы(9). Выбор номера канала мультиплексора (6) осуществляется по управляющему входу 5 2-разрядным кодом с выхода счетчика переключенния кода управления мультиплексора (7), на счетный вход которого подаются формируемые выходные импульсы синхронизации.
По коду dn [15...0], поступающему на вход 1 счетчика количества импульсов синхронизации (8), определяется количество синхроимпульсов в пачке, далее формируется сигнал разрешения, который поступает на вход разрешения 1 первого счетчика формирования длительности паузы (9) для формирования паузы между синхроимпульсами.
Код dd [15...0] рассчитывается исходя из требуемого значения длительности синхроимпульса:
и
dd [15...0]=τ-1;
и
код dp [...][15...0] рассчитывается исходя из требуемого значения периода импульса синхронизации Т:
и
dp[...][15...0]=T-1;
и
код dn [15...0] рассчитывается исходя из требуемого значения количества синхроимпульсов в пачке N:
dn [15...0]=N
Таким образом, предлагаемое устройство синхронизации позволяет сформировать регулируемые по длительности от импульса к импульсу, периоду повторения как одиночных, так и пачек импульсов синхронизации.