СХЕМА КОНТРОЛЯ ОТВЕТСТВЕННОГО МИКРОПРОЦЕССОРНОГО УСТРОЙСТВА

Полезная модель относится к импульсной технике и может быть использована для обеспечения безопасности ответственных систем железнодорожной автоматики. Устройство предназначено для сравнения двух динамических сигналов и формирования динамического сигнала при эквивалентности сравниваемых сигналов.
Известна схема контроля (патент на изобретение RU 2468508 C1, 07.09.2011) для сравнения двух последовательностей сигналов и формирования динамического сигнала при эквивалентности этих последовательностей, содержащая два усилителя сигналов, подключенных к диодному мосту, первый и второй оптронные драйверы, соединенные последовательно с выходным каскадом, содержащим импульсный трансформатор с двумя выходными обмотками: одна с прямым ходом для формирования контрольной частоты, а другая с обратным для формирования напряжения питания первого оптронного драйвера, и буферный каскад, формирующий короткий импульс напряжения для запуска схемы и обеспечивающий прохождение тактовой частоты на второй оптронный драйвер для управления выходным каскадом, при этом с двух усилителей сигналов подаются противофазные динамические сигналы на диодный мост, на выходе которого формируется напряжение питания второго оптронного драйвера и выходного каскада. Использование оптронов снижает надежность и увеличивает инерционность указанной схемы контроля. Появление на одном из входов более высокочастотного сигнала, длительность импульсов и пауз которого менее времени реакции схемы на рассогласование, не приводит к ее выключению.
Известна схема контроля (патент на полезную модель RU 41691 U1, 12.07.2004), имеющая четыре входа и два выхода, содержащая инвертор, пять транзисторов, пять диодов, шесть конденсаторов, семнадцать резисторов. На схему контроля подается сигнал запуска, сигнал контрольной частоты и контролируемые динамические сигналы с двух контрольных точек. Схема контроля проверяет совпадение и динамический характер контролируемых сигналов.
Сигнал запуска создает отрицательное напряжение, являющееся питающим напряжением дифференциального каскада. Один из контролируемых сигналов инвертеруется. Сигнал контрольной частоты и противофазные контролируемые сигналы суммируются и подаются на один из входов дифференциального каскада. При поступлении синхронных динамических сигналов на выходе дифференциального каскада присутствует сигнал контрольной частоты, который усиливается двухтактным выходным каскадом. Для проверки динамического характера контролируемых сигналов один из них выпрямляется и создает отрицательное напряжение питания выходного каскада. С выходного каскада сигнал выпрямляется и поддерживает отрицательное напряжение питания дифференциального каскада. При этом на одном выходе схемы контроля формируется сигнал контрольной частоты, а на втором - уровень логического 0, соответствующий рабочему состоянию схемы контроля. При расхождении контролируемых сигналов в течение времени, превышающего время реакции схемы контроля, схема выключается. На первом выходе сигнал с частотой контроля не формируется, а на втором выходе формируется уровень логической 1, соответствующий нерабочему состоянию схемы контроля.
Данная схема контроля имеет следующие недостатки. Появление в одной из контрольных точек более высокочастотного сигнала, длительность импульсов и пауз которого менее времени реакции схемы на рассогласование, не приводит к выключению схемы контроля. Невысокий уровень отрицательного напряжения питания дифференциального каскада снижает надежность работы схемы контроля. Обрыв конденсатора, входящего в цепь проверки динамического характера контролируемых сигналов, приводит к прохождению на первый выход схемы одного из сравниваемых сигналов.
Данная схема контроля выбрана в качестве прототипа.
Технический результат заявленной полезной модели - повышение безопасности работы устройства за счет фильтрации контрольных сигналов, повышение устойчивости работы устройства и стабилизация временных параметров выходного сигнала за счет увеличения уровня отрицательного напряжения питания дифференциального каскада и ограничения глубины насыщения транзисторов, при этом обеспечивается функциональная возможность выключения выходного сигнала при работающей схеме контроля.
Предлагаемая полезная модель иллюстрируется чертежами.
На фиг. 1 представлена принципиальная схема заявленного устройства.
На фиг. 2 - фиг. 5 представлены временные диаграммы напряжений и токов в различных режимах работы схемы контроля ответственного микропроцессорного устройства.
Технический результат достигается тем, что схема контроля ответственного микропроцессорного устройства, имеющая четыре входа «КТ1», «КТ2», «КЧ», «Запуск», два выхода «Выход КЧ» и «Уровень», содержащая резисторы, конденсаторы, диоды, выхода «Выход КЧ» и «Уровень», содержащая резисторы, конденсаторы, диоды, транзисторы и инвертор, причем второй вход «КТ2» соединен с входом инвертора 3, третий вход «КЧ» соединен с первым выводом второго резистора 2, четвертый вход «Запуск» соединен с первым выводом шестого конденсатора 35, вторые выводы первого 1, второго 2 и третьего 4 резисторов объединены, база первого транзистора 10 соединена с первым выводом четвертого резистора 9, коллектор первого транзистора 10 заземлен, база второго транзистора 16 соединена с первыми выводами третьего конденсатора 13 и седьмого резистора 14, эмиттеры первого 10 и второго 16 транзисторов объединены и соединены с первым выводом восьмого резистора 15, вторые выводы четвертого 9, седьмого 14, восьмого 15 резисторов и третьего конденсатора 13 объединены и соединены со вторым выводом шестого конденсатора 35, коллектор второго транзистора 16 соединен со вторым выводом девятого резистора 17, первый вывод которого заземлен, второй вывод первого конденсатора 5 соединен с анодом первого диода 6, катод которого заземлен, и катодом второго диода 7, анод второго диода 7 соединен с первым выводом второго конденсатора 8, второй вывод которого заземлен, и эмиттером третьего транзистора 20, база четвертого транзистора 25 соединена со вторым выводом десятого резистора 18, катодами третьего 22 и четвертого 26 диодов, первый вывод десятого резистора 18 соединен с первым выводом четвертого конденсатора 27 и вторым выводом одиннадцатого резистора 19, эмиттер четвертого транзистора 25 соединен с анодом четвертого диода 26, вторым выводом четвертого конденсатора 27 и первым выводом тринадцатого резистора 23, второй вывод тринадцатого резистора 23 соединен с первым выводом пятого конденсатора 30, второй вывод пятого конденсатора 30 соединен с анодом пятого диода 31, катод которого заземлен, и катодом шестого диода 34, анод шестого диода 34 соединен со вторым выводом четырнадцатого резистора 24 и вторым выводом шестого конденсатора 35, первый вывод четырнадцатого резистора 24 соединен с эмиттером пятого транзистора 32, база которого заземлена, коллектор пятого транзистора 32 соединен со вторым выводом двенадцатого резистора 21 и вторым выходом «Уровень», первые выводы пятого 11, одиннадцатого 19, двенадцатого 21 резисторов и коллектор четвертого транзистора 25 подключены к шине питания +5 В, второй вывод пятого резистора 11 соединен со вторым выводом шестого резистора 12, первый вывод которого заземлен, дополнительно содержит одиннадцать резисторов, семь транзисторов, четыре диода, два конденсатора и имеет дополнительный пятый вход «Разрешение», причем первый вход «КТ1» соединен с первым выводом пятнадцатого резистора 28, второй вывод резистора 28 соединен с первым выводом первого резистора 1 и первым выводом седьмого конденсатора 36, второй вывод которого заземлен, выход инвертора 3 соединен с первыми выводами шестнадцатого 29 и семнадцатого 33 резисторов, второй вывод шестнадцатого резистора 29 соединен с первым выводом третьего резистора 4 и первым выводом восьмого конденсатора 37, второй вывод которого заземлен, второй вывод семнадцатого резистора 33 соединен с первым выводом первого конденсатора 5, эмиттер шестого транзистора 38 соединен с объединенными вторыми выводами первого 1, второго 2 и третьего 4 резисторов, а коллектор соединен с базой первого транзистора 10, эмиттер седьмого транзистора 39 соединен со вторым выводом пятого резистора 11, а коллектор соединен с базой второго транзистора 16, базы шестого 38 и седьмого 39 транзисторов заземлены, база третьего транзистора 20 соединена с коллектором второго транзистора 16 и анодом третьего диода 22, коллектор третьего транзистора 20 соединен с базой четвертого транзистора 25 и катодом седьмого диода 42, пятый вход «Разрешение» соединен с первым выводом восемнадцатого резистора 40, второй вывод восемнадцатого резистора 40 соединен с эмиттером восьмого транзистора 41, база которого заземлена, коллектор восьмого транзистора 41 соединен с анодами седьмого 42 и восьмого 43 диодов и первым выводом девятнадцатого резистора 44, база девятого транзистора 47 соединена со вторым выводом девятнадцатого резистора 44 и первым выводом двадцатого резистора 45, эмиттер девятого транзистора 47 соединен со вторым выводом двадцатого резистора 45 и анодом второго диода 7, коллектор девятого транзистора 47 соединен с катодом восьмого диода 43 и вторым выводом двадцать первого резистора 46, база десятого транзистора 52 соединена со вторым выводом двадцать второго резистора 48, катодом девятого диода 50 и первым выводом двадцать третьего резистора 49, база одиннадцатого транзистора 54 соединена с коллектором десятого транзистора 52, анодом девятого диода 50 и первым выводом двадцать четвертого резистора 53, коллектор одиннадцатого транзистора 54 соединен с первым выходом «Вых. КЧ» и первым выводом двадцать пятого резистора 55, эмиттер двенадцатого транзистора 56 соединен со вторым выводом двадцать пятого резистора 55, база двенадцатого транзистора 56 соединена со вторым выводом двадцать третьего резистора 49, катодом десятого диода 51 и первым выводом двадцать первого резистора 46, коллектор двенадцатого транзистора 56, второй вывод двадцать четвертого резистора 53 и анод десятого диода 51 заземлены, первый вывод двадцать второго резистора 48, эмиттеры десятого 52 и одиннадцатого 54 транзисторов подключены к шине питания +5 В.
Принципиальная схема заявленного устройства представлена на фиг. 1. В состав схемы входят следующие элементы: двадцать пять резисторов, восемь конденсаторов, инвертор, десять диодов, двенадцать транзисторов. Схема контроля ответственного микропроцессорного устройства имеет пять входов «КТ1», «КТ2», «КЧ», «Запуск», «Разрешение» и два выхода «Вых. КЧ» и «Разрешение».
На первый «КТ1» и второй «КТ2» входы подаются контролируемые динамические сигналы. На третий вход «КЧ» поступает сигнал контрольной частоты. Период сигнала на входе «КЧ» должен быть в несколько раз меньше, чем длительность элементарных символов контролируемых сигналов. Для запуска схемы контроля на четвертый вход «Запуск» подают импульс положительной полярности. Сигнал, подаваемый на пятый вход «Разрешение», разрешает или запрещает выдачу сигнала контрольной частоты на выход «Вых. КЧ».
Если на входах «КТ1», «КТ2» присутствуют синхронные динамические сигналы, то после отрицательного фронта на входе «Запуск» схема переходит во включенное состояние. В этом состоянии на выходе «Уровень» присутствует уровень логического 0. Если на вход «Разрешение» подан уровень логической 1, то на выходе «Вых. КЧ» присутствует сигнал контрольной частоты. Если на вход «Разрешение» подан уровень логического 0, то на выходе «Вых. КЧ» постоянно формируется уровень логической 1.
При расхождении контролируемых сигналов или нарушении их динамического характера схема переходит в выключенное состояние, при этом на обоих выходах появляется уровень логической 1 вне зависимости от состояния входа «Разрешение». Данное состояние сохраняется до подачи очередного импульса на вход «Запуск».
Схема контроля ответственного микропроцессорного устройства работает следующим образом.
Сигнал с первого входа «КТ1» проходит через фильтр нижних частот, состоящий из резистора 28 и конденсатора 36.
Сигнал со второго входа «КТ2» инвертируется инвертором 3 и проходит через фильтр нижних частот, состоящий из резистора 29 и конденсатора 37.
Сигнал с выхода инвертора 3 также поступает на выпрямитель, состоящий из конденсаторов 5, 8 и диодов 6, 7. На выходе выпрямителя формируется отрицательный потенциал, который поступает на эмиттеры транзисторов 20 и 47.
Отрицательный фронт сигнала «Запуск» создает отрицательной потенциал на обкладке конденсатора 35, обеспечивая питание дифференциального каскада, состоящего из транзисторов 10, 16 и резисторов 15, 17. Этот каскад выполняет роль компаратора. На входы каскада подаются напряжения с резисторов 9 и 14, являющихся коллекторными нагрузками транзисторов 38 и 39.
Сигналы с фильтров нижних частот через резисторы 1 и 4, номиналы которых равны, поступают на эмиттер транзистора 38. Туда же через резистор 2 подается сигнал с входа «КЧ».
Допустим, контролируемые сигналы на входах «КТ1» и «КТ2» совпадают. В этом случае переменные составляющие сигналов с выходов фильтров нижних частот взаимно компенсируются, и на эмиттере транзистора 38 присутствует только сигнал контрольной частоты с некоторой постоянной составляющей.
Ф1
Ф2
Э38
Э39
На эмиттер транзистора 39 подается постоянный ток, определяемый резисторами 11 и 12. Сопротивления резисторов 1, 2, 4, 9, 11, 12, 14 выбирают таким образом, чтобы при совпадении сигналов на входах «КТ1» и «КТ2» постоянные составляющие напряжений на входах дифференциального каскада были равны. В этом случае транзисторы 10 и 16 открываются и закрываются в противофазе с частотой сигнала на входе «КЧ». Временные диаграммы напряжений на выходах фильтров нижних частот (U, U) и токов эмиттеров транзисторов 38, 39 (I, I) при совпадении сигналов на входах «КТ1» и «КТ2» и равных сопротивлениях резисторов 9, 14 представлены на фиг. 2.
Конденсатор 13 ускоряет переключение транзистора 16. Транзисторы 38 и 39, включенные по схеме с общей базой, снижают влияние разброса номиналов резисторов на работу дифференциального каскада.
Сигнал контрольной частоты с коллектора транзистора 16 усиливается двухтактным каскадом, состоящим из транзисторов 20 и 25, резисторов 18 и 19, диодов 22 и 26, конденсатора 27.
С эмиттера транзистора 25 через резистор 23 сигнал поступает на выпрямитель, состоящий из диодов 31 и 34, конденсаторов 30 и 35, за счет чего поддерживается отрицательный потенциал на обкладке конденсатора 35 и обеспечивается питание дифференциального каскада.
Отрицательный потенциал с конденсатора 35 через резистор 24 поступает на эмиттер транзистора 32. Транзистор открывается, на выходе «Уровень» формируется логический 0.
С коллектора транзистора 20 сигнал контрольной частоты поступает на инвертирующий каскад, выполненный на транзисторе 47, диодах 42 и 43, резисторах 44 и 45. Если на вход «Разрешение» подан уровень логической 1, то через резистор 40 на эмиттер транзистора 41 поступает постоянный ток. Ток с коллектора транзистора 41 разрешает работу инвертирующего каскада на транзисторе 47.
С коллектора транзистора 47 через резистор 46 сигнал контрольной частоты поступает на двухтактный выходной каскад, выполненный на транзисторах 52, 54 и 56, диодах 50 и 51, резисторах 48, 49, 53 и 55. С двухтактного каскада сигнал контрольной частоты с размахом 5 В поступает на выход «Вых. КЧ».
Если на вход «Разрешение» подан уровень логического 0, то транзисторы 41 и 47 всегда закрыты, а на выходе «Вых. КЧ» постоянно присутствует уровень логической 1.
Использование двух отдельных двухтактных каскадов позволяет увеличить отрицательное напряжения питания компаратора и подключить базу транзистора 20 непосредственно к коллектору транзистора 16, что ускоряет переключение транзистора 20, а также повышает устойчивость работы схемы контроля при колебаниях температуры.
Диоды 22, 43, 50, 51 исключают насыщение транзисторов 20, 47, 52, 56, тем самым ускоряя их закрывание.
Ф1
Ф2
Э38
Э39
При расхождении контролируемых сигналов на входах «КТ1» и «КТ2» переменные составляющие сигналов с выходов фильтров нижних частот перестают компенсироваться. Один из транзисторов 10, 16 в течение почти всей длительности элементарного символа оказывается постоянно открыт, а другой закрыт, что приводит к пропаданию сигнала контрольной частоты на выходах двухтактных каскадов. Временные диаграммы напряжений на выходах фильтров нижних частот (U, U) и токов эмиттеров транзисторов 38, 39 (I, I) при расхождении сигналов на входах «КТ1» и «КТ2» представлены на фиг. 3. Конденсатор 35 разряжается, питание дифференциального каскада пропадает, схема переходит в выключенное состояние. Транзистор 20 оказывается постоянно открыт, транзистор 47 закрыт вне зависимости от уровня сигнала на входе «Разрешение», на выходе «Вых. КЧ» постоянно присутствует уровень логической 1. Транзистор 32 закрывается, на выход «Уровень» через резистор 21 от шины питания +5 В поступает уровень логической 1. Пропадание питания дифференциального каскада исключает восстановление работы схемы при появлении синхронных контрольных динамических сигналов на входах «КТ1» и «КТ2» до момента подачи импульса на вход «Запуск».
При нарушении динамического характера сигнала на входе «КТ2» конденсатор 8 разряжается, транзисторы 20 и 47 оказываются постоянно закрыты. На выходе «Вых. КЧ» постоянно присутствует уровень логической 1. Пропадание контрольной частоты на выходе двухтактного каскада, выполненного на транзисторах 20 и 25, приводит к тому, что конденсатор 35 разряжается, схема переходит в выключенное состояние. Транзистор 32 закрывается, на выходе «Уровень» появляется уровень логической 1.
Ф1
Ф2
Э38
Э39
Если на один из входов «КТ1» или «КТ2» поступает относительно высокочастотный сигнал, то он задерживается фильтром нижних частот, а сигнал с другого входа проходит через фильтр нижних частот, в результате переменные составляющие сигналов с выходов фильтров нижних частот перестают компенсироваться, большую часть времени сигнал контрольной частоты на выходе дифференциального каскада отсутствует, схема контроля выключается. Временные диаграммы напряжений на выходах фильтров нижних частот (U, U) и токов эмиттеров транзисторов 38, 39 (I, I) при поступлении на вход «КТ1» высокочастотного сигнала представлены на фиг. 4.
Ф1
Ф2
Э38
Э39
При наличии синхронных динамических сигналов на входах «КТ1» и «КТ2» и обрыве одного из конденсаторов 36, 37 токи резисторов 1 и 4 имеют разную форму и не компенсируют друг друга, в результате чего схема выключается. Временные диаграммы напряжений на выходах фильтров нижних частот (U, U) и токов эмиттеров транзисторов 38, 39 (I, I) при совпадении сигналов на входах «КТ1» и «КТ2» и обрыве конденсатора 36 представлены на фиг.5.