ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ

Полезная модель относится к радиотехнике и может быть использована в приемопередающей и контрольно-измерительной аппаратуре.
Широко известен цифровой синтезатор частот (ЦСЧ), построенный на основе кольца импульсно-фазовой автоподстройки частоты (ИФАПЧ) с делителем частоты с переменным коэффициентом деления (ДПКД) в цепи обратной связи (см., например, Губернаторов О.И. и Соколов Ю.Н. Цифровые синтезаторы частот радиотехнических систем. М., «Энергия», 1973.).
cp
ш
Недостаток таких схем синтезаторов состоит в том, что в однокольцевом ЦСЧ с целочисленным ДПКД невозможно выбрать частоту сравнения F выше заданного шага сетки частот F, что значительно ограничивает быстродействие синтезатора при переключении частот особенно при мелком шаге.
Известен также цифровой синтезатор частот (см. авторское свидетельство СССР №1510080 от 23.09.1989 г.), построенный на основе двух параллельно включенных колец ИФАПЧ с общим управляемым генератором (УГ).
СР
Ш
СР
Ш
В этом ЦСЧ параллельно основному (узкополосному) кольцу автоподстройки включено дополнительное (широкополосное) кольцо автоподстройки. Дополнительное кольцо на основе фазового детектора (ФД) типа «выборка-запоминание» работает на частоте сравнения F в n раз больше заданного шага сетки частот F, а в основном кольце с использованием цифрового частотно-фазового детектор (ЧФД) частота сравнения F не более заданного шага сетки частот F. Управляющие сигналы с выходов ФД и ЧФД после фильтрации поступают на соответствующие входы сумматора с взвешенным суммированием, с выхода которого сформированный таким образом сигнал приходит на управляющий вход УГ. Достоинство известного ЦСЧ в том, что в режиме синхронизма быстро отрабатываются (компенсируются) различные побочные составляющие в спектре выходного сигнала с помощью дополнительного кольца ИФАПЧ.
СР
Ш
Недостаток этого ЦСЧ состоит в том, что в нем быстродействие в переходном режиме при переключении частот ограничивается первым (основным) кольцом, которое работает на низкой частоте сравнения F=F. В переходном режиме первое кольцо может задерживать вхождение ЦСЧ в синхронизм, особенно при мелком шаге сетки частот, который необходим в ряде случаев для более точной подстройки частоты гетеродина приемника. Кроме того, первое кольцо в режиме синхронизма работает так, что на входах ЧФД потоки сравниваемых импульсов равны не только по частоте, но и практически по фазе (синфазная система). Второе кольцо на основе ФД типа «выборка-запоминание» работает только при наличии разности фаз импульсов на его входах. Поэтому подстройка УГ от этих двух колец может происходить в разные моменты времени, что может приводить к затягиванию процесса вхождения в синхронизм.
Наиболее близким по технической сущности к предлагаемому является двухкольцевой ЦСЧ (см. патент на полезную модель №85769 от 06 апреля 2009 года), который принят за прототип.
Блок-схема устройства-прототипа приведена на фиг.1, где введены следующие обозначения:
1 - опорный генератор (ОГ);
2 и 7 - первый и второй делители частоты с фиксированным коэффициентом деления (ДФКД);
3 и 8 - первый и второй частотно-фазовые детекторы (ЧФД);
4, 9 и 26 - первый, второй и четвертый фильтры нижних частот (ФНЧ);
5 и 11 - первый и второй управляемые генераторы (УГ);
6 и 12 - первый и второй делители частоты с переменным коэффициентом деления (ДПКД);
23 - микроконтроллер (МК);
24 - инвертирующий сумматор (СУМ);
25 - инвертор (ИНВ).
ЭТ
Устройство-прототип содержит последовательно соединенные опорный генератор ОГ 1, первый ДФКД 2, первый ЧФД 3, первый ФНЧ 4, инвертирующий сумматор СУМ 24, инвертор ИНВ 25, четвертый фильтр нижних частот ФНЧ 26, первый управляемый генератор УГ 5 и первый ДПКД 6, выход которого соединен со вторым входом первого ЧФД 3; последовательно соединенные второй ДФКД 7, второй ЧФД 8, второй ФНЧ 9, второй УГ 11 и второй ДПКД 12, выход которого соединен со вторым входом второго ЧФД 8, при этом выход первого УГ 5 соединен с входом второго ДФКД 7, а также микроконтроллер МК 23, управляющая шина которого соединена с управляющими входами второго ДФКД 7, второго ЧФД 8, первого ДПКД 6 и второго ДПКД 12. Причем выход второго УГ 11, кроме того, является выходом устройства. Инвертирующий сумматор СУМ 24 (см. фиг.2) представляет собой усилитель-сумматор, который содержит операционный усилитель 27, первый 28, второй 29 и третий 30 резисторы. При этом первый вход СУМ 24 соединен с источником эталонного напряжения U, второй вход СУМ 24 соединен с выходом первого ФНЧ 4.
Синтезатор-прототип работает следующим образом.
В этом ЦСЧ функционируют два последовательно соединенных кольца ИФАПЧ. На выходе первого кольца формируется одна частота, которая является опорной для второго кольца. Во втором кольце синтезируются выходные частоты ЦСЧ в заданном диапазоне, с заданным шагом сетки частот и с возможностью подстройки с мелким шагом внутри заданного шага сетки частот.
ЭТ
ЭТ
УПР
2
В первом кольце ИФАПЧ на первый вход инвертирующего сумматора СУМ 24 поступает хорошо отфильтрованное эталонное напряжение U, равное или немного меньше половины максимального управляющего напряжения на управляющем входе УГ 5, т.е. U≤0,5U. На второй вход СУМ 24 с выхода первого ЧФД 3 через первый ФНЧ 4 поступает соответствующее управляющее напряжение U, которое формируется в процессе вхождения в синхронизм в первом кольце.
Σ
ЭТ
При этом суммарное управляющее напряжение U с выхода СУМ 24 через ИНВ 25 и четвертый ФНЧ 26 поступает на управляющий вход УГ 5 и равно взвешенной сумме управляющих напряжений с выходов первого ФНЧ 4 и источника эталонного напряжения U
Σ
ЭТ
2
U=U+U/n
Весовой коэффициент n выбирается из следующих соображений. Коэффициент усиления многовходового усилителя-сумматора, построенного на основе операционного усилителя 27 с заземленным неинвертирующем входом, (см. фиг.2) определяется по каждому j входу как
j
oc
j
K=R/R,
ос
где R - сопротивление обратной связи операционного усилителя,
j
R - сопротивление соответствующего резистора.
2
1
С помощью резисторов, включенных во входную цепь усилителя-сумматора, можно реализовать весовые коэффициенты для каждого из слагаемых напряжений, если принять, что первый резистор 28 равен третьему резистору 30 (в обратной связи), а второй резистор 29 равен R=nR,
2
где R - сопротивление второго резистора 29,
1
Σ
R - сопротивление первого резистора 28. Каждому значению управляющего напряжения U на управляющем входе УГ 5 соответствует определенная частота на его выходе.
cp
2
1
1
Если выбрать частоту опорных импульсов (т.е. частоту сравнения F) в первом кольце в n раз больше заданного шага мелкой сетки частот, то при переключении коэффициента деления на единицу первого ДПКД 6 напряжение на выходе ЧФД 3 и соответственно на выходе первого ФНЧ 4 будет в n раз больше, чем в том случае, если бы частота сравнения была равна шагу мелкой сетки частот. Тогда после первого же периода регулирования в первом кольце управляющее напряжение на выходе ЧФД 3 изменится на величину ΔU=nΔU, где ΔU - изменение управляющего напряжения, которое было бы на выходе ЧФД 3, если бы частота сравнения была бы равна мелкому шагу сетки частот. При этом после первого же периода регулирования суммарное управляющее напряжение УГ 5 станет равно
Σ
ЭТ
2
2
ЭТ
2
1
ЭТ
2
1
U=U+U/n+ΔU/n=U+U/n+nΔU/n=U+U/n+ΔU,
1
т.е. изменится на величину ΔU, как и требовалось для заданного мелкого приращения частоты Δf (шага мелкой сетки частот).
ср
2
Иначе говоря, во сколько раз увеличили частоту сравнения F в первом кольце (т.е. в n раз), во столько раз увеличилось управляющее напряжение U после первого ФНЧ 4 при переключении коэффициента деления первого ДПКД 6 на единицу. При этом во столько же раз уменьшилось это напряжение после инвертирующего сумматора СУМ 24 в составе суммарного управляющего напряжения для УГ 5.
ЭТ
Здесь напряжение И играет роль «подставки», относительно которой происходит изменение управляющего напряжения с мелким шагом, что приводит к более тонкой подстройке номинального значения выходной частоты УГ 5.
cp
Таким образом, в первом кольце ИФАПЧ получается выигрыш по быстродействию из-за того, что подстройка управляющего напряжения осуществляется в n раз чаще, чем, если бы частота сравнения F была равна частоте мелкого шага. В то же время подстройка выходной частоты первого кольца происходит с мелким шагом в окрестности ее номинального значения. Кроме того, поскольку на выходе инвертирующего сумматора СУМ 24 управляющее напряжение уменьшается в n раз, также в n раз уменьшается уровень помехи с частотой сравнения с выхода ЧФД 3. Это дает возможность уменьшить фильтрацию на выходе первого ФНЧ 4 и тем самым дополнительно повысить быстродействие.
С выхода УГ 5 опорная частота поступает на вход второго ДФКД 7 для формирования опорной частоты сравнения во втором кольце ЦСЧ. В результате на выходе второго УГ 11 формируются выходные частоты ЦСЧ в заданном диапазоне и с заданным шагом сетки частот с возможностью минимального частотного сдвига внутри заданной сетки.
Таким образом, синтезатор-прототип может использоваться в качестве гетеродина приемника, в котором имеется необходимость в более тонкой подстройке частоты синтезатора-гетеродина для получения высокой избирательности приемника путем точной настройки промежуточной частоты (ПЧ) на принимаемый сигнал при имеющемся отклонении центральной частоты фильтра промежуточной частоты (ФПЧ) от номинального значения.
Недостаток устройства-прототипа состоит в следующем.
ПЧ1
СЧ1
СИГН
В настоящее время в профессиональной радиоаппаратуре используются в основном приемные устройства с двойным преобразованием частоты, в которых есть первый и второй преобразователи частот (1ПЧ и 2ПЧ), первый и второй усилители промежуточных частот (УПЧ) с соответствующими ФПЧ, а также первый и второй синтезаторы частот. При этом для исключения проблемы зеркального канала значение первой промежуточной частоты F (следовательно, и частоты первого синтезатора F) выбирается обычно значительно выше принимаемого сигнала F, т.е.
ПЧ1
СЧ1
СИГН
ПЧ1
СЧ1
СИГН
F=F+F или F=F-F.
СЧ2
А значение второй промежуточной частоты значительно понижается за счет выбора относительно высокой частоты второго синтезатора F
ПЧ2
ПЧ1
СЧ2
ПЧ2
СЧ2
ПЧ1
F=F-F или F=F-F.
СЧ1
СЧ2
Обычно в качестве источников F и F используются отдельные независимые синтезаторы частот.
ПЧ1
ПЧ2
Отсюда видно, что, если после первого ПЧ частота F будет сдвинута на некоторое значение для точной подстройки на центральную частоту первого ФПЧ, то после второго ПЧ частота F также будет сдвинута. Причем сдвинута уже от номинального значения центральной частоты второго ФПЧ. Это приведет к ухудшению избирательности и даже к потери части принимаемой информации после второго ПЧ.
Для устранения указанного недостатка в цифровой синтезатор частот, содержащий последовательно соединенные опорный генератор, первый делитель частоты с фиксированным коэффициентом деления, первый частотно- фазовый детектор, первый фильтр нижних частот, инвертирующий сумматор, инвертор, четвертый фильтр нижних частот, первый управляемый генератор, первый делитель частоты с переменным коэффициентом деления, выход которого соединен со вторым входом первого частотно-фазового детектора; последовательно соединенные второй делитель частоты с фиксированным коэффициентом деления, второй частотно-фазовый детектор, второй фильтр нижних частот, второй управляемый генератор, второй делитель частоты с переменным коэффициентом деления, выход которого соединен со вторым входом второго частотно-фазового детектора; при этом выход второго управляемого генератора является первым выходом устройства, выход первого управляемого генератора соединен с входом второго делителя частоты с фиксированным коэффициентом деления, а также микроконтроллер, управляющая шина которого соединена с управляющими входами второго делителя частоты с фиксированным коэффициентом деления, второго частотно-фазового детектора, первого и второго делителей частоты с переменным коэффициентом деления, при этом первый вход инвертирующего сумматора соединен с источником эталонного напряжения, введены последовательно соединенные третий делитель частоты с фиксированным коэффициентом деления, третий частотно-фазовый детектор, пятый фильтр нижних частот, третий управляемый генератор, третий делитель частоты с переменным коэффициентом деления, выход которого соединен со вторым входом третьего частотно-фазового детектора, при этом выход третьего управляемого генератора является вторым выходом устройства, выход первого управляемого генератора соединен также с входом третьего делителя частоты с фиксированным коэффициентом деления, управляющая шина микроконтроллера соединена также с управляющими входами третьего делителя частоты с фиксированным коэффициентом деления, третьего частотно-фазового детектора, третьего делителя частоты с переменным коэффициентом деления.
Блок-схема предлагаемого устройства приведена на фиг.3, где введены следующие обозначения:
1 - опорный генератор (ОГ);
2, 7 и 31 - первый, второй и третий делители частоты с фиксированным коэффициентом деления (ДФКД);
3, 8 и 32 - первый, второй и третий частотно-фазовые детекторы (ЧФД);
4, 9, 26 и 33 - первый, второй, четвертый и пятый фильтры нижних частот (ФНЧ);
5, 11 и 34 - первый, второй и третий управляемые генераторы (УГ);
6, 12 и 35 - первый, второй и третий делители частоты с переменным коэффициентом деления (ДПКД);
23 - микроконтроллер (МК);
24 - инвертирующий сумматор (СУМ);
25 - инвертор (ИНВ);
ЭТ
Предлагаемое устройство содержит последовательно соединенные опорный генератор ОГ 1, первый ДФКД 2, первый ЧФД 3, первый ФНЧ 4, инвертирующий сумматор СУМ 24, инвертор ИНВ 25, четвертый фильтр нижних частот ФНЧ 26, первый управляемый генератор УГ 5 и первый ДПКД 6, выход которого соединен со вторым входом первого ЧФД 3; последовательно соединенные второй ДФКД 7, второй ЧФД 8, второй ФНЧ 9, второй УГ 11 и второй ДПКД 12, выход которого соединен со вторым входом второго ЧФД 8; последовательно соединенные третий ДФКД 31, третий ЧФД 32, пятый ФНЧ 33, третий УГ 34, третий ДПКД 35, выход которого соединен со вторым входом третьего ЧФД 32; кроме того, выход второго УГ 11 является первым выходом устройства, выход третьего УТ 34 является вторым выходом устройства, причем выход первого УГ 5 соединен с входами второго ДФКД 7 и третьего ДФКД 31, а также микроконтроллер МК 23, управляющая шина которого соединена с управляющими входами второго ДФКД 7 и третьего ДФКД 31, второго ЧФД 8 и третьего ЧФД 32, первого ДПКД 6, второго ДПКД 12 и третьего ДПКД 35. При этом первый вход СУМ 24 соединен с источником эталонного напряжения U второй вход СУМ 24 соединен с выходом первого ФНЧ 4.
Инвертирующий сумматор СУМ 24 (см. фиг.2) содержит, как и в прототипе, операционный усилитель 27, первый 28, второй 29 и третий 30 резисторы.
Управляющая шина с выхода МК 23 представляет собой стандартный трехпроводный интерфейс, где по трем проводам поступают в последовательном коде импульсные сигналы: 1) тактовые импульсы (ТИ); 2) информационный сигнал (ИНФ); 3) импульс разрешения записи (ИЗ) передаваемой информации в один из блоков: ДПКД 12, ДПКД 6, ДПКД 35, ЧФД 8, ЧФД 3, ЧФД 32, ДФКД 7, ДФКД 31. Причем для всех блоков общими проводами являются ТИ и ИНФ, а импульс разрешения записи ИЗ передаваемой информации поступает по отдельному проводу в каждый управляемый блок.
Предлагаемое устройство работает следующим образом.
ЭТ
На выходе первого кольца формируется одна частота, которая является опорной для второго и третьего кольца. Причем в первом кольце, как и в ЦСЧ-прототипе, с использованием эталонного напряжения «подставки» U и сумматора с взвешенным суммированием можно получать тонкую подстройку (сдвиг) выходной частоты относительно номинального значения. В результате во втором кольце синтезируются выходные частоты в заданном диапазоне и с заданным шагом сетки частот, которые поступают на первый выход ЦСЧ, используемый в качестве первого гетеродина приемника с двойным преобразованием частоты. Выходная частота третьего кольца поступает на второй выход ЦСЧ, который используется в качестве второго гетеродина приемника с двойным преобразованием частоты.
ПЧ2
ПЧ1
ПЧ1
СЧ1
СИГН
ПЧ1
СЧ1
СИГН
ПЧ2
ПЧ1
СЧ2
ПЧ2
СЧ2
ПЧ1
ПЧ2
Небольшое изменение выходной частоты первого кольца в окрестности номинального значения приводит к тому, что во втором и третьем кольцах ИФАПЧ выходные частоты изменяются таким же образом с мелким шагом внутри заданного шага этих частот. Это позволяет точно настроить частоту первого ПЧ приемника на центральную частоту первого ФПЧ при имеющемся ее отклонении от номинального значения и при этом точно настроить частоту второго ПЧ на номинальное значение центральной частоты второго ФПЧ (т.е. вернуть F на номинальное значение центральной частоты второго ФПЧ после сдвига F). Это для наглядности можно записать так: пусть ↑F=↑F+F или ↑F=↑F-F. Тогда F=↑F-↑F или F=↑F-↑F, т.е. значение второй F автоматически сохраняется без изменения, что и требуется в данном случае для получения высокой избирательности приемника с двойным преобразованием частоты.
Во втором и третьем кольцах при переключении частот по сигналам от МК 23 происходит синхронный сброс и пуск обоих счетчиков каждого кольца (ДФКД и ДПКД), когда оба счетчика начинают счет одновременно. Это позволяет значительно увеличить быстродействие по сравнению с тем, если бы оба счетчика срабатывали случайно в разное время - при этом получалось бы затягивание времени вхождения в синхронизм.
Возможность осуществления предлагаемого устройства определяется тем, что вводимые блоки типовые и могут быть выполнены на широко известных микросхемах. Цифровая часть синтезаторов выполняется на микросхемах ЦСЧ с ИФАПЧ разных фирм. При этом в одной микросхеме могут быть один или два независимых ЦСЧ с целочисленным ДПКД (Integer-N) или с дробным (Fractional-N). Например, микросхемы LMX2364, LMX 2470 фирмы National Semiconductor представляют собой двойной синтезатор с двумя раздельными контурами регулирования: один с дробным ДПКД (ДДПКД), другой - с обычным. Аналогично этому микросхемы ADF4252, ADF4001 фирмы Analog Devices и другие. В качестве инвертирующего сумматора и инвертора могут использоваться малошумящие операционные усилители, например, типа ОР 27 фирмы Analog Devices.
В качестве микроконтроллера МК 23 может использоваться микросхема C8051F220 фирмы Silicon Laboratories (CYGNAL).
Таким образом, в предложенном ЦСЧ имеется два отдельных выхода, которые могут использоваться в качестве первого и второго гетеродина для супергетеродинного приемника с двойным преобразованием частоты. Причем, если имеется отклонение центральной частоты первого ФПЧ от номинального значения, а во втором ФПЧ такого отклонения нет, то можно путем одновременного мелкого сдвига частот на первом и втором выходе ЦСЧ внутри заданной сетки частот компенсировать это отклонение и получить максимальную избирательность в тракте первой и второй ПЧ.
Кроме того, из-за высокой частоты сравнения в первом кольце ФАПЧ, которая формируется без использования дробного ДПКД с известными «помехами дробности», имеется возможность получить более высокую чистоту спектра выходного сигнала при сохранении высокого быстродействия.