Сравнительный анализ аппаратной реализации сумматоров на FPGA

2. Вероятность доведения не превышает значения, равного 1.

Таким образом, сформированные правила автоматизированного синтеза конечной марковской цепи, описывающей доведение МПС в соединении «точка-точка» являются конструктивными и представляют собой научно-методический аппарат анализа ВВХ доставки МПС в СПД различного назначения.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Олифер В.Г, Олифер H.A. Основы сетей передачи данных. М.: ИНТУИТ.РУ «Интернет-университет информационных технологий», 2003.

2. Малофей О.П., Малофей А.О., Рассомахин С.Г. Нахождение оптимальных параметров передачи позиционных кодов в автоматизированных системах управления [Текст] // Наука. Инновации. Технологии: научный журнал Северо-Кавказского федерального университета. Ставрополь, 2014. № 1. С. 74-80.

3. ГОСТ Р 34.950-92 (ИСО 8208-87) Информационная технология. Взаимосвязь открытых систем. Передача данных. Протокол пакетного уровня Х.25 для оконечного оборудования данных. М.: «Ордена «Знак почета» Издательство стандартов», 1993.

4. Сорокин О.И., Лягин М.А., Бережной A.A., Хоптар В.В., Иванов С.Н. Особенности построения объектно-ориентированных графов поглощающих конечных марковских цепей, адекватно описывающих процесс доведения многопакетных сообщений на канальном уровне с протоколом типа Х.25 при фиксированном числе повторов [Текст] // Междун. конф. «Радиоэлектронные устройства и системы для инфокоммуникационных технологий» (REDS-2016); Доклады; Серия: науч. конф. посвящ. Дню радио. Рос. науч.-техн. общ. радиотехн., электрон, и связи им. A.C. Попова. М.: БРИС-М, 2016. Вып. LXXI. С. 497-501.

5. Цимбал В.А. Информационный обмен в сетях передачи данных. Марковский подход: Монография. М.: Вузовская книга, 2014.

6. Кемени Джон Дж., Снелл Дж. Парк. Конечные цепи Маркова / пер. с англ. М.: Наука, 1970.

ФИЗИКО-МАТЕМАТИЧЕСКИЕ НАУКИ

НАУКА. ИННОВАЦИИ. ТЕХНОЛОГИИ, №4, 2016

Червяков Н.И. [Chervyakov N.I.], Ляхов П.А. [Lyakhov Р.А.], Валуева М.В. [Valueva M.V.], Криволапова О.В. [Krivolapova O.V.]

СРАВНИТЕЛЬНЫЙ АНАЛИЗ АППАРАТНОЙ РЕАЛИЗАЦИИ СУММАТОРОВ НА FPGA*

Comparative analysis of adders hardware implementation on FPGA

В данной работе рассмотрены два вида сумматоров, реализующие сложение двух двоичных чисел: с последовательным переносом и параллельно-префиксный. В статье произведено моделирование обеих архитектур на FPGA и их сравнительный анализ. Результаты моделирования для 4,8,16 и 32-разрядных устройств показали, что использование параллельно-префиксной архитектуры дает выигрыш в скорости до 41% по сравнению с последовательной архитектурой за счет увеличения аппаратных затрат до 71 %. Сумматоры с параллельно-префиксной архитектурой стоит использовать для тех приложений, в которых главной задачей является достижение максимального быстродействия. С другой стороны, если требуется снижение аппаратных затрат и энергопотребления, то в этих случаях лучше использовать сумматор с последовательной архитектурой.

In this work we considered two types of adders for addition of two binary numbers implementation: carry propagate adders and parallel-prefix adders. In this article simulation on FPGA for both architectures and their comparative analysis is made. Simulation results for 4, 8, 16 and 32-bits circuits showed that parallel-prefix architecture using gives the gain in speed up to 41% compared to sequential architecture through increasing the hardware costs up to 71%. Parallel-prefix adders should use the for those applications, in which the maximization of speed is the main objective. On the other hand, carry propagate adder is better for hardware costs and power consumption decrease.

Ключевыеслова: цифровое устройство, сумматорспоследовательным

переносом, параллельно-префиксный сумматор.

Keywords: digital circuit, carry propagate adder, parallel-prefix adder.

Введение

В цифровой схемотехнике большое внимание уделяется скорости работы устройства. Одним из способов сокращения временных затрат является переход к параллельной архитектуре.

Сумматор - это базовое устройство, выполняющее операцию сложения двоичных чисел [1, 2]. Сумматоры входят в состав более сложных цифровых устройств, например, умножителей двоичных чисел [3]. В данной работе рассмотрены два вида сумматоров, реализующие сложение двух двоичных чисел: с последовательным переносом и параллельно-пре-фиксный [4, 5]. Параллельно-префиксные сумматоры применяются в модулярной арифметике [6-10].

В работе проведено моделирование этих архитектур на FPGA и выполнен их сравнительный анализ.

* Работа подготовлена в рамках II Международной конференции «Параллельная компьютерная алгебра и ее приложения в новых инфоком-муникационных системах».

Сумматор с последовательным переносом

Предположим,

ЧТО А = 4,-14,-2-4) И В = Вп-\Вп-2 •  -в0 -слагаемые.

а = ...5) является их суммой. Последовательное

сложение может быть представлено схемой, изображенной на рисунке 1, оно осуществляется побитно с учетом бита переноса С,и с помощью алгоритма 1 [1, 11].

Алгоритм 1. СУММАТОР С ПОСЛЕДОВАТЕЛЬНЫМ ПЕРЕНОСОМ

Входные данные: А = Ан Ди ...До, В = В^ В^... В0 Переменные: С(л, С0ц Вычисления: Cin = 0;

for / = 0, п -1 do

Si=Aac,„

сои(=(Длв^(д,ла^(алс,„); С/п " С . end for;

S,„ — Coi/t,

Выходные данные: S = S„_i S^... S0

Каждый шаг цикла вычисляет бит суммы .V, и бит переноса Ст1, (рис. 2).

К достоинствам сумматора с последовательным переносом относится простота аппаратной реализации. Недостатком такого сумматора является большое время выполнения сложения, так как что для вычисления каждого разряда необходимо знать результат вычислений предыдущего [2].

Параллельный префиксный сумматор

Параллельное сложение может быть представлено схемой, состоящей из трех стадий (рис. 3). На первой стадии осуществляется предварительное вычисление битов О,, генерирующих перенос, битов Ри передающих перенос, и полусумм Н,, для любого I, 0<\<п-\:

в, = А, V В,, Л = А, V Д, Н, = А,  В,

Вторая стадия сложения, называемая далее блоком вычисления переноса, вычисляет сигналы переноса С1, для 0<1<л-1, используя С1 и Д . На третьей стадии вычисляется сумма

st = яг е сг_,

ФИЗИКО-МАТЕМАТИЧЕСКИЕ НАУКИ

_ Сравнительный анализ аппаратной реализации сумматоров на РРСА

Л7В7 АбВб Аз В 5 А4В4 АзВз А2В2 А1 В/ Ао Во

РА ♦ 1

т т 1 т т 1 т

Бб Ss & Бз & Л Л'«

Рис. 1.

Структура 8-битного сумматора с последовательным переносом.

Л1 В; Си

Л

СоШ

Рис. 2.

Полный сумматор.

Блок вычисления переноса преобразуется в параллельно-префиксную форму с помощью оператора который связывает пары генерирующих и передающих бит и определен как

Последовательное вычисление пар генерирующих и передающих бит (6'. /') будем обозначать как {Скп, Рк:1) к >у где соответствующая пара вычислена на основе бит к, к - 1,...,./ следующим образом:

{скфРк:])={Ок,Рк)

Так как перенос С, = С/10 для всех / > 0, то все переносы могут быть вычислены с использованием только оператора о [6].

А?В7 АбВб АзВз А4В4 АзВз А2В2 А1В1 АоВо

Рис. 3. Структура 8-битного параллельно-префиксного сумматора

Когге-Стоуна для целочисленного сложения [6, 5].

На рис. 3 представлена схема 8-битного параллельно-префиксного сумматора, а на рисунке 4 - реализация его логических уровней.

Достоинством параллельно-префиксного сумматора является скорость его работы, так как вычисление всех разрядов происходит одновременно. К недостаткам такого сумматора относится использование большого числа логических элементов, что увеличивает площадь устройства [2].

ФИЗИКО-МАТЕМАТИЧЕСКИЕ НАУКИ

Сравнительный анализ аппаратной реализации сумматоров на РРСА

А! В,

Н, С, Л

А, В,

/Ск-1:], Рк-1:])

-"ТТЛ

Н, С/ Р,

а)

(Си, РпО

б)

в)

о

И

а Си Н\0-1

¥

Рис. 4.

Устройство блоков сложения параллельно-префиксного сумматора:

а) блоки первой стадии; б), в) блоки второй стадии; г) блоки третьей стадии [6, 5]

Теоретический анализ

Для вычисления времени работы устройства выбирается самый длинный путь, который проходит сигнал, и складывается время задержки всех логических элементов на этом пути. Пусть тшв - время задержки логического элемента AND, тОК - время задержки логического элемента (Ж, тхои - время задержки логического элемента Х(Ж, а п - разрядность устройства. Расчет времени работы последовательного и параллельного сумматоров приведен в таблице 2.

Для расчета площади, занимаемой устройством, суммируются площади всех логических элементов. Пусть аАЖ> - площадь логического элемента АКБ, аОК - площадь логического элемента (Ж, ахоя - задержка логического элемента Х(Ж. Расчет площади, занимаемой последовательным и параллельным сумматорами приведен в таблице 3.

Для количественной оценки времени работы устройства пусть тШ) = т0к = 1, тхон = 2. Тогда скорость 4, 8, 16 и 32-разрядных параллельных сумматоров больше на 33, 58, 75% и 85% соответственно, чем скорость сумматора с последовательным переносом.

Табл. 2.

ВРЕМЯ ЗАДЕРЖКИ СУММАТОРОВ

л Последовательный сумматор Параллельный сумматор

Количество элементов Задержка Количество элементов Задержка

АШ (Ж ХОР АШ ОИ ХСЖ

4 4 8 - 4тдд/о + 8г0я 2 2 2 2Г/Ш + 2гоя + 2гхоЯ

8 8 16 - 8 ТАМ0 + 16г0я 3 3 2 2 Гдно + 2г0я + 2гхоя

16 16 32 - 16Г/ИО + 32ГОЯ 4 4 2 2 шв + 2г0я + 2гхоя

32 32 64 - 32 ГАНО + 64г0я 5 5 2 2 тДД/О + 2гоя + 2тхОЯ

Для оценки площади, занимаемой устройством, предположим что «.(;,,') = аон = 1, ахг,ц = 2. Тогда площадь 4, 8, 16 и 32-разрядных параллельных сумматоров больше на 8, 27, 41 % и 50% соответственно, чем площадь сумматора с последовательным переносом.

Таким образом, видно, что параллельно-префиксный сумматор выигрывает в скорости у сумматора с последовательным переносом, но проигрывает по занимаемой площади.

Табл. 3. АППАРАТНЫЕ ЗАТРАТЫ СУММАТОРОВ

Вид п Количество элементов Площадь

АШ сж хсх?

Последовательный 4 12 8 8 12 Ото + 80оя + 8аУоя

сумматор 8 24 16 16 24адд/о+16а0я + 16сгхоя

16 48 32 32 48алш + 32а0я + 32аХоя

32 96 64 64 96с,./¡о + 64%? + 64охоя

Параллельный 4 14 9 8 14 аАц0 + 9сгоя + 8сгхоя

сумматор 8 42 25 16 42ал„0 + 25а0я + 16а'хоя

16 114 65 32 114сг/м> + 65а0я + 32ахоя

32 290 161 64 290Паю +161 СГоя + 64сгХоя

ФИЗИКО-МАТЕМАТИЧЕСКИЕ НАУКИ

Сравнительный анализ аппаратной реализации сумматоров на FPGA

Моделирование сумматоров на FPGA

Моделирование производилось в среде ISE Design Suite 14.7 [12]. Целевая плата - Kintex 7 ХС7К70Т. Параметры синтеза представлены в таблице 4. Свойство цель оптимизации (Optimization Goal) для последовательного сумматора принимает значение Area, а для параллельного - Speed.

Табл. 4. ПАРАМЕТРЫ СИНТЕЗА

Свойство Значение

Optimization Goal Area/Speed

Optimization Effort High

Global Optimization Goal Maximum Delay

Case Implementation Style Full-Parallel

RAM Extraction No checked

ROM Extraction No checked

Shift Register Extraction No checked

Use DSP Block No

Move First Flip-Flop Stage No checked

Move Last Flip-Flop Stage No checked

Pack I/O Registers into lOBs No

LUT Combining No

Reduce Conlrol Set No

Optimize Instantiated Primitives No checked

Результаты моделирования представлены в таблице 5. Выигрыш в скорости при параллельном сложении составляет 3, 15, 41 % и 28% для 4-, 8-, 16- и 32-разрядного сумматоров соответственно (рис. 5). Такой результат достигается за счет увеличения аппаратных затрат на 28 % для 8-разрядного сумматора, 53 % для 16-разрядного сумматора и 71 % для 32-разрядного сумматора. В случае 4-разрядного сумматора, кроме выигрыша в скорости так же происходит и сокращение аппаратных затрат на 22% (рис. 6 и 7).

Табл. 5. РЕЗУЛЬТАТЫ АППАРАТНОГО МОДЕЛИРОВАНИЯ

n Параллельный сумматор Последовательный сумматор

Delay, Slice Occupied Delay, Slice Occupied

ns LUTs Slices ns LUTs Slices

4 4,203 5 2 4,346 6 3

8 4,384 18 7 5,145 12 6

16 5,106 57 25 8,682 24 15

32 9,538 173 94 13,154 48 28

n, bit

--1-1-i i-i-i l

5 10 15 20 25 30 35

parallel-prefix adder carry propagate adder

График зависимости времени задержки схемы от количества разрядов.

Ь parallel-prefix adder -A- carry propagate adder

График зависимости количества Slice LUT схемы от количества разрядов.

Обобщая полученные результаты, можно сделать вывод о том, что применение сумматоров с параллельно-префиксной архитектурой целесообразно для тех приложений, в которых главной задачей является достижение максимального быстродействия. С другой стороны, если требуется максимальное снижение аппаратных затрат и энергопотребления, то в этих случаях лучше использовать сумматор с последовательной архитектурой.

ФИЗИКО-МАТЕМАТИЧЕСКИЕ НАУКИ

. Сравнительный анализ аппаратной реализации сумматоров на РРСА

100

60

40

20

parallel-prefix adder

carry propagate adder

Рис. 7.

График зависимости количества Occupied Slice схемы от количества разрядов.

ЗАКЛЮЧЕНИЕ

В работе исследованы два вида сумматоров: с последовательным переносом и параллельно-префиксные. Результаты моделирования показали, что использование параллельно-префиксной архитектуры дает выигрыш в скорости до 41% по сравнению с последовательной архитектурой. При этом увеличиваются аппаратные затраты параллельно-пре-фиксного сумматора до 71%, причем чем больше разрядность, тем больше разница в аппаратных затратах по сравнению с сумматором с последовательным переносом.

Интересным направлением дальнейших исследований является исследование возможности применения параллельно-префиксных сумматоров для модулярной арифметики.

Работа выполнена при поддержке гранта Президента Российской Федерации МК-5980.2016.9.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Parhami, В. Computer Arithmetic: Algorithms and Hardware Designs / B. Parhami, Oxford University Press, Inc., 2000. 492 p.

2. Lynch, T.W. Binary adders / T.W. Lynch, The University of Texas at Austrin, 1996. 135 p.

3. Уэйкерли, Д.Ф. Проектирование цифровых устройств / Д.Ф. Уэйкерли. Т. 1. М.: ПОСТМАРКЕТ, 2002. 1087 с.

4. Харрис, ДМ. Цифровая схемотехника и архитектура компьютера/ДМ. Харрис, С.Л. Харрис, Elsevier, Inc., 2013. 1622 p.

5. Kogge, P.M. A Parallel Algorithm for the Efficient Solution of a General Class of Recurrence Equations / P.M. Kogge, H.S. Stone // IEEE Transaction on computers, Vol. C-22, N 8 1973. P. 786-793.

6. Vergos, H.T. On Modulo Adder Design, H.T. / Vergos, G. Dimit-rakopoulos // IEEE Trnsactions on computers. Vol 61. No.2. 2012. P. 173-186.

7. Omondi, A. Residue Number Systems: Theory and Implementation / A. Omondi, B. Premkumar, Imperial College Press, 2007. 296 p

8. Червяков, Н.И. Модулярные параллельные вычислительные структуры нейропроцессорных систем / Н.И. Червяков, П.А. Сахнюк, А.В. Шапошников, С.А. Ряднов; под ред. Н.И. Чер-вякова. М.: ФИЗМАТЛИТ, 2003. 288 с.

9. Коляда, А.А. Интервально-индексная технология синтеза параллельных алгоритмов модулярно-позиционного кодового преобразования с таблично-суммарной конфигурацией / А.А. Коляда, П.В. Кучинский, А.Ф. Чернявский // Наука. Инновации. Технологии. 2014. № 4. С. 52-60.

10. Червяков, Н.И. Применение корректирующих кодов СОК для диагностики работы модулярных процессоров / Н.И. Червяков, М.Г. Бабенко, Н.Н. Кучеров // Наука. Инновации. Технологии. 2014. № 3. С. 24-40.

11. Deschamps, J.P., Synthesis of arithmetic circuits: FPGA, ASIC and embedded systems / J.P. Deschamps, G.J.A. Bioul, G.D. Sutter, John Wiley & Sons, Inc., 2006. 556 p.

12. Бибило, П.Н. Основы языка VHDL/ П.Н. Бибило. Изд. 3-е, доп. М.: Изд-воЛКИ, 2007. 328 с.

НАУКИ О ЗЕМЛЕ

НАУКА. ИННОВАЦИИ. ТЕХНОЛОГИИ, №4, 2016

удк 581.9(470.6) Белоус В.Н. [Belous V.N.],

Кухарук М.Ю. [Kukharuk M.J.]

РАСТИТЕЛЬНЫЕ СООБЩЕСТВА ОБНАЖЕНИЙ КОРЕННОЙ ПОРОДЫ СЕВЕРО-ЗАПАДНЫХ ПРЕДЕЛОВ СТАВРОПОЛЬСКОЙ ВОЗВЫШЕННОСТИ

Plant communities on bedrock outcrops

in the north-western part of the Stavropol Upland

В статье отражены результаты изучения петрофитных сообществ степных ландшафтов Ставропольской возвышенности. Обсуждается флористическая и экологическая структура фитоценозов на известняковых обнажениях материнской породы. В результате исследований, проведённых в период 2015-2016 гг., в современной флоре петрофитных степей выявлено 151 вид высших растений. Приведены описания 12 учётных площадок. Представлена фитоценотическая таблица, дана характеристика сообществ, описана их структура. Обилие видов, распределение по элементам рельефа и сообществам определяли экспертно на основе полевой информации. Выявлены особенности сообществ, факторы их пространственной дифференциации. Сделано предположение, что факторами, определяющими разнообразие петрофитной растительности в исследованном регионе, являются степень разрушения материнской породы и развития почвы, высокая инсоляция и слабое увлажнение экотопа. Петрофитные сообщества отличаются видовым богатством и представляют значительный природоохранный интерес; включают такие редкие и исчезающие виды, как Medicago cancellata, Iris pumila, Orchis tridentata, Crocus reticulatus, Scabiosa isetensis, Thymus daghestanicus, Euphorbia glareosa, Gypsophila glomerata, Polygala sosnowskyi, Psephellus annae, Linum tauricum, Salvia nutans, Hedysarum biebersteinii, Artemisia caucasica, Astragalus calycinus, A. pseudotataricus, A. bungeanus и т. д. Показано, что каменистые степи важны для сохранения биологического разнообразия региона; местообитания редких видов имеют научное значение. Нашими изысканиями мы стремились подчеркнуть региональную специфику исследованных сообществ, обусловленную географическими, эко-лого-ценотическими и историческими особенностями.

The article reflects the results of studies on stony communities of Upland Stavropol's steppe landscapes. The floristical and ecological structure of the phytocoenoses on calcareous bedrock are discussed. As a result of the floristic studies in 2015-2016, we found out the modern stony steppes's flora consists of 151 higher plant species. We registered 12 distinctive sites. Also the phytocoenotic table and the characteristics of the communities are represented; their vegetation structure has been described. Species's abundance, distribution of relief elements and communities determined by the expert on the basis of field information. Both the perculiarities of communities and the factors of their spatial differentiation have been characterised. The main factors that influence the development of vegetations in question are abrasion and denudation processes. The petrophytic steppes are formed by limestone in the studied area. The plant communities occur on rocky slopes with poor integrity of bed-rock and development of soil cover, high insolation and low moistening of the ecotope. The petrophytic communities differ in the range of species, including rare and endangered ones such as: Medicago cancellata, Iris pumila, Orchis tridentata, Crocus reticulatus, Scabiosa isetensis, Thymus daghestanicus, Euphorbia glareosa, Gypsophila glomerata, Polygala sosnowskyi, Psephellus annae, Linum tauricum, Salvia nutans, Hedysarum biebersteinii, Artemisia caucasica, Astragalus calycinus, A. pseudotataricus, A. bungeanus etc., which have significant value for nature protection purposes. Stony steppes's flora are an important object for biological diversity conservation and rare calcareous plants protection in the region. The habitats