СЕЛЕКТОР ИМПУЛЬСОВ

Предлагаемая полезная модель относится к импульсной и цифровой технике и может быть использована в устройствах анализа импульсов на идентичность их длительностей и временного расположения.
Известны селекторы импульсов (см. книгу Хесин А.Я. Импульсная техника, изд. 2-е, пер. и доп., «Энергия», 1971, стр. 154, рис. 122а.), содержащие сумматор и селектор максимальной амплитуды, при этом входной и селекторный импульсы подключены к двум входам сумматора, выход которого подключен ко входу селектора максимальной амплитуды, выход которого является выходом устройства.
Недостатком устройства является низкая точность временной селекции и отсутствие селекции по длительности.
Наиболее близким техническим решением к предлагаемому является селектор импульсов (см. книгу Ицхоки Я.С, Овчинников Н.И. Импульсные и цифровые устройства. М, «Советское радио». 1972, стр. 554, рис. 9), содержащий укорачивающую цепь, элемент задержки и логическую схему И, при этом вход укорачивающей цепи является входом устройства, а ее выход подключен к первому входу логической схемы И и через элемент задержки - ко второму входу логической схемы И, выход которой является выходом устройства.
Недостатком устройства является невозможность сравнения входного импульса с эталонным по месту положения и длительности.
Техническим результатом предлагаемой полезной модели является возможность сравнения входного импульса с эталонным по месту положения и длительности.
Сущность полезной модели состоит в том, что селектор импульсов содержит первый элемент задержки и логическую схему И, выход которой является выходом устройства.
Новым в предлагаемой полезной модели является то, что введены второй элемент задержки, четыре D-триггера и две логических схемы НЕ, при этом входы первого элемента задержки, первой логической схемы НЕ и D-вход первого D-триггера объединены и являются импульсным входом устройства, входы второго элемента задержки, второй логической схемы НЕ и D-вход второго D-триггера объединены и являются входом эталонного импульса устройства, R-входы всех четырех D-триггеров объединены и являются входом сброса устройства, выход первого элемента задержки подключен к C-входу второго D-триггера и D-входу четвертого D-триггера, выход второго элемента задержки подключен к C-входу первого D-триггера и D-входу третьего D-триггера, выход первой логической схемы НЕ подключен к С-входу третьего D-триггера, выход второй логической схемы НЕ подключен к С-входу четвертого D-триггера, при этом выходы всех четырех D-триггеров подключены соответственно к четырем входам логической схемы И.
Введение новых узлов и связей обеспечило возможность сравнения входного импульса с эталонным по месту положения и длительности.
На Фиг. 1 представлена схема селектора импульсов,
На Фиг. 2 представлена временная диаграмма, поясняющая его работу.
Устройство содержит 1-й элемент задержки 1, вход которого подключен к шине входного импульса, входу 1-й логической схемы НЕ 2 и D-входу первого D-триггера 3, вход 2-го элемента задержки 4 подключен к шине эталонного импульса, входу 2-й логической схемы НЕ 5 и D-входу второго D-триггера 6, выход 2-го элемента задержки 4 подключен к С-входу первого D-триггера 3 и D-входу третьего D-триггера 7, выход 1-го элемента задержки 1 подключен к C-входу второго D-триггера 6 и D-входу 4-го D-триггера 8, К-входы D-триггеров 3, 6, 7, 8 подключены к шине сброса, а выходы - к первому, второму, третьему и четвертому входам логической схемы И 9, выход которой является выходом устройства. Селектор импульсов функционирует следующим образом. В исходном состоянии все D-триггеры 3, 6, 7, 8 сброшены сигналом Сброс (момент T1 на Фиг. 2). Времена задержки элементов задержки 1 и 4 равны между собой. Предположим, что на первый вход поступил входной импульс, полностью совпавший с селекторным импульсом на втором входе (Т2…Т4), на выходах логических схем НЕ 2 и 5 соответственно присутствуют инвертированные входной и эталонный импульсы. На выходах 1-го и 2-го элементов задержки 1 и 4 появятся задержанные импульсы входной и эталонный соответственно (T3…T5).
Первый D-триггер 3 взведется по C-входу передним фронтом задержанного эталонного импульса, т.к. на D-входе D-триггера 3 будет иметь место единичный уровень входного импульса (T3).
Второй D-триггер 6 взведется по С-входу передним фронтом задержанного входного импульса, т.к. на D-входе триггера 6 будет иметь место единичный уровень эталонного импульса (T3).
Третий D-триггер 7 взведется по C-входу задним фронтом инвертированного входного импульса, т.к. на D-входе триггера 7 будет иметь место единичный уровень задержанного эталонного импульса (T4).
Четвертый D-триггер 8 взведется по C-входу задним фронтом инвертированного эталонного импульса, т.к. на D-входе D-триггера 8 будет иметь место единичный уровень задержанного входного импульса (T4).
В момент T4 произойдет совпадение сигналов с D-триггеров 3, 6, 7, 8 и на выходе логической схемы И 9 появится сигнал селекции единичного уровня, который будет обнулен очередным импульсом сброса (T6).
Предположим, что на первый вход поступил входной импульс (T7…T11), передний фронт которого опережает передний фронт эталонного импульса (T9…T12) на величину, большую чем время задержки элементов задержки 1 и 4, а задний фронт опережает передний фронт опорного импульса на величину, меньшую, чем время задержки элементов задержки 1 и 4, на выходах логических схем НЕ 2 и 5 соответственно присутствуют инвертированные входной и опорный импульсы.
На выходах 1-го и 2-го элементов задержки 1 и 4 появятся задержанные импульсы входной и эталонный соответственно (T8…T13 и T10…T14).
Первый D-триггер 3 взведется по C-входу передним фронтом задержанного селекторного импульса, т.к. на D-входе D-триггера 3 будет иметь место единичный уровень входного импульса (T10).
Второй D-триггер 6 не взведется по C-входу передним фронтом задержанного входного импульса, т.к. на D-входе триггера 6 будет иметь место нулевой уровень опорного импульса (T8).
Третий D-триггер 7 взведется по C-входу задним фронтом инвертированного входного импульса, т.к. на D-входе D-триггера 7 будет иметь место единичный уровень задержанного опорного импульса (T11).
Четвертый D-триггер 8 взведется по C-входу задним фронтом инвертированного опорного импульса, т.к. на D-входе D-триггера 8 будет иметь место единичный уровень задержанного входного импульса (Т12).
В момент T12 не произойдет совпадение сигналов с D-триггеров 3, 6…8, т.к. второй D-триггер 6 не взвелся и на выходе логической схемы И 9 не появится сигнал селекции единичного уровня.
Если хотя бы один из фронтов входного и опорного импульсов разойдутся по времени более чем на величину времени задержки элементов задержки 1 и 4, то хотя бы один из D-триггеров 3, 6, 7, 8 не будет взведен и сигнал исправности не сформируется.
Таким образом, введение новых узлов и связей обеспечило возможность точного сравнения входного импульса с эталонным по месту положения и длительности.