КВАДРАТУРНЫЙ КОМПЕНСАТОР ИМПУЛЬСНЫХ ПОМЕХ

1. Квадратурный компенсатор импульсных помех, включающий в себя фильтр низких частот (ФНЧ) синфазного канала (1), ФНЧ квадратурного канала (3), блок выделения помехи (5), отличающийся тем, что введены идентичные компенсатор импульсной помехи синфазного канала (2) и компенсатор импульсной помехи квадратурного канала (4), причем выходы ФНЧ синфазного (1) и квадратурного (3) каналов соединены с первыми входами компенсаторов импульсной помехи (2 и 4) соответствующего канала и соответственно с первым и вторым входом блока выделения помехи (5), выход которого соединен с вторыми входами компенсаторов (2 и 4) синфазного и квадратурного каналов, выходы которых являются соответственно синфазным и квадратурным выходом квадратурного компенсатора импульсных помех, входами которого являются входы ФНЧ синфазного (1) и квадратурного (3) канала.
2. Устройство по п.1, отличающееся тем, что компенсаторы импульсной помехи в синфазном и квадратурном канале (2 и 4) выполнены в виде последовательно соединенных элемента задержки (21) и управляемого интерполятора (23), причем выход элемента задержки (21) подключен к первому входу управляемого интерполятора (23), первым входом компенсатора импульсной помехи является вход элемента задержки (21), вторым входом - второй вход управляемого интерполятора (23), а выходом - выход управляемого интерполятора (23).
3. Устройство по п.2, отличающееся тем, что управляемый интерполятор (23) выполнен в виде устройства выборки-хранения (231) и коммутатора (232), причем первый вход управляемого интерполятора (23) подключен ко второму входу коммутатора (232) и к первому входу устройства выборки-хранения (231), выход которого подключен к первому входу коммутатора (232), второй вход управляемого интерполятора (23) соединен со вторым (управляющим) входом устройства выборки-хранения (231) и с третьим (управляющим) входом коммутатора (232), выход которого является выходом управляемого интерполятора (23).
4. Устройство по п.1, отличающееся тем, что блок выделения помехи (5) выполнен в виде двух каналов, каждый из которых содержит последовательно соединенные блок вычисления модуля (51 и 54), пороговое устройство (52 и 55), формирователь импульсов (53 и 56), а также логический блок ИЛИ (57), причем входы первого (51) и второго (54) блоков вычисления модуля являются соответственно первым и вторым входами блока выделения помехи (5), вторые входы пороговых устройств (52 и 55) соединены с выходом блока формирования порога (58), выходы формирователей импульсов (53 и 56) соединены с соответствующими входами логического блока ИЛИ (57), выход которого является выходом блока выделения помехи (5).
5. Устройство по п.4, отличающееся тем, что формирователь импульсов (53 или 56) содержит последовательно соединенные формирователь заднего фронта (534), устройство задержки (535), логический блок И (533), триггер (531), а также логический блок НЕ (532), причем вход формирователя импульсов (53) соединен с входом формирователя заднего фронта (534), входом логического блока НЕ (532) и входом установки в логическую единицу триггера (531), выход логического блока НЕ (532) соединен с вторым входом логического блока И (533), выход которого соединен с входом установки в логический ноль триггера (531), выход триггера (531) является выходом формирователя импульсов (53).
6. Устройство по п.5, отличающееся тем, что устройство задержки (535) содержит два триггера (5351 и 5356), два логических блока ИЛИ (5352 и 5358), формирователь заднего фронта (5353), два формирователя переднего фронта (5355 и 5359), два элемента задержки (5354 и 5357), причем вход устройства задержки (535) соединен с входами установки в логическую единицу первого (5351) и второго (5356) триггеров, выходы первого (5351) и второго (5356) триггеров соединены с соответствующими входами первого логического блока ИЛИ и с входами соответственно первого (5355) и второго (5356) формирователей переднего фронта, выход первого формирователя переднего фронта (5355) через первый элемент задержки (5354) подключен к входу установки в логический ноль первого триггера (5351), а также к первому входу второго логического блока ИЛИ (5358), выход второго формирователя переднего фронта (5359) через второй элемент задержки (5357) подключен ко второму входу второго логического блока ИЛИ (5358), выход которого подключен к входу установки в логический ноль второго триггера (5356), выход первого логического блока ИЛИ (5352) соединен с входом формирователя заднего фронта (5353), выход которого является выходом устройства задержки (535).
7. Устройство по п.6, отличающееся тем, что формирователь переднего фронта (5355 и 5359) содержит последовательно соединенные элемент задержки (53551), логический блок XOR (53552) и логический блок И (53553), причем вход формирователя переднего фронта (5355) подключен к входу элемента задержки (53551), второму входу логического блока XOR (53552) и второму входу логического блока И (53553), выход которого является выходом формирователя переднего фронта (5355).
8. Устройство по п.3, отличающееся тем, что формирователь заднего фронта (534 и 5353) содержит последовательно соединенные элемент задержки (53531), логический блок XOR (53532) и логический блок И (53533), причем вход формирователя заднего фронта (5353) подключен к входу элемента задержки (53531), второму входу логического блока XOR (53532), выход элемента задержки 53531 подключен к второму входу логического блока И (53533), выход которого является выходом формирователя заднего фронта (5353).
9. Квадратурный компенсатор импульсных помех, включающий в себя фильтр низких частот (ФНЧ) синфазного канала (1), ФНЧ квадратурного канала (3), блок выделения помехи (5), отличающийся тем, что введены идентичные компенсатор импульсной помехи синфазного канала (2) и компенсатор импульсной помехи квадратурного канала (4), формирователь управляющих импульсов (6), причем выходы ФНЧ синфазного (1) и квадратурного (3) каналов соединены с первыми входами компенсаторов импульсной помехи (2 и 4) соответствующего канала и соответственно с первым и вторым входом блока выделения помехи (5), выход которого соединен с вторыми входами компенсаторов импульсной помехи (2 и 4) синфазного и квадратурного каналов и с входом формирователя управляющих импульсов (6), выход которого соединен с третьими входами компенсаторов импульсной помехи (2 и 4) синфазного и квадратурного каналов, выходы которых являются соответственно синфазным и квадратурным выходом квадратурного компенсатора импульсных помех, входами которого являются входы ФНЧ синфазного (1) и квадратурного (3) канала.
10. Устройство по п.9, отличающееся тем, что компенсаторы импульсной помехи в синфазном и квадратурном канале (2 или 4) выполнен в виде последовательно соединенных первого элемента задержки (21), управляемого интерполятора (23), сглаживающего фильтра (24) и коммутатора (25), а также второго элемента задержки (22), причем выход первого элемента задержки (21) подключен первому входу управляемого интерполятора (23) и к входу второго элемента задержки (22), выход которого подключен ко второму входу коммутатора (25), первый вход которого соединен с выходом сглаживающего фильтра (24), первым входом компенсатора импульсной помехи является вход первого элемента задержки (21), вторым входом - второй вход управляемого интерполятора (23), третьим входом - третий вход коммутатора (25), а выходом - выход коммутатора (25).
11. Устройство по п.10, отличающееся тем, что управляемый интерполятор (23) выполнен в виде устройства выборки-хранения (231) и коммутатора (232), причем первый вход управляемого интерполятора (23) подключен ко второму входу коммутатора (232) и к первому входу устройства выборки-хранения (231), выход которого подключен к первому входу коммутатора (232), второй вход управляемого интерполятора (23) соединен со вторым (управляющим) входом устройства выборки-хранения (231) и с третьим (управляющим) входом коммутатора (232), выход которого является выходом управляемого интерполятора (23).
12. Устройство по п.9, отличающееся тем, что блок выделения помехи (5) выполнен в виде двух каналов, каждый из которых содержит последовательно соединенные блок вычисления модуля (51 и 54), пороговое устройство (52 и 55), формирователь импульсов (53 и 56), а также логический блок ИЛИ (57), причем входы первого (51) и второго (54) блоков вычисления модуля являются соответственно первым и вторым входами блока выделения помехи (5), вторые входы пороговых устройств (52 и 55) соединены с выходом блока формирования порога (58), выходы формирователей импульсов (53 и 56) соединены с соответствующими входами логического блока ИЛИ (57), выход которого является выходом блока выделения помехи (5).
13. Устройство по п.12, отличающееся тем, что формирователь импульсов (53 или 56) содержит последовательно соединенные формирователь заднего фронта (534), устройство задержки (535), логический блок И (533), триггер (531), а также логический блок НЕ (532), причем вход формирователя импульсов (53) соединен с входом формирователя заднего фронта (534), входом логического блока НЕ (532) и входом установки в логическую единицу триггера (531), выход логического блока НЕ (532) соединен с вторым входом логического блока И (533), выход которого соединен с входом установки в логический ноль триггера (531), выход триггера (531) является выходом формирователя импульсов (53).
14. Устройство по п.13, отличающееся тем, что устройство задержки (535) содержит два триггера (5351 и 5356), два логических блока ИЛИ (5352 и 5358), формирователь заднего фронта (5353), два формирователя переднего фронта (5355 и 5359), два элемента задержки (5354 и 5357), причем вход устройства задержки (535) соединен с входами установки в логическую единицу первого (5351) и второго (5356) триггеров, выходы первого (5351) и второго (5356) триггеров соединены с соответствующими входами первого логического блока ИЛИ и с входами соответственно первого (5355) и второго (5356) формирователей переднего фронта, выход первого формирователя переднего фронта (5355) через первый элемент задержки (5354) подключен к входу установки в логический ноль первого триггера (5351), а также к первому входу второго логического блока ИЛИ (5358), выход второго формирователя переднего фронта (5359) через второй элемент задержки (5357) подключен ко второму входу второго логического блока ИЛИ (5358), выход которого подключен к входу установки в логический ноль второго триггера (5356), выход первого логического блока ИЛИ (5352) соединен с входом формирователя заднего фронта (5353), выход которого является выходом устройства задержки (535).
15. Устройство по п.14, отличающееся тем, что формирователь переднего фронта (5355 и 5359) содержит последовательно соединенные элемент задержки (53551), логический блок XOR (53552) и логический блок И (53553), причем вход формирователя переднего фронта (5355) подключен к входу элемента задержки (53551), второму входу логического блока XOR (53552) и второму входу логического блока И (53553), выход которого является выходом формирователя переднего фронта (5355).
16. Устройство по п.14, отличающееся тем, что формирователь заднего фронта (534 и 5353) содержит последовательно соединенные элемент задержки (53531), логический блок XOR (53532) и логический блок И (53533), причем вход формирователя заднего фронта (5353) подключен к входу элемента задержки (53531), второму входу логического блока XOR (53532), выход элемента задержки 53531 подключен к второму входу логического блока И (53533), выход которого является выходом формирователя заднего фронта (5353).
17. Устройство по п.9, отличающееся тем, что формирователь управляющих импульсов (6) выполнен в виде последовательно соединенных сглаживающего фильтра (61) и релейного элемента (62).