ЛОГИКА ИНТЕРФЕЙСА ДЛЯ МНОГОЯДЕРНОЙ "СИСТЕМЫ НА КРИСТАЛЛЕ" (SoC)

1. Устройство содержащее:
"систему на кристалле" (SoC), включающую в себя:
первое ядро и второе ядро;
логику интерфейса, соединенную с первым ядром и вторым ядром, причем логика интерфейса включает в себя логику брандмауэра, логику шины и тестовую логику;
логику набора схем, соединенную с логикой интерфейса и включающую в себя контроллер памяти, который обеспечивает возможность обмена данными с памятью, соединенной с SoC; и
логику виртуального брандмауэра, соединенную между логикой набора схем и вторым ядром, в котором второе ядро может быть отключено во время нормальной работы для обеспечения одноядерной SoC.
2. Устройство по п.1, в котором логика шины, предназначенная для наложения сигналов шины и тестовых сигналов непосредственного доступа из первого и второго ядер на первый набор взаимных соединений, соединенных между логикой интерфейса и логикой набора схем.
3. Устройство по п.2, в котором логика набора схем, предназначенная для наложения на сигналы шины и тестовые сигналы прямого доступа в первое и второе ядра на второй набор взаимных соединений, включенных между логикой набора схем и логикой интерфейса.
4. Устройство по п.2, в котором логика шины, дополнительно предназначена для приема и комбинирования выходов из первого и второго ядер и выходов логики набора схем и брандмауэра для первого и второго ядер и логики набора схем и для обеспечения одного из множества комбинированных выходных сигналов в каждое из первого и второго ядер и в логику набора схем.
5. Устройство по п.1, в котором тестовая логика, предназначенная для приема первого сигнала тестирования для первого ядра и второго сигнала тестирования для второго ядра и подачи первого сигнала тестирования в первое ядро и второе ядро в первом режиме и подачи первого сигнала тестирования в первое ядро и подачи второго сигнала во второе ядро во втором тестовом режиме.
6. Устройство по п.1, в котором логика интерфейса, предназначенная для приема сигнала плавкой перемычки из первого ядра и сигнала связывания выводов из логики набора схем и избирательного отключения второго ядра на основе сигнала плавкой перемычки и сигнала связывания выводов.
7. Устройство по п.6, в котором логика интерфейса, предназначенная для объединения сигнала плавкой перемычки и сигнала связывания выводов для генерирования отключающего сигнала для избирательного отключения второго ядра.
8. Устройство по п.6, в котором логика виртуального брандмауэра, предназначенная для приема сигнала плавкой перемычки и сигнала связывания выводов, и избирательного отключения второго ядра на основе сигнала плавкой перемычки и сигнала связывания выводов.
9. Устройство по п.1, в котором второе ядро выполнено с возможностью получения питания во время инициирования, при этом после инициирования второе ядро должно быть избирательно отключено.
10. Устройство по п.1, в котором энергия питания должна быть подана во второе ядро, когда второе ядро отключено, и первое ядро должно отключить сигналы тактовой частоты во второе ядро.
11. Устройство по п.1, в котором энергию питания не требуется подавать во второе ядро, когда второе ядро отключено.
12. Способ, содержащий следующие этапы:
принимают сигнал плавкой перемычки в логике интерфейса "системы на кристалле" (SoC), включающий в себя, по меньшей мере, первое ядро и второе ядро, из первого ядра, и сигнал связывания выводов из логики набора схем SoC;
определяют, обеспечен ли, по меньшей мере, один из сигнала плавкой перемычки и сигнала связывания выводов; и
если это так, отключают второе ядро SoC для предотвращения работы второго ядра во время нормальной работы SoC.
13. Способ по п.12, дополнительно содержащий этап, на котором накладывают сигналы шины и тестовые сигналы прямого доступа из первого и второго ядер на первый набор взаимных соединений, соединенных между логикой интерфейса и логикой набора схем.
14. Способ по п.12, дополнительно содержащий этапы, на которых принимают и комбинируют выходы из первого и второго ядер и логики набора схем и выходы брандмауэра для первого и второго ядер и логики набора схем, и предоставляют один из множества комбинированных выходных сигналов в каждое из первого и второго ядер и логики набора схем.
15. Способ по п.12, дополнительно содержащий этап, на котором определяют, обеспечен ли сигнал плавкой перемычки или сигнал связывания выводов в логике интерфейса, в котором логика интерфейса соединена между логикой микропроцессорного набора и первым и вторыми ядрами.
16. Система, содержащая:
"систему на кристалле" (SoC), включающую в себя первое ядро и второе ядро, логику интерфейса, соединенную с первым ядром и вторым ядром, причем логика интерфейса включает в себя логику брандмауэра, логику шины и тестовую логику, логика набора схем соединена с логикой интерфейса и включает в себя графический контроллер и контроллер памяти для обеспечения возможности обмена данными с памятью, подключенной к SoC, и виртуальной логикой брандмауэра, соединенной между логикой набора схем и вторым ядром, в котором второе ядро может быть отключено во время нормальной работы, для предоставления одноядерной SoC; и
динамическое оперативное запоминающее устройство (DRAM), соединенное с SoC.
17. Система по п.16, в которой логика интерфейса, предназначенная для наложения сигналов шины и тестовых сигналов прямого доступа из первого и второго ядер на первый набор взаимных соединений, включенных между логикой интерфейса и логикой набора схем.
18. Система по п.17, в которой логика интерфейса, предназначенная для наложения сигналов шины и тестовых сигналов прямого доступа для подачи в первое и второе ядра на второй набор взаимных соединений, включенных между логикой набора схем и логикой интерфейса.
19. Система по п.16, в которой логика интерфейса, предназначенная для приема и комбинирования сигнала плавкой перемычки от первого ядра и сигнал связывания выводов из логики набора схем для генерирования сигнала отключения для избирательного отключения второго ядра, на основе комбинированного сигнала плавкой перемычки и сигнала связывания выводов.
20. Система по п.16, в котором интерфейс предназначен для управления первым ядром и вторым ядром, с тем, чтобы независимо выполнять тестовую программу параллельно или выполнять тестовую программу по одной одновременно в каждом из первого ядра и второго ядра.