ИНФОРМАЦИОННЫЙ ТРИГГЕР С ЭНЕРГОНЕЗАВИСИМО СОХРАНЯЕМОЙ ЭЛЕКТРИЧЕСКИ ПЕРЕПРОГРАММИРУЕМОЙ УСТАНОВКОЙ НАЧАЛЬНЫХ СОСТОЯНИЙ

Полезная модель относится к интегральным микросхемам устройств автоматики и вычислительной техники на комплементарных МОП-транзисторах, для которых предусмотрена конфигурационная, программная или параметрическая перенастройка, выполняемая посредством электрических воздействий и сохраняемая при отключении электропитания.
Известно выполнение информационного триггера, описанное в патенте США №7697319, МКИ G11C 11/00, опубликованном 13 апреля 2010 г., исходное состояние которого задают изменением соотношения проводимостей открытых каналов ключевых МОП-транзистров в первом и втором логических элементах, составляющих триггер. В данном устройстве это соотношение устанавливается при формировании физической структуры МОП-транзисторов или в результате каких-либо физических воздействий на транзисторные структуры, что в обоих случаях возможно только во время производства.
Это является недостатком данного устройства. Кроме того, его логические состояния нельзя менять в процессе работы.
Этот недостаток устранен в информационном триггере, описанном в патенте РФ на полезную модель №136658, МКИ G11C 14/00, опубликованном 10 января 2014 г. Устройство содержит с первого по четвертый р-канальные ключевые МОП-транзисторы, истоки которых соединены с шиной напряжения питания, и с первого по четвертый n-канальные ключевые МОП-транзисторы. Стоки первого и второго ключевых р-МОП-транзисторов соединены со стоком первого ключевого n-МОП-транзистора и затворами четвертых ключевых n- и р-МОП-транзисторов. Стоки третьего и четвертого ключевых р-МОП-транзисторов соединены со стоком третьего ключевого n-МОП-транзистора и затворами вторых ключевых n- и р-МОП-транзисторов. Истоки первого и третьего ключевых n-МОП-транзисторов соответственно подключены к стокам второго и четвертого n-МОП-транзисторов, истоки которых соединены с шиной нулевого потенциала, первый и третий ключевые n-МОП-транзисторы имеют плавающие затворы, а их управляющие затворы соответственно соединены с затворами первого и третьего ключевых р-МОП-транзисторов.
Первые и вторые ключевые n- и р-МОП-транзисторы составляют первый логический элемент 2И-НЕ, а третьи и четвертые - второй. Выходы первого и второго элементов 2И-НЕ соответствуют инверсному и прямому информационным выходам устройства, а их перекрестные соединения с затворами четвертых и вторых ключевых n- и р-МОП-транзисторов связывают элементы 2И-НЕ в триггер, инверсными входами записи нулевого и единичного состояний которого соответственно являются затворы первых и третьих ключевых n- и р-МОП-транзисторов.
При подключении напряжения питания триггер принимает логическое состояние, определяемое наличием положительного заряда на плавающем затворе первого или третьего ключевых n-МОП-транзисторов. В данном устройстве этот заряд может быть занесен либо удален при создании определенных режимов в процессе работы устройства.
Наличие в устройстве n-МОП-транзисторов с плавающими затворами является его недостатком, так как усложняет технологию его изготовления.
Технический результат полезной модели заключается в реализации возможности многократного электрического перепрограммирования начальных состояний информационного триггера, устанавливаемых при подключении напряжения питания, и произвольных переключений состояний в процессе работы при условии использования в схеме устройства только обычных для стандартной КМОП-технологии n- и р-МОП-транзисторов.
Технический результат достигается тем, что информационный триггер с энергонезависимо сохраняемой электрически перепрограммируемой установкой начальных состояний, содержащий с первого по четвертый ключевые МОП-транзисторы с каналами первого типа проводимости, истоки и подложки которых соединены с первой шиной питания, и с пятого по восьмой ключевые МОП-транзисторы с каналами второго типа проводимости, стоки первого и второго ключевых МОП-транзисторов соединены со стоком пятого ключевого МОП-транзистора и с затвором восьмого ключевого МОП-транзистора и являются инверсным информационным выходом устройства, стоки третьего и четвертого ключевых МОП-транзисторов соединены с затвором шестого ключевого МОП-транзистора и со стоком седьмого ключевого МОП-транзистора и являются прямым информационным выходом устройства, истоки пятого и седьмого ключевых МОП-транзисторов соответственно подключены к стокам шестого и восьмого ключевых МОП-транзисторов, истоки которых и подложки с пятого по восьмой ключевых МОП-транзисторов соединены со второй шиной питания, затворы первого и пятого ключевых МОП-транзисторов соединены и являются входом установки устройства в первое состояние, затворы третьего и седьмого ключевых МОП-транзисторов соединены и являются входом установки устройства во второе состояние, дополнительно введены с девятого по двенадцатый МОП-транзисторы-конденсаторы, стоки, истоки и подложки девятого и двенадцатого МОП-транзисторов-конденсаторов подключены к инверсному информационному выходу устройства, а их затворы соответственно соединены с затворами второго и четвертого ключевых МОП-транзисторов, стоки, истоки и подложки десятого и одинадцатого МОП-транзисторов-конденсаторов подключены к прямому информационному выходу устройства, а их затворы соответственно соединены с затворами второго и четвертого ключевых МОП-транзисторов.
Указанное выполнение устройства позволяет упростить его за счет использования в схеме только n- и р-МОП-транзисторов, изготавливаемых по стандартной КМОП-технологии.
Отличительными признаками полезной модели являются наличие с девятого по двенадцатый МОП-транзисторов-конденсаторов и выполнение связей.
Полезная модель поясняется чертежами Фиг. 1 - Фиг. 4, на которых изображены электрические схемы устройства, выполненные на МОП-транзисторах всех возможных типов проводимости.
Информационный триггер с энергонезависимо сохраняемой электрически перепрограммируемой установкой начальных состояний содержит с первого по четвертый ключевые МОП-транзисторы 1-4 с каналами первого типа проводимости, с пятого по восьмой ключевые МОП-транзисторы 5-8 с каналами второго типа проводимости и с девятого по двенадцатый МОП-транзисторы-конденсаторы 9-12. Истоки и подложки с первого по четвертый ключевых МОП-транзисторов соединены с первой шиной питания. Стоки первого и второго ключевых МОП-транзисторов 1 и 2 соединены со стоком пятого ключевого МОП-транзистора 5 и с затвором восьмого ключевого МОП-транзистора 8 и являются инверсным информационным выходом  устройства. Стоки третьего и четвертого ключевых МОП-транзисторов 3 и 4 соединены с затвором шестого ключевого МОП-транзистора 6 и со стоком седьмого ключевого МОП-транзистора 7 и являются прямым информационным выходом Q устройства. Истоки пятого и седьмого ключевых МОП-транзисторов 5 и 7 соответственно подключены к стокам шестого и восьмого ключевых МОП-транзисторов 6 и 8, истоки которых и подложки с пятого по восьмой ключевых МОП-транзисторов 5-8 соединены со второй шиной питания. Затворы первого и пятого ключевых МОП-транзисторов 1 и 5 соединены и являются входом установки устройства в первое состояние, затворы третьего и седьмого ключевых МОП-транзисторов 3 и 7 соединены и являются входом установки устройства во второе состояние. Стоки, истоки и подложки девятого и двенадцатого МОП-транзисторов-конденсаторов 9 и 12 подключены к инверсному информационному выходу  устройства, а их затворы соответственно соединены с затворами второго и четвертого ключевых МОП-транзисторов 2 и 4. Стоки, истоки и подложки десятого и одиннадцатого МОП-транзисторов-конденсаторов 10 и 11 подключены к прямому информационному выходу Q устройства, а их затворы соответственно соединены с затворами второго и четвертого ключевых МОП-транзисторов 2 и 4.
П
На фиг. 1, 2 ключевые МОП-транзисторы 1, 2, 3, 4 имеют каналы р-типа, а ключевые МОП-транзисторы 5, 6, 7, 8 - n-типа. Первая и вторая шины питания соответственно являются шиной +U положительного напряжения питания и шиной нулевого потенциала, а входы установки устройства в первое и второе состояние соответствуют инверсным входам  и  установки логического нуля и логической единицы.
П
На фиг. 3, 4 ключевые МОП-транзисторы 1, 2, 3, 4 имеют каналы n-типа, а ключевые МОП-транзисторы 5, 6, 7, 8 - р-типа. Первая и вторая шины питания соответственно являются шиной нулевого потенциала и шиной +U положительного напряжения питания, а входы установки устройства в первое и второе состояние соответствуют входам S и R установки логической единицы и логического нуля.
МОП-транзисторы-конденсаторы 9, 10, 11, 12 в схемах на фиг. 1, 3 имеют каналы р-типа, а на фиг. 2, 4 - n-типа. Тип проводимости каналов МОП-транзисторов 9-12, выполняющих функции конденсаторов на подзатворном диэлектрике, существенно не влияет на работу схемы. Для этих МОП-транзисторов выбирают тот тип, для которого применяемое конструктивно-технологическое решение устройства позволяет изолировать подложки.
Устройство на фиг. 1 и 2 работает следующим образом.
Ключевые р- и n-МОП-транзисторы 1, 2 и 5, 6 вместе с МОП-транзисторами-конденсаторами 9, 10 составляют первый логический элемент 2И-НЕ, выход которого является инверсным информационным выходом  устройства, а первый вход - инверсным входом  установки логического нуля. Ключевые р- и n-МОП-транзисторы 3, 4 и 7, 8 вместе с МОП-транзисторами-конденсаторами 11, 12 составляют второй логический элемент 2И-НЕ, выход которого является прямым информационным выходом Q устройства, а первый вход - инверсным входом  установки логической единицы.
Второй вход первого элемента 2И-НЕ - затвор ключевого n-МОП транзистора 6 вместе со стоком, истоком и подложкой МОП-транзистора-конденсатора 10 подключен к выходу второго логического элемента 2И-НЕ, второй вход которого - затвор ключевого n-МОП-транзисто-ра 8 вместе со стоком, истоком и подложкой МОП-транзистора-конденсатора 12 подключен к выходу первого логического элемента 2И-НЕ. Перекрестные связи вторых входов и выходов элементов 2И-НЕ объединяют их в триггер.
Триггер сохраняет свое логическое состояние в условиях, когда на его инверсные входы  и  установки логической единицы и логического нуля поступает напряжения высокого уровня.
Для переключения триггера в состояние логического нуля, в котором на его прямом и инверсном информационных выходах Q и  устанавливаются соответственно низкий и высокий уровни напряжения, сигнал на входе  снижается до низкого логического уровня. При этом у р-МОП-транзистора 1 открывается канал, а у n-МОП-транзистора 5 канал закрывается. В результате напряжение узла стоков МОП-транзисторов 1, 2 и 5 повышается и, поступая на затвор n-МОП-транзистора 8, открывает его канал, а через конденсатор на МОП-транзисторе 12 - на затвор р-МОП-транзистора 4, закрывая его канал. Наличие открытого канала у n-МОП-транзистора 7 с высоким уровнем сигнала  на затворе и его отсутствие у р-МОП-транзистора 3 создает условие для формирования низкого логического уровня на прямом информационном выходе Q. С возвращением высокого логического уровня на вход , n-МОП-транзистор 5 открывается, а р-МОП-транзистор 1 закрывается, однако напряжение на выходе  остается высоким, благодаря открытому каналу р-МОП-транзистора 2 и закрытому каналу n-МОП-транзистора 6.
Состояние логической единицы устройство принимает в условиях, когда на входе S устанавливается низкий логический уровень, а на входе  логический уровень остается высоким. Второй логический элемент 2И-НЕ на МОП-транзисторах 3, 4, 7, 8 и 11, 12, формирующий сигнал на прямом информационном выходе Q, переключается в состояние логической единицы, которая вместе с логической единицей на входе устанавливают первый логический элемент 2И-НЕ на МОП-транзисторах 1, 2, 5, 6 и 9, 10 в состояние логического нуля, не позволяющее последующему переключению напряжения на входе  вверх изменить состояние второго логического элемента 2И-НЕ на МОП-транзисторах 3, 4, 7, 8 и 11, 12 и устройства в целом.
При подключении напряжения питания триггер принимает логическое состояние, определяемое наличием отрицательного смещения напряжения на затворе одного из ключевых р-МОП-транзисторов 2 или 4 и наличием положительного смещения напряжения на затворе другого из них. Эти смещения создаются и сохраняются в результате внесения отрицательного и положительного зарядов в узлы объединенных затворов МОП-транзисторов 2, 9, 10 в первом элементе 2И-НЕ и - 4, 11, 12 во втором. Вызываемые наличием отрицательного и положительного зарядов соответственно отрицательное и положительное смещения затворных напряжений ключевых р-МОП-транзисторов 2 и 4 приводят к тому, что канал одного из них открывается при более высоком уровне напряжения на узле подложки соответствующего МОП-транзистора 10 или 12 в то время, как альтернативный ему МОП-транзистор 2 или 4 открывается при меньшем напряжении.
П
Накопление отрицательного заряда в узле затвора р-МОП-транзистора 2 происходит в условиях, когда на вход  подают нулевой потенциал, а на вход  и на шину +U - повышенное положительное напряжение, которое через открытый канал р-МОП-транзитстора 3 передается на прямой выход Q и узел подложки МОП-транзистора 10. Открытые каналы n-МОП-транзисторов 5 и 6 соединяют инверсный выход  и узел подложки МОП-транзистора 9 с шиной нулевого потенциала.
Напряжение между подложками МОП-транзисторов-конденсаторов 9 и 10 делится в обратной пропорции к емкостям их подзатворных областей с учетом того, что к подзатворной емкости МОП-транзистора 10 в данных условиях параллельно подключена подзатворная емкость р-МОП-транзистора 2. Соотношение рассматриваемых емкостей должно обеспечить преобладание напряжения, приходящегося между затвором МОП-транзистора 9 и его подложкой, создающего в его подзатворном диэлектрике туннельный ток, заряжающий конденсатор на МОП-транзисторе 10. Сопутствующее накоплению заряда повышение напряжения на МОП-транзисторе-конденсаторе 10 приводит к снижению напряжения на конденсаторе из МОП-транзистора 9 и туннельный ток через него прекращается. В результате описанного процесса в узле подложки МОП-транзистора 10 остается положительный заряд, а в узле его затвора - отрицательный.
П
П
В это же время происходит накопление положительного заряда в узле затвора МОП-транзистора 4. Поскольку прямой выход Q подключен к шине +U с повышенным положительным напряжением, инверсный выход  - к нулевому потенциалу, а емкость МОП-транзистора-конденсатора 11 вместе с параллельной ее в данном случае емкостью ключевого МОП-транзистора 4 существенно меньше, чем у МОП-транзистора 12, большая часть напряжения приходится между подложками МОП-транзисторов 11 и 4 и их затворами. Возникающие в результате туннельные токи в подзатворных диэлектриках МОП-транзисторов 11 и 4 протекают из шины +U питания соответственно через открытый канал р-МОП-транзистора 3 и напрямую в узел затворов МОП-транзисторов 4, 11, 12. Перезаряжая конденсатор на МОП-транзисторе 12, токи создают положительный заряд в узле затвора р-МОП-транзистора 4.
П
Обусловленные наличием зарядов отрицательное и положительное смещения узлов затворов р-МОП-транзисторов 2 и 4, соответственно, приводят к тому, что при повышении напряжения питания +U во время включения устройства проводимость канала р-МОП-транзистора 2 возрастает быстрее, чем у р-МОП-транзистора 4. В какой-то момент напряжение на прямом информационном выходе Q становится ниже напряжения на инверсном информационном выходе  и триггер опрокидывается в состояние логического нуля.
П
Следовательно, для программирования нулевого начального состояния устройства перед подачей повышенного положительного напряжения на шину +U его следует ввести в режим установки логической единицы.
П
Накопление положительного и отрицательного зарядов в узлах затворов р-МОП-транзисторов 2 и 4 происходит в условиях, когда на вход  подают нулевой потенциал, а на вход  и на шину +U - повышенное положительное напряжение. Программирование единичного начального состояния происходит аналогично вышеописанному альтернативному процессу с учетом смены ролей симметричных элементов устройства на противоположные.
После выполнения программирования устройство может работать как обычный информационный R-S-триггер, если напряжение питания превышает величину порогового напряжения у ключевых р-МОП-транзисторов 2 и 4 при наличии положительного заряда в узлах их затворов. В ином случае устройство будет постоянно сохранять свое начальное состояние, не реагируя на сигналы на входах  и
В устройстве на фиг. 3 и 4 по сравнению с фиг. 1 и 2 ключевые МОП-транзисторы имеют противоположные типы проводимости, а шины питания противоположные полярности. Устройство работает аналогично вышеописанному с учетом этих перемен.
Ключевые n- и р-МОП-транзисторы 1, 2 и 5, 6 вместе с МОП-транзисторами-конденсаторами 9, 10 составляют первый логический элемент 2ИЛИ-НЕ, выход которого является инверсным информационным выходом  устройства, а первый вход-входом S установки логической единицы. Ключевые n- и р-МОП-транзисторы 3, 4 и 7, 8 вместе с МОП-транзисторами-конденсаторами 11, 12 составляют второй логический элемент 2ИЛИ-НЕ, выход которого является прямым информационным выходом Q устройства, а первый вход -входом R установки логического нуля.
Второй вход первого элемента 2ИЛИ-НЕ - затвор ключевого р-МОП-транзистора 6 вместе со стоком, истоком и подложкой МОП-транзистора-конденсатора 10 подключен к выходу второго логического элемента 2ИЛИ-НЕ, второй вход которого - затвор ключевого р-МОП-транзистора 8 со стоком, истоком и подложкой МОП-транзистора-конденсатора 12 подключен к выходу первого логического элемента 2ИЛИ-НЕ. Перекрестные связи вторых входов и выходов элементов 2ИЛИ-НЕ объединяют их в триггер.
Триггер сохраняет свое логическое состояние в условиях, когда на его входы S и R установки логической единицы и логического нуля поступают напряжения низкого уровня.
Для переключения триггера в состояние логической единицы, в котором на его прямом и инверсном информационных выходах Q и  устанавливаются соответственно высокий и низкий уровни напряжения, сигнал на входе S повышается до высокого логического уровня. При этом у n-МОП-транзистора 1 открывается канал, а у р-МОП-транзистора 5 канал закрывается. В результате напряжение узла стоков МОП-транзисторов 1, 2 и 5 снижается и, поступая на затвор р-МОП-транзистора 8, открывает его канал, а через конденсатор на МОП-транзисторе 12 - на затвор n-МОП-транзистора 4, закрывая его канал. Наличие открытого канала у р-МОП-транзистора 7 и его отсутствие у n-МОП-транзистора 3, благодаря низкому напряжению на входе R, создает условие для формирования высокого логического уровня на прямом информационном выходе Q. По возвращению низкого логического уровня на вход S р-МОП-транзистор 5 открывается, а n-МОП-транзистор 1 закрывается, однако напряжение на выходе  остается низким, благодаря открытому каналу n-МОП-транзистора 2 и закрытому каналу р-МОП-транзистора 6.
Состояние логического нуля устройство принимает в условиях, когда на входе R устанавливается высокий логический уровень, а на входе S логический уровень остается низким. Второй логический элемент 2ИЛИ-НЕ на МОП-транзисторах 3, 4, 7, 8 и 11, 12, формирующий сигнал на прямом информационном выходе Q, переключается в состояние логического нуля, которое вместе с логическим нулем на входе S устанавливают первый логический элемент 2ИЛИ-НЕ на МОП-транзисторах 1, 2, 5, 6 и 9, 10 в состояние логической единицы, не позволяющее последующему переключению напряжения на входе R вниз изменить состояния второго логического элемента 2ИЛИ-НЕ на МОП-транзисторах 3, 4, 7, 8 и 11, 12 и устройства в целом.
При подключении напряжения питания триггер принимает логическое состояние, определяемое наличием отрицательного смещения напряжения на затворе одного из ключевых n-МОП-транзисторов 2 или 4 и наличия положительного смещения напряжения на затворе другого из них. Эти смещения создаются и сохраняются в результате внесения положительного и отрицательного зарядов в узлы объединенных затворов МОП-транзисторов 2, 9, 10 в первом элементе 2ИЛИ-НЕ и - 4, 11, 12 во втором. Вызываемые наличием положительного и отрицательного зарядов соответственно положительное и отрицательное смещения затворных напряжений ключевых n-МОП-транзисторов 2 и 4 приводят к тому, что канал одного из них открывается при более низком уровне напряжения на узле подложки соответствующего МОП-транзистора 10 или 12, чем у альтернативного ему МОП-транзистора 2 или 4.
П
П
Накопление положительного заряда в узле затвора n-МОП-транзистора 2 происходит в условиях, когда на вход S подают нулевой потенциал, а на вход R и на шину +U - повышенное положительное напряжение. Через открытый канал n-МОП-транзитстора 3 на прямой выход Q и узел подложки МОП-транзистора 10 поступает нулевой потенциал, а открытые каналы р-МОП-транзисторов 5 и 6 соединяют инверсный выход  и узел подложки МОП-транзистора 9 с шиной +U с повышенным положительным напряжением.
Напряжение между подложками МОП-транзисторов-конденсаторов 9 и 10 делится в обратной пропорции к отношению емкостей их подзатворных областей с учетом того, что к подзатворной емкости МОП-транзистора 10 в данных условиях параллельно подключена подзатворная емкость n-МОП-транзистора 2. Соотношение рассматриваемых емкостей должно обеспечить преобладание напряжения, приходящегося между подложкой МОП-транзистора 9 и его затвором, и создающего в его подзатворном диэлектрике туннельный ток, заряжающий конденсатор на МОП-транзисторе 10. Вызываемое накоплением заряда повышение напряжения на МОП-транзисторе-конденсаторе 10 приводит к снижению напряжения на конденсаторе из МОП-транзистора 9 и прекращению туннельного тока в нем. В результате описаного процесса в узле подложки МОП-транзистора 10 остается отрицательный заряд, а в узле его затвора - положительный.
П
В это же время происходит накопление отрицательного заряда в узле затвора МОП-транзистора 4. Поскольку прямой выход Q через канал n-МОП-транзистора 3 подключен к шине нулевого потенциала, инверсный выход  через каналы р-МОП транзисторов 5 и 6 - к шине +U с повышенным положительным напряжением, а емкость МОП-транзистора-конденсатора 11 вместе с параллельной ей в данном случае емкостью ключевого n-МОП-транзистора 4 существенно меньше, чем у МОП-транзистора 12, большая часть напряжения приходится между затворами МОП-транзисторов 11 и 4 и их подложками. Возникающие в результате туннельные токи в подзатворных диэлектриках МОП-транзисторов 11 и 4 протекают в шину нулевого потенциала соответственно через канал n-МОП-транзистора 3 и напрямую. Перезаряжая конденсатор на МОП-транзисторе 12, токи создают отрицательный заряд в узле затвора МОП-транзистора 4.
П
Обусловленные наличием зарядов положительное и отрицательное смещения узлов затворов n-МОП-транзисторов 2 и 4, соответственно, приводят к тому, что при повышении напряжения питания +U во время включения устройства проводимость канала n-МОП-транзистора 2 возрастает быстрее, чем у n-МОП-транзистора 4. В какой-то момент напряжение на инверсном информационном выходе  становится ниже напряжения на прямом информационном выходе Q и триггер принимает состояние логической единицы.
П
Следовательно, для программирования единичного начального состояния устройства перед подачей повышенного положительного напряжения на шину +U его следует ввести в режим установки логического нуля.
П
Накопление отрицательного и положительного зарядов в узлах затворов n-МОП-транзисторов 2 и 4 происходит в условиях, когда на вход R подают нулевой потенциал, а на вход S и на шину +U - повышенное положительное напряжение. Программирование нулевого начального состояния происходит аналогично вышеописанному альтернативному процессу с учетом смены ролей симметричных элементов устройства на противоположные.
После выполнения программирования устройство может работать как обычный информационный R-S-триггер, если величина напряжения питания превышает величину порогового напряжения у ключевых n-МОП-транзисторов 2 и 4 при наличии отрицательного заряда в узлах их затворов. В ином случае устройство будет постоянно сохранять свое начальное состояние, не реагируя на сигналы на входах S и R.
Таким образом, информационный триггер с энергонезависимо сохраняемой электрически перепрограммируемой установкой начальных состояний, принимаемых устройством при подключении напряжения питания, может быть произвольно переключен в другие состояния в процессе работы или постоянно сохранять запрограммированное начальное состояние.