ИНТЕРФЕЙС СВЯЗИ

Интерфейс связи
Полезная модель относится к вычислительной технике и может быть использована для межмодульных коммуникаций типа один передатчик - один/несколько приемников.
Известны устройства, в которых передача цифровых данных от передатчика данных к приемникам осуществляется с использованием шин данных, адреса и управления (см., например, 1, 2).
Недостатком подобных устройств является низкая скорость передачи данных и относительная сложность управления передачей данных.
Задачей, решаемой полезной моделью, является создание простого интерфейса связи, обладающего повышенным быстродействием.
Сущность полезной модели заключается в том, что интерфейс связи содержит передатчик цифровых данных, а также, по меньшей мере, один приемник цифровых данных, шину данных, шину адреса и шину тактовых импульсов, при этом выход данных передатчика, на котором передатчик синхронно с тактовыми импульсами формирует в параллельном коде данные для передачи, соединен с шиной данных, выход адреса передатчика, на котором передатчик
G 06 F 13/00
синхронно с тактовыми импульсами формирует код отсутствия передачи, код начала передачи и код адреса приемника, соединен с шиной адреса, выход тактовых импульсов передатчика соединен с шиной тактовых импульсов, каждый приемник цифровых данных имеет вход данных, вход адреса и вход тактовых импульсов, подключенные соответственно к шине данных, шине адреса и шине тактовых импульсов, каждый приемник цифровых данных содержит компаратор, первый вход которого соединен с соответствующим задатчиком кода адреса, второй вход соединен с входом адреса приемника, и коммутирующий элемент, информационный вход которого соединен с входом данных приемника, управляющий вход соединен с выходом компаратора, вход тактовых импульсов соединен с входом тактовых импульсов приемника, а его выход связан с микропроцессором, входящим в состав приемника.
Однонаправленная шина данных выполнена преимущественно тридцатидвухразрядной, а однонаправленная шина адреса выполнена преимущественно четырехразрядной.
Сущность полезной модели поясняется чертежами, на которых приведены: на фиг. 1 - функциональная схема интерфейса связи,
на фиг. 26 -диаграммы функционирования интерфейса связи,
в том числе:
на фиг. 2 - диаграммы передачи одного слова данных (0x00000000) в приемник с адресом ОхОА,
на фиг. 3 - диаграммы организации паузы в передаче в приемник с адресом ОхОА,
на фиг. 4 - диаграммы организации разорванной передачи данных приемниками с адресами ОхОА и ОхОВ, на фиг. 5 - увеличенный вариант зоны X на фиг. 4, на фиг. 6 -диаграммы окончания передачи данных в приемник с адресом ОхОВ,
2/ /fS З
На фиг. 1-6 обозначены:
I- передатчик цифровых данных,
2i2п-приемники цифровых данных,
3i - компаратор первого приемника,
4i - коммутирующий элемент (КЭ) первого приемника,
5i - микропроцессор первого приемника,
6i - долговременное запоминающее устройство (ДЗУ) первого приемника,
7i - оперативное запоминающее устройство (ОЗУ) первого приемника,
8i - внутренняя системная магистраль первого приемника,
9- четырехразрядная шина адреса (ADDR),
10- тридцатидвухразрядная шина данных (DATA),
I1- шина тактовых импульсов (CLK). 12i,..., 12п-задатчики кода адреса,
Предлагаемый интерфейс связи содержит передатчик 1 цифровых данных в параллельном коде, один или несколько приемников 2i, ..., 2п цифровых данных, тридцатидвухразрядную шину 10 данных, четырехразрядную шину 9 адреса и шину 11 тактовых импульсов.
Передатчик 1 представляет собой источник цифровых данных, которые необходимо передавать приемникам 2i, ..., 2п. Передатчик 1 цифровых данных может быть выполнен, например, в виде модуля скоростного аналого-цифрового преобразователя, модуля предварительной цифровой обработки, обладающих функциями интеллектуального распределения данных между потребителями.
Выход данных передатчика 1 соединен с шиной 10 данных, выход адреса передатчика 1 соединен с шиной 9 адреса, выход тактовых импульсов передатчика 1 соединен с шиной 11 тактовых импульсов.
ответственно к шине 10 данных, шине 9 адреса и шине 11 тактовых импульсов.
Каждый приемник 2,..., 2п цифровых данных, в частности, приемник 2i, содержит компаратор 3i, первый вход которого соединен с соответствующим задатчиком кода адреса. В рассматриваемом случае с задатчиком 12i. Второй вход задатчика 12i соединен с входом адреса приемника 2i.
Приемник 2i, содержит также коммутирующий элемент 4i, информационный вход которого соединен с входом данных приемника 2i, управляющий вход соединен с выходом компаратора 3i, вход тактовых импульсов соединен с входом тактовых импульсов приемника 2i, а его выход связан с микропроцессором 4i, входящим в состав приемника 2i.
Задатчик 12 кода адреса может быть выполнен в виде набора перемычек, коммутирующих уровни сигналов О и 1, или в виде программируемой логической схемы, осуществляющей такую же функцию.
Компаратор 3 представляет собой схему сравнения кодов на выходе задатчика 12 и шине 9 адреса. Сигнал на выходе компаратора 3 появляется, когда коды на его входах совпадают поразрядно.
Коммутирующий элемент 4 может представлять собой, например, набор ключей, стробируемых тактовыми импульсами, регистр, так же стробируемый тактовыми импульсами, или иное подобное устройство, сигнал на выходе которого появляется и/или запоминается при поступлении на его управляющий вход управляющего входного сигнала при условии наличия импульса на его входе тактовых импульсов. Коммутирующий элемент 4 может представлять собой отдельный элемент или входить в состав другого устройства, например, микропроцессора.
Приемники 2i2п представляют собой устройства на основе микропроцессоров, преимущественно вычислительные модули, предназначенные для обработки поступающей цифровой информации.
2 //л3,
содержащий объединенные внутренней системной магистралью 8i микропроцессор 5i, долговременное запоминающее устройство 6i и оперативное запоминающее устройство l. Выход коммутирующего элемента 4i соединен с информационным входом микропроцессора 5i с помощью внутренней системной магистрали 8i первого приемника 2i. В общем случае связь микропроцессора 5i с выходом коммутирующего элемента 4i может быть непосредственной или через другие элементы приемника 2i,a общая схема вычислительного модуля может отличаться от приведенной на фиг. 1, что не влияет на сущность полезной модели.
В предлагаемом интерфейсе связи данные передаются в параллельном двоичном коде либо словами (16 бит), либо двойными словами (32 бита). Данные в шинах передаются, в частности, в уровнях ТТЛ (транзисторно-транзисторной логики): логический ноль передается низким уровнем ( 0,4 В), логическая единица передается высоким уровнем (2,4 В). Отрицательные выбросы - не более 0,45 В по модулю. Шина 9 адреса, шина 10 данных и шина 11 тактовых импульсов состоят, в частности, из линий с волновым сопротивлением  Ом. При этом приемники 2i, ..., 2п содержат соответствующие терминаторы на 100 Ом. Для нормальной работы передатчик 1 должен обеспечивать выходной ток на линии не менее 50 мА.
Предлагаемый интерфейс связи работает следующим образом.
При работе интерфейса тактовые импульсы (CLK) выдаются непрерывно. При отсутствии передачи данных передатчик 1 удерживает специальное слово OxOF на шине 9 адреса, информирующее приемники  об отсутствии передачи данных. Передача данных начинается с выставления передатчиком 1 на шину 9 адреса специального слова 0x00 синхронно с тактовыми импульсами CLK (данная комбинация информирует приемники 2i,..., 2пО начале передачи). Далее передатчик 1 синхронно с тактовыми импульсами CLK устанавливает адрес соответствующего приемника 2, ..., 2п на шине 9 адреса. На следующем
такте CLK на шину 10 данных выдаются данные, предназначенные для адресуемого приемника. Если передаваемое слово является последним в передаче, то адрес приемника снимается синхронно с выдачей текущего слова данных (вместо адреса приемника устанавливается специальное слово OxOF). Аналогичным образом организуется задержка передачи данных или прерывание передачи. При этом для продолжения передачи нужно за такт до выдачи следующих данных установить следующий адрес приемника на шине 9 адреса (без предварительной выдачи специального слова 0x00). Таким образом возможна организация разорванных обменов (мультипроцессорные системы), в которых данные начинают передаваться одному приемнику, например, приемнику 2i, затем передача прерывается, и начинается передача данных другому приемнику, например, приемнику 22 (такие передачи могут продолжать прерываться подобным образом до тех пор, пока не будут по одному разу адресованы все приемники, участвующие в обмене). После того, как окончена передача данных приемнику 22 (в рассматриваемом примере), передача данных приемнику 2i продолжается или может быть прервана снова.
Диаграммы функционирования интерфейса приведены на фиг. 2-6.
Таким образом, предлагаемый интерфейса связи позволяет простыми средствами обеспечить вьюокую скорость передачи данных благодаря отсутствию задержек на сложную дешифрацию адреса и синхронности передачи.
Промышленная применимость полезной модели определяется тем, что устройство на ее основе может быть изготовлено на основании приведенного описания и чертежей и использовано в вычислительной технике для межмодульных коммуникаций типа один передатчик - один/несколько приемников.
Источники информации
1.Свидетельство РФ № 21310 на ПМ, МПК G 06 F 7/00, опубл. 10.01.02.
( -6Формула