Система безопасного управления и контроля

Система безопасного управления и контроля.
Полезная модель относится к системам ответственных схем, и может быть использована для реализации функций управления и контроля в системах, принимающих ответственные решения, например, в электронной централизации железнодорожной автоматики и телемеханики.
Известно и нашло широкое применение в промышленности дублирование узлов I. Ставят несколько узлов выполняющих одну функцию, входы которых соединены параллельно, а выходы соединены со схемой сравнения, схема сравнения по большинству определяет результат вычислений. Кратность обнаруживаемых сбоев и кратность исправляемых ошибок прямо пропорциональна числу дублирующих узлов.
Но, кроме увеличения числа узлов увеличивается вероятность сбоя дублированного узла, поэтому на практике применяют двух и трёх кратное дублирование. Трёх кратное дублирование обнаруживает однократные и двукратные ошибки и может исправлять однократные, то есть практические системы имеют низкую защищённость от кратных сбоев или отказов.
Известны безопасные схемы логического умножения и ячейки памяти II. Основным принципом построения безопасных схем логического умножения является применение оптопар для гальванической развязки между входами и выходами и между самими входами. Контроль всех элементов схемы достигается путём использования импульсной работы транзисторов и интегральных микросхем, которая осуществляется за счёт тактовых импульсов. Принцип построения безопасной ячейки памяти заключается в использовании накопительного конденсатора, заряд на котором образуется за счёт входных импульсов, наличие заряда обеспечивает прохождение входных импульсов на вход ячейки памяти, если на входы разрешения поданы соответствующие сигналы.
Но данное решение критично к качеству источника питания и не защищено от его отказов, например, появление импульсной составляющей в питающем напряжении. Используются оригинальные схемные решения учитывающие свойства данного типа элементов, но они зависят от производителей элементной базы. Сбой приводит к появлению на выходе заранее определённого, но информационного сигнала, что затрудняет
2003111699
lillljijillilpllHjIIIJH
МПК 7 G 05В 19/048
///
реализацию произвольных функций с инверсными составляющими. Использование оптопар накладывает ограничение на быстродействие логической схемы, поскольку требуется преобразование: электрический сигнал электромагнитный сигнал - электрический сигнал, и на степень интеграции.
Известна система ALISTER III - прототип. Ядро системы состоит из двух каналов с диверсифицированным аппаратным и программным обеспечением. Для каждого канала предусмотрен свой блок электроснабжения. В контроллерах реализованы развитые функции самотестирования. В блоках ввода/вывода использованы диверситивные специализированные интегральные схемы высокой плотности. Все входы и выходы оснащены функциями самотестирования с целью обнаружения отказов.
Однако, система не гарантирует защиту от множественных случайных отказов, например, ударная радиация, и при этих условиях будет периодически уходить в защитное состояние и не позволит работать системе в реальном масштабе времени. Система не обеспечивает анализ характера сбоя или отказа.
Задачей технического решения является работа системы в режиме реального времени при малых помехах и в режиме безопасной схемы при значительных помехах и при выходе из строя отдельных узлов. Возможность регулирования уровня устойчивости и уровня безопасности, и адаптации под тип помехи. Исключение противоречивых выходных данных, которые могут возникать при дублировании. Возможность реализации без использования специализированных элементов.
Для достижения технического результата система, включающая канал,содержащий процессор с
диверсифицированным аппаратным и программным обеспечением и развитыми функциями самотестирования, и блок электроснабжения, дополнительно снабжена модулем последовательных и комбинационных схем, выполненным в виде функционального генератора, входных и выходных узлов, анализатора ошибок, логического модуля и связями между ними.
Признаки, отличающие данное решение от известного прототипа, заключаются в том, что система дополнительно снабжена модулем последовательных и комбинационных схем, который и позволяет выполнить поставленную техническую задачу.
Входящий в модуль логический узел обеспечивает реализацию функции управления и контроля на аппаратном
уровне. Входной узел обеспечивает введение дополнительной информационной составляющей во входной сигнал.
Выходной узел обеспечивает извлечение дополнительной информационной составляющей.
Функциональный генератор вырабатывает необходимые информационные составляющие и сигналы синхронизации.
Анализатор ошибок контролирует работу всех узлов модуля последовательных и комбинационных схем и выдаёт результаты контроля работы.
Предложенная система безопасного управления и контроля, позволяет реализацию на существующей элементной базе без использования специализированных элементов, например на программируемых логических интегральных схемах, кроме того работает в режиме реального времени при малых помехах и в режиме безопасной схемы при значительных помехах, а также при выходе из строя отдельных узлов с возможностью регулирования уровня устойчивости и уровня безопасности, и адаптации под тип помехи.
Система исключает появление противоречивых выходных данных, которые могут возникать при дублировании.
Анализ патентной и научно технической литературы показал, что предложенная полезная модель отвечает критериям «новизна и «существенные отличия.
Система представлена на чертежах, где фиг. 1 - система безопасного управления и контроля, а фиг. 2 - узлы системы безопасного управления и контроля при внешнем двухзначном параллельном коде и внутреннем п-значном последовательном коде с числом единиц в нулевом состоянии тО и числом единиц в единичном состоянии m1.
Система включает: канал 1 (фиг. 1), содержащий процессор 2 с диверсифицированным аппаратным и программным обеспечением и развитыми функциями самотестирования и блок электроснабжения 3.
Кроме того она снабжена модулем последовательных и комбинационных схем, выполненном в виде функционального генератора 4, входных 5 и выходных 6 узлов, анализатора ошибок, логического модуля 7 и связями между ними.
Анализатор ошибок состоит из анализатора ошибок логики 8, анализатора ошибок входов 9, анализатора ошибок выходов 10.
Логический модуль 7 содержит: логические элементы И 11 и ИЛИ 12, представляющие собой комбинационные узлы 13, число входов которых не ограничено; инверторы 14, обеспечивающие инверсию выходных сигналов логического модуля 8.
Последовательные схемы реализуются на ячейках памяти, размещённых в последовательных узлах 15. Внутренне узлы 13 и 15 могут соединяться произвольным образом. Выход узлов 13 и 15 параллельно подключается к анализатору ошибок логики 8. Модуль входов 16 содержит входные узлы 5 и анализатор ошибок входов 9. Модуль выходов 17 содержит выходные узлы 6 и анализатор ошибок выходов 10.
Ячейки памяти 18 (фиг. 2) и 19 построены на основе регистра сдвига 20. Ячейка памяти 19 содержит таблицу перекодировки 21. выходной узел содержит двоичный счётчик 22, ячейки памяти 23, анализатор ошибок выходного узла 24.
Система реализуются следующим образом.
Входной узел 5 обеспечивает введение кодовой составляющей во входной сигнал; выходной узел 6 обеспечивает извлечение кодовой составляющей из сигналов поступающих с логического модуля 7 и преобразование их к виду входных сигналов. Анализатор ошибок входов 9 проверяет неизменные при правильной работе схемы элементы кода на отсутствие постоянного отказа и обнаруживает постоянную ошибку входного сигнала. Анализатора ошибок логики 8 проверяет неизменные при правильной работе схемы элементы кода на отсутствие постоянного отказа. Анализатор ошибок выходов 10 анализирует степень и характер воздействия помех на работу системы и совместно с анализатором ошибок логики 8 и анализатором ошибок входов 9 представляет полную информацию процессору 2 о работе модулей 7, 16, 17. Функциональный генератор 4 вырабатывает эталонные коды. Тип кодов вырабатываемых функциональным генератором 4 определяет процессор 2, который на основании данных о работе модулей даёт команду функциональному генератору на выработку оптимизированных под помеху кодов, на выработку тестовых кодов или на запрет работы узлов.
При поступлении сигнала записи сигнал присутствующий на входе ячейки памяти 18 или 19 записывается в первый разряд регистра 20, при этом происходит сдвиг данных в регистре вправо. Так по сигналам синхронизации записывается кодовая комбинация длиной п символов. При снятии сигнала записи, по сигналам синхронизации происходит циклический сдвиг вправо. Последний разряд регистра является выходом ячейки памяти 18 или 19. Таблица перекодировки 21 обеспечивает преобразование алфавита кода. Входной узел 5 обеспечивает логику работы ячейки памяти 18 или 19.
Параллельный код в качестве входных и выходных сигналов позволяет получить требуемую помехозащищённость в коммуникационной линии.
В качестве кода, вводящего дополнительную информационную составляющую, использован код с полиморфизмом числа единиц (, , ). Значность кода подбирается бьютродействия системы
Системы
Мкода системы fBxoflHbix данны
Мкода системы - максимальное число разрядов в коде
Системы - предельная работы самого медленнодействующего узла системы учавствующего
в обработке входны данных поступающих с частотой fвxoдныx дaнны)
Для извлечения кодовой составляющей из сигналов поступающих с логического модуля 7 и преобразование их к виду входных сигналов используется двоичный счётчик 22, при использовании другого кода может использоваться таблица перекодировки. Фиксируют полученный счётчиком результат в зависимости
ячейки памяти 23 по сигналу Пуск генерируемому анализатором ошибок выходного узла 24 при правильной кодовой комбинации и поступлении сигнала конца кодовой комбинации. При этом анализатор ошибок выходного узла 24 с задержкой достаточной для срабатывания ячеек памяти 23 формирует сигнал сброса счётчика 22. Входной сигнал поступает на суммирующий вход +1 счётчика 22.
Сигналы управляющие входным узлом 5 подаются на выводы 25 и 26, сигналы с внутренним кодом подаются на входы 27 и 28, выходной сигнал снимается с вывода 29.
Работа входного узла 5 характеризуется таблицей:
Где знаком переменной.
Работа элемента И 11 характеризуется таблицей:
Работа элемента ИЛИ 12 характеризуется таблицей:
обозначены произвольные значения
Анализатор ошибок логики 9 проверяет:
Работа элемента НЕ 14 характеризуетоя таблицами:
Работа счётчика 22 характеризуется таблицами:
Таблица перекодировки 21:
Данная система обеспечивает защиту от распределённых помех.
///
нормально
1. http://www.actel.Gom RadTolerant FPGAs for Space Applications
(Радиационно устойчивые программируемые вентильные матрицы для космических приложений)
2.Д.В. Польтанский, С.В. Гуров. Разработка и внедрение кодовых электронных блокировок КЭБ-1 и КЭБ-2. Автоматика, связь, информатика, №10, 2001.
3.«Железные дороги мира ЖДМ 07-2002 http://www.css-mpsjii/zdm/07-2002/ dm07 02 sod.htm Система ALISTER - прототип.