СПОСОБ И СИСТЕМА СИНХРОНИЗАЦИИ ЧАСОВ
METHOD AND SYSTEM FOR SYNCHRONISING CLOCKS

Область техники, к которой относится изобретение
Настоящее изобретение относится к способу и системе синхронизации часов и может быть применено, в частности, в экспериментальных и измерительных установках, где требуется высокая точность в одновременности регистрации событий или процессов.
Уровень техники
Известно множество различных способов и систем, обеспечивающих синхронизацию часов в разнесенных местоположениях.
Так, в патенте РФ на полезную модель №66063 (опубл. 27.08.2007) описан стационарный гидрофизический измерительный комплекс, в котором коррекция часов происходит ежедневно в полночь по Гринвичу. Недостаток этого технического решения состоит в длительном периоде отсутствия синхронизации, что неприемлемо, к примеру, для экспериментальных систем в ядерной физике.
В авторском свидетельстве СССР №684494 (опубл. 05.09.1979) описано устройство для синхронизации часов от источника опорных импульсов, в котором информация о фазе колебаний спускового регулятора передается в виде последовательности электрических импульсов, записываемой в регистр сдвига. Недостатком данного технического решения является то, что синхронизация происходит с периодом, равным времени заполнения регистра сдвига, которое может быть достаточно большим.
В патенте США №5661700 (опубл. 26.08.1997) раскрыты синхронизируемые местные часы для промышленной контроллерной системы. В этом патенте ведущий счетчик передает младшие и старшие разряды с разными скоростями. Недостатком данного технического решения является относительная сложность и недостаточно малое время восстановления синхронизации.
Наиболее близким к заявляемой группе изобретений является патент РФ №2099763 (опубл. 20.12.1997) на способ передачи отправителем получателю времени (варианты). В этом документе описан способ синхронизации, реализуемый в соответствующей системе, в которой передают старшие и младшие разряды оцифровки времени и заменяют самые старые отсчеты на новые. Недостатком данного технического решения является относительная сложность реализации этого способа, т.к. при передаче предполагается использование многопроводной линии связи. Кроме того, в данном решении время синхронизации разнесенных часов все же недостаточно мало.
Раскрытие изобретения
Поэтому цель настоящего изобретения состоит в разработке таких способа и системы синхронизации часов, которые были бы лишены недостатков ближайшего аналога и в которых достигался бы технический результат в виде сокращения времени синхронизации разнесенных часов при использовании, в частности, двухпроводной линии связи.
C
C
M
M
C
M
C
Эта задача с достижением указанного результата решена в первом объекте по настоящему изобретению, представляющему собой способ синхронизации часов в системе, включающей в себя ведущую сторону и по меньшей мере одну ведомую сторону, каждая из которых соединена соответствующим каналом связи с ведущей стороной, и содержащей на ведущей стороне и на каждой из ведомых сторон n-разрядный счетчик, именуемый далее ведущим счетчиком на ведущей стороне и ведомым счетчиком на каждой из ведомых сторон, где n>1, заключающийся в том, что: передают импульсы тактовой частоты по каждому из каналов связи с ведущей стороны на каждую из ведомых сторон; подают импульсы тактовой частоты на ведущий счетчик; передают по каждому из каналов связи на каждую из ведомых сторон двоичную комбинацию, именуемую далее синхронизирующей комбинацией, присутствующую на k старших разрядах ведущего счетчика, причем k<n, в момент появления заранее заданной двоичной комбинации, именуемой далее разрешающей комбинацией, на k младших разрядах ведущего счетчика, причем k+k=n; на каждой ведомой стороне регистрируют упомянутую синхронизирующую комбинацию, поступающую из соответствующего канала связи; при поступлении из соответствующего канала связи на каждую из ведомых сторон очередного импульса тактовой частоты устанавливают в k младших разрядах каждого из ведомых счетчиков упомянутую разрешающую комбинацию и записывают в k старших разрядов каждого из ведомых счетчиков синхронизирующую комбинацию, зарегистрированную непосредственно перед очередным импульсом тактовой частоты.
Особенностью способа по настоящему изобретению является то, что синхронизирующую комбинацию на ведущей стороне преобразуют в последовательный вид и передают по однопроводной линии канала связи.
Еще одной особенностью способа по настоящему изобретению является то, что разрешающая комбинация соответствует двоичному числу .
M
C
Наконец, еще одной особенностью способа по настоящему изобретению является то, что k=k.
C
C
M
M
C
M
C
Та же задача с достижением того же результата решена во втором объекте по настоящему изобретению, представляющему собой систему синхронизации часов, включающую в себя ведущую сторону и по меньшей мере одну ведомую сторону, каждая из которых соединена соответствующим каналом связи с ведущей стороной, и содержащую на ведущей стороне и на каждой из ведомых сторон n-разрядный счетчик, именуемый далее ведущим счетчиком на ведущей стороне и ведомым счетчиком на каждой из ведомых сторон, где n>1, при этом ведущий счетчик выполнен с возможностью: подсчитывать импульсы тактовой частоты, передаваемые также с ведущей стороны по каждому из каналов связи на каждую из ведомых сторон; и выдавать в каждый из каналов связи двоичную комбинацию, именуемую далее синхронизирующей комбинацией, присутствующую на k старших разрядах ведущего счетчика, причем k<n, в момент появления заранее заданной двоичной комбинации, именуемой далее разрешающей комбинацией, на k младших разрядах ведущего счетчика, причем k+k=n; при этом каждая из ведомых сторон содержит регистрирующее средство, выполненное с возможностью регистрировать синхронизирующую комбинацию, поступающую из канала связи, а каждый из ведомых счетчиков выполнен с возможностью при поступлении из канала связи очередного импульса тактовой частоты устанавливать в своих k младших разрядах разрешающую комбинацию и записывать в свои k старших разрядов синхронизирующую комбинацию, зарегистрированную непосредственно перед очередным импульсом тактовой частоты в регистрирующем средстве.
C
Особенностью системы по настоящему изобретению является то, что k старших разрядов ведущего счетчика соединены со входами преобразователя параллельного кода в последовательный, выход которого подключен к каждому из каналов связи.
Еще одной особенностью системы по настоящему изобретению является то, что разрешающая комбинация соответствует двоичному числу .
M
C
Наконец, еще одной особенностью системы по настоящему изобретению является то, что k=k.
Краткое описание чертежей
Изобретение иллюстрируется далее с помощью чертежей, на которых одинаковые или сходные элементы обозначены одинаковыми ссылочными позициями.
Фиг.1 является блок-схемой ведущей стороны системы синхронизации часов по настоящему изобретению.
Фиг.2 является блок-схемой ведомой стороны системы синхронизации часов по настоящему изобретению.
Фиг.3 показывает пример конкретной схемной реализации ведущей стороны по настоящему изобретению.
Фиг.4 является диаграммой сигналов, иллюстрирующей работу ведущей стороны по фиг.3.
Фиг.5 показывает пример конкретной схемной реализации ведомой стороны по настоящему изобретению.
Фиг.6 является диаграммой сигналов, иллюстрирующей работу ведомой стороны по фиг.5.
Подробное описание изобретения
Способ синхронизации часов по настоящему изобретению может быть реализован в системе синхронизации часов, показанной на фиг.1 и 2. На этих чертежах показан для простоты только один канал связи, однако на практике число каналов связи не ограничено и равно числу ведомых сторон системы.
М
C
На фиг.1 представлена блок-схема ведущей стороны системы по настоящему изобретению. Ведущая сторона включает в себя n-разрядный счетчик 11, именуемый далее ведущим счетчиком. Выходы k младших разрядов ведущего счетчика 11 соединены со входами дешифратора 12 разрешенной комбинации, выход которого соединен с управляющим входом преобразователя 13 параллельного кода в последовательный, информационные входы которого соединены с выходами k старших разрядов ведущего счетчика 11. Выходы дешифратора 12 разрешенной комбинации и преобразователя 13 параллельного кода в последовательный соединены, соответственно, с управляющим и информационным входами ключа 14, выход которого подключен к каждому из каналов 15 связи.
Вход ведущего счетчика 11 и тактовые входы преобразователя 13 параллельного кода в последовательный и всех каналов 15 связи объединены и являются входом 16 ведущей стороны системы и таковым выходом 17 ведущей стороны системы. Выход каждого из каналов 15 связи является соответствующим информационным выходом 18 ведущей стороны.
На фиг.2 представлена блок-схема каждой из ведомых сторон системы по настоящему изобретению. Каждая ведомая сторона включает в себя регистрирующее средство в виде преобразователя 21 последовательного кода в параллельный, блок 22 установки разрешенной комбинации и n-разрядный счетчик 23, именуемый далее ведомым счетчиком. Информационный вход преобразователя 21 последовательного кода в параллельный является информационным входом 24 ведомой стороны, тактовый вход преобразователя 21 последовательного кода в параллельный объединен с тактовыми входами блока 22 установки разрешенной комбинации и ведомого счетчика 23 и является тактовым входом 25 ведомой стороны. Выходы ведомого счетчика 23 являются выходами 26 ведомой стороны.
На фиг.3 и 5 показаны принципиальные схемы конкретных вариантов осуществления ведущей и ведомой сторон соответственно. На этих чертежах конкретные элементы имеют стандартные обозначения, а пунктирами с соответствующими ссылочными позициями отмечены блоки, показанные на фиг.1 и 2 соответственно.
Как следует из фиг.3 и 5, ведущий счетчик 11 и ведомый счетчик 23 выполнены каждый из двух счетчиков: счетчика младших разрядов CT_LSB и счетчика старших разрядов CT_MSB. На ведущей стороне (фиг.3) дешифратор 12 разрешенной комбинации собран из триггера TR_en разрешения и двоичного счетчика CT_bit. Преобразователь 13 параллельного кода в последовательный реализован на мультиплексоре MS_bit. В качестве ключа 14 используются элементы И и ИЛИ-НЕ. На ведомой стороне (фиг.5) преобразователь 21 последовательного кода в параллельный выполнен на регистре сдвига Shift_reg, а блок 22 установки разрешенной комбинации объединяет триггеры TR_set и TR_reset и остальные логические элементы.
Работа системы, реализованной в соответствии со схемами по фиг.3 и 5, поясняется временными диаграммами, представленными на фиг.4 и 6 соответственно.
Пусть тактовая частота Ft будет равна 1 МГц, все счетчики, для простоты схемы, примем восьмиразрядными. Зададим время «сведения стрелок» часов в ведущей и ведомых сторонах системы, то есть восстановление синхронизации после сбоя на ведомой стороне, равным 16 мкс.
M
C
M
C
В представленном примере реализации 8-разрядный ведущий счетчик 11 условно разделен на счетчик четырех младших разрядов (CT_LSB) и счетчик четырех старших разрядов (CT_MSB). Такое деление, однако, не является обязательным, и соотношение младших k и старших k разрядов, как и полное число разрядов n=k+k, ведущего счетчика 11 может быть любым. Сигнал Cout переноса счетчика CT_LSB младших разрядов соответствует состоянию, когда все выходы [q3…q0] этого счетчика находятся в единичном состоянии, то есть двоичный параллельный код CT_LSB равен 1111.
На информационный выход Т ведущей стороны (т.е. выход 18 на фиг.1) поступает сигнал, представляющий сумму сигнала Cout переноса счетчика CT_LSB младших разрядов и побитную последовательность выходов счетчика CT_MSB старших разрядов. Побитная последовательность CT_MSB.q0…CT_MSB.q3 организуется с помощью дополнительного счетчика CT_bit и мультиплексора MS_bit, представляющего преобразователь 13 параллельного кода в последовательный. Счетчик CT_bit имеет количество разрядов на 1 больше, чем показатель степени двоичного числа передаваемых старших битов CT_MSB. Для рассматриваемого случая число битов равно 4, показатель степени двойки равен 2, поэтому разрядность счетчика CT_bit равна 3. Если, например, передаваемое число битов CT_MSB будет 16, то показатель степени двойки равен 4, и разрядность счетчика CT_bit будет 5. Сигналы с выходов счетчика CT_bit обеспечивают управление переключением информационных входов мультиплексора MS_bit.
С выхода мультиплексора MS_bit комбинация сигналов, поступивших с выходов счетчика CT_MSB старших разрядов, последовательно подается на ключ 14, реализованный в данном примере на элементе И и элементе ИЛИ-НЕ. Элемент И открыт по своему второму входу высоким сигналом с выхода триггера TR_en на время передачи комбинации старших разрядов с выхода мультиплексора MS_bit. По окончании передачи заданного количества битов последовательных данных с выхода Т (с выхода 18) ведущей стороны триггер TR_en разрешения передачи устанавливается в «0». Временная диаграмма работы ведущей стороны приведена на фиг.4.
С выходов 17 и 18 ведущей стороны в канал связи, представляющий собой двухпроводную линию, поступают, соответственно, сигнал тактовой частоты Ft и последовательная комбинация с выходов старших разрядов ведущего счетчика 11, именуемая синхронизирующей комбинацией и выдаваемая в тот момент, когда на младших разрядах ведущего счетчика 11 появляется разрешенная комбинация (в данном примере это комбинация 1111, выдаваемая в момент, когда на выходе переноса счетчика CT_LSB появляется сигнал Cout).
Каждая ведомая сторона (фиг.5) принимает сигналы тактовой частоты Ft на входе 25 и синхронизирующую комбинацию (т.е. комбинацию старших разрядов ведущего счетчика 11) на входе 24. Ведомый счетчик ведомой стороны работает на той же частоте Ft, что и ведущий счетчик 11, чем обеспечивается одинаковость «хода» часов.
В исходном состоянии на входе «Т» (т.е. входе 24 по фиг.2) имеем нулевое состояние, во всех разрядах сдвигового регистра Shift_reg также будут нулевые состояния, выходы триггера сброса (TR_reset) и триггера установки (TR_set) также находятся в нулевом состоянии. При появлении на входе «Т» (на входе 24) сигнала единичного состояния, что соответствует сигналу переноса в ведущем счетчике 11, по отрицательному фронту тактовой частоты Ft заносится «l» в разряд q4 сдвигового регистра Shift_reg и устанавливается в единичное состояние триггер сброса TR_reset, формируя короткий сигнал сброса счетчика младших разрядов CT_LSB. Отметим, что если не было сбоев CT_LSB, в это время он также должен находиться в нулевом состоянии.
Далее в сдвиговый регистр Shift_reg, играющий роль регистрирующего средства ведомой стороны, заносятся последовательность сигналов с выходов счетчика CT_MSB старших разрядов ведущей стороны, т.е. переданная по каналу связи синхронизирующая комбинация. Когда сигнал единичного уровня (от сигнала переноса Cout ведущей стороны) поступает на выход сдвигового регистра, триггер TR_set устанавливается в единичное состояние и формируется короткий сигнал (MSB_s) асинхронной загрузки данных сдвигового регистра Shift_reg в счетчик CT_MSB старших разрядов ведомой стороны. Таким образом, по аналогии с обычными часами осуществляется «сведение часовых стрелок» в момент появления разрешенной комбинации на выходах младших разрядов ведущего счетчика 11 путем записи переданной по каналу связи синхронизирующей комбинации в счетчик CT_MSB старших разрядов ведомой стороны. После установки в «0» всех разрядов сдвигового регистра (максимум еще 4 такта в рассматриваемом примере) на выходе элемента ИЛИ-НЕ появляется сигнал единичного уровня, триггер TR_set сбрасывается в «0», триггер TR_reset устанавливается в «0», и схема приходит в исходное состояние.
Таким образом, в рассмотренной схеме осуществляется синхронизация часов ведомых сторон системы с очень коротким периодом при использовании всего лишь двухпроводной линии передачи к каждой ведомой стороне.
M
C
Специалистам понятно, что синхронизирующую комбинацию можно передавать и в параллельном виде, однако в преимущественном варианте осуществления целесообразно использовать именно последовательную передачу синхронизирующей комбинации. Равным образом должно быть понятно, что условие равенства числа младших и старших разрядов ведущего и ведомого счетчиков (k=k) выбрано для простоты описания и не является обязательным условием, как и выбор разрешенной комбинации, равной .
Представленное описание подтверждает достижение заявленного технического результата в виде сокращения времени синхронизации разнесенных часов при использовании, в частности, двухпроводной линии связи. Можно также отметить, что этот результат достигается достаточно простыми средствами, что также составляет преимущество данного изобретения.