ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1. Полупроводниковое запоминающее устройство, содержащее:
блоки памяти, каждый из которых включает в себя массив ячеек памяти;
линии слов, соединенные со строками в каждом из блоков памяти;
первую схему-защелку адреса, которая предназначена для полного адреса строки, определяющего одну из линий слов, причем полный адрес строки включает в себя первый адрес строки и второй адрес строки; и
вторую схему-защелку адреса, которая предназначена для полного адреса столбца, определяющего один из столбцов блока памяти,
при этом:
упомянутая первая схема-защелка адреса принимает первую команду и вторую команду и включает в себя первую схему-защелку, которая предназначена для первого адреса строки, и вторую схему-защелку, которая предназначена для второго адреса строки,
упомянутая первая схема-защелка фиксирует первый адрес строки в ответ на первую команду,
упомянутая вторая схема-защелка фиксирует второй адрес строки в ответ на вторую команду,
причем первая схема-защелка и вторая схема-защелка являются отдельными друг от друга, и
упомянутая вторая схема-защелка адреса принимает вторую команду и фиксирует адрес столбца в ответ на упомянутую вторую команду.
2. Устройство по п. 1, в котором каналы для первого адреса строки и второго адреса строки являются отдельными друг от друга.
3. Устройство по п. 1, дополнительно содержащее управляющую схему, выполненную с возможностью генерировать разрешающий сигнал для первой схемы-защелки на основе первой команды и генерировать разрешающий сигнал для второй схемы-защелки на основе второй команды.
4. Устройство по п. 1, дополнительно содержащее два канала для первого адреса строки.
5. Устройство по п. 1, дополнительно содержащее:
управляющую схему, выполненную с возможностью генерировать маркированную информацию, которая отличает две первые команды друг от друга, когда упомянутые две первые команды вводятся последовательно,
при этом:
упомянутая вторая схема-защелка включает в себя первую часть и вторую часть,
упомянутая первая часть фиксирует второй адрес строки, соответствующий одной из упомянутых двух первых команд, на основе маркированной информации; и
упомянутая вторая часть фиксирует второй адрес строки, соответствующий другой из упомянутых двух первых команд, на основе маркированной информации.
6. Устройство по п. 1, дополнительно содержащее контактные площадки, используемые для приема извне первого адреса строки и второго адреса строки и совместно используемые первым адресом строки и вторым адресом строки.
7. Устройство по п. 1, в котором
первая команда является командой активации, и
вторая команда является командой считывания/записи.
8. Устройство по п. 1, в котором
первая команда является командой предварительной зарядки, и
вторая команда является командой активации.
9. Устройство по п. 1, в котором массив ячеек памяти включает в себя магниторезистивный элемент.
10. Устройство по п. 1, в котором полупроводниковое запоминающее устройство является магниторезистивным оперативным запоминающим устройством с технологией переноса спинового момента (STT-MRAM).
11. Устройство по п. 1, в котором
упомянутая первая схема-защелка адреса принимает первую команду синхронно с тактовым сигналом,
упомянутая вторая схема-защелка адреса принимает вторую команду синхронно с упомянутым тактовым сигналом, и
разность времени между первой командой и второй командой представляет собой один тактовый цикл.
12. Устройство по п. 1, в котором
упомянутая первая схема-защелка адреса принимает первую команду на первом нарастающем фронте тактового сигнала и первый адрес строки на упомянутом первом нарастающем фронте и первом спадающем фронте тактового сигнала, и
упомянутая вторая схема-защелка адреса принимает вторую команду на втором нарастающем фронте тактового сигнала, второй адрес строки на втором спадающем фронте тактового сигнала и адрес столбца на упомянутом втором нарастающем фронте и упомянутом втором спадающем фронте тактового сигнала.
13. Полупроводниковое запоминающее устройство, содержащее:
блоки памяти, каждый из которых включает в себя массив ячеек памяти;
линии слов, соединенные со строками в каждом из блоков памяти;
схему-защелку адреса, выполненную с возможностью фиксирования полного адреса строки, определяющего одну из линий слов, причем полный адрес строки включает в себя первый адрес строки и второй адрес строки, причем схема-защелка адреса принимает первую команду и вторую команду, чтобы фиксировать упомянутый первый адрес строки и упомянутый второй адрес строки в соответствии с упомянутой первой командой и упомянутой второй командой, соответственно; и
управляющую схему, выполненную с возможностью генерировать маркированную информацию, которая отличает две первые команды друг от друга, когда упомянутые две первые команды вводятся последовательно,
при этом:
каналы для первого адреса строки и второго адреса строки выполнены с возможностью быть отдельными друг от друга,
упомянутая схема-защелка адреса включает в себя первую часть и вторую часть,
причем первая часть фиксирует второй адрес строки, соответствующий одной из упомянутых двух первых команд на основе маркированной информации, и
при этом вторая часть фиксирует второй адрес строки, соответствующий другой из упомянутых двух первых команд на основе маркированной информации.