УСТРОЙСТВО ВЫЧИСЛЕНИЯ АДАПТИВНОГО ВЕЙВЛЕТ-ПРЕОБРАЗОВАНИЯ

Полезная модель относится к вычислительной технике и может быть использована для обработки сигналов разнообразной природы.
Известны способ и устройство быстрого вычисления дискретного вейвлет - преобразования сигнала с произвольным шагом дискретизации масштабных коэффициентов (патент Российской Федерации №2246132, кл. G06F 17/14, 2005, Бюл. №4), способ основан на представлении анализируемого сигнала и исходного материнского вейвлета в спектральной плоскости с последующим логарифмическим масштабированием, устройство содержит аналого-цифровой преобразователь, два вычислителя быстрого преобразования Фурье, два постоянных запоминающих устройства, блок комплексного сопряжения, М перемножителей, М вычислителей обратного преобразования Фурье. Недостатком данного устройства является аппаратная избыточность и невозможность адаптивного изменения шага дискретизации масштабных коэффициентов.
Известен способ вычисления последовательно-параллельного вейвлет преобразования (патент Российской Федерации №2249850, кл. G06F 17/14, 2004, Бюл. №10), который заключается в том, что при прямом вейвлет - преобразовании входная информация в виде множества отсчетов обрабатывается в последовательных итерациях, в каждой из которых входную информацию пропускают через низкочастотный и высокочастотный фильтры. Прореженные через один отчеты с низкочастотного фильтра являются входами следующей итерации, а прореженные через один отсчеты с низкочастотного фильтра последней итерации и с высокочастотного фильтра являются коэффициентами вейвлет - преобразования. При обратном вейвлет - преобразовании
входной информацией являются коэффициенты прямого вейвлет - преобразования, дополненные нулями через заданное число разрядов. Эту информацию пропускают через совокупность фильтров, структура которых однозначно определяется низкочастотным и высокочастотными фильтрами прямого вейвлет - преобразования, а по отсчетам с этих фильтров определяют выходную информацию. Недостатком данного устройства является невозможность адаптивного изменения шага дискретизации масштабных коэффициентов.
Технической задачей полезной модели является вычисление вейвлет - преобразования, адаптивного к сигналу.
Техническая задача решается формированием и использованием адаптивного коэффициента изменения масштаба.
Адаптивный выбор коэффициента изменения масштаба основан на том, что при переходе к каждому следующему масштабу рассмотрения сигнала, точность воспроизведения его формы резко снижается. Причина этого заключается в том, что энергия сигналов (по крайней мере, во многих конкретных приложениях), как правило, возрастает при переходе к более низким частотам. При кратномасштабном анализе возможно резкое отсечение части частотных составляющих, несущих значительную информацию. Именно во время такого «скачка» от масштаба k к 2·k и может произойти потеря определяющего признака.
Предлагаемый подход заключается в адаптивном уменьшении кратности изменения масштаба рассмотрения по мере увеличения коэффициента k. При этом достигается более тонкое отслеживание поведения интересующих особенностей сигнала.
s
s
s
Первоначально вычисляется мощность сигнала Р, которая не меньше является ближайшей сверху к отсекаемой мощности Р (т.е. Р превышает Р на минимальное число: Р≥Р):
i
где A - i-ая составляющая энергетического спектра сигнала,
max
s - число составляющих энергетического спектра сигнала.
Таким образом, коэффициент изменения масштаба, выбираемый в качестве частоты среза при разделении НЧ и ВЧ компонент, окончательно вычисляется следующим образом:
где К - коэффициент изменения масштаба (частота среза при разделении НЧ и ВЧ компонент),
Р - мощность сигнала, которую необходимо отсечь,
s
Р - мощность сигнала, которая соответствует ближайшей сверху к отсекаемой мощности Р,
s
s - число просуммированных спектральных компонент, соответствующих мощности Р.
Изменение масштаба в нецелое число раз достигается в результате проведения трех операций:
1. Использование фильтра с заданной полосой пропускания для каждой строки (столбца).
2. Интерполяция сигнала, увеличивающая число отсчетов в N раз (N - целое).
3. Децимация сигнала, уменьшающая число отсчетов в М раз (M - целое).
Если величина коэффициента изменения масштаба К меньше 0.01 (K<0.01), то выбираются N=K·10000, M=10000; если величина коэффициента изменения масштаба К больше или равна 0.01 и меньше или равна 0.1 (0.01≤К≤0.1), то выбираются N=K·1000, M=1000; если величина
коэффициента изменения масштаба К больше 10 (К>0.1), то выбираются N=K·100, М=100.
Таким образом, использование данного подхода позволит осуществлять более тонкий анализ сигнала.
Структурная схема устройства вычисления адаптивного вейвлет - преобразования, реализующего вышеописанный подход приведена на фиг.1, на фиг.2 показана структурная схема блока вычисления параметров обработки сигнала (блок 7), на фиг.3 показана структурная схема блока вычисления коэффициентов интерполяции/децимации сигнала (блок 7.11), на фиг.4 показана структурная схема блока интерполяции/децимации сигнала (блок 8).
Устройство вычисления адаптивного вейвлет - преобразования содержит аналого-цифровой преобразователь (блок 1), ключ (блок 2), постоянное запоминающее устройство 1 (блок 3), постоянное запоминающее устройство 2 (блок 4), блок (выполнения) свертки 1 (блок 5), блок (выполнения) свертки 2 (блок 6), блок вычисления параметров обработки сигнала (блок 7), блок выполнения интерполяции/децимации сигнала (блок 8), устройство сложения 1 (блок 9), устройство сравнения 1 (блок 10), блок управления и генерации адресов (блок 11), причем на вход аналого-цифрового преобразователя (блок 1) подается анализируемый сигнал, выход аналого-цифрового преобразователя (блок 1) соединен с первым входом ключа (блок 2), выход ключа соединен с первым входом блока свертки 1 (блок 5), с первым входом блока свертки 2 (блок 6), со вторым входом блока вычисления параметров обработки сигнала (блок 7), выход постоянного запоминающего устройства 1 (блок 3) соединен со вторым входом блока свертки 1 (блок 5), выход постоянного запоминающего устройства 2 (блок 4) соединен со вторым входом блока свертки 2 (блок 6), выход блока свертки 1 (блок 5) является первым выходом устройства, выход блока свертки 2 (блок 6) соединен с третьим входом блока интерполяции/децимации сигнала (блок 8), на первый
вход блока вычисления параметров обработки сигнала (блок 7) подается величина отсекаемой мощности сигнала, первый выход блока вычисления параметров обработки сигнала (блок 7) соединен с первым входом устройства сравнения 1 (блок 10), второй выход блока вычисления параметров обработки сигнала (блок 7) соединен с первым входом блока интерполяции/децимации сигнала (блок 8), третий выход блока вычисления параметров обработки сигнала (блок 7) соединен со вторым входом блока интерполяции/децимации сигнала (блок 8), первый выход блока интерполяции/децимации сигнала (блок 8) соединен с первым входом устройства сложения 1 (блок 9), второй выход блока интерполяции/децимации сигнала (блок 8) соединен со вторым входом ключа (блок 2) и является вторым выходом устройства вычисления адаптивного вейвлет - преобразования, выход устройства сложения 1 (блок 9) соединен со вторым входом устройства сравнения 1 (блок 10), выход устройства сравнения 1 (блок 10) соединен с блоком управления и генерации адресов (блок 11), причем блок управления и генерации адресов (блок 11) соединен со всеми вышеперечисленными блоками.
Блок вычисления параметров обработки сигнала (блок 7) содержит устройство вычисления быстрого одномерного преобразования Фурье (блок 7.1), устройство сложения 2 (блок 7.2), устройство сложения 3 (блок 7.3), устройство деления 1 (блок 7.4), устройство перемножения 1 (блок 7.5), устройство сравнения 2 (блок 7.6), устройство деления 2 (блок 7.7), устройство сложения 4 (блок 7.8), блок вычисления коэффициентов интерполяции/децимации (блок 7.9), устройство деления 3 (блок 7.10), устройство перемножения 2 (блок 7.11), причем на вход устройства вычисления быстрого преобразования Фурье (блок 7.1) подается сигнал с выхода ключа (блок 2), выход устройства вычисления быстрого преобразования Фурье (блок 7.1) соединен с первым входом устройства сложения 2 (блок 7.2) и третьим входом устройства сложения 3 (блок 3),
выход устройства сложения 2 (блок 2) соединен с первым входом устройства деления 1 (блок 7.4), первый выход устройства сложения 3 (блок 7.3) соединен со вторым входом устройства деления 1 (блок 7.4), второй выход устройства сложения 3 (блок 7.3) соединен с третьим входом устройства перемножения 1 (блок 7.5), выход устройства деления 1 (блок 7.4) соединен со вторым входом устройства сравнения 2 (блок 7.6) и с первым входом устройства деления 2 (блок 7.7), выход устройства перемножения 1 (блок 7.5) соединен со вторым входом устройства деления 2 (блок 7.7), выход устройства сравнения 2 (блок 7.6) соединен с первым входом устройства перемножения 1 (блок 7.5) и с первым входом устройства сложения 4 (блок 7.8), выход устройства сложения 4 (блок 7.8) соединен с первым входом устройства перемножения 2 (блок 7.11), выход устройства деления 2 (блок 7.7) связан с первым входом блока вычисления коэффициента интерполяции/децимации сигнала (блок 7.9), первый выход блока вычисления коэффициента интерполяции/децимации сигнала (блок 7.9) является вторым выходом блока вычисления параметров обработки сигнала (блок 2), второй выход блока вычисления коэффициента интерполяции/децимации сигнала (блок 7.9) является третьим выходом блока вычисления параметров обработки сигнала (блок 2), на первый вход устройства деления 3 (блок 7.10) подается постоянная величина (величина постоянной, подаваемой на вход устройства равна 100), на второй вход устройства деления 3 (блок 7.10) подается величина отсекаемой мощности сигнала, выход устройства деления 3 (блок 7.10) является первым выходом блока вычисления параметров обработки сигнала (блок 7), на второй вход устройства перемножения 2 (блок 7.11) подается величина отсекаемой мощности сигнала, выход устройства перемножения 2 соединен со вторым входом устройства перемножения 1 (блок 7.5) и с первым входом устройства сравнения 2 (блок 7.6).
Блок вычисления коэффициентов интерполяции/децимации (блок 7.9) включает в себя устройство сравнения 3 (блок 7.9.1), устройство сравнения 4 (блок 7.9.2), устройство сравнения 5 (блок 7.9.3), устройство сравнения 6 (блок 7.9.4), устройство перемножения 3 (блок 7.9.5), устройство перемножения 4 (блок 7.9.6), устройство перемножения 5 (блок 7.9.7), устройство перемножения 6 (блок 7.9.8), устройство перемножения 7 (блок 7.9.9), устройство перемножения 8 (блок 7.9.10), устройство сложения 5 (блок 7.9.11), устройство сложения 6 (блок 7.9.12), причем на первый вход устройства сравнения 3 (блок 7.9.1) поступает постоянная величина (величина постоянной, подаваемой на вход устройства равна 0.1), на второй вход устройства сравнения 3 (блок 7.9.1) поступает величина с выхода устройства деления 2 (блок 7.7), выход устройства сравнения 3 (блок 7.9.1) соединен со вторым входом устройства перемножения 3 (блок 7.9.5), на первый вход устройства сравнения 4 (блок 7.9.2) поступает постоянная величина (величина постоянной, подаваемой на вход устройства равна 0.01), второй вход устройства сравнения 4 (блок 7.9.2) соединен с выходом устройства деления 2 (блок 7.7), выход устройства сравнения 4 (блок 7.9.2) соединен с третьим входом устройства перемножения 3 (блок 7.9.5), на первый вход устройства сравнения 5 (блок 7.9.3) поступает постоянная величина (величина постоянной, подаваемой на вход устройства равна 0.1), второй вход устройства сравнения 5 (блок 7.9.3) соединен с выходом устройства деления 2 (блок 7.7), выход устройства сравнения 5 (блок 7.9.3) соединен со вторым входом устройства перемножения 4 (блок 7.9.6), на первый вход устройства сравнения 6 (блок 7.9.4) поступает постоянная величина (величина постоянной, подаваемой на вход устройства равна 0.01), второй вход устройства сравнения 6 (блок 7.9.4) соединен с выходом устройства деления 2 (блок 7.7), выход устройства сравнения 6 (блок 7.9.4) соединен со вторым входом устройства перемножения 5 (блок 7.9.7), на первый вход устройства перемножения 3 (блок 7.9.5) поступает постоянная величина (величина постоянной, подаваемой на вход устройства равна 1000),
выход устройства перемножения 3 (блок 7.9.5) соединен с первым входом устройства перемножения 6 (блок 7.9.8) и с первым входом устройства сложения 6 (блок 7.9.12), на первый вход устройства перемножения 4 (блок 7.9.6) поступает постоянная величина (величина постоянной, подаваемой на вход устройства равна 100), выход устройства перемножения 4 (блок 7.9.6) соединен с первым входом устройства перемножения 7 (блок 7.9.9) и со вторым входом устройства сложения 6 (блок 7.9.12), на первый вход устройства перемножения 5 (блок 7.9.7) поступает постоянная величина (величина постоянной, подаваемой на вход устройства равна 10000), выход устройства перемножения 5 (блок 7.9.7) соединен с первым входом устройства перемножения 8 (блок 7.9.10) и с третьим входом устройства сложения 6 (блок 7.9.12), на второй вход устройства перемножения 6 (блок 7.9.8) поступает величина с выхода устройства деления 2 (блок 7.7), выход устройства перемножения 6 (блок 7.9.8) соединен с первым входом устройства сложения 5 (блок 7.9.11), на второй вход устройства перемножения 7 (блок 7.9.9) поступает величина с выхода устройства деления 2 (блок 7.7), выход устройства перемножения 7 (блок 7.9.9) соединен со вторым входом устройства сложения 5 (блок 7.9.11), на второй вход устройства перемножения 8 (блок 7.9.10) поступает величина с выхода устройства деления 2 (блок 7.7), выход устройства перемножения 8 (блок 7.9.10) соединен с третьим входом устройства сложения 5 (блок 7.9.11), выход устройства сложения 5 (блок 7.9.11) является первым выходом устройства вычисления адаптивного вейвлет - преобразования, выход устройства сложения 6 (блок 7.9.12) является вторым выходом устройства вычисления адаптивного вейвлет - преобразования.
Блок выполнения интерполяции/децимации сигнала (блок 8) содержит устройство интерполяции (блок 8.1) и устройство децимации (блок 8.2), причем на первый вход устройства интерполяции (блок 8.1) подается сигнал с выхода устройства свертки 2 (блок 6), на второй вход устройства
интерполяции подается коэффициент интерполяции сигнала с третьего выхода блока вычисления параметров обработки сигнала (блок 7), выход устройства интерполяции соединен со вторым входом устройства децимации (блок 8.1), на первый вход устройства децимации (блок 8.2) подается коэффициент децимации сигнала со второго выхода блока вычисления параметров обработки сигнала (блок 7), первый выход устройства децимации (блок 8.2) соединен со вторым входом устройства сравнения 1 (блок 10), второй выход устройства децимации является выходом устройства вычисления адаптивного вейвлет - преобразования.
Устройство вычисления адаптивного вейвлет - преобразования работает следующим образом.
По сигналу общей инициализации на входы всех устройств подаются нулевые значения и обнуляются внутренние регистры устройств сложения.
По сигналу загрузки сигнала на вход аналого-цифрового преобразователя (блок 1) поступает анализируемый сигнал s(t). После его преобразования в цифровую форму аналого-цифровой преобразователь (блок 1) посылает сигнал готовности данных на блок управления и генерации адресов (блок 11). При получении сигнала готовности данных с аналого-цифрового преобразователя (блок 1) блок управления и генерации адресов (блок 11) посылает на аналого-цифровой преобразователь сигнал выдачи данных на первый вход ключа (блок 2), после получения сигнала выдачи данных аналого-цифровой преобразователь (блок 1) отправляет дискретную выборку s[n] на первый вход ключа (блок 2). Блок управления и генерации адресов анализирует состояние ключа (блок 2), если ключ (блок 2) находится в состоянии 0, то на выход ключа (блок 2) посылается цифровая последовательность с первого входа ключа (блок 2), иначе - со второго входа. После выдачи синхронизирующего сигнала загрузки данных на ключ (блок 2), с его выхода дискретный сигнал поступает на первые входы блоков
выполнения свертки (блок 5 и блок 6) и на второй вход блок вычисления параметров обработки сигнала (блок 7).
Затем, на постоянное запоминающее устройство 1 (блок 3) и постоянное запоминающее устройство 2 (блок 4) поступает синхронизирующий сигнал выдачи данных, после чего на вторые входы блоков выполнения свертки (блок 5 и блок 6) поступают отсчеты высокочастотного (на блок 5 с блока 3) и низкочастотного (на блок 6 с блока 4) фильтров. После поступления на блоки выполнения свертки (блоки 5 и 6) синхронизирующих сигналов выполнения свертки они осуществляют свертку дискретных сигналов, находящихся на первых входах с фильтрами, поступающими на вторые входы. Результат работы блока свертки 1 (блок 5) поступает на выход устройства вычисления адаптивного вейвлет - преобразования является высокочастотной компонентой сигнала, результат работы блока свертки 2 (блок 6) поступает на третий вход блока интерполяции/децимации сигнала (блок 8). При поступлении на блок вычисления параметров обработки сигнала (блок 7) синхронизирующего сигнала загрузки данных, в устройство на первый вход загружается значение отсекаемой мощности, на второй вход - анализируемый дискретный сигнал.
После поступления на блок вычисления параметров обработки сигнала (блок 7) синхронизирующего сигнала выполнения вычисления, устройство осуществляет вычисление коэффициентов интерполяции/децимации и числа шагов работы устройства.
Число шагов работы устройства поступает на устройство сравнения 1 (блок 10), коэффициент децимации сигнала поступает на первый вход блока выполнения интерполяции/децимации сигнала (блок 8), коэффициент интерполяции сигнала поступает на второй вход блока выполнения интерполяции/децимации сигнала (блок 8).
После поступления на блок выполнения интерполяции/децимации сигнала (блок 8) синхронизирующего сигнала начала вычислений, блок выполняет вычисление. Результирующий сигнал поступает на вход ключа
(блок 2), сигнал о том, что операция была выполнена поступает на вход устройства сложения 1 (блок 9).
После поступления на вход устройства сравнения 1 (блок 10) синхронизирующего сигнала выполнения сравнения, устройство выполняет сравнение величины, находящейся на его первом входе с величиной, находящейся на его втором входе, если величина на втором входе равна величине на первом входе, то устройство сравнения формирует на выходе устройства логическую единицу, которая поступает на блок управления и генерации адресов и устройство завершает свою работу, иначе, устройство управляемое блоком управления и генерации адресов выполняет ту же последовательность действий по обработке сигнала, который поступает с выхода блока выполнения интерполяции/децимации сигнала (блок 8), до тех пор, пока величина на первом входе не равна величине на втором входе.
Блок вычисления параметров обработки сигнала (блок 7) работает следующим образом.
По сигналу общей инициализации на входы всех устройств подаются нулевые значения и обнуляются внутренние регистры устройств сложения, значение внутреннего регистра устройства сложения 4 (блок 7.8) устанавливается в 1.
По синхронизирующему сигналу загрузки данных на устройство деления 3 (блок 7.10) на первый вход загружается постоянная величина (значение постоянной величины равно 100), на второй вход загружается величина отсекаемой мощности сигнала. По синхронизирующему сигналу деления устройство деления 3 (блок 7.10) выполняет деление величины находящейся на первом входе на величину, находящуюся на втором входе. Выход устройства деления 3 (блок 7.10) является первым выходом блока вычисления параметров обработки сигнала (блок 7).
По синхронизирующему сигналу загрузки данных на устройство перемножения 2 (блок 7.11) на первый вход величина с выхода устройства
сложения 4 (блок 7.8), на второй вход загружается величина отсекаемой мощности сигнала. По синхронизирующему сигналу умножения устройство перемножения 2 (блок 7.11) выполняет перемножение величин находящихся на первом и втором входах устройства.
По синхронизирующему сигналу загрузки данных на устройство вычисления быстрого одномерного преобразования Фурье (блок 7.1) с выхода ключа (блок 2) поступает одномерный дискретный сигнал s[n]. По синхронизирующему сигналу вычисления устройство вычисляет преобразование Фурье исходного сигнала. Затем, при поступлении сигнала выдачи данных на устройство сложения 2 (блок 7.2), устройство начинает выполнять поэлементную выдачу отсчетов спектра сигнала. При поступлении синхронизирующих сигналов сложения на устройство сложения 2 (блок 7.2), устройство выполняет сложение приходящих на его вход дискретных отсчетов со значением внутреннего регистра.
После сложения всех элементов спектра, на выходе устройства сложения 2 (блок 7.2) формируется сумма значений отсчетов спектра. По синхронизирующему сигналу загрузки данных, поступающего на вход синхронизации устройства сложения 3 (блок 7.3) на вход блока подается очередное значение отсчета спектра сигнала. По синхронизирующему сигналу сложения, поступающего на вход синхронизации устройства сложения 3 (блок 7.3) осуществляется сложение величины на входе устройства (очередного значения отсчета спектра сигнала) со значением, хранящимся во внутреннем регистре устройства сложения 3 (блок 7.3).
По синхронизирующему сигналу деления, поступающего на устройство деления 1 (блок 7.4), выполняется деление величины поступающей на второй вход устройства деления 1 (блок 7.4) на величину, поступающую на первый вход устройства деления 1 (блок 7.4). Результат выполнения деления поступает на второй вход устройства сравнения 2 (блок 7.6) и на первый вход устройства деления 2 (блок 7.7).
При поступлении синхронизирующего сигнала загрузки данных на третий вход устройства сравнения 2, на первый вход устройства сравнения 2 (блок 7.6) поступает результат работы устройства перемножения 2 (блок 7.11), а на второй вход - величина с выхода устройства деления 1 (блок 7.4). При поступлении на устройство сравнения 2 (блок 7.6) синхронизирующего сигнала сравнения проверяется верность того, что величина, поданная на второй вход больше величины, поданной на первый вход. Таким образом, если величина на первом входе больше величины на втором входе, то на выходе устройства сравнения 2 (блок 7.6) формируется 1, иначе 0. Результат работы устройства поступает на устройство сложения 4 (блок 7.8), которое по синхронизирующему сигналу сложения осуществляется сложение величины на первом входе со значением внутреннего регистра. Блок управления и генерации адресов (блок 11) анализирует величину на выходе устройства сравнения 2 (блок 7.6). Если на выходе устройства сравнения 2 (блок 7.6) находится 0, то блок управления и генерации адресов (блок 11) посылает на устройство вычисления быстрого одномерного преобразования Фурье (блок 7.1) синхронизирующий сигнал выдачи очередного элемента спектра.
Данный процесс будет повторяться до тех пор, пока на выходе устройства сравнения 2 (блок 7.6) не появится 1. Если на выходе устройства сравнения 2 (блок 7.6) находится 1, то блок управления и генерации адресов (блок 11) посылает на устройство суммирования 3 (блок 7.3) синхронизирующий сигнал выдачи величины, хранящейся  во внутреннем регистре на устройство перемножения 1 (блок 7.5). При поступлении на устройство перемножения 1 (блок 7.5) синхронизирующего сигнала вычисления операции умножения, устройство выполняет перемножение величин, подаваемых на его входы, т.е. величины со второго выхода устройства суммирования 2, т.е. числа просуммированных отсчетов, величины с выхода устройства перемножения 2 (блок 7.11) и результата работы устройства сравнения 2 (блок 7.6).
По синхронизирующему сигналу загрузки данных величина с выхода устройства перемножения 1 (блок 7.5) поступает на второй вход устройства деления 2 (блок 7.7), причем на первый вход устройства деления 2 (блок 7.7) по синхронизирующему сигналу загрузки данных поступает величина, вычисленная в устройстве деления 1 (блок 7.4). По синхронизирующему сигналу деления, поступающего на вход устройства деления 2 (блок 7.7) выполняется деление величины, поступившей на второй вход устройства деления 2 (блок 7.7) на величину, поступившую на первый вход устройства деления 2 (блок 7.7). Результат работы устройства поступает на блок вычисления коэффициентов интерполяции/децимации.
По синхронизирующему сигналу загрузки в блок вычисления коэффициентов интерполяции/децимации сигнала (блок 7.9) загружается величина с выхода устройства деления 2 (блок 7.7). По синхронизирующему сигналу выполнения вычислений устройство интерполяции/децимации осуществляет вычисление коэффициентов интерполяции/децимации сигнала. Первый выход блока вычисления коэффициентов интерполяции/децимации сигнала (блок 7.9) является вторым выходом блока вычисления параметров обработки сигнала, второй выход является третьим выходом блока вычисления параметров обработки сигнала.
Рассмотрим подробнее работу блока вычисления коэффициентов интерполяции/децимации (блок 7.9).
На вход блока вычисления коэффициентов интерполяции/децимации с выхода устройства деления 2 (блок 7.7) поступает коэффициент прореживания сигнала.
По синхронизирующему сигналу загрузки данных, приходящего на третий вход устройства сравнения 3 (блок 7.9.1) на второй вход устройства сравнения 3 (блок 7.9.1) производится загрузка коэффициента прореживания сигнала с выхода устройства деления 2 (блок 7.7).
По синхронизирующему сигналу загрузки данных, приходящего на третий вход устройства сравнения 4 (блок 7.9.2) на второй вход устройства сравнения 4 (блок 7.9.2) производится загрузка коэффициента прореживания сигнала с выхода устройства деления 2 (блок 7.7).
По синхронизирующему сигналу загрузки данных, приходящего на третий вход устройства сравнения 5 (блок 7.9.3) на второй вход устройства сравнения 5 (блок 7.9.3) производится загрузка коэффициента прореживания сигнала с выхода устройства деления 2 (блок 7.7).
По синхронизирующему сигналу загрузки данных, приходящего на третий вход устройства сравнения 6 (блок 7.9.4) на второй вход устройства сравнения 6 (блок 7.9.4) производится загрузка коэффициента прореживания сигнала с выхода устройства деления 2 (блок 7.7).
По синхронизирующему сигналу выполнения операции сравнения, поступающего на третий вход устройства сравнения 3 (блок 7.9.1) устройство сравнения 3 (блок 7.9.1) проверяет верность того, что величина на втором входе устройства меньше величины на первом входе устройства (на первый вход устройства загружается постоянная 0.1). Если величина на втором входе устройства меньше величины на первом входе устройства, то на выход устройства подается 1, иначе - 0.
По синхронизирующему сигналу выполнения операции сравнения, поступающего на третий вход устройства сравнения 4 (блок 7.9.2) устройство сравнения 4 (блок 7.9.2) проверяет верность того, что величина на втором входе устройства больше величины на первом входе устройства (на первый вход устройства загружается постоянная 0.01). Если величина на втором входе устройства больше величины на первом входе устройства, то на выход устройства подается 1, иначе - 0.
По синхронизирующему сигналу выполнения операции сравнения, поступающего на третий вход устройства сравнения 5 (блок 7.9.3) устройство сравнения 5 (блок 7.9.3) проверяет верность того, что величина на втором входе устройства больше или равна величине на первом входе устройства (на
первый вход устройства загружается постоянная 0.1). Если величина на втором входе устройства больше или равна величине на первом входе устройства, то на выход устройства подается 1, иначе - 0.
По синхронизирующему сигналу выполнения операции сравнения, поступающего на третий вход устройства сравнения 6 (блок 7.9.4) устройство сравнения 6 (блок 7.9.4) проверяет верность того, что величина на втором входе устройства больше или равна величине на первом входе устройства (на первый вход устройства загружается постоянная 0.01). Если величина на втором входе устройства меньше величины на первом входе устройства, то на выход устройства подается 1, иначе - 0.
По синхронизирующему сигналу загрузки данных, поступающему на четвертый вход устройства перемножения 3 (блок 7.9.5), на второй вход загружается величина с выхода устройства сравнения 3 (блок 7.9.1), на третий вход загружается величина с выхода устройства сравнения 4 (блок 7.9.2), на первый вход загружается постоянная величина (величина постоянной равна 1000).
По синхронизирующему сигналу выполнения перемножения устройство перемножения 3 (блок 7.9.5) выполняет перемножение величин, находящихся на его входах. Результирующая величина поступает на выход устройства перемножения 3 (блок 7.9.5).
По синхронизирующему сигналу загрузки данных, поступающему на третий вход устройства перемножения 4 (блок 7.9.6), на второй вход загружается величина с выхода устройства сравнения 4 (блок 7.9.3), на первый вход загружается постоянная величина (величина постоянной равна 100).
По синхронизирующему сигналу выполнения перемножения устройство перемножения 4 (блок 7.9.6) выполняет перемножение величин, находящихся на его входах. Результирующая величина поступает на выход устройства перемножения 4 (блок 7.9.6).
По синхронизирующему сигналу загрузки данных, поступающему на третий вход устройства перемножения 5 (блок 7.9.7), на второй вход загружается величина с выхода устройства сравнения 6 (блок 7.9.4), на первый вход загружается постоянная величина (величина постоянной равна 10000).
По синхронизирующему сигналу выполнения перемножения устройство перемножения 5 (блок 7.9.7) выполняет перемножение величин, находящихся на его входах. Результирующая величина поступает на выход устройства перемножения 5 (блок 7.9.7).
По синхронизирующему сигналу загрузки данных, поступающему на устройство перемножения 6 (блок 7.9.8), на первый вход загружается величина с выхода устройства перемножения 3 (блок 7.9.5), а на второй вход - коэффициент прореживания сигнала с выхода устройства деления 2 (блок 7.7).
По синхронизирующему сигналу перемножения, поступающему на вход синхронизации устройства перемножения 6 (блок 7.9.8) устройство выполняет перемножение величин, находящихся на его входах, результат работы поступает на выход устройства.
По синхронизирующему сигналу загрузки данных, поступающему на устройство перемножения 7 (блок 7.9.9), на первый вход загружается величина с выхода устройства перемножения 4 (блок 7.9.6), а на второй вход - коэффициент прореживания сигнала с выхода устройства деления 2 (блок 7.7).
По синхронизирующему сигналу перемножения, поступающему на вход синхронизации устройства перемножения 7 (блок 7.9.9) устройство выполняет перемножение величин, находящихся на его входах, результат работы поступает на выход устройства.
По синхронизирующему сигналу загрузки данных, поступающему на устройство перемножения 8 (блок 7.9.10), на первый вход загружается величина с выхода устройства перемножения 5 (блок 7.9.7), а на второй вход
- коэффициент прореживания сигнала с выхода устройства деления 2 (блок 7.7).
По синхронизирующему сигналу перемножения, поступающему  на вход синхронизации устройства перемножения 8 (блок 7.9.10) устройство выполняет перемножение величин, находящихся на его входах, результат работы поступает на выход устройства.
По синхронизирующему сигналу загрузки данных, поступающему на устройство сложения 5 (блок 7.9.11), на первый вход загружается величина с выхода устройства перемножения 6 (блок 7.9.8), на второй вход - величина с выхода устройства перемножения 7 (блок 7.9.9), а на третий вход - величина с выхода устройства перемножения 8 (блок 7.9.10).
По синхронизирующему сигналу сложения, поступающему на вход синхронизации устройства сложения 5 (блок 7.9.11) устройство выполняет сложение величин, находящихся на его входах. Результатом работы устройства сложения 5 (блок 7.9.11) является коэффициент децимации сигнала.
По синхронизирующему сигналу загрузки данных, поступающему на устройство сложения 6 (блок 7.9.12), на первый вход загружается величина с выхода устройства перемножения 3 (блок 7.9.5), на второй вход - величина с выхода устройства перемножения 4 (блок 7.9.6), а на третий вход - величина с выхода устройства перемножения 5 (блок 7.9.7).
По синхронизирующему сигналу сложения, поступающему на вход синхронизации устройства сложения 6 (блок 7.9.12) устройство выполняет сложение величин, находящихся на его входах. Результатом работы устройства сложения 6 (блок 7.9.12) является коэффициент интерполяции сигнала.
Блок выполнения интерполяции/децимации сигнала (блок 8) работает следующим образом.
По синхронизирующему сигналу загрузки, поступающему на вход синхронизации устройства интерполяции (блок 8.1) на первый вход устройства интерполяции (блок 8.1) подается сигнал с выхода устройства свертки 2 (блок 6), на второй вход устройства интерполяции подается коэффициент интерполяции сигнала с третьего выхода блока вычисления параметров обработки сигнала (блок 7). По синхронизирующему сигналу выполнения операции интерполяции, поступающему на вход синхронизации устройства выполнения интерполяции (блок 8.1), устройство выполняет интерполяцию сигнала, поступившего на первый вход с коэффициентом, поступившим на второй вход. Результат работы устройства интерполяции (блок 8.1) поступает на второй вход устройства децимации (блок 8.2). По синхронизирующему сигналу загрузки данных, поступающему на вход синхронизации устройства децимации (блок 8.2) на первый вход устройства осуществляется загрузка коэффициента децимации.
По синхронизирующему сигналу выполнения операции децимации, поступающему на вход синхронизации устройства выполнения децимации (блок 8.2), устройство выполняет децимацию сигнала, поступившего на второй вход с коэффициентом, поступившим на первый вход. Результат работы устройства децимации (блок 8.2) является результатом работы устройства вычисления адаптивного вейвлет - преобразования.
Таким образом, данное устройство позволяет получить набор низкочастотных и высокочастотных компонент сигнала, с использованием коэффициента масштабирования сигнала, адаптивного к характеристикам сигнала.