МАТРИЦА ЭЛЕМЕНТОВ ОПЕРАТИВНОЙ ПАМЯТИ

Полезная модель относится к интегральным микросхемам оперативных запоминающих устройств на транзисторах структуры металл-диэлектрик-полупроводник (МДП).
Известны матрицы элементов оперативной памяти, каждый из которых состоит из первого и второго ключевых N-канальных МДП-транзисторов обогащенного типа, истоки которых подключены к шине отрицательного полюса напряжения питания, первого и второго МДП-транзисторов выборки того же типа, первого и второго нагрузочных Р-канальных МДП-транзисторов обогащенного типа, истоки и N-карманы которых соединены с шиной положительного полюса напряжения питания. Стоки всех первых и вторых МДП-транзисторов соответственно соединены и подключены к затворам вторых и к затворам первых ключевых и нагрузочных МДП-транзисторов. Истоки первого и второго МДП-транзисторов выборки соответственно являются первым и вторым информационными входами/выходам элемента оперативной памяти, а затворы соединены и являются входом выборки элемента оперативной памяти. Р-карманы МДП-транзисторов N-типа подключены к шине отрицательного полюса напряжения питания. Например, см. Сверхбольшие интегральные микросхемы оперативных запоминающих устройств / В.В.Баринов, А.С.Березин, В.Д.Вернер и др.; Под ред. В.Д. Вернера. -М.: Радио и связь, 1991, с.100, рис.3.19.6 [1].
В физической структуре данного устройства присутствуют четыре полупроводниковых слоя, чередующихся в направлении от положительного до отрицательного полюсов напряжения питания в последовательности Р-исток, N-карман, Р-карман, N-исток. Подобные структуры обладают свойствами тиристора. В случае прямого смещения и инжекции любого из ближних к шинам питания P-N переходов тиристор замыкает шины питания и защелкивается в этом состоянии. Прямое смещение PN-переходов исток-карман создают токи в областях карманов МДП-транзисторов, возникающие при импульсных ионизирующих воздействиях.
Этого недостатка лишена матрица элементов оперативной памяти, в которых в качестве нагрузочных используются N-канальные МДП-транзисторы обедненного типа, см. Мурога С. Системное проектирование сверхбольших интегральных схем: В 2-х кн. Кн. 2. Пер. с англ. - М.: Мир, 1985, с.11, рис.6.2.5.а [2]. По технической сущности такая матрица элементов оперативной памяти наиболее близка к патентуемой полезной модели.
Наиболее близкий аналог содержит элементы оперативной памяти, каждый из которых состоит из первого и второго ключевых N-канальных МДП-транзисторов обогащенного типа, истоки которых подключены к шине истокового нижнего потенциала напряжения питания, первого и второго МДП-транзисторов выборки того же типа, истоки которых соответственно являются первым и вторым информационными входами/выходами элемента оперативной памяти, а затворы соединены со входом выборки элемента оперативной памяти, первого и второго нагрузочных N-канальных МДП-транзисторов обедненного типа, стоки которых соединены с шиной стокового верхнего потенцииала напряжения питания. Стоки первого ключевого МДП-транзистора и первого МДП-транзистора выборки, затвор и исток первого нагрузочного МДП-транзистора соединены с затвором второго ключевого МДП-транзистора. Стоки второго ключевого МДП-транзистора и второго МДП-транзистора выборки, затвор и исток второго нагрузочного МДП-транзистора соединены с затвором первого ключевого МДП-транзистора. Все МДП-транзисторы имеют общий Р-карман, соединенный с шиной истокового нижнего потенциала напряжения питания.
В устройстве-аналоге элементы оперативной памяти объединены в матрицу, в каждом столбце которой элементы имеют одинаковое подключение информационных входов/выходов, а в строках - общие входы выборки.
В каждом элементе оперативной памяти пары соответствующих ключевых и нагрузочных МДП-транзисторов составляют два перекрестно связанных инвертора, образующих бистабильный триггер, устанавливаемый в требуемое состояние и опрашиваемый через каналы МДП-транзисторов выборки, возникающие в них при высоком уровне напряжения на входе выборки.
Использование МДП-транзисторов с каналами одного типа проводимости исключает наличие тиристоров в физической структуре матрицы.
Недостатком устройства-аналога является необходимость постоянного потребления тока от источника питания для поддержания состояний элементов оперативной памяти. Ток протекает в инверторах с низкими выходными логическими уровнями, в каждом из которых образуется последовательная цепь из ключевого и нагрузочного МДП-транзисторов с проводящими индуцированным и встроенным каналами.
Второй недостаток устройства-аналога обусловлен наличием в элементах оперативной памяти N-канальных МДП-транзисторов и проявляется при выполнении накопителя по широко применяемой МДП-технологии с боковой изоляцией МДП-структур с помощью локального окисла. При непрерывных ионизирующих воздействиях в изолирующем локальном окисле возникает положительный электрический заряд, способный индуцировать паразитные N-каналы по бокам слаболегированных подзатворных областей N-МДП-транзисторов, что приводит к утечкам между истоковыми и стоковыми выводами этих транзисторов в закрытом состоянии.
Задачей полезной модели является достижение технического результата, заключающегося в уменьшении потребления тока и в повышении устойчивости устройства к непрерывным ионизирующим воздействиям. Указанный технический результат достигается за счёт того, что в матрице элементов оперативной памяти, каждый из которых состоит из шести МДП-транзисторов с каналами одного типа проводимости, а именно, первого и второго ключевых МДП-транзисторов обогащенного типа, истоки которых подключены к шине истокового потенциала напряжения питания, первого и второго МДП-транзисторов выборки, работающих по принципу обогащения, истоки которых соответственно являются первым и вторым информационными входами/выходами элемента оперативной памяти, а затворы соединены и являются входом выборки элемента оперативной памяти, первого и второго нагрузочных МДП-транзисторов, стоки которых подключены к шине стокового потенциала напряжения питания, стоки первого ключевого МДП-транзистора и первого МДП-транзистора выборки, затвор и исток первого нагрузочного МДП-транзистора соединены с затвором второго ключевого МДП-транзистора, стоки второго ключевого МДП-транзистора и второго МДП-транзистора выборки, затвор и исток второго нагрузочного МДП-транзистора соединены с затвором первого ключевого МДП-транзистора, все МДП-транзисторы имеют общий карман, соединенный с шиной истокового потенциала напряжения питания, в элементах оперативной памяти в качестве нагрузочных содержатся МДП-транзисторы обогащенного типа, все МДП-транзисторы имеют каналы Р-типа проводимости и общий N-карман, а шины истокового и стокового потенциалов соответственно являются шинами положительного и отрицательного полюсов напряжения питания.
Указанное выполнение матрицы элементов оперативной памяти позволяет избавиться от постоянно проводящих цепей между шинами питания и от N-канальных МДП-транзисторов, склонных к утечкам при непрерывных ионизирующих воздействиях.
Отличительными признаками полезной модели является тип функционирования нагрузочных МДП-транзисторов, а также тип проводимости каналов МДП-транзисторов, составляющих элементы оперативной памяти.
Полезная модель поясняется чертежом Фиг.1, на котором изображена электрическая схема матрицы элементов оперативной памяти.
Каждый элемент оперативной памяти в матрице состоит из шести Р-канальных МДП-транзисторов 1-6 обогащенного типа, имеющих общий N-карман, соединенный с шиной 7 положительного полюса напряжения питания. Истоки первого и второй ключевых МДП-транзисторов 1 и 2 подключены к шине 7 положительного полюса напряжения питания. Стоки первого и второго нагрузочных МДП- транзисторов 3 и 4 подключены к шине 8 отрицательного полюса напряжения питания. Истоки первого и второго МДП-транзисторов 5 и 6 выборки соответственно являются первым и вторым информационными входами/выходами 9 и 10 элемента оперативной памяти, а затворы соединены и являются входом 11 выборки элемента. Стоки первого ключевого МДП-транзистора 1 и первого МДП-транзистора 5 выборки, затвор и исток первого нагрузочного МДП-транзистора 3 соединены с затвором второго ключевого МДП-транзистора 2. Стоки второго ключевого МДП-транзистора 2 и второго МДП-транзистора 6 выборки, затвор и исток второго нагрузочного МДП-транзистора 4 соединены с затвором первого ключевого МДП-транзистора 1.
Элементы оперативной памяти объединены в матрицу, в каждом столбце которой элементы имеют одинаковое подключение информационных входов/выходов 9 и 10, а в строках - общие входы 11 выборки.
В режиме хранения информации на все информационные входы/выходы 9 и 10 поступает напряжение низкого уровня, а на всех входах выборки 11 устанавливается напряжение высокого уровня, запирающего транзисторы выборки 5 и 6 элементов.
Каждый элемент оперативной памяти сохраняет одно из двух состояний, определяемых соотношением уровней напряжений стоковых узлов. Если узел стока первого ключевого МДП-транзистора 1 имеет более низкий потенциал, он, поступая на затворы первого нагрузочного и второго ключевого МДП-транзисторов 3 и 2, открывает их каналы. Потенциал узла стока первого ключевого МДП-транзистора 1 формирует МДП-транзистор 3 равным потенциалу шины 8 отрицательного полюса напряжения питания, смещенному вверх на величину порогового напряжения МДП-транзистора 3. Через открытый канал второго ключевого МДП-транзистора 2 высокое напряжение шины 7 поступает на затворы второго нагрузочного и первого ключевого МДП- транзисторов 4 и 1, запирая их. В противоположном состоянии каналы открыты у МДП-транзисторов 1, 4 и закрыты у МДП-транзисторов 2, 3.
Выборка элементов оперативной памяти для записи или считывания информации осуществляется понижением напряжения на соответствующем выбираемой строке матрицы входе 11 выборки до потенциала, открывающего каналы у транзисторов 5 и 6 выборки элементов памяти этой строки. А также подачей требуемых воздействий на информационные входы/выходы 9 и 10 соответствующих столбцов.
На информационных входах/выходах 9, 10 невыбранных столбцов остаются низкие уровни напряжения. В каждом из этих столбцов один элемент памяти имеет открытые МДП-транзисторы 5 и 6 выборки, тот из них, на стоке которого низкий потенциал, сохраняет его, соединяя с низким потенциалом истока. Другой из МДП-транзисторов 5 или 6 выборки соединяет информационный вход/выход с низким потенциалом со своим стоком, прежде имевшим высокий потенциал, который в результате снижается. Это не приводит к разрушению информации, потому что снижающийся потенциал остается выше уровня на входах/выходах 9 и 10, так как он определяется делителем напряжения, образованным каналами соответствующих ключевого МДП-транзистора и МДП-транзистора выборки.
Для записи определенной информации в выбранный элемент оперативной памяти на одном из его информационных входах/выходах 9 или 10 устанавливается высокий потенциал. Если узлы стоков первого и второго МДП-транзисторов 1 и 2 имеют соответственно низкий и высокий потенциалы, для смены состояния элемента памяти высокий потенциал устанавливается на истоке первого МДП-транзистора 5 выборки и через его канал передается на затворы первого нагрузочного и второго ключевого МДП-транзисторов 3 и 2. Проводимости транзисторов 3 м 2 начинают в результате этого уменьшаться. Соотношение проводимостей каналов второго ключевого МДП-транзистора 2 и второго МДП-транзистора 6 выборки меняется в пользу МДП-транзистора 6 и потенциал на его стоке продолжает снижаться, увеличивая проводимости каналов первого ключевого и второго нагрузочного МДП-транзисторов 1 и 4. Этот процесс продолжается до достижения потенциалами узлов стоков первого и второго МДП-транзисторов 1 и 2 соответственно уровней шин 7 и 8 положительного и отрицательного полюсов напряжения питания. Для обратной смены состояния высокий уровень подается на исток второго МДП-транзистора 6 выборки.
При считывании состояние выбранного элемента оперативной памяти идентифицирует разность потенциалов на соответствующих информационных входах/выходах 9 и 10 матрицы, для чего внешние потенциалозадающие воздействия на них прекращается и напряжение между ними устанавливает выбранный элемент оперативной памяти, передавая на них потенциалы стоков первого и второго МДП-транзисторов 5 и 6 выборки через их открытые каналы.
Таким образом, матрица элементов оперативной памяти, выполняет функции записи и считывания информации по устанавливаемому адресу и сохраняет устойчивость к тиристорному эффекту, возникающему при импульсных ионизирующих воздействиях. Благодаря содержанию в своем составе одних только Р-канальных МДП-транзисторов обогащенного типа устройство приобретает способность хранения информации при минимальном энергопотреблении и становится неподверженным эффекту паразитного N-канала, возникающего при непрерывных ионизирующих воздействиях. Результаты моделирования патентуемого технического решения
"Матрица элементов оперативной памяти" на ЭВМ.
Для демонстрации работоспособности патентуемого изобретения "Матрица элементов оперативной памяти" и подтверждения достижения технического результата в части уменьшения потребления тока в режиме хранения информации, авторами проведено его моделирование при помощи программы SpectrS САПР Cadence, используя модели Р-МДП транзисторов со следующими параметрами.
Тип модели
bsim3v3
Признак модели подвижности
mobmod=1.000e+00
Признак квазистатической модели
nqsmod=0.000e+00
Коэффициент влияния подложки
k1=5.626е-01 В<sup>1/2</sup>k3=1.485е+01
k2=-1.66e-02
k3b=-1.40e+00 В<sup>-1</sup>
Концентрация примеси в области вывода
nch=5.948e+16 см<sup>-3</sup>
Пороговое напряжение при нулевом смещении
vth0=-7.85e-01 В
Коэффициенты влияния эффекта короткого канала
dvt0=2.066e+00
на пороговое напряжение
dvt1=5.015e-01
dvt2=-3.99e-02 В<sup>-1</sup>
Коэффициент смещения подложки
при эффекте объёмного заряда
keta=-7.67e-03 В<sup>-1</sup>
Коэффициенты влияния тока в подложке
pscbe1=5.000e+08 В/м
pscbe2=1.000e-10 м/В
Критическая подвижность носителей
при нулевом смещении на подложке
u0=1.115e+02 В<sup>-1</sup>
Коэффициенты зависимости подвижности
ua=6.770e-11 м/В
иЬ=1.040е-18(м/В)<sup>2</sup>
uc=-1.16e-10(м/В)<sup>2</sup>
Коэффициенты статической обратной связи,
eta0=4.843e-02
влияющей на пороговое напряжение,
etab=-3.50e-05 B<sup>-1</sup>
dsub=4.379e-01
Коэффициент модуляции длины канала
pclm=1.459e+00
Коэффициент зависимости об длины канала для
обратной связи, влияющей на выходное сопротивление,
drout=7.861e-02
Коэффициент эффекта объёмного заряда
a0=7.522e-01
Скорость дрейфа носителей
vsat=9.496e+04 см/с
Коэффициент влияния объёмного заряда на ширину канала
b0=3.421е-07 м
Коэффициент влияния ширины канала на пороговое напряжение
delta=1.000e-02
Коэффициенты статической обратной связи,
pdiblc1=5.872e-03
влияющей на выходное сопротивление,
pdiblc2=3.394e-04
pdiblcb=-3.18e-01 B<sup>-1</sup>
Параметр эффекта узкого канала
w0=7.289e-07 м
Уменьшение эффективной длины канала
dlc=lint=9.927e-08 м
Уменьшение эффективной ширины канала
dwc= wint=3.878e-08 м
Температурные коэффициент скорости дрейфа
at=3.300e+04 м/с
Температурные коэффициент подвижности
ute=-1.40e+00
Температурные коэффициенты порогового напряжения
kt1=-5.70e-01 В
kt2=2.200e-02
Удельная ёмкость перекрытия затвор - сток
cgdo=3.400e-10 Ф/м
и затвор - исток за счёт боковой диффузии
cgso=3.400e-10 Ф/м
Удельная ёмкость перекрытия затвор - подложка
за счёт выхода затвора за пределы канала
cgbo=1.300e-10 Ф/м
Коэффициент насыщения поля
скарра=6.000е-01
Указатель, определяющий заряд ёмкости затвор-окисел
xpart=1.000e+00
Удельное сопротивление утечки сток-исток
rdsw=3.796e+03 Ом/м
Удельная ёмкость выводов
cit=3.231e-04 Ф/м<sup>2</sup>
Толщина окисла затвора
tox=1.270e-08 м
Коэффициент поверхностной неоднородности
паспределения примеси
nlx=2.784e-07 м
Удельное сопротивление диффузионных
областей истока и стока
rsh=6.000e+01 Ом/
Металлургическая глубина р-n перехода
xj=3.000e-07 м
Плотность тока насыщения
js=2.000e-05 А/м<sup>2</sup>
Удельная ёмкость р-n перехода при нулевом смещении
cj=6.000e-04 Ф/м<sup>2</sup>
Удельная ёмкость боковой поверхности
р-n перехода при нулевом смещении
cjsw=3.300e-10 Ф/м
Коэффициент, учитывающий плавность
р-n перехода подложка-сток (исток),
mj=4.400e-01
Коэффициент, учитывающий плавность боковой
поверхности р-n перехода подложка-сток (исток),
mjsw=2.400e-01
Напряжение инверсии приповерхностного слоя подложки
pb=8.400e-01 В
Напряжение инверсии боковой поверхности
р-n перехода подложки
pbsw=8.400e-01 В
Электрическая схема модели изображена на рис.1, она представляет два столбца по 256 элементов памяти в каждом, причем группы транзисторов M1-М6 и М7-M12 составляют два отдельных элемента памяти, принадлежащих одной строке, а группы М13-М18 и М19-М24 - два эквивалента остальных 255 элементов каждого столбца. Схема дополнена Р-МОП транзисторами М25-М28 и М29-М32 управления первым и вторым столбцами накопителя, источниками управляющих напряжений V1-V5 и датчиком тока потребления элемента памяти M1-М6 в виде источника нулевого напряжения V0.
При моделировании (результаты на рис.2) рассматривались уровни напряжения на информационных входах/выходах d0, d1, на узлах стоков b0, b1 ключевых транзисторов M1, М2 элемента памяти и ток источника V0 во всех возможных состояниях, чередующихся в последовательности:
1) полное отсутствие выборки, t=0-20 нс,
2) выборка по строке в невыбранном столбце, t-20-40 нс,
3) выборка в режиме считывания, t=40-60 нс,
4) перезапись в состоянии выборки, t=60-80 нс,
5) возвращение в режим считывания, t=80-100 нс,
6) возврат в полувыбранное по строке состояние, t=100-120 нс,
7) переход в невыбранное состояние, t=120-140 нс.
Рассмотрены узловые потенциалы а0, a1 второго элемента памяти выбираемый строки, который постоянно оставался невыбранным по столбцу.