Устройство для умножения 8-битных чисел

Полезная модель относится к вычислительной технике и может быть использована для аппаратной реализации устройства умножения 8-битных чисел.
Известно устройство фильтрации цифрового изображения (Патент РФ на полезную модель №157988. Устройство фильтрации цифрового изображения. Заявл. 10.11.2014, опубл. 20.12.2015. Бюл. №35.), состоящее из блока управления, блока формирования цифрового изображения, трех массивов процессорных элементов и сумматоров, к выходу блока формирования изображения подключены три массива, содержащие по три одинаковых процессорных элемента, каждый из которых включает в себя регистр, сумматор и блок умножения, при этом первый вход блока умножения подключен к блоку формирования кадра, а второй - к блоку управления, выход блока умножения соединен с первым входом сумматора, а ко второму подключен выход регистра от предыдущей ячейки массива, выход сумматора подключен к входу регистра, причем выходы регистров последнего элемента каждого из массивов подключены к информационным входам сумматора, на выходе которого получается результат вычисления функции фильтрации.
Недостатком указанного устройства является высокая аппаратная реализация за счет использования процессорных элементов.
а
а
a
а
а
а
a
а
a
а
i
j
i
j
i
j
j
i
i
j
j
i
i
j
j
i
i
j
j
i
Наиболее близким по технической сущности к заявляемому патенту на полезную модель является устройство умножителя (Патент США №20080140753, опубл. 12.06.2008), содержащее числа А и числа В, где А состоит из сегментов ., а В состоит из сегментов b, где i и j являются целыми числами больше 1. Умножение включает в себя определение частичных значений произведения, по меньшей мере, для некоторых для b. и определения суммы значений частичных произведений для b и b, где =b. и b.= для соответствующих значений i и j, путем умножения одного из b и b на два. Сумма определяется и сохраняется в запоминающем элементе памяти определенных значений частичных произведений и определенной суммы значений частичных произведений для b. и b..
Недостатком указанного устройства является высокая аппаратная реализация.
Технической задачей предложенного патента на полезную модель является снижение аппаратной сложности за счет использования одноразрядных сумматоров и логических элементов.
На фиг. 1, 2 и 3 изображена функциональная схема устройства. Как показано на фиг. 1, каждый выход входного регистра соединен со входами логических элементов, на фиг. 2 и фиг. 3 каждый одноразрядный сумматор имеет вход А и вход В, ΡΙ - перенос из младшего разряда, S - результат сложения двух чисел, РО - перенос в старший разряд, на фиг. 3 выходы сумматоров соединены со входами выходного регистра.
Устройство для умножения чисел состоит из двух входных и одного выходного регистра, 56 одноразрядных сумматоров и 64 логических элементов И, 1 исключающего ИЛИ.
Входные числа представляют собой 8 бит.
Данные D1(8:0) подключены к входам Р0-Р8 регистра Reg1. Выходы А0-А8 данных А(8:0) регистра Reg1 подключены к входам логических элементов. Выход D0 регистра Reg1 подключен к первому входу логических элементов И1, И9, И17, И25, И33, И41, И49, И57. Выход D1 регистра Reg1 подключен к первому входу логических элементов И2, И10, И18, И26, И34, И42, И50, И58. Выход D2 регистра Reg1 подключен к первому входу логических элементов И3, И11, И19, И27, И35, И43, И51, И59. Выход D3 регистра Reg1 подключен к первому входу логических элементов И4, И12, И20, И28, И36, И44, И52, И60. Выход D4 регистра Reg1 подключен к первому входу логических элементов И5, И13, И21, И29, И37, И45, И53, И61. Выход D5 регистра Reg1 подключен к первому входу логических элементов И6, И14, И22, И30, И38, И46, И54, И62. Выход D6 регистра Reg1 подключен к первому входу логических элементов И7, И15, И23, И31, И39, И47, И55, И63. Выход D7 регистра Reg1 подключен к первому входу логических элементов И8, И16, И24, И32, И40, И48, И56, И64. Выход D8 регистра Reg1 подключен к первому входу логического элемента исключающее ИЛИ65.
Данные D2(8:0) подключены к входам Р0-Р8 регистра Reg2. Выходы В0-В8 данных В(8:0) регистра Reg2 подключены к входам логических элементов. Выход D0 регистра Reg2 подключен к второму входу логических элементов И1, И2, И3, И4, И5, И6, И7, И8. Выход D1 регистра Reg2 подключен к второму входу логических элементов И9, И10, И11, И12, И13, И14, И15, И16. Выход D2 регистра Reg2 подключен к второму входу логических элементов И17, И18, И19, И20, И21, И22, И23, И24. Выход D3 регистра Reg2 подключен к второму входу логических элементов И25, И26, И27, И28, И29, И30, И31, И32. Выход D4 регистра Reg2 подключен к второму входу логических элементов И33, И34, И35, И36, И37, И38, И39, И40. Выход D5 регистра Reg2 подключен к второму входу логических элементов И41, И42, И43, И44, И45, И46, И47, И48. Выход D6 регистра Reg2 подключен к второму входу логических элементов И49, И50, И51, И52, И53, И54, И55, И56. Выход D7 регистра Reg2 подключен к второму входу логических элементов И57, И58, И59, И60, И61, И62, И63, И64. Выход D8 регистра Reg2 к второму входу логического элемента исключающее ИЛИ65.
Входы А(0) и В(0) подключены к входу логического элемента И1. Выход Z(0;0) логического элемента И1 подключен к входу D0 регистра Reg3 и формирует младший бит результата Р(0). Входы А(1) и В(0) подключены к входу логического элемента И2. Выход Z(0;1) логического элемента И2 подключен к входу F1 сумматора S1. Входы А(2) и В(0) подключены к входу логического элемента И3. Выход Z(0;2) логического элемента И3 подключен к входу F1 сумматора S2. Входы А(3) и В(0) подключены к входу логического элемента И4. Выход Z(0;3) логического элемента И4 подключен к входу F1 сумматора S3. Входы А(4) и В(0) подключены к входу логического элемента И5. Выход Z(0;4) логического элемента И5 подключен к входу F1 сумматора S4. Входы А(5) и В(0) подключены к входу логического элемента И6. Выход Z(0;5) логического элемента И6 подключен к входу F1 сумматора S5. Входы А(6) и В(0) подключены к входу логического элемента И7. Выход Z(0;6) логического элемента И7 подключен к входу F1 сумматора S6. Входы А(7) и В(0) подключены к входу логического элемента И8. Выход Z(0;7) логического элемента И8 подключен к входу F1 сумматора S7.
Входы А(0) и В(1) подключены к входу логического элемента И9. Выход Z(1;0) логического элемента И9 подключен к входу F2 сумматора S1. Входы А(1) и В(1) подключены к входу логического элемента И10. Выход Z(1;1) логического элемента И10 подключен к входу F2 сумматора S2. Входы А(2) и В(1) подключены к входу логического элемента И11. Выход Z(1;2) логического элемента И11 подключен к входу F2 сумматора S3. Входы А(3) и В(1) подключены к входу логического элемента И12. Выход Z(1;3) логического элемента И12 подключен к входу F2 сумматора S4. Входы А(4) и В(1) подключены к входу логического элемента И13. Выход Z(1;4) логического элемента И13 подключен к входу F2 сумматора S5. Входы А(5) и В(1) подключены к входу логического элемента И14. Выход Z(1;5) логического элемента И14 подключен к входу F2 сумматора S6. Входы А(6) и В(1) подключены к входу логического элемента И15. Выход Z(1;6) логического элемента И15 подключен к входу F2 сумматора S7. Входы А(7) и В(1) подключены к входу логического элемента И16. Выход Z(1;7) логического элемента И16 подключен к входу F2 сумматора S8.
Входы А(0) и В(2) подключены к входу логического элемента И17. Выход Z(2;0) логического элемента И17 подключен к входу F2 сумматора S9. Входы А(1) и В(2) подключены к входу логического элемента И18. Выход Z(2;1) логического элемента И18 подключен к входу F2 сумматора S10. Входы А(2) и В(2) подключены к входу логического элемента И19. Выход Z(2;2) логического элемента И19 подключен к входу F2 сумматора S11. Входы А(3) и В(2) подключены к входу логического элемента И20. Выход Z(2;3) логического элемента И20 подключен к входу F2 сумматора S12. Входы А(4) и В(2) подключены к входу логического элемента И21. Выход Z(2;4) логического элемента И21 подключен к входу F2 сумматора S13. Входы А(5) и В(2) подключены к входу логического элемента И22. Выход Z(2;5) логического элемента И22 подключен к входу F2 сумматора S14. Входы А(6) и В(2) подключены к входу логического элемента И23. Выход Z(2;6) логического элемента И23 подключен к входу F2 сумматора S15. Входы А(7) и В(2) подключены к входу логического элемента И24. Выход Z(2;7) логического элемента И24 подключен к входу F2 сумматора S16.
Входы А(0) и В(3) подключены к входу логического элемента И25. Выход Z(3;0) логического элемента И25 подключен к входу F2 сумматора S17. Входы А(1) и В(3) подключены к входу логического элемента И26. Выход Z(3;1) логического элемента И26 подключен к входу F2 сумматора S18. Входы А(2) и В(3) подключены к входу логического элемента И27. Выход Z(3;2) логического элемента И27 подключен к входу F2 сумматора S19. Входы А(3) и В(3) подключены к входу логического элемента И28. Выход Z(3;3) логического элемента И28 подключен к входу F2 сумматора S20. Входы А(4) и В(3) подключены к входу логического элемента И29. Выход Z(3;4) логического элемента И29 подключен к входу F2 сумматора S21. Входы А(5) и В(3) подключены к входу логического элемента И30. Выход Z(3;5) логического элемента И30 подключен к входу F2 сумматора S22. Входы А(6) и В(3) подключены к входу логического элемента И31. Выход Z(3;6) логического элемента И31 подключен к входу F2 сумматора S23. Входы А(7) и В(3) подключены к входу логического элемента И32. Выход Z(3;7) логического элемента И32 подключен к входу F2 сумматора S24.
Входы А(0) и В(4) подключены к входу логического элемента И33. Выход Z(4;0) логического элемента И33 подключен к входу F2 сумматора S25. Входы А(1) и В(4) подключены к входу логического элемента И34. Выход Z(4;1) логического элемента И34 подключен к входу F2 сумматора S26. Входы А(2) и В(4) подключены к входу логического элемента И33. Выход Z(4;2) логического элемента И33 подключен к входу F2 сумматора S27. Входы А(3) и В(4) подключены к входу логического элемента И36. Выход Z(4;3) логического элемента И36 подключен к входу F2 сумматора S28. Входы А(4) и В(4) подключены к входу логического элемента И37. Выход Z(4;4) логического элемента И37 подключен к входу F2 сумматора S29. Входы А(5) и В(4) подключены к входу логического элемента И38. Выход Z(4;5) логического элемента И38 подключен к входу F2 сумматора S30. Входы А(6) и В(4) подключены к входу логического элемента И39. Выход Z(4;6) логического элемента И39 подключен к входу F2 сумматора S31. Входы А(7) и В(4) подключены к входу логического элемента И40. Выход Z(4;7) логического элемента И40 подключен к входу F2 сумматора S32.
Входы А(0) и В(5) подключены к входу логического элемента И41. Выход Z(5;0) логического элемента И41 подключен к входу F2 сумматора S33. Входы А(1) и В(5) подключены к входу логического элемента И42. Выход Z(5;1) логического элемента И42 подключен к входу F2 сумматора S34. Входы А(2) и В(5) подключены к входу логического элемента И43. Выход Z(5;2) логического элемента И43 подключен к входу F2 сумматора S35. Входы А(3) и В(5) подключены к входу логического элемента И44. Выход Z(5;3) логического элемента И44 подключен к входу F2 сумматора S36. Входы А(4) и В(5) подключены к входу логического элемента И45. Выход Z(5;4) логического элемента И45 подключен к входу F2 сумматора S37. Входы А(5) и В(5) подключены к входу логического элемента И46. Выход Z(5;5) логического элемента И46 подключен к входу F2 сумматора S38. Входы А(6) и В(5) подключены к входу логического элемента И47. Выход Z(5;6) логического элемента И47 подключен к входу F2 сумматора S39. Входы А(7) и В(5) подключены к входу логического элемента И48. Выход Z(5;7) логического элемента И48 подключен к входу F2 сумматора S40.
Входы А(0) и В(6) подключены к входу логического элемента И49. Выход Z(6;0) логического элемента И49 подключен к входу F2 сумматора S41. Входы А(1) и В(6) подключены к входу логического элемента И50. Выход Z(6;l) логического элемента И50 подключен к входу F2 сумматора S42. Входы А(2) и В(6) подключены к входу логического элемента И51. Выход Z(6;2) логического элемента И51 подключен к входу F2 сумматора S43. Входы А(3) и В(6) подключены к входу логического элемента И52. Выход Z(6;3) логического элемента И52 подключен к входу F2 сумматора S44. Входы А(4) и В(6) подключены к входу логического элемента И53. Выход Z(6;4) логического элемента И53 подключен к входу F2 сумматора S45. Входы А(5) и В(6) подключены к входу логического элемента И54. Выход Z(6;5) логического элемента И54 подключен к входу F2 сумматора S46. Входы А(6) и В(6) подключены к входу логического элемента И55. Выход Z(6;6) логического элемента И55 подключен к входу F2 сумматора S47. Входы А(7) и В(6) подключены к входу логического элемента И56. Выход Z(6;7) логического элемента И56 подключен к входу F2 сумматора S48.
Входы А(0) и В(7) подключены к входу логического элемента И57. Выход Z(7;0) логического элемента И57 подключен к входу F2 сумматора S49. Входы А(1) и В(7) подключены к входу логического элемента И58. Выход Z(7;1) логического элемента И58 подключен к входу F2 сумматора S50. Входы А(2) и В(7) подключены к входу логического элемента И59. Выход Z(7;2) логического элемента И59 подключен к входу F2 сумматора S51. Входы А(3) и В(7) подключены к входу логического элемента И60. Выход Z(7;3) логического элемента И60 подключен к входу F2 сумматора S52. Входы А(4) и В(7) подключены к входу логического элемента И61. Выход Z(7;4) логического элемента И61 подключен к входу F2 сумматора S53. Входы А(5) и В(7) подключены к входу логического элемента И62. Выход Z(7;5) логического элемента И62 подключен к входу F2 сумматора S54. Входы А(6) и В(7) подключены к входу логического элемента И63. Выход Z(7;6) логического элемента И63 подключен к входу F2 сумматора S55. Входы А(7) и В(7) подключены к входу логического элемента И64. Выход Z(7;7) логического элемента И64 подключен к входу F2 сумматора S56.
Входы А(8) и В(8) подключены к входу логического элемента исключающее ИЛИ65. Выход Z(8;8) логического элемента исключающее ИЛИ65 подключен к входу D16 регистра Reg3 и формирует старший бит результата Р(16).
Выход S(Sum(1;0)) сумматора S1 подключен к входу D1 регистра Reg3. Выход S сумматора S2 подключен к входу F1 сумматора S9. Выход S сумматора S3 подключен к входу F1 сумматора S10. Выход S сумматора S4 подключен к входу F1 сумматора S11. Выход S сумматора S5 подключен к входу F1 сумматора S12. Выход S сумматора S6 подключен к входу F1 сумматора S13. Выход S сумматора S7 подключен к входу F1 сумматора S14. Выход S сумматора S8 подключен к входу F1 сумматора S15.
Выход S(Sum(2;0)) сумматора S9 подключен к входу D2 регистра Reg3. Выход S сумматора S10 подключен к входу F1 сумматора S17. Выход S сумматора S11 подключен к входу F1 сумматора S18. Выход S сумматора S12 подключен к входу F1 сумматора S19. Выход S сумматора S13 подключен к входу F1 сумматора S20. Выход S сумматора S14 подключен к входу F1 сумматора S21. Выход S сумматора S15 подключен к входу F1 сумматора S22.
Выход S сумматора S16 подключен к входу F1 сумматора S23. Выход S (Sum(3;0)) сумматора S17 подключен к входу D3 регистра Reg3. Выход S сумматора S18 подключен к входу F1 сумматора S25. Выход S сумматора S19 подключен к входу F1 сумматора S26. Выход S сумматора S20 подключен к входу F1 сумматора S27. Выход S сумматора S21 подключен к входу F1 сумматора S28. Выход S сумматора S22 подключен к входу F1 сумматора S29. Выход S сумматора S23 подключен к входу F1 сумматора S30. Выход S сумматора S24 подключен к входу F1 сумматора S31.
Выход S(Sum(4;0)) сумматора S25 подключен к входу D4 регистра Reg3. Выход S сумматора S26 подключен к входу F1 сумматора S33. Выход S сумматора S27 подключен к входу F1 сумматора S34. Выход S сумматора S28 подключен к входу F1 сумматора S35. Выход S сумматора S29 подключен к входу F1 сумматора S36. Выход S сумматора S30 подключен к входу F1 сумматора S37. Выход S сумматора S31 подключен к входу F1 сумматора S38. Выход S сумматора S32 подключен к входу F1 сумматора S39.
Выход S(Sum(5;0)) сумматора S33 подключен к входу D5 регистра Reg3. Выход S сумматора S34 подключен к входу F1 сумматора S41. Выход S сумматора S35 подключен к входу F1 сумматора S42. Выход S сумматора S36 подключен к входу F1 сумматора S43. Выход S сумматора S37 подключен к входу F1 сумматора S44. Выход S сумматора S38 подключен к входу F1 сумматора S45. Выход S сумматора S39 подключен к входу F1 сумматора S46. Выход S сумматора S39 подключен к входу F1 сумматора S46. Выход S сумматора S40 подключен к входу F1 сумматора S47.
Выход S(Sum(6;0)) сумматора S41 подключен к входу D6 регистра Reg3. Выход S сумматора S42 подключен к входу F1 сумматора S49. Выход S сумматора S43 подключен к входу F1 сумматора S50. Выход S сумматора S44 подключен к входу F1 сумматора S51. Выход S сумматора S45 подключен к входу F1 сумматора S52. Выход S сумматора S46 подключен к входу F1 сумматора S53. Выход S сумматора S47 подключен к входу F1 сумматора S54. Выход S сумматора S48 подключен к входу F1 сумматора S55.
Выход S(Sum(7;0)) сумматора S49 подключен к входу D7 регистра Reg3. Выход S(Sum(7;1)) сумматора S50 подключен к входу D8 регистра Reg3. Выход S(Sum(7;2)) сумматора S51 подключен к входу D9 регистра Reg3. Выход S(Sum(7;3)) сумматора S52 подключен к входу D10 регистра Reg3. Выход S(Sum(7;4)) сумматора S53 подключен к входу D11 регистра Reg3. Выход S(Sum(7;5)) сумматора S54 подключен к входу D12 регистра Reg3. Выход S(Sum(7;6)) сумматора S55 подключен к входу D13 регистра Reg3. Выход S(Sum(7;7)) сумматора S56 подключен к входу D14 регистра Reg3.
Выход РО сумматора S1 подключен к входу PI сумматора S2. Выход РО сумматора S2 подключен к входу PI сумматора S3. Выход РО сумматора S3 подключен к входу PI сумматора S4. Выход РО сумматора S4 подключен к входу PI сумматора S5. Выход РО сумматора S5 подключен к входу PI сумматора S6. Выход РО сумматора S6 подключен к входу PI сумматора S7. Выход РО сумматора S7 подключен к входу PI сумматора S8.
Выход РО сумматора S9 подключен к входу PI сумматора S10. Выход РО сумматора S10 подключен к входу PI сумматора S11. Выход РО сумматора S11 подключен к входу PI сумматора S12. Выход РО сумматора S12 подключен к входу PI сумматора S13. Выход РО сумматора S13 подключен к входу PI сумматора S14. Выход РО сумматора S14 подключен к входу PI сумматора S15. Выход РО сумматора S15 подключен к входу PI сумматора S16.
Выход РО сумматора S17 подключен к входу PI сумматора S18. Выход РО сумматора S18 подключен к входу PI сумматора S19. Выход РО сумматора S19 подключен к входу PI сумматора S20. Выход РО сумматора S20 подключен к входу PI сумматора S21. Выход РО сумматора S21 подключен к входу PI сумматора S22. Выход РО сумматора S22 подключен к входу PI сумматора S23. Выход РО сумматора S23 подключен к входу PI сумматора S24.
Выход РО сумматора S25 подключен к входу PI сумматора S26. Выход РО сумматора S26 подключен к входу PI сумматора S27. Выход РО сумматора S27 подключен к входу PI сумматора S28. Выход РО сумматора S28 подключен к входу PI сумматора S29. Выход РО сумматора S29 подключен к входу PI сумматора S30. Выход РО сумматора S30 подключен к входу PI сумматора S31. Выход РО сумматора S31 подключен к входу PI сумматора S32.
Выход РО сумматора S33 подключен к входу PI сумматора S34. Выход РО сумматора S34 подключен к входу PI сумматора S35. Выход РО сумматора S35 подключен к входу PI сумматора S36. Выход РО сумматора S36 подключен к входу PI сумматора S37. Выход РО сумматора S37 подключен к входу PI сумматора S38. Выход РО сумматора S38 подключен к входу PI сумматора S39. Выход РО сумматора S39 подключен к входу PI сумматора S40.
Выход РО сумматора S41 подключен к входу PI сумматора S42. Выход РО сумматора S42 подключен к входу PI сумматора S43. Выход РО сумматора S43 подключен к входу PI сумматора S44. Выход РО сумматора S44 подключен к входу PI сумматора S45. Выход РО сумматора S45 подключен к входу PI сумматора S46. Выход РО сумматора S46 подключен к входу PI сумматора S47. Выход РО сумматора S47 подключен к входу PI сумматора S48.
Выход РО сумматора S49 подключен к входу PI сумматора S50. Выход РО сумматора S50 подключен к входу PI сумматора S51. Выход РО сумматора S51 подключен к входу PI сумматора S52. Выход РО сумматора S52 подключен к входу PI сумматора S53. Выход РО сумматора S53 подключен к входу PI сумматора S54. Выход РО сумматора S54 подключен к входу PI сумматора S55. Выход РО сумматора S55 подключен к входу PI сумматора 56. Выход РО сумматора S56 подключен к входу D15 регистра Reg3.
Устройство работает следующим образом: Входные числа представляют собой битовую последовательность, где А=А(7;0), а В=В(7;0). Данные подаются на вход 64 элементов И.
На входы устройства поставлены регистры (элементы задержки). Данные тактируются одним сигналом (clk), по которому в регистрах запоминаются входные данные - D1 и D2, после чего на выходе появляются сигналы А и В. Через определенное время расчет закончится и сигналом тактирования clk формируется выходной сигнал.
Младшие биты А(0) и В(0) подаются на входы логического элемента И1. Таким образом формируется младший бит результата ΖΖ(0;0). На вход логического элемента И2 подается младший разряд множителя В(0) и разряд множимого А(1). Выход логического элемента И2 поступает на вход F1 сумматора S1, формируя выход ZZ(0;1). На вход логического элемента И3 подается младший разряд множителя В(0) и разряд множимого А(2). Выход логического элемента И3 поступает на вход F1 сумматора S2, формируя выход ZZ(0;2). На вход логического элемента И4 подается младший разряд множителя В(0) и разряд множимого А(3). Выход логического элемента И4 поступает на вход F1 сумматора S3, формируя выход ZZ(0;3). На вход логического элемента И5 подается младший разряд множителя В(0) и разряд множимого А(4). Выход логического элемента И5 поступает на вход F1 сумматора S4, формируя выход ZZ(0;4). На вход логического элемента И6 подается младший разряд множителя В(0) и разряд множимого А(5). Выход логического элемента И6 поступает на вход F1 сумматора S5, формируя выход ZZ(0;5). На вход логического элемента И7 подается младший разряд множителя В(0) и разряд множимого А(6). Выход логического элемента И7 поступает на вход F1 сумматора S6, формируя выход ZZ(0;6). На вход логического элемента И8 подается младший разряд множителя В(0) и разряд множимого А(7). Выход логического элемента И8 поступает на вход F1 сумматора S7, формируя выход ZZ(0;7).
На вход логического элемента И9 подается разряд множителя В(1) и младший разряд множимого А(0). Выход логического элемента И9 поступает на вход F2 сумматора S1, формируя выход ZZ(1;0). На вход логического элемента И10 подается разряд множителя В(1) и разряд множимого А(1). Выход логического элемента И10 поступает на вход F2 сумматора S2, формируя выход ZZ(1;1). На вход логического элемента И11 подается разряд множителя В(1) и разряд множимого А(2). Выход логического элемента И11 поступает на вход F2 сумматора S3, формируя выход ZZ(1;2). На вход логического элемента И12 подается разряд множителя В(1) и разряд множимого А(3). Выход логического элемента И12 поступает на вход F2 сумматора S4, формируя выход ZZ(1;3). На вход логического элемента И13 подается разряд множителя В(1) и разряд множимого А(4). Выход логического элемента И13 поступает на вход F2 сумматора S5, формируя выход ZZ(1;4). На вход логического элемента И14 подается разряд множителя В(1) и разряд множимого А(5). Выход логического элемента И14 поступает на вход F2 сумматора S6, формируя выход ZZ(1;5). На вход логического элемента И15 подается разряд множителя В(1) и разряд множимого А(6). Выход логического элемента И15 поступает на вход F2 сумматора S7, формируя выход ZZ(1;6). На вход логического элемента И16 подается разряд множителя В(1) и разряд множимого А(7). Выход логического элемента И16 поступает на вход F2 сумматора S8, формируя выход ZZ(1;7).
На вход логического элемента И17 подается разряд множителя В(2) и младший разряд множимого А(0). Выход логического элемента И17 поступает на вход F2 сумматора S9, формируя выход ZZ(2;0). На вход логического элемента И18 подается разряд множителя В(2) и разряд множимого А(1). Выход логического элемента И18 поступает на вход F2 сумматора S10, формируя выход ZZ(2;1). На вход логического элемента И19 подается разряд множителя В(2) и разряд множимого А(2). Выход логического элемента И19 поступает на вход F2 сумматора S11, формируя выход ZZ(2;2). На вход логического элемента И20 подается разряд множителя В(2) и разряд множимого А(3). Выход логического элемента И20 поступает на вход F2 сумматора S12, формируя тем самым выход ZZ(2;3). На вход логического элемента И21 подается разряд множителя В(2) и разряд множимого А(4). Выход логического элемента И21 поступает на вход F2 сумматора S13, формируя выход ZZ(2;4). На вход логического элемента И22 подается разряд множителя В(2) и разряд множимого А(5). Выход логического элемента И22 поступает на F2 вход сумматора S14, формируя выход ZZ(2;5). На вход логического элемента И23 подается разряд множителя В(2) и разряд множимого А(6). Выход логического элемента И23 поступает на вход F2 сумматора S15, формируя 'выход ZZ(2;6). На вход логического элемента И24 подается разряд множителя В(2) и разряд множимого А(7). Выход логического элемента И24 поступает на вход F2 сумматора S16, формируя выход ZZ(2;7).
На вход логического элемента И25 подается разряд множителя В(3) и младший разряд множимого А(0). Выход логического элемента И25 поступает на вход F2 сумматора S17, формируя выход ZZ(3;0). На вход логического элемента И26 подается разряд множителя В(3) и разряд множимого А(1). Выход логического элемента И26 поступает на вход F2 сумматора S18, формируя выход ZZ(3;1). На вход логического элемента И27 подается разряд множителя В(3) и разряд множимого А(2). Выход логического элемента И27 поступает на вход F2 сумматора S19, формируя выход ZZ(3;2). На вход логического элемента И28 подается разряд множителя В(3) и разряд множимого А(3). Выход логического элемента И28 поступает на вход F2 сумматора S20, формируя выход ZZ(3;3). На вход логического элемента И29 подается разряд множителя В(3) и разряд множимого А(4). Выход логического элемента И29 поступает на вход сумматора S21, формируя выход ZZ(3;4). На вход логического элемента И30 подается разряд множителя В(3) и разряд множимого А(5). Выход логического элемента И30 поступает на вход F2 сумматора S22, формируя выход ZZ(3;5). На вход логического элемента И31 подается разряд множителя В(3) и разряд множимого А(6). Выход логического элемента И31 поступает на вход F2 сумматора S23, формируя выход ZZ(3;6).
На вход логического элемента И32 подается разряд множителя В(3) и разряд множимого А(7). Выход логического элемента И32 поступает на вход F2 сумматора S24, формируя выход ZZ(3;7).
На вход логического элемента И33 подается разряд множителя В(4) и младший разряд множимого А(0). Выход логического элемента И33 поступает на вход F2 сумматора S25, формируя выход ZZ(4;0). На вход логического элемента И34 подается разряд множителя В(4) и разряд множимого А(1). Выход логического элемента И34 поступает на вход F2 сумматора S26, формируя выход ZZ(4;1). На вход логического элемента И35 подается разряд множителя В(4) и разряд множимого А(2). Выход логического элемента И35 поступает на вход F2 сумматора S27, формируя выход ZZ(4;2). На вход логического элемента И36 подается разряд множителя В(4) и разряд множимого А(3). Выход логического элемента И36 поступает на вход F2 сумматора S28, формируя выход ZZ(4;3). На вход логического элемента И37 подается разряд множителя В(4) и разряд множимого А(4). Выход логического элемента И37 поступает на вход F2 сумматора S29, формируя выход ZZ(4;4). На вход логического элемента И38 подается разряд множителя В(4) и разряд множимого А(5). Выход логического элемента И38 поступает на вход F2 сумматора S30, формируя выход ZZ(4;5). На вход логического элемента И39 подается разряд множителя В(4) и разряд множимого А(6). Выход логического элемента И39 поступает на вход F2 сумматора S31, формируя выход ZZ(4;6). На вход логического элемента И40 подается разряд множителя В(4) и разряд множимого А(7). Выход логического элемента И40 поступает на вход F2 сумматора S32, формируя выход ZZ(4;7).
На вход логического элемента И41 подается разряд множителя В(5) и младший разряд множимого А(0). Выход логического элемента И41 поступает на вход F2 сумматора S33, формируя выход ZZ(5;0). На вход логического элемента И42 подается разряд множителя В(5) и разряд множимого А(1). Выход логического элемента И42 поступает на вход F2 сумматора S34, формируя выход ZZ(5;1). На вход логического элемента И43 подается разряд множителя В(5) и разряд множимого А(2). Выход логического элемента И43 поступает на вход F2 сумматора S35, формируя выход ZZ(5;2). На вход логического элемента И44 подается разряд множителя В(5) и разряд множимого А(3). Выход логического элемента И44 поступает на вход F2 сумматора S36, формируя выход ZZ(5;3). На вход логического элемента И45 подается разряд множителя В(5) и разряд множимого А(4). Выход логического элемента И45 поступает на вход F2 сумматора S37, формируя выход ZZ(5;4). На вход логического элемента И46 подается разряд множителя В(5) и разряд множимого А(5). Выход логического элемента И46 поступает на вход F2 сумматора S38, формируя выход ZZ(5;5). На вход логического элемента И47 подается разряд множителя В(5) и разряд множимого А(6). Выход логического элемента И47 поступает на вход F2 сумматора S39, формируя выход ZZ(5;6). На вход логического элемента И48 подается разряд множителя В(5) и разряд множимого А(7). Выход логического элемента И48 поступает на вход F2 сумматора S40, формируя выход ZZ(5;7).
На вход логического элемента И49 подается разряд множителя В(6) и младший разряд множимого А(0). Выход логического элемента И49 поступает на вход F2 сумматора S41, формируя выход ZZ(6;0). На вход логического элемента И50 подается разряд множителя В(6) и разряд множимого А(1). Выход логического элемента И50 поступает на вход F2 сумматора S42, формируя тем самым выход ZZ(6;1). На вход логического элемента И51 подается разряд множителя В(6) и разряд множимого А(2). Выход логического элемента И51 поступает на вход F2 сумматора S43, формируя тем самым выход ZZ(6;2). На вход логического элемента И52 подается разряд множителя В(6) и разряд множимого А(3). Выход логического элемента И52 поступает на вход F2 сумматора S44, формируя выход ZZ(6;3). На вход логического элемента ИЗЗ подается разряд множителя В(6) и разряд множимого А(4). Выход логического элемента И53 поступает на вход F2 сумматора S45, формируя выход ZZ(6;4). На вход логического элемента И54 подается разряд множителя В(6) и разряд множимого А(5). Выход логического элемента И54 поступает на вход F2 сумматора S46, формируя тем самым выход ZZ(6;5). На вход логического элемента И55 подается разряд множителя В(6) и разряд множимого А(6). Выход логического элемента И55 поступает на вход F2 сумматора S47, формируя выход ZZ(6;6). На вход логического элемента И56 подается разряд множителя В(6) и разряд множимого А(7). Выход логического элемента И56 поступает на вход F2 сумматора S48, формируя выход ZZ(6;7).
На вход логического элемента И57 подается разряд множителя В(7) и младший разряд множимого А(0). Выход логического элемента И57 поступает на вход F2 сумматора S49, формируя тем самым выход ZZ(7;0). На вход логического элемента И58 подается разряд множителя В(7) и разряд множимого А(1). Выход логического элемента И58 поступает на вход F2 сумматора S50, формируя выход ZZ(7;1). На вход логического элемента И59 подается разряд множителя В(7) и разряд множимого А(2). Выход логического элемента И59 поступает на вход F2 сумматора S51, формируя выход ZZ(7;2). На вход логического элемента И60 подается разряд множителя В(7) и разряд множимого А(3). Выход логического элемента И60 поступает на вход F2 сумматора S52, формируя выход ZZ(7;3). На вход логического элемента И61 подается разряд множителя В(7) и разряд множимого А(4). Выход логического элемента И61 поступает на вход F2 сумматора S53, формируя выход ZZ(7;4). На вход логического элемента И62 подается разряд множителя В(7) и разряд множимого А(5). Выход логического элемента И62 поступает на вход F2 сумматора S54, формируя выход ZZ(7;5). На вход логического элемента И63 подается разряд множителя В(7) и разряд множимого А(6). Выход логического элемента И63 поступает на вход F2 сумматора S55, формируя выход ZZ(7;6). На вход логического элемента И64 подается разряд множителя В(7) и разряд множимого А(7). Выход логического элемента И64 поступает на вход F2 сумматора S56, формируя выход ZZ(7;7).
На вход логического элемента исключающее ИЛИ65 подается старший разряд множителя А(8) и старший разряд множимого В(8). Результатом операции XOR старших разрядов входных данных А8 и В8 будет результирующий знак произведения. Этот результат поступает на вход D16 регистра Reg3 и формирует старший бит результата Р(16), который является результатом операции XOR над старшими разрядами входных данных, в которых хранится признак знака числа - отрицательного или положительного.
На входы F1 и F2 сумматора S1 поступают выходы логических элементов И2, И9 - ZZ(0;1) и ZZ(1;0). Результатом сложения входных чисел сумматора S1 является соответственно Sum(1;0). На входы F1 и F2 сумматора S2 поступают результаты выходы логических элементов И3, И10 - ZZ(0;2); ZZ(1;1). Результатом сложения входных чисел сумматора S2 является сумма выходов ZZ(0;2) и ZZ(1;1) - Sum(1;1). На входы F1 и F2 сумматора S3 поступают выходы логических элементов И4, И11 - ZZ(0;3); ZZ(1;2). Результатом сложения входных чисел сумматора S3 является сумма выходов ZZ(0;3) и ZZ(1;2) - Sum(1;2). На входы F1 и F2 сумматора S4 поступают выходы логических элементов И5, И12 - ZZ(0;4); ZZ(1;3). Результатом сложения входных чисел сумматора S4 является сумма выходов ZZ(0;4) и ZZ(1;3) - Sum(1;3). На входы F1 и F2 сумматора S5 поступают выходы логических элементов И6, И13 - ZZ(0;5); ZZ(1;4). Результатом сложения входных чисел сумматора S5 является сумма выходов ZZ(0;5) и ZZ(1;4) -Sum(1;4). На входы F1 и F2 сумматора S6 поступают выходы логических элементов И7, И14 - ZZ(0;6); ZZ(1;5). Результатом сложения входных чисел сумматора S6 является сумма выходов ZZ(0;6) и ZZ(1;5) - Sum(1;5). На входы F1 и F2 сумматора S7 поступают выходы логических элементов И8, И15 - ZZ(0;7); ZZ(1;6). Результатом сложения входных чисел сумматора S7 является сумма выходов ZZ(0;7) и ZZ(1;6) - Sum(1;0). На F1 и F2 входы сумматора S8 поступают выход логического элемента И16 и 0. Результатом сложения входных чисел сумматора S8 является ZZ(1;7) и 0 - Sum(1;7). Старший сумматор S8 первой строки суммирования РО_1 переходит в старший сумматор S16 следующей строки суммирования.
На входы F1 и F2 сумматора S9 поступают результат сложения двух чисел из сумматора S2 и выход логического элемента И17 - ZZ(2;0). На входы F1 и F2 сумматора S10 поступают результат сложения двух чисел из сумматора S3 и выход логического элемента И18 - ZZ(2;1). На входы F1 и F2 сумматора S11 поступают результат сложения двух чисел из сумматора S4 и выход логического элемента И19 - ZZ(2;2). На входы F1 и F2 сумматора S12 поступают результат сложения двух чисел из сумматора S5 и результат перемножения выхода логического элемента И20 - выход ZZ(2;3). На входы F1 и F2 сумматора S13 поступают результат сложения двух чисел из сумматора S6 и выход логического элемента И21 - выход ZZ(2;4). На входы F1 и F2 сумматора S14 поступают результат сложения двух чисел из сумматора S7 и выход логического элемента И22 - выход ZZ(2;5). На входы F1 и F2 сумматора S15 поступают результат сложения двух чисел из сумматора S8 и выход логического элемента И23 - выход ZZ(2;6). На входы F1 и F2 сумматора S16 поступают старший сумматор S8 первой строки суммирования и выход логического элемента И24 - выход ZZ(2;7). Старший сумматор S16 второй строки суммирования РО_2 переходит в старший сумматор S24 следующей строки суммирования.
На входы F1 и F2 сумматора S17 поступают результат сложения двух чисел из сумматора S10 и выход логического элемента И25 - выход ZZ(3;0). На входы F1 и F2 сумматора S18 поступают результат сложения двух чисел из сумматора S11 и выход логического элемента И26 - выход ZZ(3;1). На входы F1 и F2 сумматора S19 поступают результат сложения двух чисел из сумматора S12 и выход логического элемента И27 - выход ZZ(3;2). На входы F1 и F2 сумматора S20 поступают результат сложения двух чисел из сумматора S13 и выход логического элемента И28 - выход ZZ(3;3). На входы F1 и F2 сумматора S21 поступают результат сложения двух чисел из сумматора S14 и выход логического элемента И29 - выход ZZ(3;4). На входы F1 и F2 сумматора S22 поступают результат сложения двух чисел из сумматора S15 и выход логического элемента И30 - выход ZZ(3;5). На входы Fl и F2 сумматора S23 поступает результат сложения старшего сумматора S16 второй строки суммирования РО_1 и выхода логического элемента И31 -выход ZZ(3;6). На входы F1 и F2 сумматора S24 поступают старший сумматор S16 второй строки суммирования и выход логического элемента И32 - выход ZZ(3;7). Старший сумматор S24 второй строки суммирования РО_3 переходит в старший сумматор S32 следующей строки суммирования.
На входы F1 и F2 сумматора S25 поступают результат сложения двух чисел из сумматора S18 и выход логического элемента И33 - выход ZZ(4;0). На входы F1 и F2 сумматора S26 поступают результат сложения двух чисел из сумматора S19 и выход логического элемента И34 - выход ZZ(4;1). На входы F1 и F2 сумматора S27 поступают результат сложения двух чисел из сумматора S20 и выход логического элемента И35 - выход ZZ(4;2). На входы F1 и F2 сумматора S28 поступают результат сложения двух чисел из сумматора S21 и выход логического элемента И36 - выход ZZ(4;3). На входы F1 и F2 сумматора S29 поступают результат сложения двух чисел из сумматора S22 и выход логического элемента И37 - выход ZZ(4;4). На входы F1 и F2 сумматора S30 поступают результат сложения двух чисел из сумматора S22 и выход логического элемента И38 - выход ZZ(4;5). На F1 и F2 входы сумматора S31 поступает результат сложения старшего сумматора S24 и выхода логического элемента И39 - выход ZZ(4;6). На входы F1 и F2 сумматора S32 поступают старший сумматор S24 третьей строки суммирования РО_2 и выход логического элемента И40 - выход ZZ(4;7). Старший сумматор S32 четвертой строки суммирования РО_3 переходит в старший сумматор S32 следующей строки суммирования.
На входы F1 и F2 сумматора S33 поступают результат сложения двух чисел из сумматора S26 и выход логического элемента И41 - выход ZZ(5;0).
На входы F1 и F2 сумматора S34 поступают результат сложения двух чисел из сумматора S27 и выход логического элемента И42 - выход ZZ(5;1). На входы F1 и F2 сумматора S35 поступают результат сложения двух чисел из сумматора S28 и выход логического элемента И43 - выход ZZ(5;2). На входы F1 и F2 сумматора S36 поступают результат сложения двух чисел из сумматора S29 и выход логического элемента И44 - выход ZZ(5;3). На входы F1 и F2 сумматора S37 поступают результат сложения двух чисел из сумматора S30 и выход логического элемента И45 - выход ZZ(5;4). На входы F1 и F2 сумматора S38 поступают результат сложения двух чисел из сумматора S31 и выход логического элемента И46 - выход ZZ(5;5). На входы F1 и F2 сумматора S39 поступает результат сложения старшего сумматора S32 четвертой строки суммирования РО_4 и выхода логического элемента И47 -выход ZZ(5;6). На входы F1 и F2 сумматора S40 поступают старший сумматор S40 четвертой строки суммирования РО_4 и выход логического элемента И40 - выход ZZ(4;7). Старший сумматор S40 пятой строки суммирования РО_5 переходит в старший сумматор S48 следующей строки суммирования.
На входы F1 и F2 сумматора S41 поступают результат сложения двух чисел из сумматора S34 и выход логического элемента И49 - выход ZZ(6;0). На входы F1 и F2 сумматора S42 поступают результат сложения двух чисел из сумматора S35 и выход логического элемента И50 - выход ZZ(6;1). На входы F1 и F2 сумматора S43 поступают результат сложения двух чисел из сумматора S36 и выход логического элемента И51 - выход ZZ(6;2). На входы F1 и F2 сумматора S44 поступают результат сложения двух чисел из сумматора S37 и выход логического элемента И52 - выход ZZ(6;3). На входы F1 и F2 сумматора S45 поступают результат сложения двух чисел из сумматора S38 и выход логического элемента И53 - выход ZZ(6;4). На входы F1 и F2 сумматора S46 поступают результат сложения двух чисел из сумматора S39 и выход логического элемента И54 - выход ZZ(6;5). На входы F1 и F2 сумматора S47 поступает результат сложения старшего сумматора S40 четвертой строки суммирования РО_4 и выхода логического элемента И55 - выход ZZ(6;6). На входы F1 и F2 сумматора S48 поступают старший сумматор S40 пятой строки суммирования РО_5 и выход логического элемента И40 - выход ZZ(6;7). Старший сумматор S48 шестой строки суммирования РО_6 переходит в старший сумматор S48 следующей строки суммирования.
На входы F1 и F2 сумматора S49 поступают результат сложения двух чисел из сумматора S42 и выход логического элемента И57 - выход ZZ(7;0). На входы F1 и F2 сумматора S50 поступают результат сложения двух чисел из сумматора S43 и выход логического элемента И58 - выход ZZ(7;1). На входы F1 и F2 сумматора S51 поступают результат сложения двух чисел из сумматора S44 и выход логического элемента И59 - выход ZZ(7;2). На входы F1 и F2 сумматора S52 поступают результат сложения двух чисел из сумматора S45 и выход логического элемента И60 - выход ZZ(7;3). На входы F1 и F2 сумматора S53 поступают результат сложения двух чисел из сумматора S46 и выход логического элемента И61 - выход ZZ(7;4). На входы F1 и F2 сумматора S54 поступают результат сложения двух чисел из сумматора S47 и выход логического элемента И62 - выход ZZ(7;5). На входы F1 и F2 сумматора S55 поступает результат сложения старшего сумматора S40 четвертой строки суммирования РО_5 и выхода логического элемента И63 сумматора S48 - выход ZZ(6;6). На входы F1 и F2 сумматора S56 поступают старший сумматор S48 шестой строки суммирования РО_6 и выход логического элемента И64 - выход ZZ(6;7). Выход РО_7 сумматора S56 поступает на вход D15 регистра Reg3.
На выходе S сумматора S1 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(1;0). Результат сложения Sum(1;0) поступает на выход и формирует разряд Р(1). На выходе S сумматора S2 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(1;1). Результат сложения Sum(1;1) поступает на вход F1 сумматора S9. На выходе S сумматора S3 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(1;2). Результат сложения Sum(1;2) поступает на вход F1 сумматора S10. На выходе S сумматора S4 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(1;3). Результат сложения Sum(1;3) поступает на вход F1 сумматора S11. На выходе S сумматора S5 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(1;4). Результат сложения Sum(1;4) поступает на вход F1 сумматора S12. На выходе S сумматора S6 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(1;5). Результат сложения Sum(1;5) поступает на вход F1 сумматора S13. На выходе S сумматора S7 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(1;6). Результат сложения Sum(1;6) поступает на вход F1 сумматора S14. На выходе S сумматора S8 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(1;7). Результат сложения Sum(1;2) поступает на вход F1 сумматора S15.
На выходе S сумматора S9 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(2;0). Результат сложения Sum(2;0) поступает на выход и формирует разряд Р(2). На выходе S сумматора S10 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(2;1). Результат сложения Sum(2;1) поступает на вход F1 сумматора S17.Ha выходе S сумматора S11 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(2;2). Результат сложения Sum(2;2) поступает на вход F1 сумматора S18. На выходе S сумматора S12 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(2;3). Результат сложения Sum(2;3) поступает на вход F1 сумматора S19. Ha выходе S сумматора S13 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(2;4). Результат сложения Sum(2;4) поступает на вход F1 сумматора S20. На выходе S сумматора S14 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(2;5). Результат сложения Sum(2;5) поступает на вход F1 сумматора S21. На выходе S сумматора S15 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(2;6). Результат сложения Sum(2;6) поступает на вход F1 сумматора S22.
На выходе S сумматора S16 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(2;7). Результат сложения Sum(2;7) поступает на вход F1 сумматора S23.
На выходе S сумматора S17 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(3;0). Результат сложения Sum(3;0) поступает на выход и формирует разряд Р(3). На выходе S сумматора S18 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(3;1). Результат сложения Sum(3;1) поступает на вход F1 сумматора S25. На выходе S сумматора S19 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(3;2). Результат сложения Sum(3;2) поступает на вход F1 сумматора S26. На выходе S сумматора S20 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(3;3). Результат сложения Sum(3;3) поступает на вход F1 сумматора S27. На выходе S сумматора S21 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(3;4). Результат сложения Sum(3;4) поступает на вход F1 сумматора S28. На выходе S сумматора S22 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(3;5). Результат сложения Sum(3;5) поступает на вход F1 сумматора S29. На выходе S сумматора S23 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(3;6). Результат сложения Sum(3;6) поступает на вход F1 сумматора S30. На выходе S сумматора S24 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(3;7). Результат сложения Sum(3;7) поступает на вход F1 сумматора S31.
На выходе S сумматора S25 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(4;0). Результат сложения Sum(4;0) поступает на выход и формирует разряд Р(4). На выходе S сумматора S26 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(4;1). Результат сложения Sum(4;1) поступает на вход F1 сумматора S33. На выходе S сумматора S27 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(4;2). Результат сложения Sum(4;2) поступает на вход F1 сумматора S34. На выходе S сумматора S28 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(4;3). Результат сложения Sum(4;3) поступает на вход F1 сумматора S35. На выходе S сумматора S29 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(4;4). Результат сложения Sum(4;4) поступает на вход F1 сумматора S36. На выходе S сумматора S30 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(4;5). Результат сложения Sum(4;5) поступает на вход F1 сумматора S37. На выходе S сумматора S31 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(4;6). Результат сложения Sum(4;6) поступает на вход F1 сумматора S38. На выходе S сумматора S32 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(4;7). Результат сложения Sum(4;7) поступает на вход F1 сумматора S39.
На выходе S сумматора S33 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(5;0). Результат сложения Sum(5;0) поступает на выход и формирует разряд Р(5). На выходе S сумматора S34 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(5;1). Результат сложения Sum(5;1) поступает на вход F1 сумматора S41. На выходе S сумматора S35 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(5;2). Результат сложения Sum(5;2) поступает на вход F1 сумматора S42. На выходе S сумматора S36 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(5;3). Результат сложения Sum(5;3) поступает на вход F1 сумматора S43. На выходе S сумматора S37 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(5;4). Результат сложения Sum(5;4) поступает на вход F1 сумматора S44. На выходе S сумматора S38 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(5;5). Результат сложения Sum(5;5) поступает на вход F1 сумматора S45. На выходе S сумматора S39 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(5;6). Результат сложения Sum(5;6) поступает на вход F1 сумматора S46. На выходе S сумматора S40 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(5;7). Результат сложения Sum(5;7) поступает на вход F1 сумматора S47.
На выходе S сумматора S41 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(6;0). Результат сложения Sum(6;0) поступает на выход и формирует разряд Р(6). На выходе S сумматора S42 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(6;1). Результат сложения Sum(6;1) поступает на вход F1 сумматора S49. На выходе S сумматора S43 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(6;2). Результат сложения Sum(6;2) поступает на вход F1 сумматора S50. На выходе S сумматора S44 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(6;3). Результат сложения Sum(6;3) поступает на вход F1 сумматора S51. На выходе S сумматора S45 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(6;4). Результат сложения Sum(6;4) поступает на вход F1 сумматора S52. На выходе S сумматора S46 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(6;5). Результат сложения Sum(6;5) поступает на вход F1 сумматора S53. На выходе S сумматора S47 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(6;6). Результат сложения Sum(6;6) поступает на вход F1 сумматора S54. На выходе S сумматора S48 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(6;7). Результат сложения Sum(6;l) поступает на вход F1 сумматора S55.
На выходе S сумматора S49 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(7;0). Результат сложения Sum(7;0) поступает на выход и формирует разряд Р(7). На выходе S сумматора S50 формируется результат сложения данных, поступивших на входы F1 и F2 -Sum(7;1). Результат сложения Sum(7;1) поступает на выход и формирует разряд Р(8). На выходе S сумматора S51 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(7;2). Результат сложения Sum(7;2) поступает на выход и формирует разряд Р(9). На выходе S сумматора S52 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(7;3). Результат сложения Sum(7;3) поступает на выход и формирует разряд Р(10). На выходе S сумматора S53 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(7;4). Результат сложения Sum(7;4) поступает на выход и формирует разряд Р(11). На выходе S сумматора S54 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(7;5). Результат сложения Sum(7;5) поступает на выход и формирует разряд Р(12). На выходе S сумматора S55 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(7;6). Результат сложения Sum(7;6) поступает на выход и формирует разряд Р(13). На выходе S сумматора S56 формируется результат сложения данных, поступивших на входы F1 и F2 - Sum(7;7). Результат сложения Sum(7;7) поступает на выход и формирует разряд Р(14).
Результат сложения переносов в старший разряд РО_7 поступает на вход D15 регистра Reg3 и формирует разряд Р(15).
Старший разряд Р(16) является результатом операции XOR над старшими разрядами входных данных, в которых хранится признак знака числа - отрицательного или положительного.
1. Патент РФ на полезную модель №157988. Устройство фильтрации цифрового изображения. Заявл. 10.11.2014, опубл. 20.12.2015. Бюл. №35.
2. Патент США №20080140753. Умножитель. Заявл. 08.12.2006, опубл. 12.06.2008. (прототип).