Проектирование адаптивной нечетко-логической системы управления. Часть I

ПРИБОРЫ, УСТРОЙСТВА И СИСТЕМЫ АВТОМАТИЧЕСКОГО УПРАВЛЕНИЯ

УДК 621:658.011.56

М. В. Бобырь, В. С. Титов

ПРОЕКТИРОВАНИЕ АДАПТИВНОЙ НЕЧЕТКО-ЛОГИЧЕСКОЙ СИСТЕМЫ УПРАВЛЕНИЯ.

ЧАСТЬ I

Рассмотрены этапы проектирования адаптивной нечетко-логической системы управления. Приведены структурные схемы адаптивной системы и составляющих ее блоков, позволяющие оценить принцип работы системы.

Ключевые слова: нечеткая логика, нечеткий логический вывод, системы управления, адаптация.

Введение. Сокращение экспорта современного отечественного станкостроительного оборудования связанно с использованием в его структуре комплектующих, которые не позволяют изготавливать детали с точностью 1—5 мкм при одновременном снижении их себестоимости. Достижение таких характеристик невозможно без совершенствования несущей конструкции как самого металлорежущего оборудования, так и систем управления процессом механической обработки изделий (МОИ).

Современный уровень требований, предъявляемых к качеству выпускаемых изделий, определяет необходимость разработки высокоточного оборудования с ЧПУ нового поколения, сочетающего новейшие методы и средства автоматизированного контроля и управления с применением компьютерных способов обработки измерительной информации о ходе технологического процесса (ТП). При этом основным требованием, предъявляемым к такому классу оборудования, является учет неполноты, недостоверности информации о количественных величинах входных и выходных характеристик ТП МОИ при возмущающих воздействиях. Перспективным базисом, позволяющим учесть вышеуказанные требования, является аппарат нечеткой логики [1].

Структурно-функциональная схема адаптивной нечетко-логической системы управления. В ходе проводимых исследований по гранту Президента МК-277.2012.8 была разработана адаптивная нечетко-логическая система управления, которая позволяет повысить точность механической обработки изделий и ускорить принятие управляющих решений при наличии внешних факторов. На рис. 1 приведена ее структурная схема (ИМ — исполнительные механизмы оборудования с ЧПУ; БВИ — блок ввода информации; БОСИ — блок определения степеней истинности; БМНО — блок матрицы нечетких отношений; БВВП — блок ввода выходной переменной; БУТВП — блок усечения термов выходной переменной; БОУТВП — блок объединения усеченных термов выходной переменной; БД — блок дефаззификации). В работах [2—4] подробно рассмотрены методы и алгоритмы, поясняющие принципы работы адаптивной системы управления. Использова-

нию этой системы с целью управления исполнительными механизмами оборудования с ЧПУ посвящены статьи [5, 6].

Сенсоры системы активного контроля оборудования с ЧПУ

Внешние факторы X

Технологический процесс механической обработки изделий

Схема управления двигателем

КЕ0...ИЕ5 ИС1.ИС5

Микроконтроллер

ИЛ ИБ1 КО

А[9...0]

Б[7...0]

БВИ а[23...0] БОСИ

Ь[23...0]

С[70...0]

у2 39.0]

БВВП БУТВП

БМНО

21

БОУТВП

БД

Е[39...0]

Устройство управления

Б1[39...0]

Рис. 1

Элементные блоки адаптивной системы управления. Блок ввода информации предназначен для хранения данных о входных переменных в виде параметризованной функции принадлежности (ФП) [7]

|д( х) = 2 X = 1=1

41

1Г ^ '

; I - у

/ х1 + "12 ¡Г

21 *з- Г2 у

/ XI

+

+<

Га

/ х2 + "22 {[ ^

Г3 V 4 - Г3

/ х2

где 2 — знак операции объединения предпосылок правил [8]; х^ — термы параметризованной ФП, /=1,...,5 — количество термов; Г1, Г2, Г3, Г4 — параметры треугольной ФП (рис. 2, Г1=10, Г2=30, Г3=60, Г4=80); | — согласно [8], знак суппорта термов ФП; "11, "12, "21, "22 — логические переменные, определяемые как

"11 =

1 для а < х < Ь,

\1 для Ь < х < с,

"21 =

"12 =

0 в других случаях, [0 в других случаях,

[1 для Ь < х < с, [1 для с < х < ё,

\ "22 =\

[0 в других случаях, [0 в других случаях.

Основными компонентами БВИ (рис. 3) являются микроконтроллер (МК) типа

40 60 Рис. 2

Р1С16Б877 и схемы оперативно-запоминающих устройств (ОЗУ) ИЛМ16К (КР537РУ8).

2

2

Для записи информации в ОЗУ со входа микроконтроллера RB1 необходимо установить вход ОЗУ в состояние логического нуля, т.е. W/R=0. Далее по шине адреса А[9...0] с выхода микроконтроллера RA1 на входы шины данных D[47...0] ОЗУ поступает первый сигнал (0000000000), а с выхода микроконтроллера RD1 на входы D[47...0] ОЗУ — цифры в диапазоне от 0 до 255, соответствующая значениям степеням истинности ФП [9], расположенным по оси ординат (см. рис. 2). Значения адресов, передаваемых по шине адреса, совпадают со значениями по оси абсцисс ФП. Процесс записи данных в ОЗУ продолжается до тех пор, пока всем ячейкам памяти не будут присвоены значения степеней истинности ФП.

От датчиков

Рис. 3

Блок определения степеней истинности используется для хранения нечетких логических правил управления вида

ЕСЛИ [условие 1] И [условие 2], ТО [заключение], где [условие п] — предпосылки нечеткого логического вывода; [заключение] — выход нечеткого логического вывода.

Нечеткая логическая операция „И" реализуется как нахождение минимума (рис. 4) с помощью компараторов К555СП1 (003.1^3.2) и буферов данных ББ, выполненных на схемах К555АП5 (ББ4.1^4.2). Для передачи входных 8-разрядных сигналов а1 и Ь1 на компараторы их необходимо разбить по 4 разряда. Для этого на входы компаратора ББ3.1 А1...А8 и Б1...Б8 передаются старшие разряды сигналов а1[7.4] и Ь1[31.28] соответственно. А на входы второго компаратора ББ3.2 А1...А8 и Б1..Б8 — младшие разряды сигналов а1[3.0] и Ь1[27.24] соответственно.

В зависимости от результата операции сравнения на шину с1[7.0] будет приходить сигнал а1 или Ь1, значение которого минимально. Если сигнал а1 окажется меньше Ь1, то на выход „<" компаратора ББ3.2 поступит сигнал логической единицы, который заблокирует инверсные входы Е2/02 буферных схемы ББ4.1^4.2. Следовательно, на выходы 22 схем

004.1 и 004.2 не будут пропускаться старшие разряды Ь1[31.28] и младшие разряды Ь1[27...24]. А буферные схемы 004.1 и 004.2 пропустят старшие разряды а1[7.4] и младшие разряды а1[3...0] соответственно. На выходе шины данных с1[7.0] формируется 8-разрядный сигнал, реализующий операцию нахождения минимума ш1и(а1, Ь1).

Рис. 4

Блок матрицы нечетких отношений формирует уровни отсечения термов ФП выходной переменной [3]. Принцип работы данного блока следующий (рис. 5). В соответствии с матрицей нечетких отношений сигнал й1=с1 хранится в буферной схеме 006.1, а й5=е9 — в 006.9. Буферные схемы 006.1 и 006.9 выполнены на цифровых логических элементах К555АП5.

Для нахождения максимума шах(с8, с6) используются связки 4-разрядных компараторов 005.1 и 005.2 и 4-разрядных буферных схем 006.2 и 006.3. Причем в 006.2 хранятся старшие разряды ^2[15... 12], а в 006.3 — младшие й?2[11. . .8]. Буферные схемы 006.2 и 006.3 выполнены на цифровых логических элементах К555АП5, а компараторы 005.1 и 005.2 — на элементах К555СП1. На компаратор 005.1 для сравнения поступают старшие разряды с8 и с6, а на 005.2 — младшие с8 и с6. Если сигнал с6 окажется больше с8, то на выходе „<" компаратора 005.2 будет сигнал логической единицы, который заблокирует инверсные входы Е1/01 буферных схем 006.2^6.3. Следовательно, на выходы 21 схем 006.2 и 006.3 не будут пропускаться старшие с8[62.. .58] и младшие разряды с8[58.. .55]. А буферные схемы 006.2 и 006.3 пропустят старшие с6[46.. .43] и младшие разряды с6[42.. .39]. При этом на выходе шины данных й?2[15. . .8] формируется сигнал, реализующий операцию нахождения максимума шах(с8, с6). Операция нахождения максимума для сигналов с4 и с2 осуществляется аналогичным образом.

Для взятия максимума шах(с7, с5, с3) используются связки из четырех 4-разрядных компараторов 005.3^005.6 (К555СП1), трех 8-разрядных буферных схем 006.4^006.6 (К555АП6) и трех логических схем, 2И-НЕ элементы 005.9^005.11 (К555ЛА3), причем 8-разрядные выходы буферных схем 006.4^006.6 запараллелены в один сигнал ^[23.. .16].

В зависимости от результата операции сравнения на выходе данной схемы будет сформирован 8-разрядный сигнал ^3[23...16], являющийся максимальным из с7, с5 или с3. Если сигнал с5 окажется больше с7 и с3, то на выходе 22 „<" компаратора 005.4 и выходе 23 „>" компаратора 005.6 формируется сигнал логической единицы, а на выходе логического элемента 2И-НЕ 005.10 — логического нуля, который откроет вход буферной схемы 006.5 „Е" и позволит записать в него данные с5[38...31], которые и будут являться выходным

8-разрядным сигналом й?3[23...16]. Данная связка логических элементов настроена таким образом, что если на выходе 21 компаратора ББ5.4 и выходе г3 компаратора ББ5.6 будут сигналы логической единицы, то на выходе ^3[23...16] будет максимальный сигнал с7[54...47]. Если на выходе 22 компаратора ББ5.4 и выходе 24 компаратора ББ5.6 будут сигналы логической единицы, то на выходе ^3[23.. .16] будет максимальный сигнал с3[23.. .16].

й

ББ6.1

с9[70...63]

А8

В8

й1

с8[62...55]^ Сб[46.39Т

с8[62...59] Сб[46... 43]

щ

с8[58...55] ,сб[42...39]

+5У

А = = А = =

В В

> > > >

< К555СП1 < < К555СП1 <

Е

ББ6.2

т

В2 В1

ББ

Е

№ В2 В1

ББ

с7[54... 47]

с7[50...47] /с5[34...31]

с5[38...31] С7[54...51].

С5[38...35]

ББ5.4

+5У

А = = А = =

В В

> > > >

< К555СП1 < < К555СП1 <

с5[38...31]

,£¡[34.31] ;с3[19... 16]

Г

А1

ББ

В1

ББ5.10

сз[23...1б] С5[38.35].

сз[23...20]

+5У

А = = А = =

В В

> > > >

< К555СП1 < < К555СП1 <

ББ5.5 ББ5.6

21 И 23 ^ тах с7

22 И 23 ^ тах с5 22 И 24 ^ тах с3

1 Т ББ

А1 В1

А8 К555АП6 В8

ББ6.6

с4[31... 24] С2[15.8]~

С4[31.28] с2[15... 12;

Я

С4[27...24] ,С2[11. 8]

+5У

А = = А = =

В В

> > > >

< К555СП1 < < К555СП1 <

ш

ББ6.7

т

В2 В1

ББ

Е

В2 В1

ББ

ББ6.9

Е ББ

£ Т

1 А1 В1

С1[7...0] А8 К555АП6 В8

..0] Ю[39...0]

4[15...12]

^2[11...8]

¿3[23...1б]

¿¿31...28]

й,[27...24]

Л[39...32]

Рис. 5

В1

ББ6.3

ББ5.1

ББ5.2

ББ6.4

ББ5.9

А8

В8

ББ6.5

1»

ББ5.3

ББ6.8

ББ5.7

ББ5.8

Заключение. В первой части статьи рассмотрена структурно-функциональная схема адаптивной системы управления исполнительными механизмами оборудования с ЧПУ. Также рассмотрены элементные блоки, входящие в ее состав, и принцип их работы. Во второй части статьи будут детально рассмотрены блоки ввода выходной переменной, усечения термов выходной переменной, объединения усеченных термов выходной переменной, дефаззификации.

Работа выполнена в рамках гранта Президента РФ МК-277.2012.8 и ФЦП, государственный контракт № 14.740.11.1003.

список литературы

1. Афанасьев М. Я., Филиппов А. Н. Применение методов нечеткой логики в автоматизированных системах технологической подготовки производства // Изв. вузов. Приборостроение. 2010. Т. 53, № 6. С. 38—42.

2. Бобырь М. В., Титов В. С., Анциферов А. В. Алгоритм высокоскоростной обработки деталей на основе нечеткой логики // Мехатроника, Автоматизация, Управление. 2012. № 6. С. 21—26.

3. Бобырь М. В., Титов В. С., Червяков Л. М. Адаптация сложных систем управления с учетом прогнозирования возможных состояний // Автоматизация и современные технологии. 2012. № 5. С. 3—10.

4. Бобырь М. В., Титов В. С. Интеллектуальная система управления температурными деформациями при резании // Автоматизация и современные технологии. 2011. № 5. С. 3—7.

5. Бобырь М. В. Диагностика оборудования с ЧПУ методами нечеткой логики // Промышленные АСУ и контроллеры. 2010. № 1. С. 18—20.

6. Титов В. С., Бобырь М. В., Милостная Н. А. Автоматическая компенсация тепловых деформаций шпиндельных узлов прецизионного оборудования с ЧПУ // Промышленные АСУ и контроллеры. 2006. № 11. С. 31—35.

7. Пегат А. Нечеткое моделирование и управление. М.: ИУИТ; БИНОМ, Лаборатория знаний, 2012. 798 с.

8. Заде Л. Понятие лингвистической переменной и его применение к принятию приближенных решений. М.: Мир, 1976. 165 с.

9. Заде Л. Основы нового подхода к анализу сложных систем и процессов принятий решений // Математика сегодня. М.: Знание, 1974. С. 5—49.

Сведения об авторах

Максим Владимирович Бобырь — канд. техн. наук, доцент; Юго-Западный государственный университет,

кафедра вычислительной техники, Курск; E-mail: fregat_mn@rambler.ru Виталий Семенович Титов — д-р техн. наук, профессор; Юго-Западный государственный универси-

тет, кафедра вычислительной техники, Курск; заведующий кафедрой; E-mail: titov-kstu@rambler.ru

Рекомендована Юго-Западным Поступила в редакцию

государственным университетом 18.02.13 г.