КОМАНДЫ, ПРОЦЕССОРЫ, СПОСОБЫ И СИСТЕМЫ ДОСТУПА МНОЖЕСТВЕННЫХ РЕГИСТРОВ К ПАМЯТИ

1. Процессор, содержащий:
множество N-разрядных регистров;
декодирующее звено, выполненное с возможностью приема команды на доступ к памяти множества регистров к памяти, причем команда на доступ к памяти множества регистров указывает ячейку памяти и указывает регистр; и
звено доступа к памяти, сопряженное с декодирующим звеном и с указанным множеством N-разрядных регистров, причем звено доступа к памяти выполнено с возможностью в ответ на команду на доступ к памяти множества регистров выполнения операции доступа к памяти множества регистров, причем операция доступа к памяти множества регистров включает в себя использование N-разрядных данных в каждом из указанного множества N-разрядных регистров, содержащих указанный регистр, и различных соответствующих N-разрядных участков в М×N-разрядной строке памяти, соответствующей указанной ячейке памяти, при этом суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере половину от М×N разрядов строки памяти.
2. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет все М×N-разрядов строки памяти.
3. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере 256 разрядов.
4. Процессор по п. 3, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере 512 разрядов.
5. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой используются N-разрядные данные в каждом из по меньшей мере трех N-разрядных регистров.
6. Процессор по п. 5, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой используются N-разрядные данные в каждом из по меньшей мере четырех N-разрядных регистров.
7. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения операции, в которой используются 128-разрядные данные в каждом из по меньшей мере четырех 128-разрядных регистров и различные соответствующие 128-разрядные участки строки памяти, имеющей по меньшей мере 512 разрядов.
8. Процессор по п. 1, в котором звено доступа к памяти выполнено с возможностью выполнения указанной операции, в которой используются 256-разрядные данные в каждом из по меньшей мере двух 256-разрядных регистров и различные соответствующие 256-разрядные участки строки памяти, имеющей по меньшей мере 512 разрядов.
9. Процессор по п. 1, содержащий процессор для вычислений с сокращенным набором команд (RISC-процессор), при этом команда на доступ к памяти множества регистров содержит команду на загрузку множества регистров из памяти, а звено доступа к памяти выполнено с возможностью, в ответ на команду на загрузку множества регистров из памяти, загрузки указанных различных N-разрядные участков из М×N-разрядной строки памяти в каждом из множества N-разрядных регистров, при этом суммарное количество разрядов указанных различных N-разрядных участков, подлежащих загрузке в указанном множестве N-разрядных регистров из М×N-разрядной строки памяти, составляет по меньшей мере половину от М×N разрядов строки памяти.
10. Процессор по п. 9, в котором звено доступа к памяти выполнено с возможностью загрузки указанных различных 128-разрядных участков строки памяти, имеющей по меньшей мере 512 разрядов, в каждом из по меньшей мере четырех 128-разрядных регистров.
11. Процессор по п. 9, в котором звено доступа к памяти выполнено с возможностью загрузки указанных различных 256-разрядных участков строки памяти, имеющей по меньшей мере 512 разрядов, в каждом из по меньшей мере двух 256-разрядных регистров.
12. Процессор по п. 1, в котором процессор содержит процессор для вычислений с сокращенным набором команд (RISC-процессор), при этом команда на доступ к памяти множества регистров содержит команду на запись из множества регистров в память, а звено доступа к памяти выполнено с возможностью, в ответ на команду на запись из множества регистров в память, записи N-разрядных данных из каждого из множества N-разрядных регистров в указанные различные соответствующие N-разрядные участки в М×N-разрядной строке памяти, при этом суммарное количество разрядов N-разрядных данных, подлежащих записи из множества N-разрядных регистров в М×N-разрядную строку памяти, составляет по меньшей мере половину от М×N разрядов строки памяти, при этом указанная по меньшей мере половина от М×N разрядов строки памяти составляет по меньшей мере 256 разрядов.
13. Процессор по п. 1, в котором команда на доступ к памяти множества регистров выполнена с возможностью явным образом указывать каждый из указанного множества регистров.
14. Процессор по п. 1, в котором команда на доступ к памяти множества регистров выполнена с возможностью указывать количество регистров из указанного множества регистров.
15. Способ, выполняемый процессором, содержащий этапы, на которых:
принимают команду на доступ к памяти множества регистров, причем команда на доступ к памяти множества регистров указывает ячейку памяти и указывает регистр; и
выполняют, в ответ на команду на доступ к памяти множества регистров, операцию доступа к памяти множества регистров, включающую в себя использование N-разрядных данных в каждом из множества N-разрядных регистров, содержащих указанный регистр, и различных соответствующих N-разрядных участков в М×N-разрядной строке памяти, соответствующей указанной ячейке памяти, при этом суммарное количество разрядов N-разрядных данных в указанном множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере половину от М×N разрядов строки памяти.
16. Способ по п. 15, в котором суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет все М×N-разрядов строки памяти.
17. Способ по п. 15, в котором суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере 256 разрядов.
18. Способ по п. 17, в котором на этапе выполнения выполняют указанную операцию с использованием N-разрядных данных в каждом из по меньшей мере четырех N-разрядных регистров.
19. Способ по п. 15, в котором на этапе выполнения выполняют указанную операцию с использованием 128-разрядных данных в каждом из по меньшей мере четырех 128-разрядных регистров и различных соответствующих 128-разрядных участков строки памяти, имеющей по меньшей мере 512 разрядов.
20. Способ по п. 15, в котором на этапе выполнения выполняют указанную операцию с использованием 256-разрядных данных в каждом из по меньшей мере двух 256-разрядных регистров и различных соответствующих 256-разрядных участков строки памяти, имеющей по меньшей мере 512 разрядов.
21. Способ по п. 15, в котором на этапе приема принимают команду на загрузку множества регистров из памяти, а на этапе выполнения, в ответ на команду на загрузку множества регистров из памяти, загружают различные N-разрядные участки из М×N-разрядной строки памяти в каждый из указанного множества N-разрядных регистров, при этом суммарное количество разрядов указанных различных N-разрядных участков, загружаемых в указанное множество N-разрядных регистров из М×N-разрядной строки памяти, составляет по меньшей мере половину от М×N разрядов строки памяти.
22. Система обработки команд, содержащая;
межсоединение;
динамическое оперативное запоминающее устройство (DRAM), сопряженное с межсоединением; и
процессор, сопряженный с межсоединением, причем процессор выполнен с возможностью в ответ на команду на доступ к памяти множества регистров, указывающую ячейку памяти в DRAM и регистр, выполнения операции доступа к памяти множества регистров, включающей в себя использование N-разрядных данных в каждом из указанного множества N-разрядных регистров процессора, содержащих указанный регистр, и различных соответствующих N-разрядных участков в М×N-разрядной строке DRAM, соответствующей указанной ячейке памяти, при этом суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере половину от М×N разрядов строки памяти.
23. Система по п. 22, в которой суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет все М×N-разрядов строки памяти, составляющей по меньшей мере 512 разрядов.
24. Изделие, содержащее энергонезависимый машиночитаемый носитель данных, хранящий команду на доступ к памяти множества регистров,
при этом команда на доступ к памяти множества регистров указывает ячейку памяти и регистр, причем команда на доступ к памяти множества регистров при обработке компьютером выполнена с возможностью вызывать выполнение компьютером операций, содержащих:
выполнение операции доступа к памяти множества регистров, включающую в себя использование N-разрядных данных в каждом из множества N-разрядных регистров, содержащих указанный регистр, и различных соответствующих N-разрядных участков в М×N-разрядной строке памяти, соответствующей указанной ячейке памяти, при этом суммарное количество разрядов N-разрядных данных в указанном множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет по меньшей мере половину от М×N разрядов строки памяти.
25. Изделие по п. 24, в котором суммарное количество разрядов N-разрядных данных во множестве N-разрядных регистров, используемых в операции доступа к памяти множества регистров, составляет все М×N-разрядов строки памяти, составляющей по меньшей мере 512 разрядов.