АРХИТЕКТУРА ЗАПОМИНАЮЩЕГО УСТРОЙСТВА С ЭКОНОМИЕЙ ДИНАМИЧЕСКОЙ МОЩНОСТИ

1. Запоминающее устройство, содержащее:
- множество интерфейсных портов;
- по меньшей мере, две подматрицы, причем каждая из упомянутых, по меньшей мере, двух подматриц содержит экземпляр всех из множества разрядных шин упомянутого запоминающего устройства и часть из множества числовых шин упомянутого запоминающего устройства;
- декодер, соединенный с упомянутыми, по меньшей мере, двумя подматрицами и упомянутым множеством портов ввода/вывода, причем упомянутый декодер выполнен с возможностью управлять упомянутым множеством числовых шин; и
- мультиплексор, соединенный с каждым из упомянутого множества портов ввода/вывода, при этом упомянутый мультиплексор функционирует, чтобы осуществлять выбор одной из упомянутых, по меньшей мере, двух подматриц на основе адреса ячейки запоминающего устройства, принятого в одном или более из упомянутого множества интерфейсных портов.
2. Запоминающее устройство по п.1, в котором упомянутая часть содержит одну половину упомянутого множества числовых шин упомянутого запоминающего устройства.
3. Запоминающее устройство по п.1, дополнительно содержащее:
- предварительный декодер, подключенный между упомянутым множеством интерфейсных портов и упомянутым декодером, при этом упомянутый предварительный декодер обрабатывает упомянутую информацию для работы упомянутого декодера.
4. Запоминающее устройство по п.1, в котором каждый из упомянутого одного или более из упомянутого множества интерфейсных портов содержит, по меньшей мере, два из следующего:
- порт адреса;
- порт тактовых сигналов;
- порт считывания; и
- порт записи.
5. Запоминающее устройство по п.1, в котором физическая конфигурация упомянутых, по меньшей мере, двух подматриц, упомянутого декодера и упомянутого мультиплексора обеспечивают контур упомянутого запоминающего устройства, который, по существу, является прямоугольным.
6. Запоминающее устройство по п.1, в котором упомянутое множество числовых шин меньше, чем общее число числовых шин, адресуемых посредством упомянутого запоминающего устройства.
7. Запоминающее устройство по п.1, в котором набор старших значащих битов (MSB) упомянутого адреса используется упомянутым мультиплексором, чтобы выбирать упомянутую одну из упомянутых, по меньшей мере, двух подматриц.
8. Запоминающее устройство по п.7, в котором упомянутый набор MSB выбирается на основе упомянутой части из упомянутого множества числовых шин в упомянутых, по меньшей мере, двух подматрицах.
9. Запоминающее устройство по п.7, в котором упомянутый набор MSB содержит минимальное число MSB, которые точно идентифицируют точку перехода между упомянутыми, по меньшей мере, двумя подматрицами.
10. Способ производства запоминающего устройства, имеющего пониженное потребление динамической мощности, содержащий этапы, на которых:
- формируют, по меньшей мере, две подматрицы, каждая из которых имеет множество ячеек запоминающего устройства;
- подключают общий декодер к каждой из упомянутых, по меньшей мере, двух подматриц;
- формируют набор разрядных шин в каждой из упомянутых двух подматриц, при этом каждый упомянутый набор содержит экземпляр общего числа разрядных шин, доступных упомянутому запоминающему устройству;
- формируют некоторое число числовых шин в каждой из упомянутых двух подматриц, причем каждая из упомянутого числа числовых шин соединяется на одном конце с упомянутым общим декодером, при этом упомянутое число меньше, чем общее число упомянутых числовых шин, предусмотренных в упомянутом запоминающем устройстве; и
- формируют один или более мультиплексоров, выполненных с возможностью обеспечивать выбор одной из упомянутых, по меньшей мере, двух подматриц на основе адресной информации.
11. Способ по п.10, дополнительно содержащий этапы, на которых:
- формируют интерфейс запоминающего устройства, чтобы принимать входные данные и передавать выходные данные, при этом упомянутая адресная информация принимается через упомянутый интерфейс запоминающего устройства.
12. Способ по п.11, в котором формирование упомянутого интерфейса запоминающего устройства содержит этапы, на которых:
формируют, по меньшей мере, два из:
- порта адреса;
- порта тактовых сигналов;
- порта считывания; и
- порта записи.
13. Способ по п.10, дополнительно содержащий этапы, на которых:
- конструируют предварительный декодер, соединенный с упомянутым общим декодером.
14. Запоминающее устройство, содержащее:
- интерфейс запоминающего устройства;
- декодер, соединенный с упомянутым интерфейсом запоминающего устройства;
- первый блок запоминающего устройства, соединенный с упомянутым декодером, причем упомянутый первый блок запоминающего устройства содержит:
- первый экземпляр всех разрядных шин упомянутого запоминающего устройства; и
- первую часть набора из всех числовых шин упомянутого запоминающего устройства;
- второй блок запоминающего устройства, соединенный с упомянутым декодером, причем упомянутый второй блок запоминающего устройства содержит:
- второй экземпляр упомянутых всех разрядных шин; и
- вторую часть упомянутого набора из всех числовых шин; и
- селектор, соединенный с упомянутым интерфейсом запоминающего устройства и выполненный с возможностью обеспечивать выбор одного из упомянутых первого или второго блоков запоминающего устройства в ответ на информацию, принятую в упомянутом интерфейсе запоминающего устройства.
15. Запоминающее устройство по п.14, дополнительно содержащее:
- предварительный декодер, подключенный между упомянутым интерфейсом запоминающего устройства и упомянутым декодером.
16. Запоминающее устройство по п.14, в котором упомянутый интерфейс запоминающего устройства содержит множество портов ввода/вывода, причем каждый из упомянутого множества портов ввода/вывода представляет собой одно из: порта адреса, порта тактовых сигналов, порта считывания или порта записи.
17. Запоминающее устройство по п.14, в котором контур упомянутого запоминающего устройства, по существу, является прямоугольным.
18. Запоминающее устройство по п.14, в котором упомянутая информация содержит набор старших значимых битов (MSB) адреса для одной из упомянутого набора из всех числовых шин.
19. Запоминающее устройство по п.14, в котором упомянутый набор MSB соответствует точке перехода между упомянутой первой и второй частями.
20. Запоминающее устройство по п.14, дополнительно содержащее:
- один или более дополнительных блоков запоминающего устройства, соединенных с упомянутым декодером, причем упомянутый один или более дополнительных блоков запоминающего устройства содержит:
- дополнительный экземпляр упомянутых всех разрядных шин; и
- дополнительную часть упомянутого набора из всех числовых шин;
- при этом упомянутый селектор дополнительно выбирает один из упомянутого первого или второго блоков запоминающего устройства или упомянутого одного или более дополнительных блоков запоминающего устройства в ответ на упомянутую принятую информацию.
21. Способ уменьшения потребления динамической мощности в запоминающем устройстве, содержащий этапы, на которых:
- формируют, по меньшей мере, две подматрицы ячеек запоминающего устройства на компоновочном плане упомянутого запоминающего устройства;
- уменьшают электрическую емкость в наборе разрядных шин в каждой из упомянутых, по меньшей мере, двух подматриц ячеек запоминающего устройства посредством установления длины упомянутых разрядных шин, чтобы соответствовать части от общего числа числовых шин, доступных упомянутому запоминающему устройству, при этом каждый набор разрядных шин содержит экземпляр общего числа разрядных шин, доступных упомянутому запоминающему устройству;
- формируют упомянутую часть от упомянутого общего числа числовых шин в упомянутых, по меньшей мере, двух подматрицах ячеек запоминающего устройства;
- подключают общий декодер к каждой из упомянутых, по меньшей мере, двух подматриц ячеек запоминающего устройства; и
- формируют один или более мультиплексоров, выполненных с возможностью обеспечивать выбор одной из упомянутых, по меньшей мере, двух подматриц ячеек запоминающего устройства на основе адресной информации одной из упомянутого множества ячеек запоминающего устройства.
22. Способ по п.21, в котором упомянутый компоновочный план упомянутого запоминающего устройства имеет в результате, по существу, прямоугольный контур.
23. Способ по п.21, дополнительно содержащий этапы, на которых:
- формируют интерфейс для упомянутого запоминающего устройства, причем упомянутый интерфейс выполнен с возможностью принимать входные данные и передавать выходные данные, при этом упомянутая адресная информация принимается через упомянутый интерфейс.
24. Способ по п.21, дополнительно содержащий этапы, на которых:
- предварительный декодер соединяется с упомянутым общим декодером и конфигурируется, чтобы помогать в декодировании упомянутой адресной информации.