СИСТЕМА ПРОВЕРКИ ЗНАНИЙ ПОЛЬЗОВАТЕЛЕЙ АВТОМАТИЗИРОВАННЫХ СИСТЕМ ЕДИНОГО ЦЕНТРА ОБУЧЕНИЯ

Изобретение относится к вычислительной технике, в частности, к системе проверки знаний операторов автоматизированных систем единого обучающего центра.
Известны системы, которые могли бы быть использованы для решения поставленной задачи [1, 2].
Первая из известных систем содержит вычислительный блок, соединенный с блоками ввода функциональных признаков и логической обработки, выходы которых подключены к блоку памяти, блок отображения, подключенный к вычислительному блоку и к блоку принятия решений [1].
Существенный недостаток данной системы состоит в ее ограниченных функциональных возможностях, обусловленных тем, что описание входных ситуаций при обучении и контроле качества знаний возможно лишь в пространстве ограниченного числа признаков, что приводит к низкой эффективности его использования и невысокой точности оценки качества знаний.
Известна и другая система, содержащая блоки приема данных обучаемого, выходы которых соединены с блоком памяти и с блоком обработки данных, блок селекции временных интервалов, выходы которого к блоку оценки ответов обучаемых, к блоку памяти и к блоку обработки данных, выходы которого соединены с одними входами блока коммутации каналов выдачи данных, другие входы которого соединены с блоком селекции временных интервалов, а выходы являются выходами системы [2].
Последнее из перечисленных выше технических решений наиболее близко к описываемому.
Его недостаток заключается в невысокой точности выявления качества знаний операторов АСУ, обусловленной отсутствием возможности контроля знаний по многокритериальным параметрам, используемым при описании входных ситуаций в пространстве функциональных признаков.
Цель изобретения - повышение точности системы путем использования многокритериальных параметров для выявления и исправления ошибок.
Поставленная цель достигается тем, что в систему, содержащую блок селекции базового адреса контрольного теста, информационный и синхронизирующий входы которого являются первыми информационным и синхронизирующим входами системы, при этом первый информационный вход системы предназначен для
приема идентификационных номеров контрольных тестов, а первый синхронизирующий вход системы предназначен для приема сигналов занесения идентификационных номеров контрольных тестов в блок селекции базового адреса контрольного теста, блок памяти, выход которого является первым информационным выходом системы, предназначенным для выдачи заданий контрольных тестов на автоматизированные рабочие места операторов, блок идентификации ответов пользователей, один информационный вход которого соединен с выходом блока памяти, другой информационный вход блока идентификации ответов пользователей является вторым информационным входом системы, предназначенным для приема кодов ответов операторов на вопросы заданий контрольных тестов, а один синхронизирующий вход блока идентификации ответов пользователей является вторым синхронизирующим входом системы, предназначенным для приема сигналов занесения кодов ответов операторов на вопросы заданий контрольных тестов в блок идентификации ответов пользователей, и блок формирования итоговых оценок, группа выходов которого является группой оценочных выходов системы, введены блок управления выборкой данных контрольных тестов, информационный вход которого соединен с информационным выходом блока селекции базового адреса контрольного теста, а первый синхронизирующий вход блока управления выборкой данных контрольных тестов подключен к синхронизирующему выходу блока селекции базового адреса контрольного теста, при этом адресный выход блока управления выборкой данных контрольных тестов соединен с адресным входом блока памяти, первый синхронизирующий выход блока управления выборкой данных контрольных тестов подключен ко входу считывания данных
блока памяти, а второй синхронизирующий выход блока управления выборкой данных контрольных тестов соединен с тактирующим входом блока идентификации ответов пользователей, блок контроля временных периодов предъявления тестовых заданий, один информационный вход которого соединен со вторым информационным выходом блока управления выборкой данных контрольных тестов, другой информационный вход блока контроля временных периодов предъявления тестовых заданий подключен к информационному выходу блок селекции базового адреса контрольного теста, а первый синхронизирующий вход блока управления выборкой данных контрольных тестов соединен с первым синхронизирующим выходом блока идентификации ответов пользователей, при этом один выход блока управления выборкой данных контрольных тестов является первым сигнальным выходом системы, предназначенным для выдачи сигнала об окончании работы с заданиями контрольного теста, и соединен с установочным входом блока управления выборкой данных контрольных тестов и с синхронизирующим входом блока формирования итоговых оценок, счетный вход которого подключен ко второму синхронизирующему выходу блока идентификации ответов пользователей, а другой выход блока управления выборкой данных контрольных тестов соединен со вторым синхронизирующим входом блока управления выборкой данных контрольных тестов, и блок селекции признаков полученных ответов, информационный вход которого соединен с информационным выходом блока идентификации ответов пользователей, первый синхронизирующий вход блока селекции признаков полученных ответов соединен с первым синхронизирующим выходом блока идентификации ответов
пользователей, второй синхронизирующий вход блока селекции признаков полученных ответов подключен ко второму синхронизирующему выходу блока идентификации ответов пользователей, установочный вход блока селекции признаков полученных ответов соединен с первым выходом блока управления выборкой данных контрольных тестов, первый и второй управляющие входы блока селекции признаков полученных ответов являются первым и вторым управляющими входами системы, предназначенными для установки режима работы системы, при этом информационный выход блока селекции признаков полученных ответов является вторым информационным выходом системы, предназначенным для выдачи правильных ответов на автоматизированные рабочие места операторов, первый синхронизирующий выход блока селекции признаков полученных ответов соединен с со вторым синхронизирующим входом блока контроля временных периодов предъявления тестовых заданий, а сигнальные выходы блока селекции признаков полученных ответов являются вторым и третьим сигнальными выходами системы соответственно, предназначенными для выдачи сигналов подтверждения правильных ответов и сообщения об ошибках операторов.
Сущность изобретения поясняется чертежами, где на фиг.1 представлена структурная схема системы, на фиг.2 приведен пример конкретного конструктивного выполнения блока селекции базового адреса контрольного теста, на фиг.3 приведен пример конкретного конструктивного выполнения блока управления выборкой данных контрольных тестов, на фиг.4 приведен пример конкретного конструктивного выполнения блока контроля временных периодов предъявления тестовых заданий, на фиг.5 приведен пример
конкретного конструктивного выполнения блока идентификации ответов пользователей, на фиг.6 приведен пример конкретного конструктивного выполнения блока селекции признаков полученных ответов, на фиг.7 приведен пример конкретного конструктивного выполнения блока формирования итоговых оценок.
Система (фиг.1) содержит блок 1 селекции базового адреса контрольного теста, блок 2 управления выборкой данных контрольных тестов, блок 3 контроля временных периодов предъявления тестовых заданий, блок 4 памяти, блок 5 идентификации ответов пользователей, блок 6 селекции признаков полученных ответов, блок 7 формирования итоговых оценок.
На фиг.1 показаны первый 10 и второй 11 информационные входы системы, первый 12 и второй 13 синхронизирующие входы системы, первый 14 и второй 15 управляющие входы системы, а также первый 16 и второй 17 информационные выходы, синхронизирующий 18 выход первый 19 и второй 20 сигнальные выход и группа 21-23 оценочных выходов.
Блок 1 (фиг.2) селекции базового адреса контрольного теста содержит регистры 30, 31, дешифратор 32, блок памяти 33, выполненный в виде постоянного запоминающего устройства, элементы 34-36 И, элементы 37 и 38 задержки. На чертеже также показаны информационный 40 и синхронизирующий 41 входы, а также информационный 42 и синхронизирующий выход 43 выходы.
Блок 2 (фиг.3) управления выборкой данных контрольных тестов содержит счетчик 45, сумматор 46, элемент 47 ИЛИ, элементы 48-50 задержки. На чертеже показаны информационный 52 вход, первый 53 и второй 54 синхронизирующие и счетный 55 входы, а также первый 56 и второй 57 информационные, и первый 58 и второй 59 синхронизирующие выходы.
Блок 3 (фиг.4) контроля временных периодов предъявления тестовых заданий содержит компаратор 65, триггеры 66, 67, элементы 68, 69 И, элемент 70 ИЛИ, элементы 72, 73 задержки. На чертеже показаны первый 75 и второй 76 информационные входы, первый 77, второй 78 и третий 79 синхронизирующие входы, а также первый 80 и второй 81 выходы.
Блок 4 (фиг.1) памяти выполнен в виде оперативного запоминающего устройства, имеющего адресный вход 61, вход 62 считывания данных тестов и выход 63.
Блок 5 (фиг.5) идентификации ответов пользователей содержит регистры 84, 85, компаратор 86, триггеры 87, 88, элементы 89, 90 И, элемент 91 ИЛИ, элементы 92, 93 задержки. На чертеже показаны первый 96 и второй 97 информационные входы, первый 98 и второй 99 синхронизирующие входы, а также информационный 100, первый и второй синхронизирующие выходы.
Блок 6 (фиг.6) селекции признаков полученных ответов содержит триггеры 105, 106, элементы 107-109 И, группу 110 элементов И, элемент 111 ИЛИ. На чертеже показаны информационный 114 вход, первый 115, второй 116 и третий 117 синхронизирующие входы, первый 118 и второй 119 управляющие входы, а также информационный 120, первый 121, второй 122 и третий 123 синхронизирующие выходы.
Блок 7 (фиг.7) содержит счетчик 125, дешифратор 126, элементы 127-129 И. На чертеже показаны счетный 130 и синхронизирующий 131 входы, а также группа 21-23 оценочных выходов.
Автоматизированное рабочее место контроля знаний операторов АСУ включает терминал, имеющего экран для
воспроизведения тестовых заданий [3], и клавиатуру персонального компьютера.
Управление контролем знаний осуществляется с сервера автоматизированной системы управления (на чертеже не показан).
Перед началом очередного цикла работы системы из сервера на вход 10 системы поступает код номера контрольного теста, задания которого должны быть предъявлены оператору. Этот код через вход 40 блока 1 поступает на вход регистра 30 и записывается в него синхронизирующим импульсом сервера, поступающим с входа 12 системы через вход 41 блока 1 на синхронизирующий вход регистра 30.
Кроме того, с сервера задается один из двух режимов работы системы: режим контроля знаний оператора АСУ или режим самоконтроля, реализуемых с помощью триггера 105 блока 6, управляемого с входов 14 и 15 системы.
Если триггер 105 блока 6 находится в исходном («нулевом») состоянии, то он реализует режим контроля знаний оператора АСУ, при котором триггер 105 низким потенциалом с прямого выхода блокирует цепи выдачи «подсказок» через элементы 107, 108 и группу элементов 110 И.
Если же триггер 105 блока 6 будет переведен в единичное состояние, то это будет означать работу системы в режиме самоконтроля операторов АСУ. При этом высоким потенциалом с единичного выхода триггера элементы 107, 108 и группа элементов 110 И будут открыты для выдачи подсказок на экран дисплея.
Код номера контрольного теста с выхода 42 регистра 30 поступает на вход дешифратора 32, который расшифровывает этот код и на одном из его выходов формируется высокий потенциал, открывающий один из соответствующих элементов 34-36 И.
Параллельно с этим, синхронизирующий сигнал сервера с входа 41 блока 1 задерживается элементом 37 задержки (на время срабатывания дешифратора 30 и установки кода в регистре 30) и с выхода элемента 37 задержки, пройдя открытый по второму входу один из элементов 34-36 И, поступает на вход считывания фиксированной ячейки памяти постоянного запоминающего устройства 33.
В фиксированной ячейке этого блока памяти хранится кодовое сообщение, структура которого имеет следующий вид:
КОД
КОД
Начальный адрес первого тестового задания
Общее количество заданий в данном контрольном тесте
Содержимое фиксированной ячейки ПЗУ 33 считывается на вход регистра 31, куда оно заносится синхронизирующим импульсом, поступающим с выхода элемента задержки 38 на синхронизирующий вход регистра 31. При этом код начального адреса первого тестового задания с выхода 42 блока 1 через вход 52 блока 2 поступает на один вход сумматора 46, а код общего количества заданий в данном контрольном тесте через вход 76 блока 3 поступает на а один вход компаратора 65 блока 3.
Синхронизирующий импульс с выхода элемента задержки 38 блока 1 после занесения кода в регистр 31 через выход 43 блока 1 и вход 53 блока 2 проходит через элемент 47 ИЛИ на вход элемента 48 задержки, где задерживается на время срабатывания регистра 31 и установки кода на входе сумматора 46. Учитывая, что к этому моменту счетчик 45, выход которого соединен с другим входом сумматора 46, находится в исходном «обнуленном» состоянии, то на одном входе сумматора будет содержимое код начального адреса первого тестового задания, а на другом входе - код, соответствующий нулевому значению.
Синхронизирующим импульсом, поступающим на синхронизирующий вход сумматора 46 с выхода элемента задержки 48, на выходе 56 сумматора 46 будет зафиксирован код начального адреса первого тестового задания, которое должно быть выдано на экран дисплея оператора АСУ.
Этот же импульс, задержанный элементом задержки 49 на время переходных процессов в сумматоре 46, через выход 58 блока 2 поступает на вход 62 считывания блока 4 памяти и считывает содержимое ячейки с начальным адресом на выход 63 блока 4.
Структура считываемого кодового сообщения имеет следующий вид:
КОД
КОД
Содержание тестового задания
Правильный ответ на вопросы тестового задания
После считывания содержание тестового задания выдается на экран дисплея оператора АСУ через выход 16 системы, а код правильного ответа на вопросы тестового задания с выхода 63 блока 4 через вход 96 блока 5 поступает на информационный вход регистра 84, куда и заносятся синхронизирующим импульсом, поступающим с выхода 59 блока 2 (после задержки на время считывания кода с блока 4 памяти и установки его на входах регистра 84) через вход 98 блока 5 на синхронизирующий вход регистра 84..
Оператор АСУ из предлагаемых вариантов ответа выбирает тот, который он считает предпочтительным и набирает на клавиатуре соответствующий знак или символ. Код ответа через вход 11 системы и через вход 97 блока 5 поступает на информационный вход регистра 85, куда и заносится синхронизирующим импульсом с входа системы 13 через синхронизирующий вход 99 блока 5.
Одновременно с этим, тот же синхроимпульс с входа 99 блока 5 задерживается элементом задержки 92 на время записи кода в регистр 85 и затем поступает на синхронизирующий вход компаратора 86, на информационные входы которого подаются коды регистров 84 и 85.
Если коды регистров совпали, то на выходе 137 компаратора 86 формируется сигнал, устанавливающий триггер 87 в единичное состояние. При котором высоким потенциалом с прямого выхода будет открыт элемент 89 И, на другой вход которого поступает синхронизирующий импульс с выхода элемента задержки 93, задерживающего синхронизирующий импульс на время срабатывания компаратор и триггера 87.
Импульс с выхода элемента 93 задержки проходит элемент 89 И, и во-первых, через элемент 91 ИЛИ задерживается элементом 94 задержки на время длительности импульса и поступает на установочные входы триггеров 87, 88, устанавливая или подтверждая их исходное состояние.
Во-вторых, синхронизирующий импульс с выхода элемента 89 И проходит на выход 101 блока 5, откуда поступает на вход 115 блока 6 и далее проходит элемент 107 И, открытый высоким потенциалом триггера 105 в режиме самоконтроля, на выход 122 и далее на сигнальный выход 19 системы в качестве сигнала «ПРАВИЛЬНЫЙ ОТВЕТ».
Кроме того, синхронизирующий импульс с выхода 101 блока 5, поступает на вход 78 блока 3, где проходит элемент 70 ИЛИ и поступает на синхронизирующий вход компаратора 65, сравнивающего показания счетчика 45 блока 2 с заданным числом заданий в контрольном тесте.
Учитывая то обстоятельство, что код счетчика 45 блока 2, в данный момент меньше числа заданий в контрольном тесте, то на выходе 136 компаратора 65 формируется сигнал, устанавливающий триггер 67 в единичное состояние, при котором элемент 69 И будет открыт по одному входу. Одновременно с этим, синхронизирующий импульс с выхода элемента 70 ИЛИ, задерживается элементом 72 на время срабатывания компаратора 65 и триггера 67, и проходит через открытый элемент 69 И на выход 81 блока 3, откуда он, во-первых, через вход 54 блока 2 поступает как на счетный вход счетчика 45, увеличивая его показания на единицу, так и через элемент 47 ИЛИ и элемент 28 задержки на синхронизирующий вход сумматора 46, фиксируя факт увеличения кода на адресном входе блока памяти на единицу.
Далее осуществляется считывание описанным выше образом следующего тестового задания и соответствующего ему кода правильного ответа в регистр 84 блока 5.
Если же в процессе выбора ответа на очередное тестирующее задание в регистр 85 будет введен неправильный ответ, то этот факт будет зафиксирован компаратором 86, формированием сигнала на выходе 138, который установит триггер 88 в единичное состояние. В результате этого элемент 90 И будет открыт.Импульс с выхода элемента 93 задержки пройдет через элемент 90 И на выход 102 блока 5 и поступит, во-первых, через вход 116 блока 6 на единичный вход триггера 106, фиксирующего факт ошибки и открывающего по одному входу элементы 110 И.
Во-вторых, с входа 116 блока 6 он пройдет через элемент 108 И, открытый высоким потенциалом триггера 105 в режиме самоконтроля, на выход 123 в качестве сигнала «ОТВЕТ НЕПРАВИЛЬНЫЙ».
Учитывая, что в режиме самоконтроля триггер 105 открывает и элементы 110 И по второму входу, то с выхода 100 блока 5 код правильного ответа через элементы 110 И группы будет выдан на экран дисплея в виде информации «Правильный ответ».
В-третьих, импульс с выхода 102 блока 5 поступает на вход 130 блока 7 и далее на счетный вход счетчика 125, подсчитывающего число ошибок. Показания счетчика 125 поступают на вход дешифратора 126, который в зависимости от показаний счетчика 125 открывает один из элементов 127-129 И. Выходам соответствующих элементов 127-129 И поставлены в соответствие возможные оценки знаний, которые выдаются на выходы 21-23 системы.
В-четвертых, этот же импульс с входа 116 блока 6 поступает на один вход элемента 109 И, состояние которого определяется потенциалом с инверсного выхода триггера 105. Если в данный момент триггер 105 находится в режиме самоконтроля, то низким потенциалом с инверсного выхода триггера 105 элемент 109 И будет закрыт и продолжение цикла предъявления очередного тестового задания возможно лишь после повторного ввода теперь уже правильного подсказанного ответа в регистр 85 блока 5.
В этом случае компаратор 86 зафиксирует факт сравнения кодов регистров 84 и 85, благодаря чему триггер 87 высоким потенциалом откроет элемент 89 И, через который синхронизирующий импульс с выхода элемента 93 задержки проходит на выход 101 блока 5 и далее через вход 78 блока 3 и элемент 70 ИЛИ на синхронизирующий вход компаратора 65
Компаратор 65 формирует сигнал на выходе 136, который устанавливает триггер 67 в единичное состояние и открывает, тем самым, элемент 69 И. В результате этого синхронизирующий импульс с выхода элемента 72 задержки проходит через элемент 69 И на выход 81 блока 3 и далее на вход 54 блока 2, где проходит как на счетный вход счетчика 45, так и через элемент 47 ИЛИ и элемент задержки 48 на синхронизирующий вход сумматора 8.
Далее осуществляется считывание описанным выше образом следующего тестового задания и соответствующего ему кода правильного ответа в блок 5.
Если же триггер 105 находился в исходном состоянии, что соответствует режиму работы системы в режиме контроля, то высоким потенциалом с инверсного выхода будет открыт элемент 109 И.
В результате этого импульс с входа 116 блока 6 пройдет через элемент 109 И на выход 121 блока 6, откуда он поступает на вход 79 блока 3, где он проходит элемент 70 ИЛИ и поступает на синхронизирующий вход компаратора.
Учитывая, что число выполненных заданий теста намного меньше заданного их числа, то блок 3 вновь выдает сигнал на выходе 81, откуда он вновь поступает на вход 54 блока 2.
Описанный процесс будет продолжатся до тех пор, пока компаратор 65 блока 3 не зафиксирует равенства кодов на своих входах. Как только компаратор 65 зафиксирует равенство кодов счетчика 45 блока 2 и регистра 31 блока 1, то на выходе 137 компаратора сигнал, устанавливающий триггер 87 в единичное состояние, при котором триггер 87 высоким потенциалом открывает элемент 89 И, на другой вход которого поступает синхронизирующий импульс с выхода элемента 93 задержки.
Синхронизирующий импульс проходит элемент 89 И, и через выход 101 блока 5 поступает, во-первых, как на выход 18 в качестве сигнала серверу об окончании предъявления тестовых заданий, так и на установочные входы блока 2, возвращая счетчик и сумматор в исходное состояние.
Во-вторых, этот же импульс через вход 131 блока 7 поступает на входы элементов 127-129 И, и проходит на выход того из них, который будет открыт соответствующим выходом дешифратора 126, что определяет вид оценки, которую заслужил тестируемый оператор по результатам работы.
В-третьих, этот же импульс через вход 117 блока 6 поступает на вход элемента 111 ИЛИ и далее на установочный вход триггера 105, устанавливая его в исходное состояние, которое соответствует режиму контроля знаний.
Таким образом, введение новых узлов и конструктивных связей позволило существенно повысить точность оценки знаний обучаемых по всем разделам изучаемых предметных областей.
Источники информации, принятые во внимание:
1. Патент США №0505651 М. кл. G06F 13/40, 13/38, 1992
2. Патент США №5129083 М. кл. G06F 12/00, 15/40, 1992 (прототип).