ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО РАСПОЗНАВАНИЯ ИСТИННОСТИ ПЕРЕСЕЧЕНИЯ ПЕЛЕНГОВ

Полезная модель относится к устройствам обработки информации (УОИ) и может быть использована в информационных системах (например, в двухпозиционной триангуляционной системе пассивной локации) для решения задачи распознавания истинных точек пересечения пеленгов (ИТПП). Под распознаванием понимается разбиение значений пеленгов, измеренных в различных приемных пунктах, на классы по признаку принадлежности к ИТПП.
Наиболее близким к предлагаемому техническому решению по технической сущности и достигаемому результату является вычислительное устройство распознавания истинности пересечения пеленгов (по патенту РФ №2084914, МПК G01S 3/14, G06F 17/00), предназначенное для решения задачи распознавания ИТПП двух РЛС при решении триангуляционной задачи по постановщикам активных шумовых помех (АШП), выбранное в качестве прототипа.
Известное устройство - прототип содержит четыре элемента задержки 1.1, 1.2, 1.3, 1.4; восемь вычитателей 2.1-2.8; четыре блока вычисления ctg 3.1 - 3.4; пять блоков памяти 4.1, 4.2, 7, 10, 11; два делителя 5.1, 5.2; два блока вычисления arctg 6.1, 6.2; сумматор 8; блок вычисления модуля 9; два элемента сравнения 12.1, 12.2; дешифратор 13.
В основе работы этого устройства лежит свойство истинных пересечений пеленгов, заключающееся в том, что сумма курсового угла цели относительно первого пеленгатора, курсового угла цели относительно
второго пеленгатора и углов, образованных линией базы (отрезком, соединяющим местоположения пеленгаторов) и линиями визирования: "пеленгатор-цель", в любой единый момент времени равна 180 угловым градусам.
Недостатком устройства - прототипа является наличие погрешности вычисления угла γ при движении целей с малыми скоростями на значительном удалении от РЛС, что приводит к снижению вероятности правильного распознавания пеленгов в случае высокой пространственной плотности целей, а также в ситуации, когда воздушные объекты летят параллельными курсами (или при незначительной разности углов γ), но на разных курсовых дальностях, как с разными, так и одинаковыми скоростями, как на разных, так и на одинаковых высотах.
Задача, на решение которой направлена полезная модель, заключается в создании вычислительного устройства распознавания истинности пересечения пеленгов, обеспечивающего повышение вероятности правильного распознавания ИТПП в системе двух РЛС за счет устранения зависимости функционирования устройства от взаимного расположения курсов воздушных объектов.
Б
В заявляемом устройстве осуществляется распознавание ИТПП по данным двух РЛС с использованием измененного известного признака истинности ТПП [в прототипе] в комплексе с двумя предлагаемыми, к которым относятся: время достижения целью линии базы Т и угол Ψ между плоскостью, образованной точками стояния РЛС, целью и ее проекцией на горизонтальную плоскость. Окончательное решение об истинности точек пересечения пеленгов принимается по результату обработки предварительных решений по каждому из признаков.
ik1
ik2
ik3
В качестве первого признака распознавания ИТПП взято значение угла γ между проекцией курса цели на горизонтальную плоскость и линией базы по результатам трех последовательных измерений азимута β, β и β.
ik12
2
1
ik23
3
2
ik13
3
1
Из геометрической интерпретации (фиг.1) следует, что разности азимутов и значения углов θ связаны соотношениями: Δβ=θ-θ, Δβ=θ-θ, Δβ=θ-θ. Из теоремы синусов следует, что
Из выражений (1)-(3) путем несложных преобразований получим выражение для расчета величины угла 9 на момент последнего измерения:
Значение информативного признака идентификации пеленгов угла γ между проекцией курса цели на горизонтальную плоскость и линией базы как для каждого из пеленгаторов имеет вид
ik
ik
γ
Из расчетного значения величины γ вычитается расчетное значение величины γ-180°. Анализируя полученную величину Δ, устройство примет одно из трех решений:
1
1. k, l пересечение пеленгов "истинно", если Δγ<C;
2
2. k, l пересечение "ложно", если Δγ>C;
3. в противном случае решение не принимается (область неопределенности).
Б
Вторым признаком распознавания ИТПП является полетное время цели до линии базы Т, которое определяется по данным измерений азимута
1
2
3
Б
цели β, β, β в трех смежных обзорах. Из геометрической интерпретации (фиг.2) после ряда математических преобразований получено относительное время достижения целью линии базы Т:
Предложенный признак распознавания имеет высокие вероятностные характеристики в случае, если цели двигаются с одинаковыми скоростями, но на различных курсовых дальностях.
Третий признак распознавания ИТПП заключается в нахождении такого функционального преобразования над координатами целей, измеренными РЛС, входящими в систему, которое позволяет получить инвариант, т.е. функцию, при постановке в которую значений пеленгов тождественных целей измеренных в любой паре РЛС, результат вычислений по заданному алгоритму не меняется. Для решения задачи рассматривается инвариант, образованный отношением высоты цели Н к координате X, для которого нет необходимости вычислять производные от координат целей [Булычев Ю.Г. Децентрализация обработки измерительной информации в задаче отождествления пеленгов. Радиотехника. 1992. №7, с.46-52.]:
ik
jk
ik
jk
где: ε, ε, β, β - углы места, азимута измеренные i-й и j-й РЛС по k-й цели.
Угол Ψ (фиг.3) между плоскостью образованной точками стояния РЛС, целью и ее проекцией на плоскость XOY является признаком идентификации и при отсутствии ошибок справедливо:
Сущность полезной модели заключается в следующем.
Предлагаемое вычислительное устройство распознавания истинности пересечения пеленгов содержит, так же как и прототип, четыре элемента задержки, восемь вычитателей, четыре блока вычисления ctg, пять блоков памяти, два делителя, два блока вычисления arctg, первый сумматор, первый блок вычисления модуля числа и два элемента сравнения. В отличие от прототипа в вычислительное устройство отождествления истинности пересечения пеленгов введены восемь вычитателей, десять блоков памяти, четыре делителя, второй сумматор, два блока вычисления модуля числа, четыре блока сравнения, шифратор, два блока вычисления cos, два блока вычисления tg, восемь блоков вычисления sin. При этом первый вход устройства объединен с входами первого блока вычисления cos, третьего элемента задержки, первого элемента задержки, первого вычитателя, второго блока вычисления sin, вторым входом четвертого вычитателя и вторым входом второго вычитателя, выход первого элемента задержки соединен с первым входом седьмого вычитателя и первым входом первого вычитателя, выход которого соединен с входом первого блока вычисления sin и входом первого блока вычисления ctg, выход которого подключен к первому входу первого умножителя, второй вход которого соединен с выходом первого блока памяти, а выход со вторым входом третьего вычитателя, выход третьего элемента задержки соединен с вторым входом седьмого вычитателя, входом третьего блока вычисления sin, и первым входом второго вычитателя, выход которого подключен через второй блок вычисления ctg к первому входу третьего вычитателя, выход которого через первый блок вычисления arcctg подключен к второму входу первого сумматора, второй умножитель своим первым входом соединен с выходом первого блока вычисления sin, вторым входом с третьим блоком вычисления sin, а его выход подключен к второму входу первого делителя, третий умножитель своим первым входом
соединен с выходом второго блока вычисления sin, вторым входом с третьим блоком памяти, а его выход подключен к первому входу четвертого умножителя, выход седьмого вычитателя через четвертый блок вычисления sin соединен со вторым входом четвертого умножителя, выход которого соединен с первым входом первого делителя, выход которого соединен вторым входом девятого вычитателя, на первый вход которого подключен выход седьмого блока памяти, первый и второй входы второго делителя соединены с выходами девятого блока памяти и девятого вычитателя соответственно, второй вход устройства совмещен с первым входом четвертого вычитателя, выход которого соединен с первым входом первого сумматора, выход которого соединен с первым входом пятого вычитателя, второй вход которого соединен с выходом одиннадцатого блока памяти, а выход с первым входом шестого вычитателя, выход которого подключен к входу первого блока вычисления модуля числа, выход которого соединен с вторым входом первого элемента сравнения и первым входом второго элемента сравнения, выходы пятого и шестого блоков памяти соединены с первым и вторым входами первого и второго элементов сравнения соответственно, выходы которых являются первым и шестым входами шифратора соответственно, третий вход устройства совмещен с первым входом восьмого вычитателя, выход которого соединен с первым входом второго сумматора, выход которого подключен ко второму входу шестого вычитателя, четвертый вход устройства является входом первого блока вычисления tg, третий делитель подключен своими первым и вторым входами к выходам первого блока вычисления cos и третьего делителя соответственно, а выходом через первый блок вычисления arctg к первому входу десятого вычитателя, пятый вход устройства является входом второго блока вычисления tg, четвертый делитель подключен своими первым и вторым входами к выходам второго блока вычисления tg и второго блока вычисления cos соответственно, а своим выходом через второй блок вычисления arctg к второму входу десятого вычитателя, выход которого соединен с входом
второго блока вычисления модуля числа, первый и второй входы четвертого элемента сравнения соединены с вторым входом второго блока вычисления модуля числа и выходом тринадцатого блока памяти соответственно, а выход четвертого элемента сравнения подключен к третьему входу шифратора, первый и второй входы третьего элемента сравнения соединены с выходом двенадцатого блока памяти и первым входом второго блока вычисления модуля числа, а его выход со вторым входом шифратора, шестой вход устройства соединен с входами второго блока вычисления cos, второго и четвертого элементов задержки, шестого блока вычисления sin, вторыми входами восьмого, тринадцатого, четырнадцатого вычитателей, выход второго элемента задержки соединен с первым входом шестнадцатого вычитателя и первым входом тринадцатого вычитателя, выход которого соединен с входами пятого блока вычисления sin и третьего блока вычисления ctg, первый и второй входы пятого умножителя соединены с выходами третьего блока вычисления ctg и второго блока памяти соответственно, первый вход пятнадцатого вычитателя соединен через четвертый блок вычисления ctg с выходом четырнадцатого вычитателя, а его вторым входом с выходом пятого умножителя, через второй блок вычисления arcctg выход пятнадцатого вычитателя соединен со вторым входом второго сумматора, выход четвертого элемента задержки соединен с первым входом четырнадцатого вычитателя, входом седьмого блока вычисления sin и вторым входом шестнадцатого вычитателя, выход которого через восьмой блок вычисления sin соединен со вторым входом восьмого умножителя, первый вход которого соединен с выходом седьмого умножителя, а выход с первым входом шестого делителя, первый и второй входы седьмого умножителя соединены с выходами шестого блока вычисления sin и четвертого блока памяти соответственно, первый и второй входы шестого умножителя соединены с выходами пятого и седьмого блоков вычисления sin соответственно, а его выход подключен ко второму входу шестого делителя, выход которого соединен со вторым входом двенадцатого вычитателя,
первый вход которого соединен с восьмым блоком памяти, а выход с первым входом пятого делителя, выход десятого блока памяти подключен к второму входу пятого делителя, первый и второй вход одиннадцатого вычитателя соединен с соответствующими выходами второго и пятого делителей, выход одиннадцатого вычитателя через третий блок вычисления модуля числа соединен с первым и вторым входами шестого и пятого элементов сравнения соответственно, второй и первый входы которых соединены с выходами пятнадцатого и четырнадцатого блоков памяти соответственно, выходы пятого и шестого элементов сравнения соединены с четвертым и пятым входами шифратора соответственно, первый, второй, третий выходы шифратора являются соответствующими выходами устройства.
Сущность полезной модели поясняется чертежами, где на фиг.1 представлена геометрическая интерпретация, поясняющая вычисление признаков распознавания ИТПП; на фиг.2 - пояснение признака распознавания по достижению целью линии базы; на фиг.3 - пояснение признака распознавания цели по величине двугранного угла; на фиг 4 - представлено предлагаемое вычислительное устройство распознавания истинности пересечения пеленгов; на фиг.5 - графики зависимости вероятности правильного распознавания истинности пересечения пеленгов в известном и предлагаемом устройствах.
Вычислительное устройство распознавания истинности пересечения пеленгов (фиг.4) содержит: 1.1 - первый элемент задержки, 1.2 - второй элемент задержки, 2.1 - первый вычитатель, 2.2 - второй вычитатель, 2.3 - третий вычитатель, 2.4 - четвертый вычитатель, 2.5 - пятый вычитатель, 2.6 - шестой вычитатель, 2.7 - седьмой вычитатель, 2.8 - восьмой вычитатель, 2.9 - девятый вычитатель, 2.10 - десятый вычитатель, 2.11 - одиннадцатый вычитатель, 2.12 - двенадцатый вычитатель, 2.13 - тринадцатый вычитатель, 2.14 - четырнадцатый вычитатель, 2.15 - пятнадцатый вычитатель, 2.16 - шестнадцатый вычитатель, 3.1 - первый блок вычисления ctg, 3.2 - второй
блок вычисления ctg, 3.3 - третий блок вычисления ctg, 3.4 - четвертый блок вычисления ctg, 4.1 - первый блок памяти, 4.2 - второй блок памяти, 5.1 - первый делитель, 5.2 - второй делитель, 5.3 - третий делитель, 5.4 - четвертый делитель, 5.5 - пятый делитель, 5.6 - шестой делитель, 6.1 - первый блок вычисления arctg, 6.2 - второй блок вычисления arctg, 7.1 - третий блок памяти, 7.2 - четвертый блок памяти, 8.1 - первый сумматор, 8.2 - второй сумматор, 9.1 - первый блок вычисления модуля числа, 9.2 - второй блок вычисления модуля числа, 9.3 - третий блок вычисления модуля числа, 10 - пятый блок памяти, 11 - шестой блок памяти, 12.1 - первый элемент сравнения, 12.2 - второй элемент сравнения, 12.3 - третий элемент сравнения, 12.4 - четвертый элемент сравнения, 12.5 - пятый элемент сравнения, 12.6 - шестой элемент сравнения, 13 - шифратор, 14.1 - седьмой блок памяти; 14.2 - восьмой блок памяти, 15.1 - третий элемент задержки, 15.2 - четвертый элемент задержки, 16.1 - первый блок вычисления arcctg, 16.2 - второй блок вычисления arcctg, 17.1 - девятый блок памяти, 17.2 - десятый блок памяти, 18.1 - первый умножитель, 18.2 - второй умножитель, 18.3 - третий умножитель, 18.4 - четвертый умножитель, 18.5 - пятый умножитель, 18.6 - шестой умножитель, 18.7 - седьмой умножитель, 18.8 - восьмой умножитель, 19 - одиннадцатый блок памяти, 20.1 - первый блок вычисления cos, 20.2 - второй блок вычисления cos, 21.2 - первый блок вычисления tg, 21.2 - второй блок вычисления tg, 22 - двенадцатый блок памяти, 23 - тринадцатый блок памяти, 24 - четырнадцатый блок памяти, 25 - пятнадцатый блок памяти, 26.1 - первый блок вычисления sin, 26.2 - второй блок вычисления sin, 26.3 - третий блок вычисления sin, 26.4 - четвертый блок вычисления sin, 26.5 - пятый блок вычисления sin, 26.6 - шестой блок вычисления sin, 26.7 - седьмой блок вычисления sin, 26.8 - восьмой блок вычисления sin.
При этом первый вход устройства объединен с входами первого блока вычисления cos 20.1, третьего элемента задержки 15.1, первого элемента задержки 1.1, первого вычитателя 2.1, второго блока вычисления sin 26.2, вторым входом четвертого вычитателя 2.4 и вторым входом второго вычитателя 2.2. Выход первого элемента задержки 1.1 соединен с первым входом седьмого вычитателя 2.7 и первым входом первого вычитателя 2.1, выход которого соединен с входом первого блока вычисления sin и входом первого блока вычисления ctg 3.1, выход которого подключен к первому входу первого умножителя 18.1, второй вход которого соединен с выходом первого блока памяти 4.1, а выход - со вторым входом третьего вычитателя 2.3. Выход третьего элемента задержки 15.1 соединен с вторым входом седьмого вычитателя 2.7, входом третьего блока вычисления sin 26.3 и первым входом второго вычитателя 2.2. Выход второго вычитателя 2.2. подключен через второй блок вычисления ctg 3.2 к первому входу третьего вычитателя 2.3, выход которого через первый блок вычисления arcctg 16.1 подключен ко второму входу первого сумматора 8.1, второй умножитель 18.2 своим первым входом соединен с выходом первого блока вычисления sin 26.1, вторым входом с третьим блоком вычисления sin 26.3, а его выход подключен ко второму входу первого делителя 5.1, третий умножитель 18.3 своим первым входом соединен с выходом второго блока вычисления sin 26.2, вторым входом с третьим блоком памяти 7.1, а его выход подключен к первому входу четвертого умножителя 18.4, выход седьмого вычитателя 2.7 через четвертый блок вычисления sin 26.4 соединен со вторым входом четвертого умножителя 18.4, выход которого соединен с первым входом первого делителя 5.1. Выход делителя 5.1 соединен со вторым входом девятого вычитателя 2.9, на первый вход которого подключен выход седьмого блока памяти 14.1. Первый и второй входы второго делителя 5.2 соединены с выходами девятого блока памяти 17.1 и девятого вычитателя 2.9 соответственно. Второй вход устройства совмещен с первым входом четвертого вычитателя 2.4, выход которого соединен с первым входом
первого сумматора 8.1, выход которого соединен с первым входом пятого вычитателя 2.5, второй вход которого соединен с выходом одиннадцатого блока памяти 19, а выход с первым входом шестого вычитателя 2.6. Выход вычитателя 2.6 подключен к входу первого блока вычисления модуля числа 9.1, выход которого соединен со вторым входом первого элемента сравнения 12.1 и первым входом второго элемента сравнения 12.2. Выходы пятого 10 и шестого 11 блоков памяти соединены с первым и вторым входами первого 12.1 и второго 12.2 элементов сравнения соответственно, выходы которых являются первым и шестым входами шифратора 13 соответственно. Третий вход устройства совмещен с первым входом восьмого вычитателя 2.8, выход которого соединен с первым входом второго сумматора 8.2, выход которого подключен ко второму входу шестого вычитателя 2.6. Четвертый вход устройства является входом первого блока вычисления tg 21.1. Третий делитель 5.3 подключен своими первым и вторым входами к выходам первого блока вычисления cos 20.1 и третьего делителя 5.3 соответственно, а выходом через первый блок вычисления arctg 16.1 к первому входу десятого вычитателя 2.10. Пятый вход устройства является входом второго блока вычисления tg 21.2. Четвертый делитель 5.4 подключен своими первым и вторым входами к выходам второго блока вычисления tg 21.2 и второго блока вычисления cos 20.2 соответственно, а своим выходом через второй блок вычисления arctg 16.2 ко второму входу десятого вычитателя 2.10, выход которого соединен с входом второго блока вычисления модуля числа 9.2. Первый и второй входы четвертого элемента сравнения 12.4 соединены со вторым входом второго блока вычисления модуля числа 9.2 и выходом тринадцатого блока памяти 23 соответственно. Выход четвертого элемента сравнения 12.4 подключен к третьему входу шифратора 13. Первый и второй входы третьего элемента сравнения 12.3 соединены с выходом двенадцатого блока памяти 22 и первым входом второго блока вычисления модуля числа 9.2, а его выход со вторым входом шифратора 13. Шестой вход устройства соединен с входами второго блока вычисления cos 20.2, второго 1.2 и
четвертого 15.2 элементов задержки, шестого блока вычисления sin 26.6, вторыми входами восьмого 2.8, тринадцатого 2.13, четырнадцатого 2.14 вычитателей. Выход второго элемента задержки 1.2 соединен с первым входом шестнадцатого вычитателя 2.6 и первым входом тринадцатого вычитателя 2.13, выход которого соединен с входами пятого блока вычисления sin 26.5 и третьего блока вычисления ctg 3.3. Первый и второй входы пятого умножителя 18.5 соединены с выходами третьего блока вычисления ctg 3.3 и второго блока памяти 4.2 соответственно. Первый вход пятнадцатого вычитателя 2.15 соединен через четвертый блок вычисления ctg 3.4 с выходом четырнадцатого вычитателя 2.14, а его вторым входом с выходом пятого умножителя 18.5, через второй блок вычисления arcctg 16.2 выход пятнадцатого вычитателя 2.15 соединен со вторым входом второго сумматора 8.2. Выход четвертого элемента задержки 15.2 соединен с первым входом четырнадцатого вычитателя 2.14, входом седьмого блока вычисления sin 26.7 и вторым входом шестнадцатого вычитателя 2.16, выход которого через восьмой блок вычисления sin 26.8 соединен со вторым входом восьмого умножителя 18.8, первый вход которого соединен с выходом седьмого умножителя 18.7, а выход с первым входом шестого делителя 5.6. Первый и второй входы седьмого умножителя 18.7 соединены с выходами шестого блока вычисления sin 26.6 и четвертого блока памяти 7.2 соответственно. Первый и второй входы шестого умножителя 18.6 соединены с выходами пятого 26.5 и седьмого 26.7 блоков вычисления sin соответственно, а его выход подключен ко второму входу шестого делителя 5.6, выход которого соединен со вторым входом двенадцатого вычитателя 2.12, первый вход которого соединен с восьмым блоком памяти 14.2, а выход с первым входом пятого делителя 5.5. Выход десятого блока памяти 17.2 подключен ко второму входу пятого делителя 5.5. Первый и второй входы одиннадцатого вычитателя 2.11 соединены с соответствующими выходами второго 5.2 и пятого 5.5 делителей, выход одиннадцатого вычитателя 2.11 через третий блок вычисления модуля числа 9.3 соединен с первым и вторым входами
шестого 12.6 и пятого 12.5 элементов сравнения соответственно, со вторым и первым входами которых соединены выходы пятнадцатого 25 и четырнадцатого 24 блоков памяти соответственно. Выходы пятого 12.5 и шестого 12.6 элементов сравнения соединены с четвертым и пятым входами шифратора 13 соответственно. Первый, второй и третий выходы шифратора 13 являются соответствующими выходами устройства.
Устройство работает следующим образом.
i,1
1
i,3
3
i,2
2
Полученные с первого входа устройства в три последовательных момента времени три значения азимута цели формируют на первом входе первого вычитателя 2.1 и первом входе седьмого вычитателя 2.7 величину β азимут цели, измеренный i-м (первым) пеленгатором в момент времени t; на втором входе первого вычитателя 2.1 и втором входе второго вычитателя 2.2, входе второго блока вычисления sin 26.2, входе третьей линии задержки 15.1, втором входе четвертого вычитателя 2.4 и входе первого блока вычисления cos 20.1 величину β азимут цели, измеренный в момент времени t; на первом входе второго вычитателя 2.2, входе третьего блока вычисления sin 26.3 и входе седьмого вычитателя 2.7 величину β азимут цели, измеренный в момент времени t.
13
23
13
23
На выходах первого 2.1 и второго 2.2 вычитателей формируются величины Δβ и Δβ соответственно, которые преобразуются первым 3.1 и вторым 3.2 блоками вычисления ctg. Полученное значение ctg Δβ с выхода первого блока вычисления ctg 3.1 умножается в первом умножителе 18.1 на число 2, хранящееся в первом блоке памяти 4.1, и далее поступает на второй вход третьего вычитателя 2.3, на первый вход которого поступает значение ctg Δβ с выхода второго блока вычисления ctg 3.2. Разница этих значений преобразуется в первом блоке   вычисления arcctg 16.1 и поступает на второй вход первого сумматора 8.1, в котором суммируется со значением угла,
3
образованного линиями визирования на цель и j (второй) пеленгатор в момент времени t, поступающим с выхода четвертого вычитателя 2.4.
i,3
i,3
i
j
i
j
1
2
Полученное на первый вход пятого вычитателя 2.5 значение суммы углов (α+θ) вычитается из значения 180°, хранящегося в одиннадцатом блоке памяти 19. Полученное значение γ поступает на первый вход шестого вычитателя 2.6, на второй вход которого подается аналогично рассчитываемое значение (γ-180°) по данным j-го пеленгатора. Разница величин γ и (γ-180°) после преобразования в блоке вычисления модуля числа 9.1 поступает на два элемента сравнения 12.1 и 12.2 и туда же поступают величины C и С из блоков памяти 10 и 11 соответственно. В результате сравнения на входы 1 и 6 шифратора поступит одна из трех возможных комбинаций 1,0; 0,0; 0,1.
3
i,3
i3,
I,2
i3
i,3
Полученные в момент времени t на вход первого блока вычисления cos 20.1 азимут на цель β, измеренный первой РЛС, и на четвертый вход устройства, он же вход первого блока вычисления tg, значение угла места этой же цели ε измеренное первой РЛ, проходят преобразование в указанных блоках. Значение cos β с выхода блока вычисления cos 20.1 делится на значение tg ε с выхода первого блока вычисления tg. Далее во втором блоке вычисления arctg рассчитывается значение угла Ψ.
j,3
Аналогично рассчитывается значение угла Ψ.
i,3
j,3
3
4
Значения углов Ψ и Ψ полученные в первом и втором блоках вычисления arctg 6.1 и 6.2, вычитаются в десятом вычитателе 2.10 и после расчета модуля этой разницы во втором блоке вычисления модуля числа 9.2 результат поступает на третий и четвертый элементы сравнения 12.3 и 12.4, где сравнивается со значениями С и С, записанными в двенадцатом и тринадцатом блоках памяти 22, 23 соответственно. В результате сравнения на
второй и третий входы шифратора 13 поступит одна из возможных комбинаций 1,0; 0,0; 1,1.
13
2
3
12
1
2
2
13
3
12
обзора
В тоже время производится вычисление подлетного времени к линии базы в следующем порядке: значения sin Δβ и sin β с выходов первого блока вычисления sin 26.1 и третьего блока вычисления sin 26.3 перемножаются между собой во втором умножителе 18.2, значение sin β с выхода второго блока вычисления sin, умноженное на число 2, записанное в третьем блоке памяти, перемножается, в свою очередь, со значением sin Δβ, полученным в результате последовательных преобразований значений углов азимута β и β в седьмом вычитателе 2.7 и четвертом блоке вычисления sin 26.4. Полученное с выхода второго умножителя 18.2 значение sin β · sin Δβ делится в первом делителе 5.1 на значение 2sin βsin Δβ, поступающее с выхода пятого умножителя 18.5, и поступает на второй вход девятого вычитателя 2.9, и далее после вычитания из него значения 1, записанного в седьмом блоке памяти 14.1, делит во втором делителе 5.2 значение Т, записанное в девятом блоке памяти 17.1.
Б
5
6
Результаты деления - полученный по данным i-го пеленгатора, а также аналогично вычисляемый результат деления T по данным j-го пеленгатора вычитаются один из другого в одиннадцатом вычитателе 2.11 и после преобразования в третьем блоке вычисления модуля числа 9.3 поступают на два элемента сравнения 12.5 и 12.6, и туда же поступают величины C и С из блоков памяти 24, 25 соответственно. В результате сравнения на четвертый и пятый входы шифратора 13 поступит одна из трех возможных комбинаций 1,0; 0,0; 1,1. Шифратор 13, получив три комбинации, получаемые вышеизложенным способом, формирует по заданному решающему правилу на одном из трех выходов сигнал:
1. k, 1 пересечение пеленгов "истинно";
2. k, 1 пересечение "ложно";
3. в противном случае решение не принимается (область неопределенности).
Из изложенного следует, что предлагаемое вычислительное устройство распознавания истинности пересечения пеленгов, входящее в состав информационной системы, решающей задачу триангуляции, способно решать задачу распознавания ИТПП вне зависимости от взаимного расположения курсов целей при значительном улучшении показателей качества селекции ИТПП.
Признаки полезной модели 1...26 (фиг.4), а также связи между ними могут быть реализованы на базе существующих средств аналоговой и цифровой схемотехники.
β
ε
ц
В качестве примера на фиг.5 приведены результаты моделирования распознавания ИТПП предлагаемым устройством и прототипом при исходных данных: среднее квадратичное отклонение измерений азимута и угла места σ=σ=0.1°, линейное расстояние между целями L, варьируемое от 5 до 15 км.
Таким образом, применение заявляемого вычислительного устройства распознавания истинности пересечения пеленгов, входящего в состав информационной системы, решающей задачу триангуляции, позволяет решать задачу распознавания ИТПП вне зависимости от взаимного расположения курсов целей и при этом улучшить показатели качества распознавания ИТПП.