УСТРОЙСТВО СИНХРОНИЗАЦИИ

Предлагаемая полезная модель относится к импульсной технике, в частности к обработке цифрового сигнала, и может быть использована в системах синхронизации РЛС.
Известно «Устройство тактовой синхронизации цифрового сигнала» [2286007 С1 опубл. 20.10.2006] которое содержит два триггера с инверсными асинхронными входами сброса и установки, два элемента И-НЕ, двоичный счетчик, который содержит тактовый вход и асинхронный инверсный вход сброса, элемент ИЛИ-НЕ, вход синхронизируемого цифрового сигнала, тактовый вход и первый выход. Кроме того, оно дополнительно содержит вход Логической «1», второй выход, элемент ИЛИ, элемент Исключающее ИЛИ и кодовый вход программирования пороговой длительности заградительной фильтрации синхронизации входного цифрового сигнала, как помех. Причем каждый из триггеров дополнительно содержит тактовый вход и информационный вход, счетчик является синхронным и дополнительно снабжен кодовым входом, являющимся кодовым входом программирования длительности заградительной фильтрации синхронизации входного цифрового сигнала как помехи, прямым входом разрешения счета и инверсным входом разрешения записи, приоритетным относительно входа разрешения счета.
Наиболее близким к предлагаемой полезной модели является «Устройство синхронизации» [67318 опубл. 10.10.2007], которое содержит асинхронное оперативное запоминающее устройство, первый сумматор, второй сумматор, третий сумматор, четвертый сумматор, мультиплексор, счетчик переключения кода мультиплексора, счетчик количества импульсов синхронизации, первый счетчик формирования длительности паузы, второй счетчик формирования длительности импульсов и SR-триггер.
Недостатками этих устройств являются ограничения функциональных возможностей и отсутствие контроля за формированием временных параметров выходных синхросигналов.
Техническим результатом предлагаемой полезной модели является повышение функциональных возможностей устройства синхронизации за счет встроенной в устройство функцией контроля формирования выходного сигнала по длительности периода в пачке импульсов, в виде разрядного кода далее передаваемого в ПЭВМ для регистрации, где полученный код сравнивается с эталонным кодом.
Сущность предлагаемой полезной модели состоит в том, что устройство синхронизации состоит из асинхронного оперативного запоминающего устройства, первого сумматора, второго сумматора, третьего сумматора, четвертого сумматора, мультиплексора, счетчика переключения кода мультиплексора, счетчика количества импульсов синхронизации, первого счетчика формирования длительности паузы, второго счетчика формирования длительностей импульсов, SR-триггера. Первый выход асинхронного ОЗУ, вход которого является первым входом устройства синхронизации, шиной соединен с первым входом счетчика количества импульсов синхронизации, выход которого подключен к первому входу первого счетчика формирования длительности паузы. Выход первого счетчика формирования длительности паузы подключен к первому входу SR-триггера, выход которого является выходом устройства синхронизации. Второй выход асинхронного ОЗУ шиной соединен с первым входом второго счетчика формирования длительности импульсов, первым входом первого сумматора, первым входом второго сумматора, первым входом третьего сумматора и первым входом четвертого сумматора. Третий выход асинхронного ОЗУ подключен к второму входу первого сумматора, четвертый выход асинхронного ОЗУ соединен с вторым входом второго сумматора, пятый выход асинхронного ОЗУ соединен с вторым входом третьего сумматора, шестой выход ОЗУ соединен со вторым входом четвертого сумматора. Выход первого сумматора подключен к первому входу мультиплексора, выход второго сумматора подключен к второму входу мультиплексора, выход третьего сумматора соединен с третьим входом мультиплексора, выход четвертого сумматора соединен с четвертым входом мультиплексора. Выход мультиплексора подключен к второму входу первого счетчика формирования длительности паузы, причем объединенные 3-й вход первого счетчика формирования длительности паузы и второй вход второго счетчика формирования длительности импульсов является вторым входом устройства синхронизации, выход второго счетчика формирования длительности импульсов соединен со вторым входом SR-триггера, выход которого подключен ко второму входу счетчика количества импульсов синхронизации и входу счетчика переключения кода управления мультиплексора, выход которого соединен с пятым входом мультиплексора.
Новым в предлагаемой полезной модели является введение счетчика периодов выходных импульсов, первого D-триггер, второго D-триггер, логического элемента 2И-НЕ и счетчика формирования выходного кода одного периода. Выход SR-триггера соединен со вторым входом второго D-триггера и с первым входом счетчика периодов выходных импульсов, выход которого соединен со вторым входом первого D-триггера, выход первого D-триггера соединен с третьим входом второго D-триггера, выход которого подключен к первому входу логического элемента 2И-НЕ, выход которого соединен с первым счетным входом счетчика формирования выходного кода одного периода, выход счетчика формирования выходного кода одного периода является вторым выходом устройства синхронизации. Второй вход логического элемента 2И-НЕ подключен ко второму входу второго счетчика формирования длительности импульсов, второй вход счетчика периодов выходных импульсов соединен с третьим входом первого D триггера со вторым входом счетчика формирования выходного кода одного периода и является третьим входом устройства синхронизации, первый вход первого D-триггера и первый вход второго D-триггера объединены и подключены к четвертому входу устройства синхронизации.
На фиг.1 представлена функциональная схема предлагаемого устройства синхронизации.
Устройство синхронизации состоит из асинхронного оперативного запоминающего устройства (ОЗУ) 1, первого сумматора 2, второго сумматора 3, третьего сумматора 4, четвертого сумматора 5, мультиплексора 6, счетчика переключения кода мультиплексора 7, счетчика количества импульсов синхронизации 8, первого счетчика формирования длительности паузы 9, второго счетчика формирования длительностей импульсов 10, SR-триггера 11, счетчика периодов выходных импульсов 12, первого D-триггера 13, второго D-триггера 14, логического элемента 2И-НЕ 15, счетчика формирования выходного кода одного периода 16.
Первый выход асинхронного ОЗУ 1, вход которого является первым входом устройства синхронизации, шиной соединен с первым входом счетчика количества импульсов синхронизации 8, выход которого подключен к первому входу первого счетчика формирования длительности паузы 9. Выход первого счетчика формирования длительности паузы 9 подключен к первому входу SR-триггера 11, выход которого является выходом устройства синхронизации. Второй выход асинхронного ОЗУ 1 шиной соединен с первым входом второго счетчика формирования длительности импульсов 10, первым входом первого сумматора 2, первым входом второго сумматора 3, первым входом третьего сумматора 4 и первым входом четвертого сумматора 5. Третий выход асинхронного ОЗУ 1 подключен к второму входу первого сумматора 2, четвертый выход асинхронного ОЗУ соединен с вторым входом второго сумматора 3, пятый выход асинхронного ОЗУ 1 соединен с вторым входом третьего сумматора 4, шестой выход ОЗУ 1 соединен со вторым входом четвертого сумматора 5. Выход первого сумматора 2 подключен к первому входу мультиплексора 6, выход второго сумматора 3 подключен к второму входу мультиплексора 6, выход третьего сумматора 4 соединен с третьим входом мультиплексора 6, выход четвертого сумматора 5 соединен с четвертым входом мультиплексора 6. Выход мультиплексора 6 подключен к второму входу первого счетчика формирования длительности паузы, причем объединенные 3-й вход первого счетчика формирования длительности паузы 9 и второй вход второго счетчика формирования длительности импульсов 10 является вторым входом устройства синхронизации, выход второго счетчика формирования длительности импульсов 10 соединен со вторым входом SR-триггера 11, выход которого подключен ко второму входу счетчика количества импульсов синхронизации 8 и входу счетчика переключения кода управления мультиплексора 7, выход которого соединен с пятым входом мультиплексора 6. Выход SR-триггера 11 соединен со вторым входом второго D-триггера 14 и с первым входом счетчика периодов выходных импульсов 12, выход которого соединен со вторым входом первого D-триггера 13. Выход первого D-триггера 13 соединен с третьим входом второго D-триггера 14, выход которого подключен к первому входу логического элемента 2И-НЕ 15, выход которого соединен с первым счетным входом счетчика формирования выходного кода одного периода 16. Выход счетчика формирования выходного кода одного периода 16 является вторым выходом устройства синхронизации. Второй вход логического элемента 2И-НЕ 15 подключен ко второму входу второго счетчика формирования длительности импульсов 12, второй вход счетчика периодов выходных импульсов 12 соединен с третьим входом первого D триггера 13 со вторым входом счетчика формирования выходного кода одного периода 16 и является третьим входом устройства синхронизации, первый вход первого D-триггера и первый вход второго D-триггера объединены и подключены к четвертому входу устройства синхронизации.
Устройство синхронизации работает следующим образом: на вход 1 асинхронного ОЗУ (1) поступают 16-ти разрядные коды управления dd [15..0] - код длительности импульса синхронизации,
dp [0][15..0] - код 1-го периода импульса синхронизации,
dp [1][15..0] - код 2-го периода импульса синхронизации,
dp [2][15..0] - код 3-го периода импульса синхронизации,
…
dp [n][15..0] - код n-го периода импульса синхронизации,
dn [15..0] - код количества импульсов синхронизации
оп
На вход 2 устройства синхронизации поступает непрерывный сигнал опорной частоты f, который далее поступает на счетные третий вход первого счетчика формирования длительности паузы (9) и на второй вход второго счетчика формирования длительности импульсов (10), из которого формируется вся сетка частот устройства синхронизации. Второй счетчик формирования длительности импульсов (10) отсчитывает длительность формируемого импульса (на вход данных 1 со второго выхода асинхронного ОЗУ (1) поступает код длительности импульса синхронизации dd [15..0]), первый счетчик формирования длительности паузы (9) отсчитывает и формирует паузу между двумя импульсами синхронизации (на вход 2 данных счетчика подаются коды паузы для формирования периодов синхроимпульсов), a SR-триггер (11) формирует передние и задние фронты пачки импульсов синхронизации.
Коды паузы формируются первым сумматором (2), вторым сумматором (3). третьим сумматором (4) и четвертым сумматором (5) работающими в режиме вычитания и на выходе мультиплексора (6), коды паузы dpa [… [15..0] каждого сумматора равны разности кодов dp […][15..0] и dd [...][15..0] для каждого периода формируемого синхроимпульса. Коды dpa […][15..0] с выхода мультиплексора (6) поступают на вход данных (2) первого счетчика формирования длительности паузы (9). Выбор номера канала мультиплексора (6) осуществляется по управляющему входу 5 2-разрядным кодом с выхода счетчика переключенния кода управления мультиплексора (7), на счетный вход которого подаются формируемые выходные импульсы синхронизации.
По коду dn [15..0] поступающему на вход 1 счетчика количества импульсов синхронизации (8), определяется количество синхроимпульсов в пачке, далее формируется сигнал разрешения, который поступает на вход разрешения 1 первого счетчика формирования длительности паузы (9) для формирования паузы между синхроимпульсами.
Код dd [15..0] рассчитывается исходя из требуемого значения длительности синхроимпульса:
и
dd [15..0]=τ-1;
и
код dp […][15..0] рассчитывается исходя из требуемого значения периода импульса синхронизации Т:
и
dp […][15..0]=T-1;
и
код dn [15..0] рассчитывается исходя из требуемого значения количества синхроимпульсов в пачке N:
dn [15..0]=N
Таким образом, формируются регулируемые по длительности от импульса к импульсу, периоду повторения как одиночные, так и пачки импульсов синхронизации. Далее эти синхросигналы поступают на схему контроля, где осуществляется анализ временных параметров выходных импульсов. Схема контроля выходных синхросигналов работает следующим образом: на вход 3 устройства синхронизации поступает начальный импульс сброса, который устанавливает выходы; счетчика периодов (12), счетчика формирования выходного кода (16), D-триггера (13), D-триггера (14) в нулевое состояние (уровень лог.0). Выходные синхроимпульсы с выхода SR-триггера (11) поступают на первый счетный вход счетчика периодов (12) и на тактовый второй вход второго D-триггера (14), на первом входе D-триггера (14) установлена лог.1 (D-вход). Передний фронт первого импульса выходного синхросигнала (наличие импульса лог.1) переключает D-триггер (14) в единичное состояние (уровень лог.1). Счетчик периодов (12) отсчитывает первый, второй входной импульс и формирует на выходе переноса короткий импульс, по переднему фронту которого первый D-триггер (13) переключается в единичное состояние, (на D-входе установлена лог.1). и сбрасывает в нулевое состояние второй D-триггер (14). На выходе второго D-триггера (14) формируется строб высокого уровня (наличие импульса лог.1) длительность которого равна периоду синхросигнала. Положительный строб с выхода D-триггера (14) поступает на первый вход логического элемента 2И-НЕ (15), а на второй вход которого, поступает опорная входная частота fоп. На выходе логического элемента 2И-НЕ (15) формируется пачка импульсов, поступающая на счетный вход счетчика (16) и ограниченная длительностью одного периода синхросигнала. Счетчик формирования выходного кода одного периода (16) на выходе данных формирует шестнадцати разрядный код Dvix [15..0]. Числовое значение кода соответствует одному периоду выходного синхросигнала формируемого на выходе 1 устройства синхронизации. Полученный шестнадцатиразрядный код Dvix [15..0] по выходу 2 (выходной шине) далее передается в ПЭВМ, регистрируется и сравнивается с эталонным кодом. Таким образом, осуществляется контроль выходных сигналов по временным параметрам на выходе устройства синхронизации.