УСТРОЙСТВО, СПОСОБ И СИСТЕМА УПРАВЛЕНИЯ МАТРИЦАМИ

1. Устройство управления матрицами, содержащее:
коммутирующую матрицу системы на кристалле (OSF), используемую для связи процессора с логическим блоком; и
память для хранения теневого адреса, соответствующего физическому адресу, в ответ на запрос на уровне пользователя,
в котором OSF должна содержать логику для определения физического адреса из теневого адреса.
2. Устройство по п.1, в котором память должна хранить виртуальный адрес, соответствующий физическому адресу, и виртуальный алиасный адрес, соответствующий теневому адресу.
3. Устройство по п.2, в котором память должна хранить таблицу страниц, в котором таблица страниц должна иметь ввод, соответствующий виртуальному алиасному адресу и теневому адресу.
4. Устройство по п.1, в котором память должна хранить кэшируемые индикации для теневого адреса и физического адреса.
5. Устройство по п.1, в котором процессор и логический блок взаимно используют адреса, которые известны только во время выполнения операции.
6. Устройство по п.1, в котором процессор и логический блок взаимно используют адреса, которые не фиксированы и известны только во время выполнения операции.
7. Устройство по п.1, в котором логика должна инвертировать один или несколько самых высоких битов теневого адреса для определения физического адреса.
8. Устройство по п.1, в котором память должна хранить приложение, чтобы сформировать запрос на уровне пользователя.
9. Устройство по п.1, в котором память должна хранить приложение, чтобы сформировать операцию хранения, которая передает адреса памяти или другие параметры логическому блоку.
10. Устройство по п.1, в котором OSF и память находятся на одном кристалле интегральной схемы.
11. Устройство по п.1, в котором процессор должен иметь множество процессоров, которые связаны с логическим блоком через OSF.
12. Устройство по п.11, в котором множество ядер процессора, память и OSF расположены на одном кристалле интегральной схемы.
13. Устройство по п.1, дополнительно содержащее первый интерфейс для связи OSF с процессором и второй интерфейс для связи OSF с логическим блоком, в котором первый интерфейс и второй интерфейс каждый содержит основной канал и канал боковой полосы и в котором логический блок и процессор должны быть связаны через основные каналы первого и второго интерфейсов.
14. Способ управления матрицами, содержащий:
в ответ на запрос на уровне пользователя, выделение части памяти для хранения теневого адреса, соответствующего физическому адресу; и
определение в OSF физического адреса из теневого адреса.
15. Способ по п.14, дополнительно содержащий стадию хранения виртуального адреса, соответствующего физическому адресу, и виртуального алиасного адреса, соответствующего теневому адресу в памяти.
16. Способ по п.15, дополнительно содержащий стадию хранения таблицы переадресации страниц в памяти, в котором таблица страниц должна иметь ввод, соответствующий виртуальному алиасному адресу и теневому адресу.
17. Способ по п.14, в котором выделение части памяти содержит выделение недействительного диапазона физических адресов.
18. Способ по п.14, дополнительно содержащий хранение в памяти кэшируемых индикаций для теневого адреса и физического адреса.
19. Способ по п.14, дополнительно содержащий инвертирование одного или нескольких самых высоких битов теневого адреса для определения физического адреса.
20. Способ по п.14, дополнительно содержащий:
хранение приложения в памяти и
приложение, формирующее запрос на уровне пользователя.
21. Способ по п.14, дополнительно содержащий:
хранение приложения в памяти и
приложение, формирующее операцию хранения, которая передает адреса или другие параметры из памяти в логический блок.
22. Способ по п.21, дополнительно содержащий связь процессора с логическим блоком через OSF.
23. Система управления матрицами, содержащая:
устройство ввода/вывода (IO);
коммутирующую матрицу системы на кристалле (OSF) для связи процессора с устройством IO и
память для хранения теневого адреса, соответствующего физическому адресу, в ответ на запрос на уровне пользователя,
в которой OSF должно иметь логику для определения физического адреса из теневого адреса.
24. Система по п.23, в которой память должна хранить виртуальный адрес, соответствующий физическому адресу, и виртуальный алиасный адрес, соответствующий теневому адресу.
25. Система по п.24, в которой память должна хранить таблицу страниц, в которой таблица страниц должна иметь ввод, соответствующий виртуальному алиасному адресу и теневому адресу.
26. Система по п.23, в которой память должна хранить кэшируемую индикацию для каждого теневого адреса и физического адреса.
27. Система по п.23, в которой процессор и логический блок взаимно используют адреса, которые известны только во время выполнения операции.
28. Устройство по п.1, в которой логика должна инвертировать один или несколько самых высоких битов теневого адреса для определения физического адреса.
29. Система по п.23, в которой память должна хранить приложение, чтобы сформировать запрос на уровне пользователя.
30. Система по п.23, в которой память должна хранить приложение, чтобы сформировать операцию хранения, которая передает адреса памяти или другие параметры в устройство ввода-вывода.