МОДУЛЬ ПРОЦЕССОРНЫЙ

Полезная модель относится к области вычислительной техники и может быть использована в качестве центрального процессора в компактных системах цифровой обработки сигналов.
Известен перепрограммируемый вычислитель для систем обработки информации (см. патент РФ №2146389, МПК G06F 15/00, опубл. 10.03.2000 по заявке №98113678/09 от 07.07.1998, патентообладатель Научно-исследовательский институт системных исследований РАН), который содержит базовые вычислительные элементы, контроллер системной шины, блок высокоскоростных приемников/передатчиков, схему управления, представляющую собой процессор.
Общим признаком, совпадающим с признаком заявляемой полезной модели, является процессор, системная шина.
Причинами, препятствующими достижению заявляемого технического результата являются узкие функциональные возможности, обусловленные невозможностью осуществлять информационный обмен данными с внешними устройствами по системной шине ISA, невозможностью ввода и вывода аналоговых сигналов звуковой частоты, отсутствием универсальных параллельных байтовых шин ввода и вывода, меньшим объемом оперативной памяти и меньшим объемом постоянной перепрограммируемой памяти программ и данных.
Известна система обработки данных (см. заявку на изобретение №99118019/09, МПК 7 G06F 9/00, опубл. 27.08.2001, заявитель Маркони Коммьюникейшнз лимитед (GB)), содержащая общую память, схему первого и второго процессора данных, каждый из которых установлен с возможностью выполнения той же самой последовательности рабочих этапов и подсоединяется к общей памяти, устройство развязки, подсоединенное между схемой первого процессора данных и общей памятью и установленное с возможностью ограничения доступа с помощью схемы первого процессора данных к общей памяти до доступа только для чтения, первую и вторую периферийные шины, контроллер доступа, компаратор.
Признаки аналога, совпадающие с признаками заявляемой полезной модели, следующие: первый и второй процессоры, постоянная перепрограммируемая память (в аналоге - общая память).
Причинами, препятствующими достижению заявляемого технического результата являются узкие функциональные возможности, обусловленные невозможностью осуществлять информационный обмен данными с внешними устройствами по системной шине ISA, невозможностью ввода и вывода аналоговых сигналов звуковой частоты, отсутствием универсальных параллельных байтовых шин ввода и вывода, меньшим объемом оперативной памяти и меньшим объемом постоянной перепрограммируемой памяти программ и данных.
Наиболее близким аналогом к заявляемой полезной модели является вычислительная система для интервальных вычислений (см. пат.№2006929, МКИ G06F 15/16, опубл. 30.01.1994 по заявке №4909594/24 от 11.02.1992, заявитель Центральный научно-исследовательский институт машиностроения «ЦНИИМАШ»), содержащая три процессора, три ОЗУ, устройство ввода-вывода, блок микропрограммного управления, блок постоянной памяти и шесть коммутаторов. Второе и третье ОЗУ соединены с вторым и третьим процессорами через коммутаторы, управляющие входы которых соединены с выходами блока постоянной памяти. Адресные входы блока постоянной памяти соединены с выходами двух сдвигающих регистров, введенных в первый процессор и подключенных входами к выходам арифметико-логического устройства. В третьем и втором процессорах введены коммутаторы, подключенные входами к выходу блока локальной памяти, а выходами к входу арифметико-логического устройства.
Признаки аналога, совпадающие с признаками заявляемой полезной модели, следующие: два процессора, контроллер ввода-вывода (в аналоге устройство ввода-вывода), программируемое логическое устройство (в аналоге - блок микропрограммного управления), постоянная перепрограммируемая память (в аналоге - блок постоянной памяти).
Причинами, препятствующими достижению заявляемого технического результата являются узкие функциональные возможности, обусловленные невозможностью осуществлять информационный обмен данными с внешними устройствами по системной шине ISA, невозможностью ввода и вывода аналоговых сигналов звуковой частоты, отсутствием универсальных параллельных байтовых шин ввода и вывода, меньшим объемом оперативной памяти и меньшим объемом постоянной перепрограммируемой памяти программ и данных.
Задача, на решение которой направлено заявляемое техническое решение, заключается в расширении функциональных возможностей заявляемой полезной модели.
Технический результат, заключается в обеспечение взаимодействия с внешними устройствами за счет последовательного канала UART, технологического канала TLINK, последовательного интерфейса McBSP, шины ввода (Vin), шины вывода (Vout) и внешней системной шины ISA, за счет аудио-кодека модуль процессорный способен вводить и выводить аналоговые сигналы звуковой частоты, за счет канала JTAG происходит подключение к технологической ПЭВМ для отладки программ модуля процессорного.
В модуль процессорный, содержащий первый и второй процессоры, программируемое логическое устройство, постоянную перепрограммируемую память, контроллер ввода-вывода, дополнительно введены аудио-кодек, программируемый генератор, перепрограммируемое постоянное запоминающее устройство (ППЗУ) данных, супервизор питания, датчик температуры, первая, вторая и третья синхронные динамические памяти, вторичный преобразователь с изменяемыми номиналами вырабатываемых напряжений, выходы которого с первого по тринадцатый соединены соответственно с третьим входом первого процессора, первым входом второго процессора, с третьим входом программируемого логического устройства, входом постоянной перепрограммируемой памяти, первым входом аудио-кодека, с входом программируемого генератора, с третьим входом контроллера ввода-вывода, с входом ППЗУ данных, супервизора питания, датчика температуры, первой, второй и третьей синхронных динамических памятей, входы-выходы которых соединены соответственно с первыми входами-выходами первого и второго процессоров и вторыми входами-выходами контроллера ввода-вывода, первые входы-выходы которого через локальную системную шину PCI соединены с третьими входами-выходами первого процессора и вторыми входами-выходами второго процессора, вторые, третьи и четвертые входы которого соединены соответственно с первым выходом супервизора питания, вторым выходом программируемого генератора и через последовательный интерфейс MsBSP со вторым выходом первого процессора, первый выход которого соединен со вторым входом аудиокодека, причем второй вход-выход первого процессора служит для связи через канал JTAG, четвертый вход-выход первого процессора через локальную шину данных соединен с входами-выходами программируемого логического устройства, постоянной перепрограммируемой памяти, ППЗУ данных и четвертыми входами-выходами контроллера ввода-вывода, третьи входы-выходы которого служат для связи с внешней системной шиной ISA, причем первый и второй входы контроллера ввода-вывода соединены соответственно с третьим выходом программируемого генератора и четвертым выходом супервизора питания, причем четвертый вход контроллера ввода-вывода предназначен для связи с шиной ввода (Vin), при этом пятый вход контроллера ввода-вывода соединен с выходом программируемого логического устройства, первый и четвертый входы которого соединены соответственно с четвертым и первым выходами программируемого генератора, второй вход программируемого логического устройства соединен с третьим выходом супервизора питания, второй выход которого соединен со вторым входом первого процессора, первый вход которого через последовательный интерфейс MsBSP соединен с выходом второго процессора, причем контроллер ввода-вывода имеет три выхода, первый и второй выходы служат для связи соответственно через технологический TLINK и последовательный UART каналы, третий выход предназначен для шины вывода (Vout).
Вариант исполнения структурной схемы модуля процессорного представлен на чертеже в качестве примера.
Модуль процессорный содержит первый 1 и второй 2 процессоры, программируемое логическое устройство 3, постоянную перепрограммируемую память 4, аудио-кодек 5, программируемый генератор 6, контроллер ввода-вывода 7, перепрограммируемое постоянное запоминающее устройство данных - ППЗУ данных 8, супервизор питания 9, датчик температуры 10, вторичный преобразователь с измененными номиналами вырабатываемых напряжений 11, первую 12, вторую 13 и третью 14 синхронные динамические памяти, технологический канал TLINK 15, последовательный канал UART 16, последовательный интерфейс MaBSP 17, локальную системную шину PCI 18, шину ввода (Vin) 19, шину вывода (Vout) 20, внешнюю системную шину (ISA) 21, канал JTAG 22, локальную шину данных 23.
1
2
3
4
5
6
7
8
9
10
11
12
13
10
3
3
1
3
1
7
6
3
2
4
5
6
1
7
6
6
2
2
4
9
8
1
2
3
4
4
5
1
4
4
1
2
3
2
9
8
10
11
12
В модуле процессорном выходы с первого по тринадцатый 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11, 11 вторичного преобразователя с изменяемыми номиналами вырабатываемых напряжений 11 соединены соответственно с третьим входом 1 первого процессора 1 (это соединение на чертеже показано через клемму 1 (к 1), первым входом 2 (через к 2) второго процессора 2, с третьим входом 3 (через к 3) программируемого логического устройства 3, входом через к 4 постоянной перепрограммируемой памяти 4, первым входом 5 (через к 5) аудио-кодека, с входом к 6 перепрограммируемого генератора 6, с третьим входом 7 (через к 7) контроллера ввода-вывода 7, с входом к 8 ППЗУ данных 8, входом к 9 супервизора питания 9, с входом к 10 датчика температуры 10, с входом к 12 первой синхронной динамической памяти 12, с входом к 13 второй синхронной динамической памяти 13, входом к 14 третьей синхронной динамической памяти 14, входы-выходы первой 12, второй 13 и третьей 14 синхронных динамических памятей соединены соответственно с первыми 11, 2 входами-выходами первого 1 и второго 2 процессоров и вторыми 7 входами-выходами контроллера ввода-вывода 7, первые 7 входы-выходы которого через локальную системную шину PCI 18 соединены с третьими 1 входами-выходами первого процессора 1 и вторыми 2 входами-выходами второго процессора 2, вторые 2, третьи 2 и четвертые 2 входы которого соединены соответственно с первым 9 выходом супервизора питания 9, вторым 62 выходом программируемого генератора 6 и через последовательный интерфейс MsBSP 1 со вторым 1 выходом первого процессора 1, первый 1 выход которого соединен со вторым 5 входом аудио-кодека 5, второй 1 вход-выход первого процессора 1 служит для связи через канал JTAG 22, четвертый 1 вход-выход первого процессора 1 через локальную шину данных 23 соединен с входами-выходами программируемого логического устройства 3, постоянной перепрограммируемой памяти 4, ППЗУ данных 8 и четвертыми 7 входами-выходами контроллера ввода-вывода 7, третьи 7 входы-выходы которого служат для связи с внешней системной шиной 21, первый 7 и второй 7 входы контроллера ввода-вывода 7 соединены соответственно с третьим 6 выходом программируемого генератора 6 и четвертым 9 выходом супервизора питания 9, четвертый 7 вход контроллера ввода-вывода 7 предназначен для связи с шиной ввода (Vin) 19, пятый 7 вход контроллера ввода-вывода 7 соединен с выходом программируемого логического устройства 3, первый 3 и четвертый 3 входы программируемого логического устройства 3 соединены соответственно с четвертым 6 и первым 6 выходами программируемого генератора 6, второй 3 вход программируемого логического устройства 3 соединен с третьим 9 выходом супервизора питания 9, второй 9 выход супервизора питания 9 соединен со вторым 1 входом первого процессора 1, первый 1 вход первого процессора 1 через последовательный интерфейс MsBSP 17 соединен с выходом второго процессора 2, контроллер ввода-вывода 7 имеет первый 7 и второй 7 выходы для связи соответственно через технологический канал TLINK 15 и последовательный канал UART 16 и третий 7 выход для шины вывода (Vout) 20.
При подаче на модуль процессорный первичных напряжений электропитания вторичный преобразователь с измененными номиналами вырабатываемых напряжений 11 формируют вторичные напряжения электропитания и подает их на остальные элементы схемы 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 12, 13, 14 в заданной супервизором напряжений питания 9 последовательности.
1
1
Первый 1 и второй 2 процессоры выполняют обработку данных по программам, хранящимся в энергонезависимой памяти постоянной перепрограммируемой памяти 4 и ППЗУ данных 8. Первый 1 процессор является «ведущим», второй 2 процессор является «ведомым». Запуск программы происходит из постоянной перепрограммируемой памяти 4 после включения питания. Для оперативного хранения данных используются первая 12, вторая 13 синхронные динамические памяти, подключенные через входы-выходы 1, 2 первого 1 и второго 2 процессоров соответственно. Для обмена данными между процессорами используются последовательный интерфейс MsBSP 17 и локальная системная шина 23.
Информационный обмен данными модуля процессорного с внешними устройствами осуществляется по шинам Vin (ввод) 19 и Vout (вывод) 20, внешней системной шине 21 и технологическому TLINK 15, последовательному UART 16 и JTAG 22 каналам.
Обмен данными осуществляется через контроллер ввода-вывода 7. Конкретная конфигурация контроллера ввода-вывода 7 загружается первым 1 процессором после включения питания, что позволяет, при необходимости, гибко изменять алгоритм обслуживания каналов ввода-вывода. Дешифрация адреса и управления загрузкой выполняется в программируемом логическом устройстве 3. Для промежуточного хранения вводимых и выводимых данных используется отдельная память, доступная первому 1 и второму 2 процессорам через контроллер ввода-вывода 7.
Установленный на модуле процессорном аудио-кодек 5, позволяет модулю процессорному вводить и выводить аналоговые сигналы звуковой частоты.
Генерация тактовой частоты для всех частей схемы модуля процессорного осуществляется программируемым генератором 6. Для повышения надежности, на модуль процессорный установлены супервизор питания 9 и датчик температуры 10. Отладка программ модуля процессорного происходит по каналу JTAG 22.