СТАНДАРТНЫЙ АНАЛОГОВЫЙ ИНТЕРФЕЙС ДЛЯ МНОГОЯДЕРНЫХ ПРОЦЕССОРОВ

1. Устройство, содержащее:
первое ядро процессора для выполнения инструкций, первое ядро процессора включает в себя логическую схему первого цифрового интерфейса;
второе ядро процессора для выполнения инструкций, второе ядро процессора включает в себя логическую схему второго цифрового интерфейса; и
средство аналогового интерфейса, соединенного с первым ядром процессора через логическую схему первого цифрового интерфейса и со вторым ядром процессора через логическую схему второго цифрового интерфейса, средство аналогового интерфейса для перемещения потока данных между корпусом, включающим в себя первое и второе ядра процессора и необходимое для этого межкомпонентное соединение.
2. Устройство по п.1, в котором корпус содержит гнездо процессора, включающее в себя первое и второе ядро процессора и средства аналогового интерфейса.
3. Устройство по п.2, в котором первое ядро процессора и второе ядро процессора содержат разнородные ядра, при этом логическая схема первого цифрового интерфейса и логическая схема второго цифрового интерфейса, в основном, подобны.
4. Устройство по п.2, в котором средство аналогового интерфейса служит для того, чтобы представлять единичную электрическую нагрузку для гнезда процессора и межкомпонентного соединения.
5. Устройство по п.1, дополнительно содержащее стандартный цифровой интерфейс, осуществляющий связь между первым и вторым ядрами процессора и средством аналогового интерфейса.
6. Устройство по п.5, в котором стандартный цифровой интерфейс содержит мультиплексор для выбора потока данных из первого ядра процессора или второго ядра процессора для коммуникации с межкомпонентными соединениями, при этом мультиплексор должен получать выходной сигнал выбранных логических средств для эмулирования шины «монтажное ИЛИ».
7. Устройство по п.5, в котором стандартный цифровой интерфейс содержит маршрутизатор для маршрутизации потока данных в направлении общей синхронизации для пути каналов связи или источника синхронизированного маршрута.
8. Устройство по п.7, в котором стандартный цифровой интерфейс дополнительно содержит маршрут для стробирующего сигнала, при этом маршрут для стробирующего сигнала и маршрут для источника синхронизации управляются общим ведущим синхронизирующим сигналом.
9. Устройство по п.7, в котором маршрут для источника синхронизации содержит: первую защелку-триггер для получения приходящих данных для ядра первого процессора и вторую защелку-триггер для получения приходящих данных для ядра второго процессора, при этом первая и вторая защелки-триггеры могут управляться приходящим стробирующим сигналом; и
мультиплексор, соединенный с первой и второй защелками-триггерами, при этом мультиплексор может управляться выравнивающим селектором, который может управляться приходящим стробирующим сигналом.
10. Система, содержащая:
многоядерный процессор, включающий в себя первое ядро, имеющее первый цифровой интерфейс, второе ядро, имеющее второй цифровой интерфейс, и стандартный аналоговый интерфейс, соединенный с первым ядром и вторым ядром;
динамическое ОЗУ (DRAM); и
общее межкомпонентное соединение для связи многоядерного процессора с динамическим ОЗУ.
11. Система по п.10, в которой многоядерный процессор содержит единичную основу, включающую в себя первое и второе ядра, первый и второй цифровой интерфейс, и стандартный аналоговый интерфейс.
12. Система по п.10, в которой стандартный аналоговый интерфейс должен представлять единичную электрическую нагрузку от первого ядра и второго ядра к общему межкомпонентному соединению.
13. Система по п.10, дополнительно содержащая стандартный цифровой интерфейс, спаренный между первым и вторым цифровыми интерфейсами и стандартным аналоговым интерфейсом.
14. Система по п.13, в которой стандартный цифровой интерфейс включает в себя мультиплексор для получения данных первого ядра и данных второго ядра для передачи на общее межкомпонентное соединение.
15. Система по п.14, дополнительно содержащая логические средства, соединенные с мультиплексором, при этом логические средства служат для эмулирования межкомпонентного соединения как «монтажное ИЛИ».
16. Способ, содержащий:
обеспечение данными от первого ядра коммуникационного мультиплексора; обеспечение данными от второго ядра коммуникационного мультиплексора; выбор данных от первого ядра или данных от второго ядра для вывода данных из коммуникационного мультиплексора; и
маршрутизацию выбранных данных через стандартный аналоговый интерфейс для первого ядра и для второго ядра к общей шине.
17. Способ по п.16, дополнительно содержащий обеспечение данными первого ядра коммуникационного мультиплексора через первый шинный контроллер первого ядра и обеспечение данными второго ядра коммуникационного мультиплексора через второй шинный контроллер второго ядра.
18. Способ по п.16, в котором выбранные данные содержат выполнение операции в режиме «монтажного ИЛИ» при выводе данных первого ядра или данных второго ядра из коммуникационного мультиплексора.
19. Способ по п.18, дополнительно содержащий объединение данных первого ядра и данных второго ядра в логическом вентиле, спаренном с коммуникационным мультиплексором.
20. Способ по п.16, дополнительно содержащий обеспечение данными третьего ядра коммуникационного мультиплексора и выбор данных первого ядра, или второго ядра, или третьего ядра для вывода данных из коммуникационного мультиплексора.