КВАДРАТУРНЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ С ДЕЛЕНИЕМ НА ТРИ

1. Способ, содержащий этапы, на которых:
делят частоту входного сигнала на три, чтобы сформировать первый сигнал C и второй сигнал А', несовпадающий по фазе относительно первого сигнала C приблизительно на сто двадцать градусов, причем первый сигнал C имеет коэффициент заполнения приблизительно пятьдесят процентов, и второй сигнал А' имеет коэффициент заполнения приблизительно пятьдесят процентов, второй сигнал А'; и
управляют величиной задержки, на которую задержанная версия A второго сигнала A' задерживается относительно второго сигнала А', причем задержанной версией A второго сигнала A' управляют посредством контура управления так, чтобы она не совпадала по фазе относительно первого сигнала C на девяносто градусов.
2. Способ по п.1, причем управление величиной задержки A вмещает в себя этапы, на которых:
выполняют логическую операцию И над первым сигналом C и задержанной версией A второго сигнала и, тем самым, формируют третий сигнал;
инвертируют первый сигнал C и, тем самым, формируют инвертированную версию Cb первого сигнала;
выполняют логическую операцию И над инвертированной версией Cb первого сигнала и задержанной версией A второго сигнала и, тем самым, формируют четвертый сигнал; и
управляют величиной задержки задержанной версии A относительно второго сигнала A' на основе третьего и четвертого сигналов в контуре управления.
3. Способ по п.1, причем управление величиной задержки A вмещает в себя этапы, на которых:
формируют третий сигнал, указывающий величину времени Т1 между первым фронтом задержанной версии A второго сигнала и фронтом первого сигнала C; и
формируют четвертый сигнал, указывающий величину времени T2 между фронтом первого сигнала C и вторым фронтом задержанной версии A второго сигнала.
4. Способ по п.3, причем управление величиной задержки A дополнительно вмещает в себя этапы, на которых:
преобразуют третий сигнал в первый уровень напряжения, причем первый уровень напряжения указывает величину времени Т1;
преобразуют четвертый сигнал во второй уровень напряжения, причем второй уровень напряжения указывает величину времени T2; и
подают первый и второй уровни напряжения на операционный усилитель, причем сигнал, выходящий из операционного усилителя, определяет, насколько задержанная версия A второго сигнала задержана относительно незадержанной версии A' второго сигнала.
5. Способ по п.1, причем управление величиной задержки A вмещает в себя этапы, на которых:
первый логический элемент формирует третий сигнал, указывающий величину времени T1 между первым фронтом задержанной версии A второго сигнала и фронтом первого сигнала C; и
второй логический элемент формирует четвертый сигнал, указывающий величину времени T2 между фронтом первого сигнала C и вторым фронтом задержанной версии A второго сигнала.
6. Способ по п.1, причем деление частоты входного сигнала дополнительно вмещает в себя этап, на котором формируют третий сигнал B, и причем управление величиной задержки A вмещает в себя этапы, на которых:
выполняют логическую операцию И над одним из первого, второго и третьего сигналов, и другим из первого, второго и третьего сигналов; и
выполняют логическую операцию И над упомянутым одним из первого, второго и третьего сигналов, и инверсией упомянутого другого из первого, второго и третьего сигналов.
7. Схема, содержащая:
делитель частоты, который принимает входной сигнал с частотой 3F и выводит первый сигнал C с частотой F, и выводит второй сигнал A' с частотой F, причем первый сигнал C имеет коэффициент заполнения приблизительно пятьдесят процентов, и причем второй сигнал A' имеет коэффициент заполнения приблизительно пятьдесят процентов, причем второй сигнал A' не совпадает по фазе относительно первого сигнала C приблизительно на сто двадцать градусов;
схему задержки, которая принимает второй сигнал A' и выводит задержанную версию A второго сигнала; и
схему обратной связи, которая управляет схемой задержки так, чтобы задержанная версия A второго сигнала не совпадала по фазе относительно первого сигнала C на девяносто градусов.
8. Схема по п.7, причем схема обратной связи содержит:
схему, которая формирует третий сигнал, указывающий величину времени Т1 между первым фронтом задержанной версии A второго сигнала и фронтом первого сигнала C;
схему, которая формирует четвертый сигнал, указывающий величину времени T2 между фронтом первого сигнала C и вторым фронтом задержанной версии A второго сигнала; и
схему дифференциального усилителя, которая принимает третий сигнал и четвертый сигнал и формирует из них сигнал управления, причем сигнал управления подается на схему задержки.
9. Схема по п.8, причем третий и четвертый сигналы представляют собой цифровые логические сигналы.
10. Схема по п.8, причем третий и четвертый сигналы представляют собой сигналы уровня напряжения.
11. Схема по п.8, причем схема, которая формирует третий сигнал, включает в себя первый цифровой логический элемент, и причем схема, которая формирует четвертый сигнал, включает в себя второй цифровой логический элемент.
12. Схема по п.7, причем схема обратной связи включает в себя:
первый цифровой логический элемент, который имеет выходной вывод, который соединен с входным выводом первого фильтра нижних частот;
второй цифровой логический элемент, который имеет выходной вывод, который соединен с входным выводом второго фильтра нижних частот; и
схему дифференциального усилителя, которая принимает сигнал от первого фильтра нижних частот, и которая принимает сигнал от второго фильтра нижних частот, причем схема дифференциального усилителя подает сигнал управления на схему задержки.
13. Схема по п.7, причем делитель частоты содержит:
первый каскад, содержащий первый P-канальный полевой транзистор (PFET), второй PFET, первый N-канальный полевой транзистор NFET, и второй NFET, причем затвор первого PFET и затвор первого NFET соединены вместе, причем сток первого PFET и сток первого NFET соединены вместе, причем сток второго PFET соединен с истоком первого PFET, причем сток второго NFET соединен с истоком первого NFET;
второй каскад, содержащий первый PFET, второй PFET, первый NFET, и второй NFET, причем затвор первого PFET и затвор первого NFET соединены вместе и со стоками первого PFET и первого NFET первого каскада, причем сток первого PFET и сток первого NFET соединены вместе, причем сток второго PFET соединен с истоком первого PFET, причем сток второго NFET соединен с истоком первого NFET; и
третий каскад, содержащий первый PFET, второй PFET, первый NFET, и второй NFET, причем затвор первого PFET и затвор первого NFET соединены вместе и со стоками первого PFET и первого NFET второго каскада, причем сток первого PFET и сток первого NFET соединены вместе, причем сток второго PFET соединен с истоком первого PFET, причем сток второго NFET соединен с истоком первого NFET, причем стоки первого PFET и первого NFET соединены с затворами первого PFET и первого NFET первого каскада, причем затворы вторых PFET первого, второго и третьего каскадов и затворы вторых NFET первого, второго и третьего каскадов соединены, чтобы принимать входной сигнал.
14. Схема по п.7, причем схема представляет собой гетеродин в радиоприемнике, и причем входной сигнал имеет частоту, по меньшей мере, сто мегагерц.
15. Схема по п.7, причем схема обратной связи включает в себя:
первый цифровой логический элемент, который выводит логическое И второго сигнала и инверсии первого сигнала;
второй цифровой логический элемент, который выводит логическое И первого сигнала и второго сигнала;
третий цифровой логический элемент, который выводит логическое И первого сигнала и инверсии второго сигнала;
четвертый цифровой логический элемент, который выводит логическое И инверсии первого сигнала и инверсии второго сигнала; и
схему, которая принимает сигналы, выходящие из первого второго, третьего и четвертого цифровых логических элементов, и которая подает сигнал управления на схему задержки.
16. Схема по п.7, причем схема задержки включает в себя цифровой логический инвертор и N-канальный полевой транзистор (NFET), причем цифровой логический инвертор имеет сигнальный входной вывод, сигнальный выходной вывод, вывод подачи питания, и земляной вывод, причем земляной вывод имеет возможность резистивного соединения с потенциалом земли через NFET.
17. Схема по п.16, причем схема задержки дополнительно включает в себя P-канальный полевой транзистор (PFET), причем вывод подачи питания цифрового логического инвертора имеет возможность резистивного соединения с подачей напряжения через PFET.
18. Схема, содержащая:
схему деления на три, которая принимает входной сигнал с частотой 3F, и которая выводит первый сигнал C и второй сигнал А', причем первый сигнал C и второй сигнал A' имеют одну и ту же частоту F, причем первый сигнал C и второй сигнал A' не совпадают по фазе относительно друг друга приблизительно на сто двадцать градусов;
схема задержки, которая принимает второй сигнал A' от схемы деления на три, и выводит задержанную версию A второго сигнала; и
средство для управления схемой задержки в контуре управления с обратной связью так, чтобы задержанная версия A второго сигнала не совпадала по фазе относительно первого сигнала C на девяносто градусов.
19. Схема по п.18, причем схема представляет собой гетеродин в радиоприемнике, и причем входной сигнал имеет частоту, по меньшей мере, сто мегагерц.
20. Набор процессорно-исполняемых команд, сохраняемых в процессорно-читаемом носителе, причем набор процессорно-исполняемых команд предназначен для выполнения этапа, на котором:
(a) осуществляют связь с делителем частоты так, что делитель частоты изменяет число, на которое делитель частоты делит, от первого числа до второго числа, причем одно из первого числа и второго числа равно трем, и причем когда делитель частоты делит на три, делитель частоты выводит пару квадратурных сигналов.
21. Набор процессорно-исполняемых команд по п.20, причем делитель частоты присоединен, чтобы принимать сигнал от управляемого напряжением генератора (VCO).