ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ

Полезная модель относится к радиотехнике, в частности к технике цифрового вычислительного синтеза частот, и может быть использована для формирования сетки частот в радиопередающих и радиоприемных устройствах, а также в устройствах синхронизации различного назначения, где требуется синтез сигналов с высокими требованиями к стабильности фазы выходных импульсов.
m
Известен цифровой синтезатор частот [1], содержащий «классический» накопитель кодов (НК), представляющий собой соединенные в кольцо комбинационный сумматор и регистр памяти, тактовый вход которого является тактовым входом НК и синтезатора в целом, второй вход сумматора НК является входом кода установки частоты К, выход переноса (переполнения) сумматора НК соединен с первым входом схемы «И», на второй вход которой подается сигнал f с тактового входа синтезатора, а выход которой является выходом устройства (аналог).
Однако данный цифровой синтезатор частот имеет значительный уровень фазовых ошибок (нестабильность фазы выходных импульсов), особенно на частотах близких к тактовой, что существенно ограничивает области возможного его применения.
m
Наиболее близким к предлагаемой полезной модели является цифровой синтезатор частот [1], содержащий накопитель кода (НК), представляющий собой соединенные в кольцо комбинационный сумматор и регистр памяти, тактовый вход которого является тактовым входом НК и синтезатора в целом, второй вход сумматора НК является входом кода установки частоты К, а выход переноса (переполнения) сумматора НК соединен с первым входом схемы «И», на второй вход которой подается сигнал f с тактового входа синтезатора, при этом выход схемы «И» соединен с информационным входом управляемого устройства задержки (УУЗ), выход которого является выходом устройства, а управляющий вход УУЗ соединен с выходом вычислительного блока управления (БУ) устройства, первый и второй информационные входы которого соединены соответственно с входом кода установки частоты устройства и выходом регистра памяти накопителя кодов (прототип).
τ
В данном цифровом синтезаторе за счет наличия УУЗ и вычислительного БУ, обеспечивающего формирование в моменты переполнения НК кодов К управления УУЗ согласно следующего выражения:
φ
где К - код установки частоты; K(i) - выходной код НК;
i - номера тактов, в которые возникает сигнал переноса (переполнение) сумматора НК, удается снизить уровень нестабильности фазы выходных импульсов устройства.
L
L
L
m
0
m
m
m
В работе [2] показано, что при достаточно высокой точности вычислений кода Кτ управления УУЗ по формуле (1) и применения УУЗ с высоким разрешением фазовая ошибка в выходном сигнале синтезатора снижается в 2раз, где L -разрядность УУЗ, а 2 число дискретов задержки при использовании двоичных УУЗ. Число 2=T/τ определяется максимально регулируемой задержкой равной периоду Т опорного (тактового f) сигнала (или Т/2) и минимально реализуемым дискретом то между двумя соседними значениями времени задержки.
Однако недостатком данного цифрового синтезатора частот, выходная частота которого определяется по формуле:
m
где R - емкость НК; f - частота опорного (тактового) сигнала;
τ
m
является ограниченный со стороны высоких частот диапазон синтезируемых колебаний. В известном синтезаторе частот максимальная выходная частота ограничена быстродействием довольно сложного в реализации вычислительного БУ, так как время вычисления данным блоком кода К управления УУЗ по формуле (1) не должно превышать периода Т опорного (тактового) сигнала.
Заявляемой полезной моделью решается задача расширения диапазона синтезируемых колебаний в сторону высоких частот при сохранении точности стабилизации выходных импульсов устройства путем повышения быстродействия синтезатора за счет исключения из функционального состава устройства блока вычисления кода управления задержкой.
Для достижения этого технического результата в цифровой синтезатор частот, содержащий накопитель кода, представляющий собой соединенные в кольцо комбинационный сумматор и регистр памяти, тактовый вход которого является тактовым входом синтезатора, и управляемое устройство задержки, выход которого является выходом устройства, дополнительно введены первый и второй дополнительные регистры памяти, мультиплексор и сумматор, первый вход которого соединен с первым информационным входом мультиплексора и первым входом управления устройства, второй вход сумматора подключен ко второму входу управления устройства, а выход соединен со вторым информационным входом мультиплексора, выход которого соединен с информационным входом первого дополнительного регистра памяти, а вход управления объединен с информационным входом управляемого устройства задержки и соединен с выходом второго дополнительного регистра памяти, информационный вход которого подключен к выходу переноса сумматора накопителя кодов, тактовые входы первого и второго дополнительных регистров памяти объединены и подключены к тактовому входу синтезатора, при этом выход первого дополнительного регистра памяти соединен со вторым входом сумматора накопителя кодов, выход регистра памяти которого подключен к управляющему входу управляемого устройства задержки.
Сопоставительный анализ с прототипом показывает, что заявляемый синтезатор отличается наличием новых, дополнительно введенных блоков: сумматора, двух дополнительных регистров памяти, мультиплексора и их связями с остальными элементами схемы. Таким образом, заявляемый синтезатор соответствует критерию полезной модели «новизна».
Сравнение заявляемого решения с устройством прототипа и другими техническими решениями показывает, что блоки аналогичные дополнительно введенным: сумматор, регистры памяти есть в составе прототипа, а блок мультиплексора широко известен и его схемотехническая реализация не вызывает затруднений. Однако, при введении данных блоков в предлагаемое устройство и их соединении с остальными элементами схемы в соответствии с указанными связями в заявляемом цифровом синтезаторе частот они проявляют новые свойства, что приводит к расширению диапазона синтезируемых колебаний в сторону высоких частот за счет повышения быстродействия синтезатора благодаря исключению из его функционального состава вычислительного блока управления (БУ) управляемого работой линии задержки устройства при одновременном сохранении точности стабилизации фазы как в прототипе. Это позволяет сделать вывод о соответствии технического решения критерию «существенные отличия».
Цифровой синтезатор частот содержит накопитель 1 кода, включающий в свой состав соединенные в кольцо сумматор (Σ) и первый регистр памяти (Pr), a также управляемое устройство задержки 2, выходную шину 3 синтезируемой частоты, шину 4 тактового сигнала, первую 5 и вторую 6 шины управления устройством, сумматор 7, мультиплексор 8, первый 9 и второй 10 дополнительные регистры памяти.
Цифровой синтезатор частот работает следующим образом.
Сумматор 7 суммирует входной код К, поступающий с первого входа 5 управления устройством с входным кодом М управления емкостью накопителя 1 кода, поступающим со второго входа 6. На выходе сумматора 7 образуется код К+М. Таким образом, на первые и вторые информационные входы мультиплексора 8 непрерывно поступают соответственно код К и код К+М.
Пока сигнал переноса сумматора накопителя 1 кодов равен нулю, на управляющий вход мультиплексора 8 в каждый такт работы накопителя поступает нулевой сигнал и на выход мультиплексора 8 пропускается код К, который по тактовым импульсам записывается в регистр 9. Код К суммируется в сумматоре накопителя 1 кодов с выходным кодом регистра накопителя и подается на вход сумматора. Следующим тактовым импульсом записывается в регистр накопителя.
Когда в одном из тактов работы накопитель 1 кодов переполняется, т.е. значение суммы на выходе сумматора накопителя достигнет или превысит величину его емкости R, в сумматоре накопителя образуется остаток L, а на выходе сумматора сигнал переноса, равный логической «1». В следующий такт работы накопителя 1 кодов в регистр 10 записывается единица переноса, в регистр 9 - код К, в регистр накопителя 1 кодов - остаток сумматора накопителя, на выход мультиплексора 8 пропускается код К+М, на выходе сумматора накопителя формируется код K+L,a сигнал переноса на его выходе становится равным логическому «0». В следующем такте работы накопителя 1 кодов в регистр 10 записывается ноль с выхода переноса сумматора накопителя, в регистр 9 - код К+М, в регистр накопителя - код K+L, на выход мультиплексора 8 вновь пропускается код К, на выходе сумматора накопителя 1 кодов образуется код 2K+M+L. После чего начинается новый цикл работы накопителя, в котором его емкость равна R-M.
m
m
Остаток L в накопителе 1 кодов (остаток на выхода сумматора накопителя в момент его переполнения) в общем случае не равен нулю. Отличие L от нуля указывает на то, что импульс на выходе сумматора накопителя 1 кодов (импульс переполнения накопителя) формируется с некоторой временной погрешностью Δτ, лежащей в интервале от 0 до Т (где Т - период тактового сигнала), которая является следствием дискретного накопления кода К.
m
m
m
Выходная частота предлагаемого устройства определяется по той же формуле (1) как и в прототипе, с той лишь разницей, что изменения выходной частоты регулируются не кодом К, а изменением емкости R накопителя кодов. Поскольку занесение числа К=Т в сумматор накопителя 1 кодов происходит с периодом Т, то любая доля числа К соответствует такой же доле времени Т. Следовательно, если К и М (где М - код изменения емкости R накопителя) выразить в одних и тех же единицах времени, а квант задержки УУЗ выбрать равным весу младшего разряда этих чисел, то остаток L на момент переполнения НК всегда будет соответствовать интегральному запаздыванию импульсов переполнения НК относительно соответствующего по номеру импульса идеальной последовательности.
Выходные импульсы переполнения накопителя 1 кодов, пройдя через дополнительный регистр памяти 10, поступают на информационный вход управляемого устройства задержки 2. В результате задержки положение импульсов на выходе управляемого устройства задержки 2 оказывается более близким к идеальной импульсной последовательности, чем импульсы переполнения накопителя. Таким образом, методическая погрешность устройства, обусловленная дискретностью работы накопителя кодов, оказывается скомпенсированной, а результирующая стабильность фазы выходных импульсов устройства повышается и определяется стабильностью задержки.
τ
Такое построение устройства позволяет исключить из схемы БУ, вычисляющий код К управления устройством задержки, а управление УУЗ осуществлять непосредственно выходным кодом накопителя 1 кодов. В результате этого быстродействие предлагаемого цифрового синтезатора частот равно быстродействию «классического» НК, как в устройстве аналога.
Для получения на выходе устройства импульсного сигнала типа «меандр» после УУЗ необходимо поставить делитель частоты на два (на фиг.1 делитель частоты не показан).
ЛИТЕРАТУРА
1. Кочемасов В.Н., Раков И.А. Цифровые вычислительные синтезаторы двухуровневых сигналов //Зарубежная радиоэлектроника №9, 1991, с.43-66 (прототип).
2. Раков И.А., Кочемасов В.Н. Точность представления данных в арифметических блоках цифровых вычислительных синтезаторов сигналов //Известия ВУЗов СССР. Серия радиоэлектроника, 1987, №12, с.49-55.