СПОСОБ И УСТРОЙСТВО СИНХРОНИЗАЦИИ И ДЕМУЛЬТИПЛЕКСИРОВАНИЯ КОМПОНЕНТНЫХ СИГНАЛОВ В ЦИФРОВЫХ ПОТОКАХ

1. Способ синхронизации и демультиплексирования компонентных сигналов в цифровых потоках, при котором синтезируют модель входного цифрового потока, заносят модель в оперативную память, отличающийся тем, что на первом такте сигнала тактовой синхронизации записывают слово из L битов входного сигнала в старшую часть входного регистра, состоящего из 2L ячеек, пронумерованных 1, 2,…L, L+1,…2L, а именно в ячейки с номерами L+1,…2L, причем в ячейку с меньшим номером записывают бит, пришедший в цифровом потоке раньше, на каждом последующем такте сигнала тактовой синхронизации переписывают слово из старшей части входного регистра - ячеек с номерами L+1,…2L - в младшую его часть - ячейки 1, 2,…L - и записывают слово из следующих L битов входного сигнала в старшую часть входного регистра, тем самым формируют на выходах входного регистра входное слово из 2L битов входного сигнала, пронумерованных 1, 2,…L, L+1,...2L, причем бит, пришедший раньше, имеет меньший номер, формируют из входного слова L слов, именуемых фазами входного сигнала, причем каждая фаза содержит L битов, и l-я фаза, где l=1, 2,…L, содержит биты входного слова с номерами l, l+1,…l+L-1, извлекают из оперативной памяти фрагмент модели входного сигнала, описывающий L следующих подряд битов в пределах цикла входного сигнала, сравнивают каждую из L фаз входного сигнала с фрагментом модели, при этом считают, что фаза совпадает с фрагментом модели, если биты фазы, совпадающие по положению с битами синхропризнака в фрагменте модели, имеют одинаковые с ними значения, затем по результату сравнения принимают решение остаться в прежнем состоянии или перейти в другое состояние, а именно, из состояния поиска синхропризнака переходят в состояние входа в синхронизм, из состояния входа в синхронизм переходят в состояние поиска синхропризнака или состояние удержания синхронизации, из состояния удержания синхронизации переходят в состояние поиска синхропризнака, при этом состояние поиска синхропризнака является начальным состоянием, а в состоянии удержания синхронизации производят демультиплексирование компонентных сигналов.
2. Способ по п.1, отличающийся тем, что для каждого бита цикла входного цифрового потока модель содержит признак принадлежности бита к синхропризнаку и, если бит принадлежит к синхропризнаку, его значение - 0 или 1, а также признак принадлежности бита к демультиплексируемому компонентному сигналу и, если бит принадлежит к компонентному сигналу, номер компонентного сигнала в диапазоне от 1 до N, если требуется демультиплексировать до N компонентных сигналов, модель также содержит размер цикла входного цифрового потока, стартовую позицию в пределах цикла, с которой начинают поиск синхропризнака, порог входа в синхронизм и порог удержания синхронизации.
3. Способ по п.1, отличающийся тем, что в состоянии поиска синхропризнака на каждом такте сигнала тактовой синхронизации сравнивают фазы сигнала с одним и тем же фрагментом модели, описывающим биты, расположенные со стартовой позиции, при обнаружении совпадения одной или более фаз с фрагментом модели формируют слово совпадений из L двоичных разрядов, где l-й разряд соответствует l-й фазе сигнала, и где отмечают фазы, совпавшие с фрагментом модели, для чего в соответствующие им разряды слова совпадений записывают логические единицы, и переходят в состояние входа в синхронизм, а если совпадений не обнаружено, остаются в состоянии поиска синхропризнака.
4. Способ по п.1, отличающийся тем, что в состоянии входа в синхронизм на каждом такте сигнала тактовой синхронизации сравнивают фазы сигнала с последовательными фрагментами модели, описывающими биты, расположенные с позиции в пределах цикла, полученной путем увеличения на L предыдущей позиции, причем, если вновь рассчитанная позиция достигает или превышает размер цикла, от нее отнимают размер цикла, в слове совпадений отмечают фазы, совпавшие с фрагментом модели, при условии, что эти фазы были отмечены на предыдущем такте сигнала тактовой синхронизации, для чего в разряды слова совпадений, соответствующие не совпавшим фазам записывают логические нули, и если отмеченных фаз не осталось, переходят в состояние поиска синхропризнака, если осталась одна и более одной отмеченной фазы, остаются в состоянии входа в синхронизм, причем, если осталась единственная отмеченная фаза, начинают считать такты сигнала тактовой синхронизации, и как только число тактов достигнет порога входа в синхронизм, переходят в режим удержания синхронизации.
5. Способ по п.1, отличающийся тем, что в состоянии удержания синхронизации на каждом такте сигнала тактовой синхронизации сравнивают фазы сигнала с последовательными фрагментами модели, как в состоянии входа в синхронизм, и, если совпавших фаз нет, или ни одна совпавшая фаза не является отмеченной в слове совпадений, отмечают текущий цикл входного цифрового потока как ошибочный, затем в конце цикла, если цикл был отмечен как ошибочный, увеличивают число ошибочных циклов на единицу, в противном случае устанавливают это число в ноль, и если число ошибочных циклов достигнет порога удержания синхронизации, переходят в режим поиска синхропризнака, в противном случае остаются в режиме удержания синхронизации, при этом концом цикла считают момент, когда позиция начала фрагмента модели достигнет или превысит размер цикла.
6. Способ по п.1, отличающийся тем, что в состоянии удержания синхронизации демультиплексирование компонентных сигналов производят одновременно по N каналам, для чего в каждом канале подают на адресные входы долговременной памяти фрагмент модели и единственную отмеченную в слове совпадений фазу входного сигнала, снимают с выходов данных долговременной памяти последовательность битов компонентного сигнала и размер b этой последовательности, который может принимать значения от 0 до L, записывают результат демультиплексирования в регистр результата, состоящий из 2L ячеек, пронумерованных 1, 2,…L, L+1,…,2L, а именно в ячейки с номерами а+1,…а+b, где а - число ранее демультиплексированных  битов, увеличивают число ранее демультиплексированных битов на b, и, если число станет равным или большим L, считывают из младшей половины регистра результата, а именно из ячеек 1, 2,…,L, слово выходного сигнала из L битов, уменьшают число ранее демультиплексированных битов на L и переписывают содержимое ячеек регистра результата с номерами L+1,…,L+c в ячейки с номерами 1,…с, где с - новое значение числа ранее демультиплексированных битов.
К
7. Устройство синхронизации и демультиплексирования компонентных сигналов в цифровых потоках, содержащее оперативное запоминающее устройство - блок хранения модели со входом разрешения инкремента, тактовым входом, выходом сигнала окончания цикла и выходом фрагмента модели, отличающееся тем, что содержит входной регистр с L=2 информационными входами, пронумерованными 1, 2,…L, тактовым входом и 2Z-1 выходами, пронумерованными 1, 2,…L, L+1,…,2L-1, L блоков сравнения с L входами данных, входом фрагмента модели и выходом совпадения каждый, логический мультиплексор с 2Z-1 входами данных, управляющими входами и L выходами данных, блок управления синхронизатором с L входами совпадения, входом сигнала окончания цикла, тактовым входом и выходами управления мультиплексором, разрешения инкремента и разрешения демультиплексирования, и N блоков каналов демультиплексирования с L входами данных, входом фрагмента модели, входом разрешения демультиплексирования, тактовым входом, L выходами данных, пронумерованными 1, 2,…L, и выходом наличия компонентного сигнала, при этом 1-й, 2-й,…, L-й входы данных l-го блока сравнения, где l=1, 2,…,L, подключены к выходам входного регистра l, l+1,…,l+L-1, вход фрагмента модели каждого блока сравнения подключен к выходу фрагмента модели блока хранения модели, у логического мультиплексора входы данных подключены к выходам входного регистра, и управляющие входы подключены к выходам управления логическим мультиплексором блока управления синхронизатором, у блока управления синхронизатором входы совпадения соединены с выходами совпадения блоков сравнения, вход сигнала окончания цикла присоединен к одноименному выходу блока хранения модели, вход разрешения инкремента блока хранения модели подключен к одноименному выходу блока управления синхронизатором, у каждого блока каналов демультиплексирования входы данных присоединены к выходам данных логического мультиплексора, вход фрагмента модели присоединен к выходу фрагмента модели блока хранения модели, вход разрешения демультиплексирования - к одноименному выходу блока управления синхронизатором, при этом все тактовые входы соединены между собой и составляют вход сигнала тактовой синхронизации устройства, информационными входами устройства являются информационные входы входного регистра, информационными выходами устройства являются выходы данных блоков каналов демультиплексирования, и на входы подают слово из L битов входного сигнала в сопровождении сигнала тактовой синхронизации, причем на вход с меньшим номером подают бит, пришедший во входном сигнале раньше, и с выходов снимают слова из L битов компонентных сигналов в сопровождении сигнала тактовой синхронизации и при наличии активных уровней на соответствующих выходах наличия компонентного сигнала, причем с выхода с меньшим номером снимают бит, следующий в компонентном сигнале раньше, чем обеспечивают увеличение пропускной способности до L раз.
8. Устройство по п.7, отличающееся тем, что входной регистр содержит старший регистр из L ячеек и младший регистр из L ячеек, и выходы старшего регистра подключены ко входам младшего регистра, входы старшего регистра являются информационными входами входного регистра, соединенные между собой тактовые входы регистров составляют тактовый вход входного регистра, выходы младшего регистра есть выходы 1, 2,…,L входного регистра, первые L-1 выходов старшего регистра есть выходы L+1,…,2L-1 входного регистра, блок хранения модели состоит из генератора адреса со входами размера цикла, стартовой позиции, входом разрешения инкремента адреса, являющимся одноименным входом блока, тактовым входом, являющимся тактовым входом блока, выходом адреса, выходом сигнала окончания цикла, являющимся одноименным выходом блока, и оперативного запоминающего устройства с входом адреса и выходом данных, являющимся выходом фрагмента модели, и у генератора адреса выход адреса подключен ко входу адреса оперативного запоминающего устройства, а на входах размера цикла и стартовой позиции устанавливают соответствующие значения, в оперативное запоминающее устройство заносят модель сигнала, и генератор адреса обеспечивает постоянную адресацию к модели со стартовой позиции, если инкремент адреса запрещен, увеличение адреса на L на каждом такте на тактовом входе в противном случае, а также уменьшение адреса на размер цикла, когда адрес достигает или превышает этот размер, блок сравнения устанавливает на выходе совпадения высокий логический уровень, если состояние входов данных, соответствующих позициям синхропризнака во фрагменте модели, совпадает со значениями битов синхропризнака, а также, если во фрагменте модели позиций синхропризнака нет, логический мультиплексор подключает к своим выходам входы данных а+1, а+2,…,a+L, где а - число на его управляющих входах, блок управления синхронизатором состоит из схемы формирования слова совпадений, имеющей L первых входов, L вторых входов и L выходов и устанавливающей на выходах состояния первых входов, если на всех вторых входах низкий уровень, либо поразрядное логическое «И» первых и вторых входов в противном случае, L-разрядного регистра хранения слова совпадения со входом разрешения записи, детектора наличия совпадений с L входами и одним выходом, формирующего на выходе высокий уровень, если имеется высокий уровень хотя бы на одном входе, детектора единственного совпадения с L входами и одним выходом, формирующего на выходе высокий уровень, если имеется высокий уровень только на одном входе, приоритетного шифратора, схемы принятия решения о входе в синхронизм со входом порога, входом разрешения счета, входом сброса, тактовым входом, осуществляющей подсчет тактов на тактовом входе при условии, что на входе сброса низкий логический уровень, а на входе разрешения счета - высокий, и выставляющей на своем выходе высокий логический уровень, когда число тактов достигнет значения, установленного на входе порога, схемы принятия решения о выходе из синхронизма со входом порога, входом разрешения счета, входами ошибки и сигнала окончания цикла, тактовым входом, осуществляющей подсчет импульсов на входе окончания цикла при условии, что на входе разрешения счета установлен высокий логический уровень, и что между импульсами окончания цикла были импульсы на входе ошибки, и выставляющей на своем выходе высокий логический уровень, когда число импульсов окончания цикла, отвечающих условию, достигнет значения, установленного на входе порога, логического элемента «ИЛИ», и у схемы формирования слова совпадений первые входы являются входами совпадения, вторые входы присоединены к выходам регистра хранения слова совпадений, а выходы - ко входам того же регистра и входам детекторов наличия совпадений и единственного совпадения, у приоритетного шифратора входы подключены к выходам регистра хранения слова совпадений, а выходы являются выходами управления мультиплексором, у схемы принятия решения о входе в синхронизм вход разрешения счета подключен к выходу детектора единственного совпадения, вход сброса - к выходу схемы принятия решения о выходе из синхронизма, выход является выходом разрешения демультиплексирования, также он подключен к первому входу элемента «ИЛИ» и через инвертор ко входу разрешения записи регистра хранения слова совпадений и входу разрешения счета схемы принятия решения о выходе из синхронизма, ко второму входу элемента «ИЛИ» подключен выход детектора наличия совпадений, выход элемента «ИЛИ» является выходом разрешения инкремента, у схемы принятия решения о выходе из синхронизма вход ошибки через инвертор присоединен к выходу детектора наличия совпадений, вход сигнала окончания цикла является одноименным входом блока, каждый блок канала демультиплексирования содержит K-разрядный регистр числа битов, первое постоянное запоминающее устройство, у которого первыми адресными входами являются входы данных блока, вторыми адресными входами - вход фрагмента модели и третьими адресными входами - выходы регистра числа битов, и которое имеет 2L-1 выходов данных и формирует на них слово вида abc, где а - наименее значащие биты и лидирующие нули в количестве от 0 до L-1, равном числу на третьих адресных входах, b - демультиплексированные биты числом от 0 до L, т.е., состояния первых адресных входов, совпадающих с позициями, отмеченными в фрагменте модели, как принадлежащие к данному компонентному сигналу, с - нули заполнения в количестве от 0 до 2L-1, второе постоянное запоминающее устройство, у которого первыми адресными входами является вход фрагмента модели и вторыми адресными входами являются выходы регистра числа битов, и которое имеет K+1 выходов данных, первые К из которых подключены ко входам регистра числа битов, и формирует на них слово, равное сумме числа на вторых адресных входах и количества битов b, L логических элементов «ИЛИ», подключенных своими первыми входами к первым L выходам первого постоянного запоминающего устройства, логического элемента «И», у которого первый вход соединен с K+1-м выходом данных второго постоянного запоминающего устройства, второй вход является входом разрешения демультиплексирования, а выход - выходом наличия компонентного сигнала, регистра результата, у которого первые L входов подключены к выходам элементов «ИЛИ», вторые L-1 входов - ко вторым L-1 выходам первого постоянного запоминающего устройства, и на L-м входе всегда установлен логический «0», а выходы в количестве L подключены ко вторым входам элементов «ИЛИ», и который состоит из двух L-разрядных регистров, трех логических мультиплексоров двух L-разрядных шин каждый и схемы управления, подключенной своим входом к K+1-му выходу данных второго постоянного запоминающего устройства, а выходом - ко входам управления мультиплексоров, и меняющей состояние выхода по сигналу высокого логического уровня на входе, и данные с первых L входов регистра результата подаются на первый вход первого мультиплексора и второй вход второго мультиплексора, данные со вторых L входов регистра результата подаются на второй вход первого мультиплексора и первый вход второго мультиплексора, выход первого мультиплексора подключен ко входам первого регистра, выход второго мультиплексора подключен ко входам второго регистра, выходы первого регистра присоединены к первому входу третьего мультиплексора, выходы второго регистра присоединены ко второму входу третьего мультиплексора, выход третьего мультиплексора является выходами регистра результата, и тактовые входы схемы управления и регистров из состава регистра результата, соединенные с тактовым входом регистра числа битов, являются тактовым входом блока.