Триггерный синхронный D триггер на полевых транзисторах
TRIGGER SYNCHRONOUS D TRIGGER ON FIELD-EFFECT TRANSISTORS

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть применено в блоках вычислительной техники, выполненных с использованием D триггеров.
Известен синхронный D триггер [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 624, рис. 8.22, а], содержащий четыре логических элемента.
Недостатком его является большое число используемых транзисторов, что усложняет и удорожает устройство. В частности, в каждом транзисторно-транзисторном элементе И-НЕ [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 593, рис. 8.5, а] имеется четыре транзистора, тогда в обсуждаемом синхронном D триггере содержится большое число транзисторов (шестнадцать), что приводит к его усложнению и удорожанию.
Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа триггер на МДП транзисторах с индуцированными каналами [Гольденберг Л.М. Импульсные устройства. - М.: Радио и связь, 1981, стр. 103, рис. 4.15, б], содержащий четыре полевых транзистора и источник постоянного напряжения.
Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. только один из имеющихся полевых транзисторов формирует электрический ток внешней нагрузки триггера. Если бы удалось повысить число полевых транзисторов, формирующих электрический ток внешней нагрузки, то это повысило бы нагрузочную способность триггера.
Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного синхронного D триггера на полевых транзисторах.
Это достигается тем, что в триггерный синхронный D триггер на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина которого заземлена, первый полевой транзистор с индуцированным каналом р-типа, подложка которого подключена к истоку и их общий вывод соединен с выходом источника питающего постоянного напряжения, второй полевой транзистор с индуцированным каналом n-типа, подложка которого соединена с его истоком, а затвор подключен к затвору первого транзистора, третий полевой транзистор с индуцированным каналом n-типа, подложка которого подсоединена к его истоку и их общий вывод подключен к общему выводу истока и подложки второго транзистора, а затвор соединен со стоком первого транзистора, четвертый полевой транзистор с индуцированным каналом р-типа, подложка которого подсоединена к его истоку, введены два дополнительных полевых транзистора с индуцированными каналами n-типа, семь резисторов и изменено соединение элементов, сток первого дополнительного транзистора подключен к общему выводу истоков и подложек второго и третьего транзисторов, вывод затвора первого дополнительного транзистора образует относительно «земли» вход синхронизации С синхронного триггера, его подложка подсоединена к истоку и их общий вывод заземлен, подложка второго дополнительного транзистора соединена с его истоком, затвор - со стоком четвертого транзистора, а сток - с затвором тоже четвертого транзистора, один из выводов первого резистора подключен к общему выводу стока первого транзистора и затвора третьего транзистора, другой вывод этого резистора - к стоку второго транзистора, второй резистор включен между стоком третьего транзистора и общим выводом истока и подложки четвертого транзистора, один из выводов третьего резистора подсоединен к общему выводу первого резистора и стока второго транзистора, а другой - к общему выводу стока второго дополнительного транзистора и затвора четвертого транзистора, один из выводов четвертого резистора подключен к общему выводу выхода источника питающего постоянного напряжения, истока и подложки первого транзистора, а другой вывод - к общему выводу третьего резистора, стока второго дополнительного транзистора и затвор четвертого транзистора, один из выводов пятого резистора подсоединен к общему выводу истока и подложки второго дополнительного транзистора, а другой вывод этого резистора образует относительно «земли» выход Q синхронного триггера, один из выводов шестого резистора подключен к общему выводу четвертого резистора, выхода источника питающего постоянного напряжения, истока и подложки первого транзистора, другой его вывод подсоединен к общему выводу второго резистора, истока и подложки четвертого транзистора, один из выводов седьмого резистора соединен с общим выводом стока четвертого транзистора и затвора второго дополнительного транзистора, другой вывод этого седьмого резистора подключен к общему выводу пятого резистора и выхода синхронного триггера, вход D относительно «земли» синхронного триггера образует общий вывод затворов первого и второго транзисторов.
Сущность изобретения поясняется фиг. 1.
H
В триггерном синхронном D триггере на полевых транзисторах общая шина источника 1 питающего постоянного напряжения заземлена. Последовательно между собой включены полевой транзистор 2 с индуцированным каналом р-типа, резистор 3 и полевые транзисторы 4, 5 оба с индуцированными каналами n-типа. Подложка транзистора 2 подсоединена к его истоку и их общий вывод подключен к выходу (плюсовой вывод) источника 1 питающего постоянного напряжения. Затвор полевого транзистора 2 соединен с затвором транзистора 4 и их общий вывод образует вход D относительно «земли» синхронного триггера. Подложка транзистора 4 подключена к его истоку. Подложка транзистора 5 тоже подсоединена к его истоку и их общий вывод заземлен, а вывод затвора образует вход С относительно «земли» - вход синхронизации синхронного триггера. У полевого транзистора 6 с индуцированным n-каналом подложка подсоединена к истоку и их общий вывод подключен к общему выводу подложки, истока транзистора 4, а также стока транзистора 5. Затвор транзистора 6 соединен с общим выводом стока транзистора 2 и резистора 3. Один из выводов резистора 7 соединен со стоком транзистора 6, а резистора 8 - с общим выводом резистора 3 и стока транзистора 4. Между собой также последовательно включены резистор 9, полевой транзистор 10 с индуцированным каналом n- типа и резистор 11. Свободный вывод резистора 9 подсоединен к общему выводу выхода источника 1 питающего постоянного напряжения, истока и подложки транзистора 2. Общий вывод резистора 9 и стока транзистора 10 подключен к свободному выводу резистора 8. Подложка транзистора 10 соединена с общим выводом его истока и резистора 11. И, наконец, тоже последовательно включены резистор 12, полевой транзистор 13 с индуцированным каналом р-типа и резистор 14. Свободный вывод резистора 12 подсоединен к общему выводу резистора 9, выхода источника 1 питающего постоянного напряжения, истока и подложки транзистора 2. Общий вывод резистора 12, истока и подложки транзистора 13 подключен к свободному выводу резистора 7. Затвор транзистора 13 соединен с общим выводом резисторов 8, 9 и стоком транзистора 10. Общий вывод стока транзистора 13 и резистора 14 подключен к затвору транзистора 10. Свободный вывод резистора 14 соединен со свободным выводом резистора 11 и их общий вывод образует выход Q относительно «земли» синхронного триггера. Для наглядности на фиг. 1 пунктирными линиями показано подключение внешней нагрузки R к выходу синхронного D триггера на полевых транзисторах. Часть приведенной схемы на транзисторах 10, 13 и резисторах 9, 11, 12, 14 является триггером на транзисторах противоположного типа проводимости.
Триггерный синхронный D триггер на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).
Табл. 1
N
D<sup>t</sup>
Q<sup>t+1</sup>
1
1
1
2
0
0
t
t+1
Работа синхронного D триггера отображается известной табл. 1, где N - номер строки по порядку, D - отображение входного сигнала в данный момент времени t и Q - условное отображение выходного сигнала триггера в последующее время (состояние на его выходе). Приведенная табл. 1 справедлива при наличии сигнала синхронизации С-1 (импульса синхронизации). При его отсутствии состояние D триггера не изменяется, оно остается неизменным вне зависимости от сигналов на входе D, кратко говоря, триггер в этом случае не работает, а по сути, в нем хранится имеющаяся информация (0 или 1 на выходе Q).
Триггер на транзисторах 10, 13 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 9 и 14 нулевые значения напряжения. Они прикладываются к затворам транзисторов 10, 13, меньше их пороговых напряжений по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 10 и 13 открыты, их электрические токи создают напряжения, в том числе на резисторах 9, 14 большие по значениям пороговых напряжений транзисторов по абсолютной величине и поддерживают транзисторы 10, 13 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространенные триггеры, переходит из первого состояния во второе и наоборот, когда управляющие напряжения по своим значениям превышают соответствующие напряжения порогов срабатывания триггера.
H
При наличии сигнала синхронизации С-1 полевой транзистор 5 открыт и проводит электрический ток. В соответствии с первой строкой табл. 1 высокий уровень напряжения на входе D предопределяет низкий уровень напряжения между затвором и истоком транзистора 2 с индуцированным каналом р-типа, оно меньше порогового напряжения и транзистор закрыт. Высокий уровень напряжения на входе D обуславливает повышенную силу электрического тока через транзистор 4 с индуцированным каналом n-типа, через транзистор 5 и резисторы 8 и 9, а также пониженный уровень напряжения на стоке транзистора 4. Это пониженное напряжение через резистор 3 прикладывается к затвору транзистора 6, и он или закрыт, или сила электрического тока его имеет низкое значение. Тогда напряжение на резисторе 12 имеет низкое значение, которое меньше напряжения срабатывания триггера на транзисторах 10, 13 и в итоге не влияет на состояние этого триггера. Повышенное значение силы электрического тока через резистор 9 создает на нем напряжение, превышающее напряжение порога срабатывания триггера на транзисторах 10, 13 и обеспечивает его второе состояние. Электрические токи транзисторов 10, 13 создают на внешней нагрузке R и на выходе Q повышенное значение напряжения - уровень логической единицы.
H
В соответствии со второй строкой табл. 1 низкий уровень напряжения на входе D меньше порогового напряжения транзистора 4, и он закрыт. Низкий уровень напряжения на входе D определяет повышенное напряжение между затвором и истоком транзистора 2, он открыт и предопределяет повышенную силу электрического тока транзисторов 6 и 5. Этот ток создает на резисторе 12 повышенное значение напряжения, превышающее пороговое напряжение срабатывания триггера на транзисторах 10, 13 и переводит его в первое состояние. Тогда нулевые значения силы электрического тока транзисторов 10, 13 создают на внешней нагрузке R и на выходе Q напряжение уровня логического нуля. В рассматриваемом варианте воздействия входного сигнала D-0 стоковую цепь транзистора 10 составляют резистор 9, параллельно которому включены последовательно соединенные резисторы 8, 3 и транзистор 2 в открытом состоянии. Тогда напряжение на резисторе 9 определяется выражением:
9
2
9
3
8
9
U=UR/(R+R+R), (1)
2
3
8
9
9
где U - напряжение на транзисторе 2, R, R, R - соответственно сопротивления резисторов 3, 8 и 9. Напряжение на открытом транзисторе 2 имеет низкий уровень и в соответствии с (1) напряжение на резисторе 9 (U) имеет еще более низкий уровень, меньше напряжения порога срабатывания триггера на транзисторах 10, 13 и не влияет на его состояние. В другом варианте входного сигнала D-1 транзистор 2 закрыт и не проводит электрический ток.
При отсутствии сигнала синхронизации С-0 транзистор 5 закрыт и тем самым разорвана цепь прохождения электрического тока и транзистора 4, и транзистора 6 при любых значениях сигналов на входе D. Тогда на резисторах 9, 12 не могут появиться напряжения по значениям превышающие пороговые напряжения срабатывания триггера на транзисторах 10, 13. В итоге состояние этого триггера не изменяется и соответственно не изменяется напряжение на выходе Q синхронного D триггера
Таким образом, электрический ток внешней нагрузки триггерного синхронного D триггера на полевых транзисторах формируют два транзистора 10 и 13, что повышает его нагрузочную способность. В прототипе электрический ток внешней нагрузки формирует только один из имеющихся транзисторов.