Бортовой вычислитель воздушного судна на конфигурируемых процессорах

Полезная модель относится к области автоматики и вычислительной техники и может использоваться в системах цифровой обработки информации и управления техническими объектами, обладающими избыточными аппаратными и программными средствами, разрабатываемыми и/или производимыми с использованием независимых исполнителей и/или технологий, с целью обеспечения повышенной отказоустойчивости.
Наиболее близким аналогом предлагаемой полезной модели является вычислительная система на конфигурируемых процессорах с межпроцессорным контролем информации (пат. РФ №177172). Недостаток данной системы заключается в том, что в случае возникновения неисправностей вследствие воздействия внешних дестабилизирующих факторов и/или ошибок разработчиков программного обеспечения (ПО) во внутренних каналах обработки информации конфигурируемых процессоров, исправный канал будет признан отказавшим. Это может привести к преждевременному исчерпанию системой резервного ресурса.
Цель полезной модели - повышение надежности бортового вычислителя воздушного судна за счет управления версионной, временной и структурной избыточностями.
Сущность полезной модели состоит в следующем.
Система функционирует в двухканальной конфигурации. В процессе функционирования данные обрабатываются внутренними каналами обработки информации, которые программно синтезированы в кристаллах конфигурируемых процессоров. Кроме того, в кристаллах конфигурируемых процессоров синтезировано по одной схеме сравнения, осуществляющие поразрядное сравнение информации между собой.
Обработанные данные с первых внутренних каналов обработки информации первого и второго конфигурируемых процессоров поступают на входы данных коммутатора.
Управление коммутатором осуществляется таким образом, что при правильном функционировании двух внутренних каналов обработки информации первого конфигурируемого процессора, данные поступают на выход системы через вход А коммутатора, который управляется сигналом, поступающим с прямого входа первой схемы сравнения, синтезированной в первом конфигурируемом процессоре.
Блок управления и контроля выполняет контроль функционирования конфигурируемых процессоров, осуществляет формирование контрольных точек (КТ) и восстановление неисправных внутренних каналов обработки информации.
КТ - это совокупность информации, периодически записываемая операционной системой на запоминающем устройстве с целью рестарта вычислительного процесса в бортовом вычислителе после сбоев или отказов в оборудовании. Она представляет собой копию всех полей основной памяти, относящихся к данной задаче в определенный момент времени.
В случае отказа одного из двух внутренних каналов обработки информации первого конфигурируемого процессора, на прямом выходе первой схемы сравнения, синтезированной в первом конфигурируемом процессоре сформируется сигнал низкого уровня, который запретит передачу данных на выход данных системы через вход А коммутатора, а на инверсном выходе сформируется логическая единица, которая поступит на первый вход восьмого элемента И и по совокупности межпроцессорного сравнения результатов обработки информации второй и третьей схемами сравнения позволит сформировать на шестом - седьмом элементах И сигнал о неисправности канала в первом конфигурируемом процессоре, который поступит на третий - четвертый входы неисправностей блока управления и контроля. Первая шестая схема сравнения, синтезированная во втором конфигурируемом процессоре осуществит поразрядное сравнение результатов обработки информации внутренних каналов обработки информации и сформирует управляющий сигнал на своем прямом выходе, который поступит на второй вход восьмого элемента И. В свою очередь, восьмой элемент И сформирует управляющий сигнал на входе логических условий ЛУ2 и разрешит прохождение данных на выход данных системы через вход В коммутатора с первого внутреннего канала обработки информации второго конфигурируемого процессора.
Блок управления и контроля зарегистрирует код неисправности, поступивший на третий - четвертый входы неисправностей и осуществит частичную интеграцию n-ой версии ПО, заменив дефектную версию на исправную. В зависимости от количества повторений кратных отказов, блок управления и контроля, выдаст сигнал на изменение интервала времени формирования КТ.
В случае возникновения неисправностей во внутренних каналах обработки информации второго конфигурируемого процессора, восстановление функционирования осуществляется аналогичным образом.
При несовпадении результатов обработки информации ни в одном из внутренних каналов обоих конфигурируемых процессоров, осуществляется полное перепрограммирование первого 1 и второго 2 конфигурируемых процессоров.
Бортовой вычислитель будет продолжать функционировать до тех пор, пока останутся исправными пара резервных каналов.
Бортовой вычислитель воздушного судна на конфигурируемых процессорах содержит (фиг. 1): два конфигурируемых процессора 1-2, в кристаллах которых синтезированы по два внутренних канала обработки информации 4-5, по одной схеме сравнения 6 (получены путем описания логики работы процессора на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Verilog, причем для описания алгоритмов функционирования внутренних каналов обработки информации применяются разные языки программирования), вне кристаллов располагаются блок управления и контроля 3, две схемы сравнения 7-8, восемь элементов И 9-16, коммутатор 17, вход данных системы 18 и выход данных системы 19.
Блок управления и контроля содержит (фиг. 2): дешифратор кода неисправности 20, семь элементов И 24, 25, 32, 34, 40, 43, 44, пять элементов ИЛИ 21, 26-29, генератор синхронизирующих импульсов 22, постоянно запоминающее устройство (ПЗУ) начального адреса 33, конфигурационное ПЗУ 39, ПЗУ коэффициента деления 42, две памяти контрольных точек 49, 50, счетчик адреса 37, счетчик количества повторов кода неисправности 38, счетчик коэффициента деления 47, счетчик модификации адреса очередной КТ 48, два коммутатора 45-46, мультивибратор 36, схему сравнения 35, регистр адреса команды-инициатора 23, регистр кода неисправности 30, асинхронный регистр 31, регистр адреса очередной КТ 41, входы неисправности 3.1-3.5, управляющие выходы 1.1-1.4, выходы адресов 2.2 и 2.4, выходы загрузки ПО 2.1 и 2.3, выходы формирования КТ 4.1-4.2, входы завершения формирования КТ 4.3-4.4, информационные входы 5.1-5.2, информационные выходы 6.1-6.2.
Назначение отдельных элементов блоков бортового вычислителя.
Первый 1 - второй 2 конфигурируемые процессоры осуществляют обработку данных по алгоритму, реализованному во внутренних каналах обработки информации.
Блок управления и контроля 3 предназначен для контроля функционирования конфигурируемых процессоров, динамического формирования КТ, в зависимости от количества повторений отказов конфигурируемых процессоров, хранения n-ых версий ПО конфигурируемых процессоров и их загрузки в неисправные каналы конфигурируемых процессоров.
Первый 4 и второй 5 внутренние каналы обработки информации предназначены для обработки данных по соответствующему алгоритму.
Первая 6 схема сравнения первого 1 конфигурируемого процессора осуществляет поразрядное сравнение результатов обработки данных с выходов первого 4 и второго 5 внутренних каналов обработки информации между собой и формирует единичный управляющий сигнал на прямом выходе в случае совпадения, поступающий на вход логических условий ЛУ1 коммутатора 17 и на первый вход первого 9 элемента И и единичный управляющий сигнал на инверсном выходе в случае несовпадения, поступающий на первые входы второго 10, третьего 11 и восьмого 16 элементов И.
Первая 6 схема сравнения второго 2 конфигурируемого процессора осуществляет поразрядное сравнение результатов обработки данных с выходов первого 4 и второго 5 внутренних каналов обработки информации между собой и формирует единичный управляющий сигнал на прямом выходе при совпадении, поступающий на второй вход третьего 11 элемента И и на второй вход восьмого 16 элемента И и единичный управляющий сигнал на инверсном выходе в случае несовпадения, поступающий на вторые входы первого 9 и второго 10 элементов И.
Вторая 7 схема сравнения осуществляет поразрядное сравнение результатов обработки данных с выходов первых 4 внутренних каналов обработки информации первого 1 - второго 2 конфигурируемых процессоров между собой и формирует единичный управляющий сигнал на инверсном выходе в случае несовпадения данных и формирует управляющие сигналы на второй вход четвертого 12 элемента И и первый вход шестого 14 элемента И.
Третья 8 схема сравнения выполняет поразрядное сравнение результатов обработки данных с выходов вторых 5 внутренних каналов обработки информации первого 1 - второго 2 конфигурируемых процессоров между собой и формирует единичный сигнал на инверсном выходе в случае несовпадения данных и формирует управляющие сигналы на первый вход пятого 13 и второй вход седьмого 15 элементов И.
Первый 9 элемент И предназначен для формирования сигнала на первом входе четвертого 12 и втором входе пятого 13 элементов И на основании сигналов, поступающих с прямого выхода первой 6 схемы сравнения первого 1 конфигурируемого процессора и инверсного выхода первой 6 схемы сравнения второго 2 конфигурируемого процессора.
Второй 10 элемент И предназначен для выдачи сигнала о неисправности двух конфигурируемых процессоров на основании сигналов, поступающих с инверсных выходов первых 6 схем сравнения первого 1 - второго 2 конфигурируемых процессоров на пятый вход неисправности 3.5 блока управления и контроля 3.
Третий 11 элемент И предназначен для формирования сигнала на втором входе шестого 14 и первом входе седьмого 15 элементов И на основании сигналов, поступающих с инверсного выхода первой 6 схемы сравнения первого 1 конфигурируемого процессора и прямого выхода первой 6 схемы сравнения второго 2 конфигурируемого процессора.
Четвертый 12 элемент И предназначен для выдачи сигнала о неисправности первого 4 внутреннего канала обработки информации второго 2 конфигурируемого процессора на основании сигналов, поступающих с выхода первого 9 элемента И и инверсного выхода второй 7 схемы сравнения, на первом входе неисправности 3.1 блока управления и контроля 3.
Пятый 13 элемент И предназначен для формирования сигнала о неисправности второго 5 внутреннего канала обработки информации второго 2 конфигурируемого процессора на основании сигналов, поступающих с выхода первого 9 элемента И и инверсного выхода третьей 8 схемы сравнения, на втором входе неисправности 3.2 блока управления и контроля 3.
Шестой 14 элемент И предназначен для выдачи сигнала о неисправности первого 4 внутреннего канала обработки информации первого 1 конфигурируемого процессора на основании сигналов, поступающих с прямого выхода третьего 11 элемента И и инверсного выхода второй 7 схемы сравнения, на третьем входе неисправности 3.3 блока управления и контроля 3.
Седьмой 15 элемент И предназначен для формирования сигнала о неисправности второго 5 внутреннего канала обработки информации первого 1 конфигурируемого процессора на основании сигналов, поступающих с выхода третьего 11 элемента И и инверсного выхода третьей 8 схемы сравнения, на четвертом входе неисправности 3.4 блока управления и контроля 3.
Восьмой 16 элемент И формирует управляющий сигнал на вход логических условий ЛУ2 коммутатора 17, на основании сигналов, полученных с инверсного выхода первой 6 схемы сравнения, синтезированной внутри кристалла первого 1 конфигурируемого процессора и прямого выхода второй 6 схемы сравнения, синтезированной внутри кристалла второго 2 конфигурируемого процессора.
Коммутатор 17 осуществляет передачу данных с выходов первых 4 внутренних каналов обработки информации первого 1 и второго 2 конфигурируемых процессоров на выход данных системы 19, в зависимости от управляющих сигналов на входах логических условий ЛУ1 и ЛУ2.
Вход данных бортового вычислителя 18 предназначен для подачи данных на первый 4, второй 5 внутренние каналы обработки информации первого 1 - второго 2 конфигурируемых процессоров.
Выход данных бортового вычислителя 19 предназначен для передачи обработанной информации потребителям.
Первый 3.1 - пятый 3.5 входы неисправностей блока управления и контроля 3 предназначены для передачи сигнала о неисправности первого 4 - второго 5 внутренних каналов обработки информации первого 1 - второго 2 конфигурируемых процессоров, поступающих от второго 10, четвертого 12 - седьмого 15 элементов И.
Первый 1.1 - четвертый 1.4 управляющие выходы блока управления и контроля 3 предназначены для выдачи команды на входы первого 1 - второго 2 конфигурируемых процессоров на загрузку n-ой версии ПО во внутренние каналы обработки информации.
Первый 2.1 и третий 2.3 выходы загрузки ПО блока управления и контроля 3 предназначены для загрузки n-ой версии ПО в первый 1 - второй 2 конфигурируемые процессоры соответственно.
Второй 2.2 и четвертый 2.4 выходы адресов блока управления и контроля 3 предназначены для передачи адресов для загрузки ПО на входы первого 1 и второго 2 конфигурируемых процессоров соответственно.
Первый 4.1 - второй 4.2 выходы формирования КТ блока управления и контроля 3 предназначены для выдачи команды на формирование КТ в первый 1 - второй 2 конфигурируемые процессоры соответственно.
Третий 4.3 - четвертый 4.4 входы завершения формирования КТ блока управления и контроля 3 предназначены для получения сигнала о конце формирования КТ с первого 1 - второго 2 конфигурируемых процессоров на первом - втором входах седьмого 44 элемента И блока управления и контроля 3.
Первый 5.1 информационный вход блока управления и контроля 3 предназначен для передачи информации вычислительного процесса с первого 1 конфигурируемого процессора на вход данных памяти контрольных точек 49 для ее хранения.
Второй 5.2 информационный вход блока управления и контроля 3 предназначен для передачи информации вычислительного процесса со второго 2 конфигурируемого процессора на вход данных памяти контрольных точек 50 для ее хранения.
Первый 6.1 информационный выход блока управления и контроля 3 предназначен для передачи информации вычислительного процесса в первый 1 конфигурируемый процессор с выхода данных памяти контрольных точек 49 блока управления и контроля 3 для рестарта вычислительного процесса.
Второй 6.2 информационный выход блока управления и контроля 3 предназначен для передачи информации вычислительного процесса во второй 2 конфигурируемый процессор с выхода данных памяти контрольных точек 50 блока управления и контроля 3 для рестарта вычислительного процесса.
Назначение отдельных элементов блока управления и контроля 3.
Дешифратор кода неисправности 20 предназначен для формирования управляющих сигналов на входах второго 26 - пятого 29 элементов ИЛИ и выдачи кода неисправности в регистр кода неисправности 30.
Регистр адреса команды-инициатора 23 предназначен для приема, хранения и выдачи команд-инициаторов на вход ПЗУ начальных адресов 33, на основании сигналов поступающих с первого 3.1 - пятого 3.5 входов блока управления и контроля 3.
Регистр кода неисправности 30 предназначен для приема, хранения и выдачи кода соответствующего неисправности первого или второго внутреннего канала обработки информации первого 1 - второго 2 конфигурируемых процессоров на вход схемы сравнения 35.
Асинхронный регистр 31 предназначен для хранения кода, характеризующего исправное состояние системы и его выдачи на второй вход схемы сравнения 35.
ПЗУ начального адреса 33 предназначено для хранения и выдачи начального адреса n-ой версии ПО конфигурируемого процессора на вход данных счетчика адреса 37, управления вторым 25 и третьим 32 элементами И и синхронизации счетчика адреса 37.
Счетчик адреса 37 предназначен для приема, модификации и выдачи адресов n-ой версии ПО на выходы 2.2 и 2.4 блока управления и контроля 3 через вход А второго 46 коммутатора и на вход конфигурационного ПЗУ 39. Сброс счетчика осуществляется по сигналу, полученному с n-3 разряда при выгрузке ПО конфигурируемого процессора с выхода конфигурационного ПЗУ 39.
Счетчик количества повторов кода неисправности 38 выполняет подсчет импульсов, поступающих с инверсного выхода схемы сравнения 35, что соответствует количеству последовательных повторов кода неисправности, выдает количество повторений кода неисправностей на вход ПЗУ коэффициента деления 42 и управляет режимом работы пятого 40 элемента И.
Конфигурационное ПЗУ 39 служит для хранения n-ых версий ПО конфигурируемого процессора и их выдачи на выходы 2.1 и 2.3 блока управления и контроля 3 через вход А первого 45 коммутатора.
Регистр адреса очередной КТ 41 предназначен для хранения адреса очередной КТ, в зависимости от полученного значения коэффициента деления, и его выдачи на вход счетчика модификации адреса очередной КТ 48.
ПЗУ коэффициента деления 42 предназначено для хранения значений коэффициентов деления, выдачи коэффициента, соответствующего зафиксированному количеству повторений кода неисправностей, в счетчик коэффициента деления 47, регистр адреса очередной КТ 41, а также для формирования управляющего сигнала на первом входе шестого 43 элемента И, синхронизации регистра адреса очередной КТ 41, счетчика модификации адреса очередной КТ 48 и счетчика коэффициента деления 47.
Первый 45 коммутатор осуществляет выгрузку n-ой версии ПО в первый 1 -второй 2 конфигурируемые процессоры, при условии наличия управляющего сигнала на входе логических условий ЛУ1.
Второй 46 коммутатор осуществляет выдачу адреса, по которому осуществляется запись ПО в первый 1 - второй 2 конфигурируемые процессоры для их перепрограммирования, при условии наличия управляющего сигнала на входе логических условий ЛУ1.
Счетчик коэффициента деления 47 предназначен для выдачи сигнала о формировании КТ на первый 4.1 - второй 4.2 выходы формирования КТ блока управления и контроля 3 через интервалы времени, которые зависят от загруженного коэффициента деления, а также формирования управляющих сигналов на собственном входе сброса, четвертом входе седьмого 44 элемента И, входе разрешения записи в первой 49 - второй 50 памяти контрольных точек и на входе сброса счетчика модификации адреса очередной КТ 48.
Счетчик модификации адреса очередной КТ 48 предназначен для выдачи адреса очередной КТ на вход адреса первой 49 - второй 50 памяти контрольных точек.
Память контрольных точек 49 осуществляет прием и хранение информации вычислительного процесса с первого 5.1 информационного входа блока управления и контроля 3 при наличии сигнала на входе разрешения записи, поступающего с выхода счетчика коэффициента деления 47, а также выдачу информации вычислительного процесса на первый информационный выход блока управления и контроля с выхода данных памяти.
Память контрольных точек 50 осуществляет прием и хранение информации вычислительного процесса с первого 5.2 информационного входа блока управления и контроля 3 при наличии сигнала на входе разрешения записи, поступающего с выхода счетчика коэффициента деления 47, а также выдачу информации вычислительного процесса на первый информационный выход блока управления и контроля с выхода данных памяти.
Генератор синхронизирующих импульсов 22 предназначен для синхронизации работы устройства.
Мультивибратор 36 предназначен для формирования одиночных импульсов на втором входе шестого 43 элемента И.
Первый 21 элемент ИЛИ формирует управляющий сигнал на первом входе первого 24 элемента И, третьем входе второго 25 элемента И, первом входе четвертого 34 элемента И, входах логических условий первого 45 - второго 46 коммутаторов.
Первый 24 элемент И формирует синхронизирующие импульсы на входе разрешения записи регистра кода неисправности 30, при условии наличия одиночного сигнала на выходе первого 21 элемента ИЛИ.
Второй 25 элемент И предназначен для передачи синхронизирующих импульсов с генератора синхронизирующих импульсов 22 на вход синхронизации регистра адреса команды-инициатора 23, в зависимости от сигналов на своем инверсном первом и прямом третьем входах.
Второй 26 - четвертый 29 элементы ИЛИ предназначены для формирования управляющих сигналов, поступающих от дешифратора кода неисправности 20 и входа 3.5 блока управления и контроля, на управляющих входах 1.1-1.2 и 2.1-2.2 первого 1 и второго 2 конфигурируемых процессоров.
Третий 32 элемент И предназначен для передачи синхронизирующих импульсов с генератора синхронизирующих импульсов 22 на входах модификации адреса счетчика адресов 37 и сброса регистра адреса команд-инициаторов 23 в зависимости от сигналов на прямом первом и инверсном третьем входах.
Четвертый 34 элемент И предназначен для выдачи управляющего сигнала на входе разрешения записи счетчика адреса 37 при условии наличия единичных сигналов, поступающих от n-1 разряда с выхода ПО конфигурационного ПЗУ 39 и на выходе первого 21 элемента ИЛИ.
Схема сравнения 35 предназначена для сравнения данных с выходов регистра кода неисправности 30 и асинхронного регистра 31 и формирования единичного сигнала на прямом выходе в случае совпадения данных и на инверсном в случае несовпадения.
Пятый 40 элемент И формирует управляющий сигнал на входе сброса счетчика количества повторов кода неисправности 38 при условии, что на прямом выходе схемы сравнения 35 будет логическая единица и значение количества повторений кода неисправности на выходе счетчика количества кода неисправности 38 будет больше нуля.
Шестой 43 элемент И осуществляет передачу одиночных импульсов фиксированной частоты на вход обратного счета делителя с переменным коэффициентом деления 47.
Седьмой 44 элемент И предназначен для передачи синхронизирующих импульсов с генератора синхронизирующих импульсов 22 на вход синхронизации счетчика модификации адреса очередной КТ 48 при условии наличия сигнала о формировании КТ с выхода счетчика коэффициента деления 47 на четвертом входе и сигналов о завершении формирования КТ с третьего 4.3 - четвертого входах блока управления и контроля 3 на первом и втором входах соответственно.
Бортовой вычислитель воздушного судна на конфигурируемых процессорах функционирует следующим образом.
В исходном состоянии на входе логических условий ЛУ1 коммутатора 17 -единичный сигнал, а на входе ЛУ2 - нулевой. Эта комбинация сигналов разрешает прохождение обработанной информации с выхода первого 4 внутреннего канала обработки информации первого 1 конфигурируемого процессора через вход А коммутатора 17.
При включении питания файлы конфигурации, которые получены путем описания архитектуры и логики работы конфигурируемого процессора на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Verilog загружаются в первый 1 - второй 2 конфигурируемые процессоры. Загрузка конфигурационного файла осуществляется так, что в каждом кристалле первого 1 - второго 2 конфигурируемых процессоров размещаются по два одинаковых внутренних канала обработки информации 4-5 и по одной схеме сравнения 6. Цепи загрузки конфигурации и синхронизации вычислительной системы на фиг. 1 условно не показаны.
Данные с входа данных вычислителя 18 одновременно поступают во внутренние каналы обработки информации первого 1 и второго 2 конфигурируемых процессоров. Результаты обработки синхронно появляются на выходах первых 4 - вторых 5 внутренних каналов обработки информации, а следовательно, и на входах первой 6 схемы сравнения первого 1 - второго 2 конфигурируемых процессоров, второй 7 и третьей 8 схем сравнения, а также на входах данных А, В коммутатора 17.
Если в первом 1 конфигурируемом процессоре первый 4 - второй 5 внутренние каналы обработки информации исправны, то на прямом выходе первой 6 схемы сравнения первого 1 конфигурируемого процессора установится единичный сигнал, который также установится на входе логических условий ЛУ1 коммутатора 17. Это разрешит прохождение данных с выхода первого 4 внутреннего канала обработки информации первого 1 конфигурируемого процессора через вход А коммутатора 17 на выход данных вычислителя 19.
В свою очередь, на инверсных выходах первой 6 схемы сравнения первого 1 -второго 2 конфигурируемых процессоров, а также второй 7 - третьей 8 схем сравнения установятся нулевые логические уровни, которые закроют первый 9 - восьмой 16 элементы И и установят на их выходах сигнал низкого уровня. Восьмой 16 элемент И запретит прохождение данных с первого 4 внутреннего канала обработки информации второго 2 конфигурируемого процессора на выход данных вычислителя 19 через вход данных В коммутатора 17, установив на входе логических условий ЛУ2 коммутатора 17 сигнал низкого уровня.
Одновременно, сигналы низкого уровня с выходов второго 10, четвертого 12 - седьмого 15 элементов И поступят на первый 3.1 - пятый 3.5 входы блока управления и контроля 3 (фиг. 2), которые поступят на входы первого 21 элемента ИЛИ и 23 регистра адреса команд-инициаторов соответственно. Сигналы с первого 3.1 - четвертого 3.4 входов блока управления и контроля 3 поступят на входы дешифратора кода неисправности 20 соответственно. Сигнал с пятого 3.5 входа блока управления и контроля 3 поступит на второй вход четвертого 28 - пятого 29 элементов ИЛИ. Дешифратор кода неисправности 20 выдаст в регистр кода неисправности 30 соответствующий код, который будет сравнен с помощью схемы сравнения 35 с кодом, соответствующим исправному состоянию системы, поступающих с асинхронного регистра 31. Совпадение результатов является основанием исправности конфигурируемых процессоров. Первый 21 элемент ИЛИ запретит выгрузку n-ой версии ПО конфигурируемого процессора, адресов на первый - четвертый 2.1-2.4 выходы блока управления и контроля 3. Схема сравнения 35 блока управления и контроля 3 выдаст с инверсного выхода сигнал низкого уровня на вход прямого счета счетчика количества повторов кода неисправности 38, который на основании нулевого значения выдаст адрес хранения коэффициента деления на вход ПЗУ коэффициента деления 42, характеризующего исправное состояние системы, что позволит ПЗУ коэффициента деления 42 сформировать минимальное значение коэффициента деления, которое поступит на вход данных счетчика коэффициента деления 47. Счетчик коэффициента деления 47, на основании поступившего коэффициента деления, будет осуществлять обратный счет начиная с пятнадцати и при достижении нулевого значения счета, выдаст сигнал на первый 4.1 - второй 4.2 выходы блока управления и контроля 3 о формировании КТ.
При возникновении неисправности в первом 1 конфигурируемом процессоре одного из двух внутренних каналов обработки информации, на прямом входе первой 6 схемы сравнения, синтезированной внутри кристалла, установится нулевой сигнал, а следовательно и на входе логических условий ЛУ1 коммутатора 17 и на входе первого 9 элемента И, который запретит прохождение данных на выход данных вычислителя 19 (фиг. 1) через вход А коммутатора 17.
На инверсном выходе второй 7 (несовпадение результатов обработки информации между первыми 4 внутренними каналами обработки информации первого 1 и второго 2 конфигурируемых процессоров) - третьей 8 (несовпадение результатов обработки информации между вторыми 5 внутренними каналами обработки информации первого 1 и второго 2 конфигурируемых процессоров) схем сравнения, в зависимости от того в каком из двух внутренних каналов обработки информации первого 1 конфигурируемого процессора возникла неисправность, установится логическая единица, которая на первом входе шестого 14 и втором входе седьмого 15 элементов И установит единичный сигнал. Третий 11 элемент И по результатам сравнения первых 6 схем сравнения, синтезированных внутри кристаллов первого 1 -второго 2 конфигурируемых процессоров, сформирует единичный сигнал на втором входе шестого 14 и первом входе седьмого 15 элементов И, что позволит передать сигнал на входы неисправности 3.3-3.4 блока управления и контроля 3. Восьмой 16 элемент И по сигналам, полученным от инверсного входа первой 6 схемы сравнения первого 1 конфигурируемого процессора и от прямого входа первой 6 схемы сравнения второго 2 конфигурируемого процессора, установит на входе логических условий ЛУ2 коммутатора 17 единичный сигнал. Это разрешит прохождение данных с выхода первого 4 внутреннего канала обработки информации второго 2 конфигурируемого процессора через вход В коммутатора 17 на выход данных системы 19.
Полученные сигналы с третьего 3.3 - четвертого 3.4 входов неисправности блока управления и контроля 3 (фиг. 2) одновременно поступят на дешифратор кода неисправности 20, первый 21 элемент ИЛИ и на регистр адреса команд-инициаторов 23. Дешифратор кода неисправности 20 сформирует управляющие сигналы на входах третьего 27, пятого 29 элементов ИЛИ. Если неисправен один внутренний канал обработки информации первого 1 конфигурируемого процессора, то управляющий сигнал на частичное перепрограммирование поступит на второй 1.2 управляющий выход блока управления и контроля 3. Если неисправны оба канала, то управляющий сигнал на полное перепрограммирование первого 1 конфигурируемого процессора поступит на четвертый 1.4 управляющий выход блока управления и контроля 3. На вход регистра кода неисправности 30 поступит код неисправности с дешифратора кода неисправности 20, который будет сравнен с помощью схемы сравнения 35 с кодом, соответствующим исправному состоянию системы, поступающих с асинхронного регистра 31. Несовпадение результатов является основанием о неисправности первого конфигурируемого процессора бортового вычислителя. Схема сравнения 35 блока управления и контроля 3 выдаст с инверсного выхода сигнал на вход прямого счета счетчика количества повторов кода неисправности 38, который на основании посчитанных значений выдаст адрес хранения коэффициента деления на вход ПЗУ коэффициента деления 42, характеризующего неисправное состояние системы, что позволит ПЗУ коэффициента деления 42 сформировать значение коэффициента деления, которое поступит на вход данных счетчика коэффициента деления 47. Счетчик коэффициента деления 47, на основании поступившего коэффициента деления, сократит время обратного счета и будет осуществлять счет начиная с десяти, а при достижении нулевого значения счета, выдаст сигнал на первый 4.1 - второй 4.2 выходы блока управления и контроля 3 о формировании КТ. Изменение интервала формирования КТ зависит от количества возникновения отказов конфигурируемых процессоров. В случае повтора ошибки ПЗУ коэффициента деления 42 сформирует значение коэффициента деления, которое сократит время обратного счета счетчика коэффициента деления 47 и будет осуществлять счет, начиная с пяти. Регистр адреса команды-инициатора 23 блока управления и контроля 3 по полученному сигналу, соответствующего неисправному внутреннему каналу обработки информации первого 1 конфигурируемого процессора, выдаст команду-инициатор на вход ПЗУ начального адреса 33 для выдачи на счетчик начального адреса 37 модифицированный адрес для выгрузки n-ой версии ПО с конфигурационного ПЗУ 39 на выход 2.1 блока управления и контроля 3 и выдачи адреса для интегрирования n-ой версии ПО на выход 2.2 блока управления и контроля 3. После успешного перепрограммирования неисправного внутреннего канала обработки информации первого 1 конфигурируемого процессора, на входах 3.3-3.4 формируются сигналы низкого уровня, которые обнуляют счетчик количества повторов кода неисправности 38 по управляющему сигналу, полученному с прямого выхода схемы сравнения 35, ПЗУ коэффициента деления 42 выдаст значение коэффициента, соответствующее максимальному интервалу формирования КТ. Первый 21 элемент ИЛИ запретит прохождение данных на выходы 2.1,2.2 блока управления и контроля 3 через выходы А первого 45 - второго 46 коммутаторов. Регистр адреса команды-инициатора 23 прекратит выдачу команд-инициаторов на вход ПЗУ начального адреса 33.
В случае обнаружения неисправности в первом 4 - втором 5 внутренних каналов обработки информации второго 2 конфигурируемого процессора, функционирование бортового вычислителя будет восстановлено аналогичным образом.
Исправное функционирование бортового вычислителя будет продолжаться до тех пор, пока объем кристалла конфигурируемого процессора позволит перепрограммировать внутренние каналы обработки информации.
Таким образом, надежность бортового вычислителя воздушного с управляемой избыточностью повышается за счет блока управления и контроля, который контролирует функционирование бортового вычислителя, осуществляет формирование КТ и, при увеличении интенсивности возникновения неисправностей во внутренних каналах обработки информации, сокращает интервалы между их формированием, а также хранит и интегрирует n-версию ПО в неисправный канал.