УСТРОЙСТВО ФОРМИРОВАНИЯ ИЗОБРАЖЕНИЯ, СИСТЕМА ФОРМИРОВАНИЯ ИЗОБРАЖЕНИЯ И СПОСОБ ИЗГОТОВЛЕНИЯ УСТРОЙСТВА ФОРМИРОВАНИЯ ИЗОБРАЖЕНИЯ
IMAGE FORMING DEVICE, IMAGE FORMING SYSTEM  AND METHOD OF MANUFACTURING IMAGE FORMING DEVICE

Область техники, к которой относится изобретение
[0001] Настоящее изобретение относится к устройству формирования изображения, системе формирования изображения и способу изготовления устройства формирования изображения.
Предшествующий уровень техники
[0002] Предложено устройство формирования изображения, в котором используются полевые транзисторы с управляющим p-n-переходом. В патентной литературе (PTL) 1 описано устройство формирования изображения, включающее в себя множество пикселей. Каждый пиксель включает в себя полевой транзистор с управляющим p-n-переходом. В полевом транзисторе с управляющим p-n-переходом, описанном в PTL 1, область канала расположена между поверхностной областью затвора и областью скрытого затвора. Область канала соединена с областью стока на конечном участке области скрытого затвора.
[0003] В PTL 2 описан способ формирования полевого транзистора с управляющим p-n-переходом. В способе, описанном в PTL 1, поверхностная область затвора, область канала и области истока и стока полевого транзистора с управляющим p-n-переходом сформированы путем ионной имплантации с использованием различных рисунков фоторезиста в качестве масок.
Перечень цитируемой литературы
Патентная литература
[0004] PTL 1: Выложенная японская патентная заявка № 2007-165736
PTL 2: Выложенная японская патентная заявка № 2006-196789
Сущность изобретения
Техническая задача
[0005] В полевом транзисторе с управляющим p-n-переходом, описанном в PTL 1, конец на стороне стока области канала определяется конечным положением области затвора, тогда как конец на стороне истока области канала определяется положением области истока. Поэтому, если существует ошибка совмещения между маской, используемой для формирования области истока, и маской, используемой для формирования области скрытого затвора, может изменяться длина канала. Это приводит к изменению характеристик полевого транзистора с управляющим p-n-переходом.
[0006] В способе, описанном в PTL 2, если существует ошибка совмещения между маской, используемой для формирования поверхностной области затвора, и маской, используемой для формирования области канала, может изменяться ширина канала. Это приводит к изменению характеристик полевого транзистора с управляющим p-n-переходом.
[0007] Принимая во внимание описанные выше проблемы, настоящее изобретение нацелено на выполнение устройства формирования изображения, в котором достигается меньшее изменение характеристик полевого транзистора с управляющим p-n-переходом.
Решение технической задачи
[0008] Вариант осуществления согласно аспекту настоящего изобретения представляет собой способ изготовления устройства формирования изображения, которое включает в себя множество пикселей, каждый из которых включает в себя полевой транзистор с управляющим p-n-переходом, выполненный на полупроводниковой подложке. Способ включает в себя этап формирования области затвора полевого транзистора с управляющим p-n-переходом путем введения примеси в полупроводниковую подложку с использованием первой маски, которая определяет первое отверстие, и этап формирования области канала полевого транзистора с управляющим p-n-переходом путем введения примеси в полупроводниковую подложку с использованием второй маски, которая определяет второе отверстие. Второе отверстие включает в себя участок на стороне истока, соответствующий участку на стороне истока области канала, и участок на стороне стока, соответствующий участку на стороне стока области канала. Ортогональная проекция первого отверстия на плоскость, параллельную поверхности полупроводниковой подложки, пересекает ортогональную проекцию второго отверстия на плоскость. Каждая из ортогональной проекции участка на стороне истока второго отверстия на плоскость и ортогональной проекции участка на стороне стока второго отверстия на плоскость перекрывает ортогональную проекцию первой маски на плоскость.
[0009] Вариант осуществления согласно другому аспекту настоящего изобретения представляет собой способ формирования устройства формирования изображения, которое включает в себя множество пикселей, каждый из которых включает в себя полевой транзистор с управляющим p-n-переходом, выполненный на полупроводниковой подложке. Способ включает в себя этап формирования области затвора полевого транзистора с управляющим p-n-переходом на полупроводниковой подложке и этап формирования области канала полевого транзистора с управляющим p-n-переходом на полупроводниковой подложке. Ортогональная проекция первой области на плоскость, параллельную поверхности полупроводниковой подложки, пересекает ортогональную проекцию второй области на плоскость. Первая область представляет собой область, в которую вводится примесь на этапе формирования области затвора, и вторая область представляет собой область, в которую вводится примесь на этапе формирования области канала. На плоскости каждый из участка на стороне истока и участка на стороне стока ортогональной проекции второй области выступает из ортогональной проекции первой области.
[0010] Вариант осуществления согласно еще одному аспекту настоящего изобретения представляет собой устройство формирования изображения, которое включает в себя множество пикселей, каждый из которых включает в себя полевой транзистор с управляющим p-n-переходом, выполненный на полупроводниковой подложке. Полевой транзистор с управляющим p-n-переходом включает в себя область затвора и область канала. Ортогональная проекция области затвора на плоскость, параллельную поверхности полупроводниковой подложки, пересекает ортогональную проекцию области канала на плоскость. На плоскости каждый из участка на стороне истока и участка на стороне стока ортогональной проекции области канала выступает из ортогональной проекции области затвора.
[0011] Вариант осуществления согласно еще одному аспекту настоящего изобретения представляет собой устройство формирования изображения, которое включает в себя множество пикселей, каждый из которых включает в себя полевой транзистор с управляющим p-n-переходом, выполненный на полупроводниковой подложке. Полевой транзистор с управляющим p-n-переходом включает в себя поверхностную область затвора, область скрытого затвора и область канала, которые располагаются на различных глубинах. Область канала расположена на глубине между поверхностной областью затвора и областью скрытого затвора. Каждая из ортогональной проекции поверхностной области затвора на плоскость, параллельную поверхности полупроводниковой подложки, и ортогональной проекции области скрытого затвора на плоскость пересекает ортогональную проекцию области канала на плоскость.
Преимущественные эффекты изобретения
[0012] Настоящее изобретение позволяет уменьшить изменение характеристик полевого транзистора с управляющим p-n-переходом.
Краткое описание чертежей
[0013] На фиг.1 схематично показана планарная структура устройства формирования изображения.
На фиг.2 схематично показана структура в поперечном сечении устройства формирования изображения.
На фиг.3 схематично показана структура в поперечном сечении устройства формирования изображения.
На фиг.4 показан для пояснения способ изготовления устройства формирования изображения.
На фиг.5 схематично показаны маски, используемые для изготовления устройства изображения.
На фиг.6 схематично показана планарная структура и структуры в поперечном сечении устройств формирования изображения.
На фиг.7 схематично показана планарная структура устройства формирования изображения.
На фиг.8 схематично показана структура в поперечном сечении устройства формирования изображения.
На фиг.9 показан для пояснения способ изготовления устройства формирования изображения.
На фиг.10 показана блок-схема системы формирования изображения.
Описание вариантов осуществления
[0014] Вариант осуществления настоящего изобретения представляет собой устройство формирования изображения включающее в себя множество пикселей. Каждый пиксель включает в себя полевой транзистор с управляющим p-n-переходом (именуемый в дальнейшем JFET). JFET включает в себя область затвора, область канала, область стока и область истока, сформированные на полупроводниковой подложке. В JFET тип проводимости области затвора отличается от типа проводимости области канала, области стока и области истока. В настоящем варианте осуществления используется JFET с горизонтальным каналом, в котором направление протекания тока канала параллельно поверхности полупроводниковой подложки.
[0015] Варианты осуществления настоящего изобретения характеризуются структурой области затвора и области канала или способа их изготовления. В частности, область затвора и область канала сформированы таким образом, чтобы они пересекали друг друга на виде сверху. Размещения или формы компонентов на виде сверху, описанные в настоящем описании, относятся к размещениям или формам ортогональных проекций компонентов на плоскость, параллельную поверхности полупроводниковой подложки. То есть ортогональная проекция области затвора на плоскость, параллельную поверхности полупроводниковой подложки, и ортогональная проекция области канала на плоскость, параллельную поверхности полупроводниковой подложки, пересекают друг друга на плоскости. Поверхность полупроводниковой подложки является границей раздела между полупроводниковой областью и изолятором.
[0016] Пересечение двух областей означает, что каждая область располагается поперек другой области. Другими словами, пересечение двух областей означает, что по меньшей мере две части одной области выступают из другой области, и что по меньшей мере две части другой области выступают из одной области. Если одна область содержит другую область, то эти две области не пересекают друг друга.
[0017] В способе изготовления вариантов осуществления согласно настоящему изобретению множество масок используется для формирования области затвора и области канала. Маски имеют соответствующие отверстия, которые пересекают друг друга на виде сверху.
[0018] При этой конфигурации, несмотря на то, что между маской, используемой для формирования области затвора, и маской, используемой для формирования области канала, могут возникать ошибки совмещения, форма пересекающейся части области затвора и области канала остается почти неизменной. То есть можно уменьшить изменение длины канала и ширины канала JFET. Таким образом, можно уменьшить изменение характеристик JFET.
[0019] Варианты осуществления настоящего изобретения будут описаны ниже со ссылкой на чертежи. В вариантах осуществления, описанных ниже, область затвора является областью p-типа, тогда как область канала, область стока и область истока являются областями n-типа. Настоящее изобретение не ограничивается только вариантами осуществления, описанными ниже. Например, тип проводимости каждой полупроводниковой области может полностью меняться на противоположный. Кроме того, примеры, в которых часть конфигурации одного из следующих вариантов осуществления добавлена в другой вариант осуществления или заменена на часть конфигурации другого варианта осуществления, представляют собой также варианты осуществления настоящего изобретения.
Первый вариант осуществления
[0020] Фиг.1 схематично иллюстрирует планарную структуру устройства формирования изображения настоящего варианта осуществления. Один пиксель иллюстрирован на фиг.1. Пиксель включает в себя участок фотоэлектрического преобразования, такой как фотодиод, переходной транзистор, транзистор сброса и JFET. Устройство формирования изображения настоящего варианта осуществления включает в себя множество пикселей, один из которых проиллюстрирован на фиг.1.
[0021] Участок фотоэлектрического преобразования настоящего варианта осуществления представляет собой фотодиод. Фотодиод включает в себя полупроводниковую область 1 n-типа, сформированную на поверхности полупроводниковой подложки, и полупроводниковую область 2 р-типа, сформированную под полупроводниковой областью 1 n-типа. Полупроводниковая область 1 n-типа и полупроводниковая область 2 р-типа образуют p-n-переход. Дырки, сгенерированные падающим светом, накапливаются в полупроводниковой области 2 р-типа в виде сигнального заряда. Сигнальный заряд, накопленный в полупроводниковой области 2 р-типа, передается в область плавающей диффузии (которая в дальнейшем упоминается как FD-область 3). FD-область 3 представляет собой полупроводниковую область 2 р-типа. Электрод 4 передаточного затвора обеспечивает перенос сигнального заряда из полупроводниковой области 2 р-типа в FD-область 3.
[0022] JFET включает в себя область 9 затвора p-типа, область 10 канала n-типа и область 11 истока n-типа. В по меньшей мере части области 10 канала n-типа сформирован канал, управляемый напряжением области 9 затвора. JFET настоящего варианта осуществления включает в себя множество областей 9 затвора. Область 10 канала пересекает каждую из областей 9 затвора на виде сверху. Область 10 канала расположена поперек области 9 затвора от стороны истока до стороны стока. Часть (область 10d на фиг.1) области 10 канала образует область стока JFET. Канал JFET сформирован в пересекающейся части области 9 затвора и области 10 канала. Концентрация примесей в области 11 истока выше, чем в области 10 канала. Область 11 истока электрически соединена с выходной линией 14 через контактный штырек 12. FD-область 3 электрически соединена с областью 9 затвора. В этой конфигурации JFET выводит сигнал, соответствующий напряжению FD-области 3 в выходную линию 14.
[0023] МОП-транзистор сброса включает в себя область 5 стока p-типа, область 7 истока p-типа и электрод 8 затвора. Область 5 стока электрически соединена с разводкой 13 стока сброса через контактный штырек 6. Область 7 истока МОП-транзистора сброса электрически соединена с областью 9 затвора JFET. При этой конфигурации МОП-транзистор сброса осуществляет сброс напряжения затвора JFET. Использование МОП-транзистора в качестве транзистора сброса является простым. В качестве транзистора сброса можно использовать другие типы транзисторов, включая JFET.
[0024] JFET настоящего варианта осуществления включает в себя множество областей 9 затвора, представленных на виде сверху. Области 9 затвора размещаются с областью 11 истока, расположенной между ними на виде сверху. Другими словами, ортогональная проекция области 11 истока на плоскость, параллельную поверхности полупроводниковой подложки, располагается между ортогональными проекциями областей 9 затвора на плоскость. JFET настоящего варианта осуществления дополнительно включает в себя множество областей стока. Более конкретно, область 10 канала включает в себя множество участков 10d на стороне стока. Каждая из областей стока расположена на противоположной стороне области 11 истока по отношению к одной из областей 9 затвора. Для каждой из областей 9 затвора сформирован канал. Области 9 затвора предпочтительно размещаются параллельно друг другу на виде сверху. Области 9 затвора электрически соединены друг с другом с помощью полупроводниковой области, имеющей одинаковый тип проводимости. В настоящем варианте осуществления FD-область 3 и область 7 истока МОП-транзистора сброса электрически соединяют области 9 затвора друг с другом.
[0025] При этой конфигурации можно увеличить эффективную ширину канала JFET. То есть, так как можно повысить электродвижущую силу JFET, устройством формирования изображения можно управлять с высокой скоростью. JFET может включать в себя только одну область затвора. В частности, можно удалить одну из этих двух областей 9 затвора, иллюстрированных на фиг.1, и соответствующую область стока.
[0026] На фиг.2 показана схема, схематично иллюстрирующая структуру в поперечном сечении устройства формирования изображения настоящего варианта осуществления. Фиг.2 схематично иллюстрирует структуру в поперечном сечении, взятом вдоль линии A-B, показанной на фиг.1. Одинаковые части, которые соответствуют частям, показанным на фиг.1, обозначены одинаковыми ссылочными позициями.
[0027] Фиг.2 иллюстрирует полупроводниковую подложку 100. На полупроводниковой подложке 100 выполнена изоляционная пленка (не показана). Поверхность SR полупроводниковой подложки 100 является границей раздела между полупроводниковой подложкой 100 и изоляционной пленкой (не показана). Продольное направление канала представляет собой направление, параллельное как плоскости, показанной на фиг.2, так и поверхности SR.
[0028] Фотодиод и JFET сформированы в полупроводниковой области 15 n-типа. Ток стока JFET подается через полупроводниковую область 15 n-типа. Хотя это и не показано, участок для подачи тока стока, выполненный с возможностью подачи тока стока для полупроводниковой области 15 n-типа, сформирован за пределами пиксельной зоны или в части пиксельной зоны. Например, участок для подачи тока стока является контактным штырьком, который соединяют полупроводниковую подложку с разводкой.
[0029] Полупроводниковая область 16 n-типа, имеющая более высокую концентрацию примесей, чем полупроводниковая область 15 n-типа, расположена под полупроводниковой областью 15 n-типа. Сопротивление полупроводниковой подложки можно уменьшить с помощью полупроводниковой области 16 n-типа. При этой конфигурации можно уменьшить падение напряжения на полупроводниковой подложке, вызванное током стока, подаваемым для JFET. Таким образом, можно уменьшить шум, такой как затенение, вызванное напряжением полупроводниковой подложки, которая изменяется в зависимости от места расположения. В результате этого можно повысить качество изображения. Ток стока JFET можно также увеличить. В результате, устройством формирования изображения можно управлять с высокой скоростью.
[0030] Часть 10d области 10 канала можно опустить, и часть полупроводниковой области 15 n-типа может образовать область стока. Область стока представляет собой полупроводниковую область n-типа, которая расположена на виде сверху рядом с областью, где должен быть сформирован канал.
[0031] Область 9 затвора JFET настоящего варианта осуществления включает в себя поверхностную область 9-1 затвора и область 9-2 скрытого затвора. Как поверхностная область 9-1 затвора, так и область 9-2 скрытого затвора имеют проводимость p-типа. Поверхностная область 9-1 затвора и область 9-2 скрытого затвора расположены на различных глубинах. Область 10 канала расположена на глубине между поверхностной областью 9-1 затвора и областью 9-2 скрытого затвора. При этой конфигурации сформирован JFET с горизонтальным каналом. В JFET с горизонтальным каналом, как иллюстрировано на фиг.2, продольное направление канала параллельно поверхности полупроводниковой подложки.
[0032] Поверхностная область 9-1 затвора и область 9-2 скрытого затвора электрически соединены друг с другом. Участок соединения между поверхностной областью 9-1 затвора и областью 9-2 скрытого затвора располагается без перекрытия области 10 канала на виде сверху. При этой конфигурации каждая из областей затвора позволяет управлять каналом JFET.
[0033] Поверхностная область 9-1 затвора и область 9-2 скрытого затвора перекрывают друг на друга на виде сверху. Другими словами, ортогональная проекция поверхностной области 9-1 затвора на плоскость, параллельную поверхности полупроводниковой подложки, идентична ортогональной проекции области 9-2 скрытого затвора на плоскость. При этой конфигурации поверхностную область 9-1 затвора и область 9-2 скрытого затвора можно сформировать с одинаковой маской. Это выгодно для уменьшения изменения характеристик JFET.
[0034] Ортогональная проекция поверхностной области 9-1 затвора необязательно должна быть идентичной ортогональной проекции области 9-2 скрытого затвора. Например, поверхностную область 9-1 затвора и область 9-2 скрытого затвора можно разместить таким образом, чтобы поверхностная область 9-1 затвора пересекала область 10 канала, а область скрытого затвора содержала область 10 канала на виде сверху. В этом случае поверхностная область затвора и область скрытого затвора формируются с использованием различных масок.
[0035] Можно обойтись без одной из поверхностной области 9-1 затвора и области 9-2 скрытого затвора. В настоящем варианте осуществления каждая из областей 9 затвора, представленных на виде сверху, включает в себя поверхностную область 9-1 затвора и область 9-2 скрытого затвора. В качестве альтернативы, по меньшей мере одна из областей 9 затвора может включать в себя поверхностную область 9-1 затвора и область 9-2 скрытого затвора.
[0036] На фиг.3(a) показана схема, схематично иллюстрирующая структуру в поперечном сечении устройства формирования изображения настоящего варианта осуществления. Фиг.3(a) схематично иллюстрирует структуру в поперечном сечении, взятом вдоль линии C-D, показанной на фиг.1. Одинаковые части, которые соответствуют частям, показанным на фиг.1 и 2, обозначены одинаковыми ссылочными позициями. Поперечное направление канала представляет собой направление, параллельное как плоскости, показанной на фиг.3(a), так и поверхности SR.
[0037] Как показано на фиг.3(a), в промежутке ниже области 11 истока между областью 10 канала и полупроводниковой областью 15 n-типа отсутствуют полупроводниковые области р-типа. Однако область 10 канала и полупроводниковая область 15 n-типа электрически изолированы друг от друга. В частности, обедненный слой, сформированный между двумя областями 9-2 скрытого затвора и полупроводниковой областью 15 n-типа, показанной на фиг.2, образует потенциальный барьер между областью 10 канала и полупроводниковой областью 15 n-типа. Это предотвращает омическую проводимость между областью 10 канала и полупроводниковой областью 15 n-типа. На практике профили распределения потенциалов предпочтительно проектируются таким образом, чтобы электрическое сопротивление между областью 10 канала и полупроводниковой областью 15 n-типа JFET в направлении, перпендикулярном к поверхности SR, было по существу выше, чем электрическое сопротивление между истоком и стоком JFET в продольном направлении канала.
[0038] На фиг.3(b) показана схема, схематично иллюстрирующая структуру в поперечном сечении устройства формирования изображения настоящего варианта осуществления. Фиг.3(b) схематично иллюстрирует структуру в поперечном сечении, взятом вдоль линии E-F, показанной на фиг.1. Одинаковые части, которые соответствуют частям, показанным на фиг.1-3(a), обозначены одинаковыми ссылочными позициями. Поперечное направление канала представляет собой направление, параллельное как плоскости, показанной на фиг.3(b), так и поверхности SR.
[0039] Как упомянуто выше, поверхностная область 9-1 затвора и область 9-2 скрытого затвора электрически соединены друг с другом. В настоящем варианте осуществления полупроводниковая область, имеющая одинаковый тип проводимости, электрически соединяет поверхностную область 9-1 затвора и область 9-2 скрытого затвора. Например, на фиг.3(b) FD-область 3 и область 7 истока МОП-транзистора сброса может продолжаться глубоко в подложку до такой степени, чтобы они электрически соединяли поверхностную область 9-1 затвора и область 9-2 скрытого затвора. Хотя поверхностная область 9-1 затвора и область 9-2 скрытого затвора расположены на определенном расстоянии друг от друга на фиг.3(b), поверхностная область 9-1 затвора и область 9-2 скрытого затвора могут постоянно образовываться за счет диффузии примесей в направлении, перпендикулярном поверхности SR.
[0040] В настоящем варианте осуществления область 9 затвора и область 10 канала пересекают друг друга в планарной структуре, иллюстрированной на фиг.1. Другими словами, ортогональная проекция области 9 затвора на плоскость, параллельную поверхности полупроводниковой подложки, и ортогональная проекция области 10 канала на плоскость, параллельную поверхности полупроводниковой подложки, пересекает друг друга.
[0041] Пересечение области 9 затвора и области 10 канала означает, что каждая область располагается поперек другой области. Другими словами, по меньшей мере две части области 9 затвора выступают из области 10 канала, и по меньшей мере две части области 10 канала выступают из области 9 затвора.
[0042] Часть области 10 канала, расположенная между двумя областями 9 затвора на виде сверху, показанном на фиг.1, представляет собой участок 10s на стороне истока области 10 канала. Часть области 10 канала, расположенная на противоположной стороне области 10s на стороне истока по отношению к области 9 затвора, представляет собой участок 10d на стороне стока области 10 канала. Фиг.2 также иллюстрирует участок 10s на стороне истока и участок 10d на стороне стока. Каждый из участка 10s на стороне истока и участка 10d на стороне стока области 10 канала не перекрывает область 9 затвора. Другими словами, участок 10s на стороне истока и участок 10d на стороне стока ортогональной проекции области 10 канала выступают из ортогональной проекции области 9 затвора. Поэтому, как иллюстрировано на фиг.2, длина канала JFET ограничивается концом области 9 затвора. Как показано на фиг.3(b), ширина канала JFET ограничивается концом области 10 канала.
[0043] При этой конфигурации, несмотря на то что между маской, используемой для формирования области 9 затвора, и маской, используемой для формирования области 10 канала могут возникать ошибки совмещения, форма канала JFET остается почти неизменной. То есть можно уменьшить изменение длины канала и ширины канала JFET. Таким образом, можно уменьшить изменение характеристик JFET.
[0044] Как показано на фиг.2, электроны из области 11 истока JFET движутся в продольном направлении канала через канал, сформированный между поверхностной областью 9-1 затвора и областью 9-2 скрытого затвора, и, в конечном счете, попадают в полупроводниковую область 15 n-типа. Величина этого тока канала в основном определяется напряжением области 11 истока, напряжением области 9 затвора, напряжением полупроводниковой области 15 n-типа, которая представляет собой область стока, длиной канала и шириной канала.
[0045] В настоящем варианте осуществления длина канала и ширина канала JFET определяются двумя прямоугольниками, которые представляют собой пересекающиеся участки области 9 затвора и области 10 канала (фиг.1). Длина канала равна длине стороны прямоугольника, пересекающегося участка в продольном направлении канала. Так как ток канала протекает в обоих направлениях, ширина канала в два раза больше длины стороны прямоугольника пересекающегося участка в поперечном направлении канала.
[0046] В настоящем варианте осуществления области 9 затвора представляют собой две прямоугольные области, параллельные друг другу, и область 10 канала является также прямоугольной. Область 9 затвора и область 10 канала размещаются с большим перекрытием по отношению друг к другу. То есть область 9 затвора является слишком большой по отношению к области 10 канала в поперечном направлении канала (фиг.1), и область 10 канала является слишком большой по отношению к области 9 затвора в продольном направлении канала (фиг.1). Соответственно, несмотря на то, что между маской, используемой для формирования области 9 затвора, и маской, используемой для формирования области 10 канала, могут возникать ошибки совмещения, форма прямоугольника пересекающегося участка остается почти неизменной. Поэтому в процессе формирования JFET можно уменьшить изменение электрических характеристик JFET, вызванное ошибками совмещения.
[0047] Уменьшение изменения электрических характеристик JFET достигается независимо от форм области 9 затвора и области 10 канала. Это уменьшение изменения достигается за счет пересечения области 9 затвора и области 10 канала на виде сверху. Предпочтительно, как иллюстрировано на фиг.1, периферия области 9 затвора на виде сверху включает в себя две параллельные линии, проходящие вдоль поперечного направления канала. При этой конфигурации можно дополнительно уменьшить изменение электрических характеристик. Предпочтительно, как иллюстрировано на фиг.1, периферия области 10 канала на виде сверху включает в себя две параллельные линии, проходящие вдоль продольного направления канала. При этой конфигурации можно дополнительно уменьшить изменение электрических характеристик. Если область 9 затвора и область 10 канала имеют прямоугольную форму, то легче сформировать маски, используемые для формирования области 9 затвора и области 10 канала. Периферии области 9 затвора и области 10 канала на виде сверху могут включать в себя кривые. При этой конфигурации можно уменьшить изменение характеристик, вызываемое ошибками совмещения, возникающими в результате поворота масок.
[0048] Длина канала определяется JFET расстоянием между концом на стороне стока и концом на стороне истока. Поэтому когда участок на стороне стока и участок на стороне истока области 10 канала расположены отдельно с обеих сторон области 9 затвора на виде сверху, можно уменьшить изменение электрических характеристик. То есть, так как каждый из участка на стороне истока и участка на стороне стока ортогональной проекции области 10 канала выступает из ортогональной проекции области затвора, можно уменьшить изменение электрических характеристик, описанных выше.
[0049] Пример способа изготовления устройства формирования изображения настоящего варианта осуществления будет объяснен ниже. Фиг.4 представлена для объяснения способа изготовления устройства формирования изображения. Каждая из фиг.4(a)-4(c) схематично иллюстрирует структуру в поперечном сечении, взятом вдоль линии A-B, показанной на фиг.1. Одинаковые части, которые соответствуют частям, показанным на фиг.1-3, обозначены одинаковыми ссылочными позициями.
[0050] Этап, иллюстрированный на фиг.4(a), включает в себя формирование области 9 затвора JFET. На этом этапе используется первая маска 17, которая определяет первое отверстие 209. Первая маска 17 получается, например, путем нанесения рисунка фоторезиста с использованием способа фотолитографии.
[0051] Примеси, которые являются акцепторами, такими как бор, вводятся в полупроводниковую подложку 100 через первое отверстие 209, посредством чего в области, соответствующей первому отверстию 209 полупроводниковой подложки 100, формируется область 9 затвора. Например, область 9 затвора можно сформировать путем ионной имплантации с использованием первой маски 17. Выполняя многократно ионную имплантацию с различными энергиями ионной имплантации, поверхностная область 9-1 затвора и область 9-2 скрытого затвора формируются на различных глубинах. При использовании более высокой энергии ионной имплантации в полупроводниковой подложке 100 можно сформировать более глубокую полупроводниковую область. Выбирая предварительно определенную энергию ионной имплантации, поверхностная область 9-1 затвора и область 9-2 скрытого затвора формируются как электрически соединенные друг с другом за счет диффузии примесей в направлении, перпендикулярном поверхности SR полупроводниковой подложки 100.
[0052] Помимо ионной имплантации процесс, используемый в изготовлении полупроводников, такой как тепловая диффузия, можно использовать для введения примеси в полупроводниковую подложку 100. После формирования области 9 затвора удаляется первая маска 17.
[0053] Этап, иллюстрированный на фиг.4(b), включает в себя формирование области 10 канала JFET. На этом этапе используется вторая маска 18, которая определяет второе отверстие 210. Вторая маска 18 получается, например, путем нанесения рисунка фоторезиста с использованием способа фотолитографии.
[0054] Примеси, которые являются донорами, такими как фосфор или мышьяк, вводятся в полупроводниковую подложку 100 через второе отверстие 210, посредством чего в области, соответствующей второму отверстию 210 полупроводниковой подложки 100, формируется область 10 канала. Например, область 10 канала можно сформировать путем ионной имплантации с использованием второй маски 18. В этом случае, путем регулировки энергии ионной имплантации на глубине между поверхностной областью 9-1 затвора и областью 9-2 скрытого затвора можно сформировать область 10 канала. После формирования области 10 канала удаляется вторая маска 18.
[0055] Хотя это и не показано на фиг.4, полупроводниковую область 2 р-типа, которая электрически соединяет множество областей 9 затвора друг с другом, можно сформировать с использованием третьей маски 19, которая определяет третьи отверстия 203 и 207. Третья маска 19 получается, например, путем нанесения рисунка фоторезиста с использованием способа фотолитографии.
[0056] В настоящем варианте осуществления FD-область 3 и область 7 истока МОП-транзистора сброса формируются с использованием третьей маски 19. Эти области электрически соединяют множество областей 9 затвора друг с другом. После формирования полупроводниковой области р-типа, которая электрически соединяет области 9 затвора друг с другом, удаляется третья маска 19.
[0057] Этап, иллюстрированный на фиг.4(c), включает в себя формирование области 11 истока, которая электрически подсоединена к участку на стороне истока области 10 канала. На этом этапе используется маска 20, которая определяет отверстие 211. Маска 20 является жесткой маской. То есть маска 20 включает в себя изоляционную пленку, изготовленную из неорганического материала, такого как пленка оксида кремния, пленка нитрида кремния или пленка оксинитрида кремния.
[0058] Примеси, которые являются донорами, такими как фосфор или мышьяк, вводятся в полупроводниковую подложку 100 через отверстие 211, посредством чего в области, соответствующей отверстию 211 полупроводниковой подложки 100, формируется область 11 истока.
[0059] Когда жесткая маска используется в качестве маски 20, как описано выше, маску можно использовать в качестве межслойной изоляционной пленки. В частности, после формирования области 11 истока маска 20 не удаляется, и контактный штырек 12, электрически соединенный с областью 11 истока, размещается в отверстии 211. Затем на маске 20 формируется выходная линия 14, подсоединенная к контактному штырьку 12.
[0060] Далее будут объяснены планарные структуры первой - третьих масок 17-19 и их взаимные позиционные соотношения. На фиг.5(a) и 5(b) показаны схемы, схематично иллюстрирующие первую - третьи маски 17-19, используемые на этапах, иллюстрированных на фиг.4. Одинаковые части, которые соответствуют частям, показанным на фиг.4, обозначены одинаковыми ссылочными позициями.
[0061] Каждая фиг.5(a) и 5(b) иллюстрирует первое отверстие 209, второе отверстие 210 и третьи отверстия 203 и 207. Фиг.5(b) иллюстрирует каждую часть второго отверстия 210. В настоящем варианте осуществления первое отверстие 209, второе отверстие 210 и третьи отверстия 203 и 207 имеют, каждое по отдельности, прямоугольную форму. Первая маска 17, которая определяет первое отверстие 209, находится за пределами отверстия 209. Вторая маска 18, которая определяет второе отверстие 210, находится за пределами второго отверстия 210. Третья маска 19, которая определяет третьи отверстия 203 и 207, находится за пределами третьих отверстий 203 и 207.
[0062] Для простоты объяснения первое - третьи отверстия 209, 210, 203 и 207 перекрывают друг на друга на фиг.5(a) и 5(b). Таким образом, фиг.5(a) и 5(b) иллюстрируют выравнивание между множеством масок. На практике маска удаляется после формирования предварительно определенной полупроводниковой области на каждом этапе. Это означает, что одновременно не должны присутствовать две или более масок.
[0063] Первое отверстие 209 и второе отверстие 210 пересекают друг друга на виде сверху. Другими словами, ортогональная проекция первого отверстия 209 на плоскость, параллельную поверхности полупроводниковой подложки 100, пересекает ортогональную проекцию второго отверстия 210 на плоскость.
[0064] Как показано на фиг.5(b), второе отверстие 210 включает в себя участок 210s на стороне истока, соответствующий участку на стороне истока области 10 канала, и участок 210d на стороне стока, соответствующий участку на стороне стока области 10 канала. На фиг.5(b), часть второго отверстия 210 между двумя первыми отверстиями 209 представляет собой участок 210s на стороне истока второго отверстия 210. К тому же на фиг.5(b) часть слева от первого отверстия 209L на левой стороне и часть справа от первого отверстия 209R на правой стороне представляют собой, каждая по отдельности, участок 210d на стороне стока второго отверстия 210.
[0065] На виде сверху участок 210s на стороне истока и участок 210d на стороне стока второго отверстия 210 перекрывает, каждая по отдельности, первую маску 17. Другими словами, ортогональная проекция участка 210s на стороне истока на плоскость, параллельную поверхности полупроводниковой подложки 100, и ортогональная проекция участка 210d на стороне стока на плоскость перекрывают, каждая по отдельности, ортогональную проекцию первой маски 17 на плоскость. Поэтому, как иллюстрировано на фиг.5, длина канала JFET ограничивается концами первого отверстия 209. Ширина канала JFET ограничивается концами второго отверстия 210.
[0066] При этой конфигурации, несмотря на то, что между первой маской 17, используемой для формирования области 9 затвора, и второй маской, 18, используемой для формирования области 10 канала, могут возникать ошибки совмещения, форма канала JFET остается почти неизменной. То есть можно уменьшить изменение длины канала и ширины канала JFET. Таким образом, можно уменьшить изменение характеристик JFET.
[0067] В настоящем варианте осуществления первое отверстие 209 включает в себя множество отверстий 209L и 209R, разделенных первой маской 17. Каждое из отверстий 209L и 209R пересекает второе отверстие 210 на виде сверху. Другими словами, каждая из ортогональных проекций отверстий 209L и 209R на плоскость, параллельную поверхности полупроводниковой подложки 100, пересекает ортогональную проекцию второго отверстия 210 на плоскость. На виде сверху участок на стороне истока второго отверстия 210 перекрывает часть первой маски 17, которая располагается между этими двумя отверстиями 209L и 209R.
[0068] На виде сверху первое отверстие 209 частично перекрывает третьи отверстия 203 и 207. Другими словами, ортогональная проекция первого отверстия 210 на плоскость, параллельную поверхности полупроводниковой подложки 100, частично перекрывает ортогональные проекции третьих отверстий 203 и 207 на плоскость.
[0069] При этой конфигурации можно увеличить эффективную ширину канала JFET. То есть, так как можно повысить электродвижущую силу JFET, устройством формирования изображения можно управлять с высокой скоростью.
[0070] На виде сверху второе отверстие 210 полностью перекрывает третью маску 19. При этой конфигурации, когда примеси вводятся в полупроводниковую подложку 100 с использованием третьей маски 19, величину примесей, вводимых в область 10 канала, можно уменьшить. Поэтому, даже несмотря на то что сформирована полупроводниковая область, которая электрически соединяет области 9 затвора, можно уменьшить изменение электрических характеристик JFET.
[0071] Модификация настоящего варианта осуществления будет объяснена ниже. На фиг.6(a) показана схема, схематично иллюстрирующая планарную структуру устройства формирования изображения настоящего варианта осуществления. JFET иллюстрирован на фиг.6(a). Одинаковые части, которые соответствуют частям, показанным на фиг.1, обозначены одинаковыми ссылочными позициями. Конфигурация настоящего варианта осуществления является такой же, как и в первом варианте осуществления, за исключением случаев, описанных ниже.
[0072] Настоящий вариант осуществления характеризуется формой области 61 затвора JFET на виде сверху. В частности, область 61 затвора окружает участок на стороне истока области 10 канала на виде сверху. Две части области 61 затвора пересекают область 10 канала на виде сверху. Участок на стороне истока и участок на стороне стока области 10 канала не перекрывают область 61 затвора. Каждый из участка на стороне истока и участка на стороне стока области 10 канала выступает из области 61 затвора. Поэтому длина канала JFET ограничивается концом области 61 затвора. Ширина канала JFET ограничивается концом области 10 канала.
[0073] При этой конфигурации, несмотря на то, что между маской, используемой для формирования области 61 затвора, и маской, используемой для формирования области 10 канала, могут возникать ошибки совмещения, форма канала JFET остается почти неизменной. То есть можно уменьшить изменение длины канала и ширины канала JFET. Таким образом, можно уменьшить изменение характеристик JFET.
[0074] В модификации, иллюстрированной на фиг.6(a), область 61 затвора является непрерывной плоской областью, и поверхностная область затвора и область скрытого затвора являются электрически непрерывными по отношению друг к другу на участке, который не перекрывает область 10 канала. Таким образом, можно увеличить эффективную ширину канала JFET, при этом опуская этап формирования полупроводниковой области, имеющей одинаковый тип проводимости и соединяющей две области затвора. Например, этап формирования FD-области 3 в варианте осуществления, иллюстрированном на фиг.1, может быть опущен.
[0075] Другая модификация будет объяснена ниже. На фиг.6(b) показана схема, схематично иллюстрирующая структуру в поперечном сечении устройства формирования изображения настоящего варианта осуществления. JFET иллюстрирован на фиг.6(b). Одинаковые части, которые соответствуют частям, показанным на фиг.1, обозначены одинаковыми ссылочными позициями. Конфигурация настоящего варианта осуществления является такой же, как и в первом варианте осуществления, за исключением случаев, описанных ниже.
[0076] В JFET, иллюстрированном на фиг.6(b), область 9 затвора включает в себя поверхностную область 9-1 затвора и область 9-3 скрытого затвора. Область 9-3 скрытого затвора является полупроводниковой областью 2 р-типа, которая имеет форму, отличную от формы поверхностной области 9-1 затвора на виде сверху. Область 9-3 скрытого затвора электрически соединена с поверхностной областью 9-1 затвора. На фиг.6(b) область 9-3 скрытого затвора идентична области 10 канала на виде сверху. Область 9-3 скрытого затвора может содержать область 10 канала.
[0077] Другая модификация будет объяснена ниже. На фиг.6(c) показана схема, схематично иллюстрирующая структуру в поперечном сечении устройства формирования изображения настоящего варианта осуществления. JFET иллюстрирован на фиг.6(c). Одинаковые части, которые соответствуют частям, показанным на фиг.1, обозначены одинаковыми ссылочными позициями. Конфигурация настоящего варианта осуществления является такой же, как и в первом варианте осуществления, за исключением случаев, описанных ниже. В JFET, иллюстрированном на фиг.6(c), область 9 затвора включает в себя только область 9-2 скрытого затвора.
[0078] В описанных выше модификациях область 9 затвора и область 10 канала пересекают друг друга. Поэтому можно уменьшить изменение электрических характеристик JFET.
[0079] Как описано выше, в некоторых вариантах осуществления, можно уменьшить изменения характеристик JFET.
Второй вариант осуществления
[0080] Другой вариант осуществления будет описан ниже. Отличие от первого варианта осуществления состоит в том, что под областью истока JFET выполнена структура, предназначенная для уменьшения паразитного тока JFET. Последующее описание будет сфокусировано только на отличии от первого варианта осуществления, и описание одинаковых частей, показанных в первом варианте осуществления, будут опущены.
[0081] На фиг.7 показана схема, схематично иллюстрирующая планарную структуру устройства формирования изображения настоящего варианта осуществления. JFET иллюстрирован на фиг.7. Другая конфигурация пикселя не иллюстрирована на фиг.7. Части, имеющие такие же функции, как и в первом варианте осуществления, обозначены одинаковыми ссылочными позициями.
[0082] Пиксель настоящего варианта осуществления включает в себя полупроводниковую область 21 р-типа. Полупроводниковая область 21 р-типа перекрывает область 11 истока на виде сверху. Другими словами, ортогональная проекция полупроводниковой области 21 р-типа на плоскость, параллельную поверхности полупроводниковой подложки, перекрывает область 11 истока на плоскость. Полупроводниковая область 21 р-типа располагается между этими двумя областями 9 затвора на виде сверху. Другими словами, ортогональная проекция полупроводниковой области 21 р-типа на плоскость, параллельную поверхности полупроводниковой подложки, располагается между ортогональными проекциями этих двух областей 9 затвора на плоскость.
[0083] На фиг.8(a) показана схема, схематично иллюстрирующая структуру в поперечном сечении устройства формирования изображения настоящего варианта осуществления. Фиг.8(a) схематично иллюстрирует структуру в поперечном сечении, взятом вдоль линии G-H, показанной на фиг.7. Одинаковые части, которые используются в первом варианте осуществления или показаны на фиг.7, обозначены одинаковыми ссылочными позициями.
[0084] Как показано на фиг.8(a), полупроводниковая область 21 р-типа расположена в положении более глубоком, чем область 10 канала. Когда полупроводниковая область 21 р-типа и область 10 канала сформированы с помощью ионной имплантации, пик профиля концентрации примесей полупроводниковой области 21 р-типа в направлении глубины располагается в положении более глубоком, чем пик профиля концентрации примесей области 10 канала в направлении глубины. Направление глубины представляет собой направление, перпендикулярное к поверхности SR.
[0085] В настоящем варианте осуществления вся полупроводниковая область 21 р-типа расположена на такой же глубине, как и область 9-2 скрытого затвора. На фиг.8(a) полупроводниковая область 21 р-типа и область 9-2 скрытого затвора электрически соединены друг с другом. Полупроводниковая область 21 р-типа и область 9-2 скрытого затвора могут быть непрерывными по отношению друг к другу.
[0086] На фиг.8(b) показана схема, схематично иллюстрирующая структуру в поперечном сечении устройства формирования изображения настоящего варианта осуществления. Фиг.8(b) схематично иллюстрирует структуру в поперечном сечении, взятом вдоль линии I-J, показанной на фиг.7. Одинаковые части, которые используются в первом варианте осуществления или показаны на фиг.7, обозначены одинаковыми ссылочными позициями.
[0087] Как показано на фиг.8(b), полупроводниковая область 21 р-типа является более широкой, чем ширина области 10 канала в поперечном направлении канала. В настоящем варианте осуществления полупроводниковая область 21 р-типа продолжается до области, расположенной ниже области 7 истока МОП-транзистора сброса, и области, расположенной ниже FD-области 3.
[0088] Структура в поперечном сечении, взятом вдоль линии K-L, показанной на фиг.7, настоящего варианта осуществления является такой же, как и в первом варианте осуществления. То есть фиг.3(b) схематично иллюстрирует структуру в поперечном сечении настоящего варианта осуществления.
[0089] При этой конфигурации можно увеличить электрическое сопротивление между областью 10 канала и полупроводниковой областью 15 n-типа. Таким образом, можно уменьшить паразитный ток, который протекает через область, отличную от канала, ограниченного областью 9 затвора и областью 10 канала. Так как паразитный ток не очень сильно зависит от напряжения на затворе, большой паразитный ток ухудшает вольтамперные характеристики JFET. То есть уменьшение паразитного тока позволяет улучшить вольтамперные характеристики JFET.
[0090] Концентрация примесей в полупроводниковой области 21 р-типа предпочтительно ниже, чем в области 9-2 скрытого затвора. При этом соотношении концентраций примесей, несмотря на то, что между масками при формировании полупроводниковой области 21 р-типа могут возникать ошибки совмещения, можно уменьшить изменение электрических характеристик JFET.
[0091] Способ изготовления настоящего варианта осуществления можно получить путем добавления этапа формирования полупроводниковой области 21 р-типа к способу изготовления первого варианта осуществления. Полупроводниковую область 21 р-типа можно сформировать, например, с помощью маски, которая, например, иллюстрирована на фиг.7.
[0092] Как описано выше настоящий вариант осуществления позволяет не только достигнуть эффекта первого варианта осуществления, но позволяет также уменьшить паразитный ток JFET.
Третий вариант осуществления
[0093] Другой вариант осуществления будет описан ниже. Отличие от первого или второго варианта осуществления состоит в том, что JFET имеет структуру LDD. Последующее описание будет сфокусировано только на отличии от первого или второго варианта осуществления, и описание одинаковых частей, которые показаны в первом или втором варианте осуществления, будут опущены.
[0094] Планарная структура устройства формирования изображения настоящего варианта осуществления является такой же, как и в первом или втором варианте осуществления. То есть фиг.1 или фиг.7 схематично иллюстрирует планарную структуру устройства формирования изображения настоящего варианта осуществления. В настоящем варианте осуществления полупроводниковая к областям, показанным в виде областей затвора на фиг.1 или 7, добавлена полупроводниковая область n-типа.
[0095] Фиг.9 представлена для объяснения способа изготовления устройства формирования изображения настоящего варианта осуществления. Каждая из фиг.9(a)-9(c) схематично иллюстрирует структуру в поперечном сечении, взятом вдоль линии A-B, показанной на фиг.1. То есть каждая фиг.9(a)-9(c) схематично иллюстрирует поперечное сечение, включающее в себя продольное направление канала JFET. Как и во втором варианте осуществления, полупроводниковая область 21 р-типа может быть добавлена к структуре, иллюстрированной на фиг.9.
[0096] Этап, иллюстрированный на фиг.9(a), включает в себя формирование поверхностной области 9-1 затвора и области 9-2 скрытого затвора. Способ формирования поверхностной области 9-1 затвора и области 9-2 скрытого затвора является таким же, как и на этапе, иллюстрированном на фиг.4(a) первого варианта осуществления. Как описано в первом варианте осуществления, этот этап включает в себя использование первой маски 17, которая определяет первое отверстие 209.
[0097] В настоящем варианте осуществления полупроводниковая область 22 n-типа формируется с использованием первой маски 17, которая используется для формирования поверхностной области 9-1 затвора и области 9-2 скрытого затвора. Донор, такой как фосфор или мышьяк, вводится путем ионной имплантации в полупроводниковую подложку 100 через первое отверстие 209, посредством чего полупроводниковая область 22 n-типа формируется в области, соответствующей первому отверстию 209 полупроводниковой подложки 100.
[0098] Как и в первом варианте осуществления, первая маска 17 получается, например, путем нанесения рисунка фоторезиста с использованием способа фотолитографии. В качестве альтернативы, первая маска 17 может представлять собой жесткую маску.
[0099] Полупроводниковая область 22 n-типа перекрывает область 9 затвора на виде сверху. Другими словами, ортогональная проекция полупроводниковой области 22 n-типа на плоскость, параллельную поверхности полупроводниковой подложки 100 идентична ортогональной проекции области 9 затвора на плоскость. Полупроводниковая область 22 n-типа расположена на глубине между поверхностной областью 9-1 затвора и областью 9-2 скрытого затвора. Когда для формирования поверхностной области 9-1 затвора, области 9-2 скрытого затвора и полупроводниковой области 22 n-типа используется ионная имплантация, полупроводниковую область 22 n-типа можно сформировать на глубине между поверхностной областью 9-1 затвора и областью 9-2 скрытого затвора путем управления энергией ионной имплантации.
[0100] Этап, иллюстрированный на фиг.9(b), включает в себя формирование области 10 канала, как и на этапе, иллюстрированном на фиг.4(b) первого варианта осуществления. Так как этап формирования области 10 канала является таким же, как и в первом варианте осуществления, его подробное объяснение будет опущено здесь.
[0101] Этап, иллюстрированный на фиг.9(c), включает в себя формирование области 11 истока. Так как этап формирования области 11 истока является таким же, как и в первом варианте осуществления, его подробное объяснение будет опущено здесь.
[0102] Часть области 10 канала, в которую не были введены примеси на этапе, иллюстрированном на фиг.9(a), функционирует как область для уменьшения электрического поля. Канал формируется в области, где область 10 канала, которая представляет собой полупроводниковую область n-типа, и полупроводниковая область 22 n-типа перекрывают друг на друга. Примеси вводятся в эту перекрывающуюся область во время двух этапов формирования области 10 канала и формирования полупроводниковой области 22 n-типа. Поэтому другая часть области 10 канала, то есть часть, в которой примеси не вводились во время этапа формирования полупроводниковой области 22 n-типа, имеет относительно низкую концентрацию примесей. Таким образом, можно уменьшить концентрацию примесей в части области 10 канала, который выступает из области 9 затвора.
[0103] При этой конфигурации, где область стока имеет низкую концентрацию примесей, можно уменьшить электрическое поле около стока JFET. Если большое электрическое поле вырабатывается около стока JFET, ток канала вызывает ударную ионизацию около стока, и таким образом, вырабатывает носители. Выработанные носители э могут передвигаться на затвор JFET, или в область 9 затвора, которая накапливает сигнальные носители, посредством чего могут вырабатываться шумовые составляющие пикселя. Уменьшение электрического поля около стока JFET позволяет предотвратить ударную ионизацию, которая вызывает такой шум. В результате, можно уменьшить шум в пикселе.
[0104] Обычно ток канала JFET вызывает ударную ионизацию в области отсечки около области стока. Чтобы уменьшить электрическое поле в области отсечки и предотвратить ударную ионизацию, предпочтительно уменьшить концентрацию примесей в области стока.
[0105] В настоящем варианте осуществления канал JFET можно сформировать только с помощью полупроводниковой области 22 n-типа без формирования области 10 канала. В этом случае часть полупроводниковой области 15 n-типа образует область стока. Без области 10 канала ширина канала JFET определяется расстоянием между FD-областью 3 и областью 7 истока p-типа транзистора сброса в поперечном направлении канала.
[0106] Как описано выше настоящий вариант осуществления позволяет достичь не только эффекта первого варианта осуществления, но также и эффекта шумоподавления.
Четвертый вариант осуществления
[0107] Вариант осуществления системы формирования изображения согласно настоящему изобретению будет описан ниже. Примеры системы формирования изображения включают в себя цифровые фотоаппараты, цифровые видеокамеры, копировальные устройства, факсимильные аппараты, мобильные телефоны, камеры, встроенные в транспортные средства, и орбитальные спутники. Модули камеры включают в себя оптическую систему, такую как объектив, и устройство формирования изображения также включено в примеры системы формирования изображения. На фиг.10 показана блок-схема цифрового фотоаппарата, который служит в качестве примера системы формирования изображения.
[0108] На фиг.10 поз.1001 обозначает заслонку для защиты объектива, поз.1002 обозначает объектив, формирующий оптическое изображение предмета в устройстве 1004 формирования изображения, и поз.1003 обозначает диафрагму, выполненную с возможностью изменения количества света, проходящего через объектив 1002. Поз.1004 обозначает устройство формирования изображения, описанное в одном из вариантов осуществления и выполненное с возможностью преобразования оптического изображения, сформированное объективом 1002 в качестве данных изображения. Блок аналого-цифрового преобразования сформирован на полупроводниковой подложке устройства 1004 формирования изображения. Поз.1007 обозначает сигнальный процессор, выполненный с возможностью выполнения различной коррекции в отношении изображаемых данных, выводимых устройством 1004 формирования изображения, или сжатия данных. На фиг.10 поз.1008 обозначает генератор синхронизирующих импульсов, выполненный с возможностью вывода различных сигналов синхронизации в устройство 1004 формирования изображения и сигнальный процессор 1007, и поз.1009 обозначает общий блок управления, выполненный с возможностью управления всем цифровым фотоаппаратом. Поз.1010 обозначает блок памяти кадров для временного хранения данных изображения, поз.1011 обозначает интерфейсный блок для записи на или считывания с носителя информации, и поз.1012 обозначает сменный носитель информации, такой как полупроводниковая память для записи или считывания изображаемых данных. Поз.1013 обозначает интерфейсный блок для связи с внешним компьютером или т.п. Сигнал синхронизации или т.п. можно вводить снаружи системы формирования изображения. Система формирования изображения должна включать в себя по меньшей мере устройство 1004 формирования изображения и сигнальный процессор 1007, выполненный с возможностью обработки изображаемого сигнала, выводимого из устройства 1004 формирования изображения.
[0109] В настоящем варианте осуществления была описана конфигурация, в котором устройство 1004 формирования изображения и блок аналого-цифрового преобразования сформированы на одинаковой полупроводниковой подложке. В качестве альтернативы, устройство 1004 формирования изображения и блок аналого-цифрового преобразования можно выполнить на различных полупроводниковых подложках. Устройство 1004 формирования изображения и сигнальный процессор 1007 могут быть сформированы на одинаковой полупроводниковой подложке.
[0110] Устройство формирования изображения согласно одному из первого - третьего вариантов осуществления используется в качестве устройства 1004 формирования изображения в системе формирования изображения настоящего варианта осуществления.
[0111] Настоящее изобретение не ограничивается вариантами осуществления, описанными выше, и различные изменения и модификации возможны без отклонения от сущности и объема настоящего изобретения. Нижеследующая формула изобретения прилагается для раскрытия объема настоящего изобретения.
Перечень ссылочных позиций
[0112] 100 – полупроводниковая подложка
1 – Полупроводниковая область n-типа (участок фотоэлектрического преобразования)
2 – Полупроводниковая область р-типа (участок фотоэлектрического преобразования)
9 – область затвора
10 – область канала
17 – первая маска
18 – вторая маска
209 – первое отверстие
210 – второе отверстие.