Управляющая вычислительная система высокой надежности с реконфигурацией

УПРАВЛЯЮЩАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА ВЫСОКОЙ НАДЕЖНОСТИ С РЕКОНФИГУРАЦИЕЙ

Е.А. Дзбоев (Санкт-Петербургский государственный университет

сервиса и экономики) Научный руководитель - д.т.н., профессор В.А. Богатырев

Рассматривается структура многопроцессорной вычислительной системы управления, обладающей свойствами повышенной надежности в результате применения метода резервирования отдельных узлов системы, а также повышения достоверности при приеме, обработке и передаче информации. Рассматриваемая система обладает свойствами программной реконфигурации в зависимости от решаемой функциональной задачи. Рассматриваемое техническое решение защищено авторским свидетельством (А.С. СССР № 1798946 в 06 Б 11/20).

Введение

Требования, предъявляемые к комплексу бортового оборудования, могут быть реализованы только при наличии мощной и гибкой коммуникационной и вычислительной инфраструктуры. Для поддержки широкого набора различных операций вычислительные мощности должны обладать возможностью адаптации к динамически изменяющимся условиям функционирования и поставленным задачам. Бортовой комплекс должен обеспечивать высокую степень автономного функционирования и в то же время, в качестве задачи наивысшего приоритета, он должен обеспечивать живучесть.

Структура бортовой вычислительной системы разрабатывается как аппаратная реализация ее архитектуры, выполненная с ориентацией на конкретно решаемую в данный момент задачу. Одним из обязательных свойств бортовой вычислительной системы должна быть способность к реконфигурации. Бортовая вычислительная система должна быть реализована как распределенная вычислительная система, состоящая из многих вычислителей, способная выполнять все функции управления, телеметрии и мониторинга. Объединение различных вычислительных функций на борту в единую систему с высокой степенью резервирования позволяет осуществлять тесное взаимодействие между различными процессами и оптимизировать гибкое использование резервированных вычислительных ресурсов для выполнения различных заданий в зависимости от требований к функционированию и от необходимого уровня устойчивости к отдельным сбоям.

Основная часть

Рассматриваемая многопроцессорная вычислительная система обладает свойствами реконфигурации структуры, повышенной надежностью за счет применения метода резервирования отдельных узлов системы, а также повышения достоверности при приеме, обработке и передаче информации. Данная схема представлена на рисунке.

Управляющая вычислительная система содержит подсистему управления резервированием, содержащую в своем составе устройство реконфигурации и блок прерывания, и предназначенную для реализации принципа гибкого резервирования, т.е. замены вышедших из строя компонентов системы на исправные. Система содержит подсистему внешней памяти, доступную для всех входящих в систему резервируемых каналов, каждый из которых содержит процессор, блок локальной памяти, блок контроля, коммутатор обмена (мультиплексор), группу коммутаторов каналов, устройство ввода-вывода. Все устройства, входящие в систему, объединены соответствующим образом интерфейсными шинами и шинами контрольных и управляющих сигналов [1].

Рисунок. Структурная схема управляющей вычислительной системы

с реконфигурацией

В исходном состоянии на управляющих выходах подсистемы управления резервированием устанавливаются сигналы управления, открывающие магистральные приемопередатчики всех блоков контроля. В коммутаторах каналов открываются магистральные приемопередатчики, подключающие выходные шины коммутаторов каналов к магистрали собственного канала. Магистральные приемопередатчики, подключающие выходные шины коммутаторов каналов к магистралям резервных каналов, блокируются.

При нормальной работе системы каждый процессорный блок через определенные, заданные интервалы времени осуществляет тестовый самоконтроль, результаты которого записываются в блок сравнения каждого канала подсистемы управления резервированием. Интервал времени самотестирования в каждом канале определяется таймером подсистемы управления резервированием. В момент записи результатов самотестирования в блок сравнения таймер устанавливается в исходное состояние. В случае записи неправильного кода самотестирования или отсутствия записи кода на выходе блока сравнения появляется сигнал, поступающий на один из входов элемента инициализации реконфигурации подсистемы управления резервированием. На второй вход этого элемента поступает сигнал с выхода таймера, что свидетельствует о полном выходе из строя блока процессора. Сигнал с выхода элемента инициализации реконфигурации поступает на соответствующий вход устройства управления реконфигурацией, а также на вход блока прерывания. На управляющих выходах устройства управ-

ления реконфигурацией формируются сигналы, блокирующие магистральные приемопередатчики блока контроля и коммутатора каналов отказавшего процессорного блока. Блок прерывания организует режим прерывания программы во всех резервируемых каналах. В режиме прерывания программы все исправные процессорные блоки читают содержимое регистров управления каждого канала подсистемы управления резервированием. Информация в регистры управления каналов поступает из блока управления реконфигурацией и определяет номер процессорного блока, который берет на себя функции вышедшего из строя. В канале неисправного процессорного блока магистральные приемопередатчики коммутаторов каналов, соединенные с каналом процессорного блока, взявшего на себя функции вышедшего из строя, разблокируются. Осуществляется доступ к ресурсам канала вышедшего из строя процессорного блока.

В случае исправной работы процессорного блока его доступ к ресурсам канала осуществляется через блок контроля и коммутаторы каналов.

Прохождение информации в блоке контроля и в коммутаторах каналов осуществляется через магистральные приемопередатчики. В случае искажения информации они формируют сигналы «ошибка», которые поступают в блок контроля по цепям готовности. В блоке контроля сигналы «ошибка» от магистральных приемопередатчиков поступают на информационные входы регистра состояния и на вход элемента инициализации блока прерывания. Процессорный блок переходит на подпрограмму обработки прерывания, которой, читая содержимое регистра состояния, определяет участок, на котором произошло нарушение в процессе приемопередачи информации.

В этом случае процессорный блок записывает в регистр реконфигурации подсистемы управления резервированием код реконфигурации. В соответствии с этим кодом блок управления реконфигурацией формирует на своих управляющих выходах сигналы управления, в соответствии с которыми неисправный участок приемопередачи информации исключается путем блокировки магистральных приемопередатчиков коммутаторов каналов, а доступ к общему ресурсу осуществляется через блоки коммутаторов резервных каналов.

Режим искажения прохождения информации через магистральные приемопередатчики блока контроля соответствует режиму отказа процессорного блока.

Реконфигурация структуры системы по условиям функциональной задачи осуществляется программным способом, методом обращения процессорного блока к блоку реконфигурации и записи в регистр реконфигурации соответствующего кода, определяющего необходимую конфигурацию системы.

Подсистема внешней памяти представляет собой совокупность многовходового перепрограммируемого и оперативного запоминающих устройство с определенной степенью избыточности.

Подсистема управления резервированием представляет собой многоканальное устройство, число каналов которого соответствует числу резервируемых каналов самой системы. Инициализация подсистемы управления резервированием осуществляется результирующими сигналами тестового самоконтроля каждого канала, сигналами блоков контроля и коммутаторов каналов. В системе осуществляется распределенный внутренний самоконтроль, что исключает использование централизованной системы внутреннего контроля.

В рассмотренной структуре резервирование осуществляется методом замещения таким образом, что при полном или частичном выходе из строя одного из резервируемых каналов исправно работающий канал, взявший функции отказавшего, имеет полный доступ к внутренним ресурсам и внешним устройствам отказавшего канала, что позволяет осуществлять процесс восстановления системы без обращения к общей внешней памяти.

Заключение

Рассмотренная структура управляющей вычислительной системы представляет собой многопроцессорную систему, состоящую из идентичных узловых вычислителей, которые соединены резервированной системой магистральной шины. В принципе каждый из узлов способен выполнять любые процессы и иметь доступ ко всем каналам ввода-вывода. Общая структура аппаратных средств обеспечивает отсутствие «изолированных мест повреждения» в системе. Узловые вычислители являются полностью обособленными устройствами, они не имеют общих компонентов, за исключением устойчивой к сбоям коммуникационной системы и каналов ввода-вывода, соединенных с подсистемами. Физическая реализация коммуникационных шин обеспечивает то, что неисправное устройство не будет мешать передаче информации между другими устройствами. Благодаря использованию специальной схемы логики интерфейса гарантируется, что отключенное или неисправное устройство будет полностью изолированно.

Можно сделать вывод, что рассмотренная система может быть охарактеризована как реконфигурируемая управляющая система высокой надежности.

Литература

1. Международный Научно-Технический Центр. TECH-DB.ISTC.RU/Проекты.

2. А.С. СССР. № 1798946 H 05 K 10/00, О 06 Б11/20. Резервированная вычислительная система. / В.Ф. Беззубов.