ПРОЦЕССОРЫ, СПОСОБЫ И СИСТЕМЫ ДЛЯ ОСУЩЕСТВЛЕНИЯ ДОСТУПА К НАБОРУ РЕГИСТРОВ ЛИБО КАК К МНОЖЕСТВУ МАЛЫХ РЕГИСТРОВ, ЛИБО КАК К ОБЪЕДИНЕННОМУ БОЛЬШОМУ РЕГИСТРУ

1. Процессор, содержащий:
набор регистров, выполненный с возможностью хранения упакованных данных;
исполняющее звено, сопряженное с набором регистров, причем исполняющее звено выполнено с возможностью доступа к набору регистров по меньшей мере двумя различными методами в ответ на команды, причем указанные по меньшей мере два различных метода включают в себя,
первый метод, в котором набор регистров представляет множество N-разрядных регистров; и
второй метод, в котором набор регистров представляет один регистр по меньшей мере из 2N разрядов, причем указанные по меньшей мере 2N разрядов составляют по меньшей мере 256 разрядов.
2. Процессор по п. 1, в котором во втором методе набор регистров представляет один регистр из 4N разрядов, при этом исполняющее звено выполнено с возможностью доступа к набору регистров по третьему методу, в котором набор регистров представляет множество 2N-разрядных регистров.
3. Процессор по п. 2, в котором во втором методе набор регистров представляет один регистр, имеющий по меньшей мере 512 разрядов.
4. Процессор по п. 1, в котором исполняющее звено дополнительно выполнено с возможностью доступа к набору регистров по третьему методу, в котором набор регистров представляет множество N/2 - разрядных регистров.
5. Процессор по п. 1, в котором в первом методе набор регистров представляет множество 256 - разрядных регистров, а во втором методе набор регистров представляет один регистр из 512 разрядов.
6. Процессор по п. 1, в котором во втором методе набор регистров представляет один регистр по меньшей мере из 512 разрядов.
7. Процессор по п. 1, в котором в первом методе набор регистров представляет множество 128 - разрядных регистров, а во втором методе набор регистров представляет один регистр из 256 разрядов.
8. Процессор по п. 1, в котором исполняющее звено выполнено с возможностью реагировать на команду, имеющую код операции, указывающий метод осуществления исполняющим звеном доступа к набору регистров для указанной команды.
9. Процессор по п. 1, в котором исполняющее звено выполнено с возможностью реагировать на команду, имеющую поле, отличное от кода операции, указывающее метод осуществления исполняющим звеном доступа к набору регистров для указанной команды.
10. Процессор по п. 1, содержащий процессор для вычислений с сокращенным набором команд (RISC - процессор), причем набор регистров представляет собой N/2 - разрядные регистры.
11. Процессор по п. 1, содержащий процессор для вычислений с сокращенным набором команд (RISC - процессор), причем набор регистров представляет собой N-разрядные регистры.
12. Процессор по п. 1, в котором исполняющее звено выполнено с возможностью реагировать на то, что команда имеет одно или более полей, указывающих набор регистров, которые во втором методе представляют один регистр.
13. Способ, выполняемый процессором, содержащий этапы, на которых
осуществляют доступ к набору регистров по первому методу, в котором набор регистров представляет множество N-разрядных регистров, для извлечения из каждого регистра из указанного множества N-разрядных регистров соответствующих N-разрядных упакованных данных; и
осуществляют доступ к набору регистров по второму методу, в котором набор регистров представляет один регистр по меньшей мере из 2N разрядов, для извлечения из указанного одного регистра соответствующих упакованных данных, состоящих по меньшей мере из 2N разрядов, причем указанные по меньшей мере 2N разрядов представляют по меньшей мере 256 разрядов.
14. Способ по п. 13, в котором на этапе осуществления доступа по второму методу осуществляют доступ к набору регистров, которые представляют один регистр из 4N разрядов, при этом способ дополнительно содержит этап, на котором осуществляют доступ к указанному набору регистров по третьему методу, в котором набор регистров представляет множество 2N-разрядных регистров.
15. Способ по п. 13, в котором на этапе осуществления доступа по второму методу осуществляют доступ к набору регистров, которые представляют один регистр, имеющий по меньшей мере 512 разрядов.
16. Способ по п. 13, дополнительно содержащий этап, на котором осуществляют доступ к указанному набору регистров по третьему методу, в котором набор регистров представляет множество N/2 - разрядных регистров.
17. Способ по п. 13, в котором на этапе осуществления доступа по первому методу осуществляют доступ к набору регистров, которые представляют множество 256-разрядных регистров, а на этапе осуществления доступа по второму методу осуществляют доступ к набору регистров, которые представляют один регистр из 512 разрядов.
18. Способ по п. 13, в котором на этапе осуществления доступа по первому методу осуществляют доступ к набору регистров, которые представляют множество 128-разрядных регистров, а на этапе осуществления доступа по второму методу осуществляют доступ к набору регистров, которые представляют один регистр из 256 разрядов.
19. Способ по п. 13, в котором доступ по второму методу осуществляют в ответ на команду, имеющую код операции, указывающий, что доступ к набору регистров осуществляется по второму методу.
20. Способ по п. 13, в котором доступ по второму методу осуществляют в ответ на команду, имеющую поле, отличное от кода операции, указывающее, что доступ к набору регистров осуществляется по второму методу.
21. Способ по п. 13, в котором на этапе осуществления доступа по второму методу осуществляют доступ к набору регистров, которые представляют собой N/2 - разрядные регистры.
22. Система для обработки команд, содержащая:
межсоединение;
процессор, сопряженный с межсоединением, причем процессор содержит:
набор регистров;
исполняющее звено, сопряженное с набором регистров, причем исполняющее звено выполнено с возможностью осуществления доступа к набору регистров по меньшей мере по трем различным методам в ответ на команды обработки упакованных данных, при этом указанные по меньшей мере три различных метода включают в себя:
первый метод, в котором набор регистров представляет множество N-разрядных регистров для хранения упакованных данных;
второй метод, в котором набор регистров представляет один регистр из по меньшей мере из 2N разрядов для хранения упакованных данных; и
третий метод, в котором набор регистров представляет множество регистров, имеющих разрядность, отличную от N разрядов и меньшую, чем указанные по меньшей мере 2N разрядов; и
динамическое оперативное запоминающее устройство (DRAM), сопряженное с межсоединением.
23. Система по п. 22, в которой во втором методе набор регистров представляет один регистр по меньшей мере из 256 разрядов.
24. Изделие, содержащее энергонезависимый машиночитаемый носитель информации, хранящий команды, которые при исполнении машиной вызывает выполнение машиной операций, включающих в себя:
осуществление доступа к набору регистров по первому методу, в котором набор регистров представляет множество N-разрядных регистров, для извлечения из каждого регистра из указанного множества N-разрядных регистров соответствующих N-разрядных упакованных данных;
осуществление доступа к набору регистров по второму методу, в котором набор регистров представляет один регистр по меньшей мере из 2N разрядов, для извлечения из указанного одного регистра соответствующих упакованных данных, состоящих по меньшей мере из 2N разрядов, причем указанные по меньшей мере 2N разрядов представляют собой по меньшей мере 256 разрядов; и
осуществление доступа к набору регистров по третьему методу, в котором набор регистров представляет множество регистров, каждый из которых имеет количество разрядов, отличное от количества в первом и втором методах.
25. Изделие по п. 24, в котором машиночитаемый носитель информации дополнительно хранит команды, которые при исполнении машиной вызывают выполнение машиной операций, включающих в себя:
осуществление доступа к набору регистров по второму методу, в котором набор регистров представляет один регистр по меньшей мере из 256 разрядов.