ПРЕЦИЗИОННЫЙ ОПЕРАЦИОННЫЙ УСИЛИТЕЛЬ
PRECISION OPERATIONAL AMPLIFIER

Изобретение относится к области радиотехники и связи и может быть использовано в качестве устройства усиления аналоговых сигналов, в структуре аналоговых микросхем различного функционального назначения (например, в прецизионных интегральных и решающих усилителях, компараторах и т.п.).
Известны схемы операционных усилителей (ОУ) на основе входных комплементарных дифференциальных каскадов (КДУ) (двух параллельно-включенных дифференциальных усилителей (ДУ) с токостабилизирующими двухполюсниками в эмиттерных цепях входных транзисторов - так называемых «dual input stage») и промежуточных каскадов, выполненных на токовых зеркалах. ОУ с такой архитектурой стали основой построения многих современных аналоговых микросхем [1-14], в т.ч. ОУ с опцией rail-to-rail, имеющих максимальную амплитуду выходного напряжения, близкую к напряжению питания.
Ближайшим прототипом (фиг.1) заявляемого устройства является прецизионный операционный усилитель, описанный в патенте US №5.374.897, fig.3. Архитектура ОУ-прототипа также используется во многих патентах ведущих микроэлектронных фирм [1-14]. ОУ фиг.1 содержит входной комплементарный дифференциальный каскад 1 на n-p-n и p-n-p транзисторах с первым 2 и вторым 3 токовыми выходами, первое 4 токовое зеркало, согласованное с первой 5 шиной источника питания, вход которого соединен с первым 2 токовым выходом входного дифференциального каскада 1, второе 6 токовое зеркало, согласованное со второй 7 шиной источника питания, вход которого соединен со вторым 3 токовым выходом входного дифференциального каскада 1, буферный усилитель 8.
см
Существенный недостаток известного ДУ фиг.1 состоит в том, что он имеет повышенное значение систематической составляющей напряжения смещения нуля (U), зависящей от свойств его архитектуры.
см
Основная задача предлагаемого изобретения состоит в уменьшении абсолютного значения U и его температурного и радиационного дрейфа.
Поставленная задача решается тем, что в прецизионном операционном усилителе (фиг.1), содержащем входной комплементарный дифференциальный каскад 1 на n-p-n и p-n-p транзисторах с первым 2 и вторым 3 токовыми выходами, первое 4 токовое зеркало, согласованное с первой 5 шиной источника питания, вход которого соединен с первым 2 токовым выходом входного дифференциального каскада 1, второе 6 токовое зеркало, согласованное со второй 7 шиной источника питания, вход которого соединен со вторым 3 токовым выходом входного дифференциального каскада 1, буферный усилитель 8, предусмотрены новые элементы и связи, в схему введены первый 9 и второй 10 выходные транзисторы n-p-n типа, а также первый 11 и второй 12 выходные транзисторы p-n-p типа, эмиттеры первого 9 выходного транзистора n-p-n типа и первого 11 выходного транзистора p-n-p типа объединены и подключены ко входу буферного усилителя 8, коллектор первого 9 выходного транзистора n-p-n типа соединен с базой второго 10 выходного транзистора n-p-n типа и выходом первого 4 токового зеркала, эмиттер второго 10 выходного транзистора n-p-n типа соединен с базой первого 9 выходного транзистора n-p-n типа, а коллектор второго 10 выходного транзистора n-p-n типа соединен с первой 13 цепью согласования потенциалов, коллектор первого 11 выходного транзистора p-n-p типа соединен с базой второго 12 выходного транзистора p-n-p типа и выходом второго 6 токового зеркала, эмиттер второго 12 выходного транзистора p-n-p типа соединен с базой первого 11 выходного транзистора p-n-p типа, а коллектор второго 12 выходного транзистора p-n-p типа соединен со второй 14 цепью согласования потенциалов.
Схема известного операционного усилителя-прототипа представлена на чертеже фиг.1.
На чертеже фиг.2 показана схема заявляемого ОУ в соответствии с п.1 формулы изобретения.
см
n
р
см
n
р
На чертежах фиг.3 и фиг.4 показаны в среде компьютерного моделирования PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар» с идеальным буферным каскадом схемы дифференциального усилителя-прототипа (фиг.3), имеющего U=359 мкВ при коэффициентах усиления по току базы β=25, β=43 и заявляемого ОУ (фиг.4), в котором U=-53 мкВ при β=25, β=43.
см
На чертеже фиг.5 приведены температурные зависимости напряжения смещения нуля U сравниваемых схем ОУ фиг.3 и фиг.4 с идеальным буферным каскадом 8.
На чертеже фиг.6 представлена схема заявляемого устройства в соответствии с п.2 формулы изобретения.
см
На чертеже фиг.7 показана схема ОУ-прототипа в среде PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар», имеющего U=814,9 мкВ с комплементарным буферным каскадом на n-p-n и p-n-p транзисторах.
см
Па чертеже фиг.8 представлена схема предлагаемого ОУ с комплементарным буфером в среде PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар», имеющего U=55,8 мкВ при токах I3=I4=1.3 мА комплементарного каскада.
На чертеже фиг.9 показаны температурные зависимости напряжения смещения нуля сравниваемых схем ОУ при статических токах I3=I4=1,3 мА.
см
На чертеже фиг.10 представлена схема ОУ-прототипа в среде Pspice на моделях интегральных транзисторов ФГУП ППП «Пульсар», имеющего U=-192,2 мкВ при статических токах буфера I3=I4=0,5 мА.
см
На чертеже фиг.11 показана схема заявляемого ОУ в среде PSpice, имеющего U=10,2 мкВ при статистических токах буферного каскада I3=I4=0,5 мА.
см
На чертеже фиг.12 приведены графики температурной зависимости U сравниваемых схем ОУ фиг.10, фиг.11.
Прецизионный операционный, усилитель фиг.2 содержит входной комплементарный дифференциальный каскад 1 на n-p-n и p-n-p транзисторах с первым 2 и вторым 3 токовыми выходами, первое 4 токовое зеркало, согласованное с первой 5 шиной источника питания, вход которого соединен с первым 2 токовым выходом входного дифференциального каскада 1, второе 6 токовое зеркало, согласованное со второй 7 шиной источника питания, вход которого соединен со вторым 3 токовым выходом входного дифференциального каскада.1, буферный усилитель 8. В схему введены первый 9 и второй 10 выходные транзисторы n-p-n типа, а также первый 11 и второй 12 выходные транзисторы p-n-p типа, эмиттеры первого 9 выходного транзистора n-p-n типа и первого 11 выходного транзистора p-n-p типа объединены и подключены ко входу буферного усилителя 8, коллектор первого 9 выходного транзистора n-p-n типа соединен с базой второго 10 выходного транзистора n-p-n типа и выходом первого 4 токового зеркала, эмиттер второго 10 выходного транзистора n-p-n типа соединен с базой первого 9 выходного транзистора n-p-n типа, а коллектор второго 10 выходного транзистора n-p-n типа соединен с первой 13 цепью согласования потенциалов, коллектор первого 11 выходного транзистора p-n-p типа соединен с базой второго 12 выходного транзистора p-n-p типа и выходом второго 6 токового зеркала, эмиттер второго 12 выходного транзистора p-n-p типа соединен с базой первого 11 выходного транзистора p-n-p типа, а коллектор второго 12 выходного транзистора p-n-p типа соединен со второй 14 цепью согласования потенциалов.
БУ
бр
бn
В соответствии с п.2 формулы изобретения буферный усилитель 8 на чертеже фиг.2 имеет входной статический ток I, значительно меньший, чем токи базы первого 9 выходного транзистора n-p-n типа I и первого 11 выходного транзистора p-n-p типа I.
бр
бn
На чертеже фиг.6 представлена схема ОУ в соответствии с п.3 формулы изобретения. Здесь буферный усилитель 8 имеет две противоположно направленные составляющие входного тока I и I, приблизительно равные токам базы n-p-n и p-n-p выходных транзисторов 9 и 11. Причем в качестве первой 13 цепи согласования потенциалов в данной схеме используется вход первого 4 токового зеркала, а в качестве второй 14 цепи согласования потенциалов используется вход второго 6 токового зеркала. Примеры построения такого буферного усилителя даны на чертежах фиг.7, фиг.8.
В качестве входного комплементарного дифференциального каскада 1 рекомендуется использовать классические схемы, приведенные в [1-14], а также схемы, показанные на чертежах фиг.3, фиг.4, фиг.5, фиг.6, фиг.10 или фиг.11.
Буферный усилитель 8 может быть реализован как на полевых (для схемы фиг.2), так и на биполярных транзисторах (схема фиг.6), в том числе в соответствии с чертежами фиг,7, фиг.8, фиг.10, фиг.11.
см
БУ
Рассмотрим факторы, определяющие систематическую составляющую напряжения смещения нуля (U) в схеме фиг.2, для которой буферный усилитель 8 имеет малые входные токи (I≈0).
Если учесть, что выходные токи для узлов 2 и 3 входного комплементарного дифференциального каскада 1 удовлетворяют условиям:
i12
то можно найти выходные токи токовых зеркал 4 и 6, в качестве которых. рекомендуется использовать классические токовые зеркала Вильсона с K=-1;
б.i
э.i
i
бр
бn
э.i
0
где I=I/β - ток базы n-р-n (I) или р-n-р (I) транзисторов схемы ОУ при их эмиттерном токе I=I;
i
β - коэффициент усиления по току базы i-го транзистора.
БУ
бn
БУ
бр
Учитывая, что токи базы транзисторов 10 и 12 малы, можно найти эмиттерные токи транзисторов 9 и 12 при входном токе буферного усилителя 8 I<<I, I<<I:
см
Таким образом, в схеме фиг.2 в высокоимпедансном узле «А» обеспечивается взаимная компенсация токов, обусловленных ошибкой установления статического режима входного комплементарного каскада 1, связанной с неидентичностью β применяемых р-n-р и n-р-n транзисторов. Поэтому систематическая составляющая напряжения смещения нуля в схеме фиг.2 близка к нулю (U≈0).
см
Результаты компьютерного моделирования известной (фиг.3) и предлагаемой (фиг.4) схем ОУ, представленные на чертеже фиг.5, показывают, что схема фиг.4 имеет меньшее значение U и его температурный дрейф.
бр
бn
см
Изменение связей между элементами схемы ОУ в соответствии с п.3 формулы изобретения (фиг.6) позволяет обеспечить взаимную компенсацию статических токов в узле «А» при использовании в качестве буферного усилителя 8 так называемых комплементарных «бриллиантовых» эмиттерных повторителей. Этот тип выходных каскадов широко применяется в ОУ рассматриваемого класса (см., например, патенты US 5515.005, fig.2, 6.268.769, fig.3, JP 7050528), а их входной ток имеет две противоположно направленные составляющие, каждая из которых обусловлена токами базы n-р-n (I) и р-n-р (I) транзисторов. При таком построении схемы ОУ сумма токов в узле «А» (при нулевом входном сигнале) равна нулю, что создает условия для получения U=0 и уменьшения его температурного дрейфа.
Сравнительное компьютерное моделирование схем фиг.7 и фиг.8, результаты которого показаны на чертеже фиг.9, свидетельствует о существенном уменьшении систематической составляющей напряжения смещения нуля ОУ фиг.2.
см
Исследования в среде PSpice схем ОУ фиг.10 и фиг.11, в которых (в отличие от фиг.7, фиг.8) используется другой статический режим входных транзисторов буферного усилителя 8, также показывают (фиг.12) преимущества заявляемой схемы ОУ по величине U и его дрейфа.
Таким образом, заявляемое устройство обладает существенными преимуществами в сравнении с прототипом по величине статической ошибки усиления сигналов постоянного тока.
Библиографический список.
1. Патент США №5.512.859, fig.1.
2. Патент США №5.515.005, fig.1.
3. Патентная заявка Японии JP 2008/235963.
4. Патент США №4.783.637, fig.1.
5. Патент Японии JP 7050528.
6. Патент США №5.374.897, fig.3.
7. Патент США №6.268.769.
8. Патент США №3.968.471.
9. Патент РФ №611288.
10. Патентная заявка США №2006/0125522, fig.1B.
11. Патент США, №5.291.149, fig.3.
12. Патент США №5.225.791, fig.2.
13. Патент США №6.504.419, fig.2.
14. Патент США №5.714.906, fig.15.