ПСЕВДОДВУХПОРТОВАЯ ПАМЯТЬ, В КОТОРОЙ СООТНОШЕНИЕ ПЕРВОГО КО ВТОРОМУ ОБРАЩЕНИЮ К ПАМЯТИ НЕ ЗАВИСИТ ОТ ТАКТОВОГО ПЕРИОДА

1. Способ, содержащий этапы, на которых:
(a) принимают синхронизирующий сигнал, первое значение адреса и второе значение адреса в псевдодвухпортовом запоминающем устройстве;
(b) используют первый переход синхронизирующего сигнала, чтобы защелкнуть первое значение адреса и второе значение адреса в псевдодвухпортовом запоминающем устройстве;
(c) формируют первые управляющие сигналы для выполнения первой операции обращения к памяти для псевдодвухпортового запоминающего устройства и выполняют первую операцию обращения к памяти, так что происходит обращение к первым ячейкам памяти, адресуемым посредством первого адресного значения; и
(d) формируют управляющие сигналы для выполнения второй операции обращения к памяти для псевдодвухпортового запоминающего устройства и выполняют вторую операцию обращения к памяти, так что происходит обращение ко вторым ячейкам памяти, адресуемым посредством второго адресного значения, при этом и первая операция обращения к памяти, и вторая операция обращения к памяти выполняются в одном периоде синхронизирующего сигнала, и при этом второй переход синхронизирующего сигнала не используется для того, чтобы инициировать вторую операцию обращения к памяти.
2. Способ по п.1, в котором первой операцией обращения к памяти является операция считывания, а второй операцией обращения к памяти является операция записи.
3. Способ по п.1, в котором первым переходом является передний фронт одного периода синхронизирующего сигнала, и в котором задний фронт одного периода синхронизирующего сигнала не используется для того, чтобы инициировать вторую операцию обращения к памяти.
4. Способ по п.1, в котором первая операция обращения к памяти включает в себя период времени, в течение которого первые ячейки памяти адресуются, и к ним осуществляется обращение, при этом период времени во многом зависит от времени задержки схемы одноразового срабатывания, причем схема одноразового срабатывания инициируется посредством подтверждения одного из первых управляющих сигналов, и при этом схема одноразового срабатывания выводит импульс, который инструктирует завершение первой операции обращения к памяти.
5. Способ по п.1, в котором вторая операция обращения к памяти включает в себя первый период времени, в течение которого разрядные шины, подключенные ко вторым ячейкам памяти, предварительно заряжаются, и второй период времени, в течение которого вторые ячейки памяти адресуются, и к ним осуществляется обращение, при этом первый период времени во многом зависит от задержки на распространение через цепочку цифровых логических элементов, а второй период времени во многом зависит от времени задержки схемы одноразового срабатывания, причем схема одноразового срабатывания инициируется посредством подтверждения одного из вторых управляющих сигналов, и при этом схема одноразового срабатывания выводит импульс, который инструктирует завершение второй операции обращения к памяти.
6. Способ по п.1, в котором синхронизирующий сигнал имеет период такта, при этом первая операция обращения к памяти отнимает первый период времени, при этом вторая операция обращения к памяти отнимает второй период времени, и при этом отношение первого периода времени ко второму периоду времени не зависит от синхронизирующего сигнала.
7. Способ по п.1, в котором первый фронт синхронизирующего сигнала вызывает передний фронт синхронизирующего сигнала считывания, при этом синхронизирующий сигнал считывания инструктирует защелкивание первого адресного значения в (b), и первый фронт синхронизирующего сигнала вызывает также передний фронт синхронизирующего сигнала записи и при этом синхронизирующий сигнал записи инструктирует защелкивание второго адресного значения в (b).
8. Способ по п.1, в котором псевдодвухпортовое запоминающее устройство включает в себя множество числовых шин и множество столбцовых мультиплексоров,
при этом формирование первых управляющих сигналов включает в себя приведение адресного значения слова считывания в числовых шинах, и при этом формирование первых управляющих сигналов дополнительно включает в себя подачу адресного значения столбца считывания в столбцовые мультиплексоры, и
при этом формирование вторых управляющих сигналов включает в себя приведение адресного значения слова записи в числовых шинах, и при этом формирование вторых управляющих сигналов дополнительно включает в себя подачу адресного значения столбца записи в столбцовые мультиплексоры.
9. Псевдодвухпортовая память, которая принимает внешний синхронизирующий сигнал CLK и выполняет такт считывания и такт записи в одном периоде сигнала CLK, при этом псевдодвухпортовая память содержит:
массив памяти, имеющий множество числовых шин и множество разрядных шин;
генератор синхронизирующих импульсов считывания, который принимает сигнал CLK и выводит синхронизирующий сигнал RCLK считывания;
генератор синхронизирующих импульсов записи, который принимает сигнал CLK и выводит синхронизирующий сигнал WCLK записи;
мультиплексор с временной задержкой, который принимает синхронизирующий сигнал RCLK считывания и синхронизирующий сигнал WCLK записи и выводит первый импульс ICLK в течение такта считывания, и который выводит второй импульс ICLK в течение такта записи, при этом мультиплексор с временной задержкой также выводит декодирующий сигнал RWDCLK, который имеет одно цифровое значение в ходе такта считывания и имеет второе цифровое значение в ходе такта записи;
схема защелки адресного ввода, которая выводит значение адреса столбца считывания в ходе такта считывания, когда синхронизирующий сигнал RCLK считывания выводится посредством генератора синхронизирующих импульсов считывания, при этом схема защелки ввода адреса также выводит значение адреса столбца записи в ходе такта записи, когда синхронизирующий сигнал WCLK записи выводится посредством генератора синхронизирующих импульсов записи, причем схема защелки ввода адреса такжевыводит значение адреса числовой шины считывания в числовые шины массива памяти, где значение адреса числовой шины считывания выводится в течение первого импульса ICLK, когда декодирующий сигнал RWDCLK имеет упомянутое одно цифровое значение, при этом схема защелки ввода адреса также выводит значение адреса числовой шины записи в числовые шины массива памяти, где значение адреса числовой шины записи выводится в течение второго импульса ICLK, когда декодирующий сигнал RWDCLK имеет упомянутое второе цифровое значение;
множество столбцовых мультиплексоров/демультиплексоров, подключенных ко множеству разрядных шин, при этом каждый столбцовый мультиплексор/демультиплексор подключен так, чтобы принимать значение адреса столбца считывания от схемы защелки адресного ввода, и при этом каждый столбцовый мультиплексор/демультиплексор подключен так, чтобы принимать значение адреса столбца записи от схемы защелки адресного ввода; и
схему задержки, которая принимает первый импульс ICLK и второй импульс ICLK от мультиплексора с временной задержкой и отправляет первый сигнал сброса в генератор синхронизирующих импульсов считывания через определенное время после начала первого импульса ICLK, причем первый сигнал сброса инструктирует генератору синхронизирующих импульсов считывания прекратить вывод синхронизирующего сигнала RCLK считывания, при этом схема задержки также отправляет второй сигнал сброса в генератор синхронизирующих импульсов записи через определенное время после начала второго импульса ICLK, причем второй сигнал сброса инструктирует генератору синхронизирующих импульсов считывания прекратить вывод синхронизирующего сигнала WCLK записи.
10. Псевдодвухпортовая память по п.9, в которой мультиплексор с временной задержкой не включает в себя синхронизированных последовательных логических элементов.
11. Псевдодвухпортовая память по п.9, в которой схемой задержки является схема одноразового срабатывания, которая инициируется первый раз посредством фронта первого импульса ICLK и которая инициируется второй раз посредством фронта второго импульса ICLK.
12. Псевдодвухпортовая память по п.9, в которой внешний синхронизирующий сигнал CLK имеет период такта, причем такт считывания имеет продолжительность, при этом такт записи имеет продолжительность и при этом отношение продолжительности такта считывания к продолжительности такта записи не зависит от периода такта внешнего синхронизирующего сигнала CLK.
13. Псевдодвухпортовая память по п.9, при этом псевдодвухпортовая память принимает внешне представляемое значение адреса считывания, внешне представляемое значение адреса записи и внешне представляемое значение данных, причем схема защелки ввода адреса защелкивает внешне представляемое значение адреса считывания, внешне представляемое значение адреса записи и внешне представляемое значение данных по фронту внешнего синхронизирующего сигнала CLK.
14. Псевдодвухпортовая память, которая принимает внешне представляемый синхронизирующий сигнал CLK и выполняет первую операцию обращения к памяти и вторую операцию обращения к памяти в течение одного периода сигнала CLK, при этом внешне представляемый синхронизирующий сигнал CLK имеет период такта, причем псевдодвухпортовая память содержит:
массив ячеек памяти; и
средство формирования первых управляющих сигналов и предоставления первых управляющих сигналов в массив ячеек памяти, с тем чтобы первая операция обращения к памяти выполнилась в ходе первой части упомянутого одного периода, при этом средство также служит для формирования вторых управляющих сигналов и предоставления вторых управляющих сигналов в массив ячеек памяти, с тем чтобы вторая операция обращения к памяти выполнилась в ходе второй части упомянутого одного периода, причем начало второй части практически не зависит от такта внешне предоставляемого синхронизирующего сигнала CLK.
15. Псевдодвухпортовая память по п.14, в которой средство включает в себя схему задержки, при этом схема задержки формирует импульс, который инструктирует завершение первой операции обращения к памяти.
16. Псевдодвухпортовая память по п.15, в которой период предварительного заряда следует после завершения первой операции обращения к памяти, причем период предварительного заряда имеет продолжительность, причем продолжительность периода предварительного заряда не зависит от такта сигнала CLK, а вместо этого зависит от задержки на распространение через средство.
17. Псевдодвухпортовая память по п.16, в которой обращение к памяти осуществляется после периода предварительного заряда, причем обращение к памяти имеет продолжительность и выполняется в течение одного периода сигнала CLK, при этом продолжительность обращения к памяти не зависит от такта сигнала CLK, а вместо этого зависит от задержки через схему задержки, причем схема задержки формирует второй импульс, который инструктирует завершение второго обращения к памяти.
18. Псевдодвухпортовая память по п.14, в которой средство содержит:
генератор синхронизирующих импульсов считывания, который использует внешне предоставляемый синхронизирующий сигнал CLK, чтобы защелкнуть значение адреса считывания, причем генератор синхронизирующих импульсов считывания выводит синхронизирующий сигнал считывания;
генератор синхронизирующих импульсов записи, который использует внешне предоставляемый синхронизирующий сигнал CLK, чтобы защелкнуть значение адреса записи, причем генератор синхронизирующих импульсов записи выводит синхронизирующий сигнал записи; и
мультиплексор с временной задержкой, который принимает синхронизирующий сигнал считывания и синхронизирующий сигнал записи и выводит синхронизирующий сигнал ICLK, при этом синхронизирующий сигнал ICLK выдает два импульса в течение одного периода внешнего предоставляемого синхронизирующего сигнала CLK, при этом синхронизирующий сигнал ICLK управляет тем, когда разрядные шины массива предварительно заряжаются.
19. Псевдодвухпортовая память по п.18, в которой средство также содержит:
схему задержки, которая инициируется посредством фронта первого импульса синхронизирующего сигнала ICLK и в ответ на него формирует первый импульс сброса, причем первый импульс сброса инструктирует генератору синхронизирующих импульсов считывания прекратить вывод синхронизирующего сигнала считывания, при этом схема задержки инициируется посредством фронта второго импульса синхронизирующего сигнала ICLK и в ответ на него формирует второй импульс сброса, причем второй импульс сброса инструктирует генератору синхронизирующих импульсов записи прекратить вывод синхронизирующего сигнала записи.