МАТРИЧНАЯ ПОДЛОЖКА И УСТРОЙСТВО ОТОБРАЖЕНИЯ

1. Матричная подложка, содержащая: множество блоков пикселей, разделенных затворными шинами и шинами данных, расположенными перекрестно, в которой
каждый из блоков пикселей содержит первый субпиксельный электрод, второй субпиксельный электрод, первый тонкопленочный транзистор (TFT) и второй TFT; первый субпиксельный электрод соединен со стоком первого TFT, а второй субпиксельный электрод соединен со стоком второго TFT;
сопротивление между истоком первого TFT и шиной данных, соединенной с первым TFT, больше, чем сопротивление между истоком второго TFT и шиной данных, соединенной со вторым TFT; и/или сопротивление между стоком первого TFT и первым субпиксельным электродом больше, чем сопротивление между стоком второго TFT и вторым субпиксельным электродом.
2. Матричная подложка по п. 1, в которой
исток первого TFT соединен с шиной данных, соединенной с первым TFT, посредством шины истока в форме ломаной линии, а исток второго TFT соединен с шиной данных, соединенной со вторым TFT, посредством шины истока в форме прямой линии; и/или
сток первого TFT соединен с первым субпиксельным электродом посредством шины стока в форме ломаной линии, а сток второго TFT соединен со вторым субпиксельным электродом посредством шины стока в форме прямой линии.
3. Матричная подложка по п. 1 или 2, дополнительно содержащая
первый резистор делителя напряжения на шине истока, соединенной с истоком первого TFT, и/или
второй резистор делителя напряжения на шине стока, соединенной со стоком первого TFT.
4. Матричная подложка по п. 3, в которой, когда первый резистор делителя напряжения расположен на шине истока, соединенной с истоком первого TFT, шина истока, соединенная с истоком первого TFT, содержит первые сегменты истока, разнесенные друг от друга, и первый резистор делителя напряжения содержит вторые сегменты истока в другом слое по отношению к первым сегментам истока;
вторые сегменты истока соединены с первыми сегментами истока, разнесенными друг от друга, через сквозные отверстия; а исток второго TFT расположен в том же слое, что и первые сегменты истока или вторые сегменты истока.
5. Матричная подложка по п. 4, в которой вторые сегменты истока расположены в том же слое, что и первый субпиксельный электрод и/или второй субпиксельный электрод.
6. Матричная подложка по п. 3, в которой, когда первый резистор делителя напряжения расположен на шине истока, соединенной с истоком первого TFT, шина истока, соединенная с истоком первого TFT, содержит первый сегмент истока и второй сегмент истока, и первый резистор делителя напряжения содержит диодную пару;
один конец диодной пары соединен с первым сегментом истока, а другой конец диодной пары соединен со вторым сегментом истока; и диодная пара содержит диод прямой полярности и обращенный диод, соединенные параллельно.
7. Матричная подложка по п. 6, в которой диод прямой полярности и обращенный диод сформированы путем закорачивания тонкопленочного транзистора, соответственно;
диод прямой полярности содержит первый закороченный исток, первый закороченный сток и первую область затвора, первый закороченный исток соединен с первым сегментом истока, первый закороченный сток соединен со вторым сегментом истока, а первая область затвора закорочена на первый закороченный исток через сквозное отверстие; и
обращенный диод содержит второй закороченный исток, второй закороченный сток и вторую область затвора, второй закороченный исток соединен с первым сегментом истока, второй закороченный сток соединен со вторым сегментом истока, а вторая область затвора закорочена на второй закороченный сток через сквозное отверстие.
8. Матричная подложка по п. 7, в которой первая область затвора и вторая область затвора расположены в том же слое, что и затвор первого TFT и затвор второго TFT, соответственно.
9. Матричная подложка по п. 7, в которой
сквозные отверстия, соответственно, сформированы в первой области затвора и первом закороченном истоке, и два сквозных отверстия соединены путем наложения прозрачного проводящего слоя на два сквозных отверстия, и
сквозные отверстия, соответственно, сформированы во второй области затвора и втором закороченном стоке, и два сквозных отверстия соединены путем наложения прозрачного проводящего слоя на два сквозных отверстия.
10. Матричная подложка по п. 3, в которой, когда второй резистор делителя напряжения расположен на шине стока, соединенной со стоком первого TFT, шина стока, соединенная со стоком первого TFT, содержит первые сегменты стока, разнесенные друг от друга, второй резистор делителя напряжения содержит вторые сегменты стока, расположенные в другом слое по отношению к первым сегментам истока, и вторые сегменты стока соединены с разнесенными первыми сегментами стока через сквозные отверстия.
11. Матричная подложка по п. 2, в которой непроникающая канавка расположена на затворной шине, раскрыв канавки обращен к первому субпиксельному электроду или второму субпиксельному электроду, а шина истока первого TFT перекрыта затвором упомянутого TFT путем прохождения через дно канавки.
12. Матричная подложка по п. 11, в которой канавка проходит в направлении от второго субпиксельного электрода к первому субпиксельному электроду и не проходит через шину затвора.
13. Матричная подложка по любому из пп. 1, 2, 4-12, в которой в одном из блоков пикселей исток первого TFT и исток второго TFT соединены с одной и той же шиной данных, и затвор первого TFT и затвор второго TFT соединены с одной и той же затворной шиной.
14. Матричная подложка по п. 3, в которой в одном из блоков пикселей исток первого TFT и исток второго TFT соединены с одной и той же шиной данных, при этом затвор первого TFT и затвор второго TFT соединены с одной и той же затворной шиной.
15. Устройство отображения, содержащее матричную подложку по любому из пп. 1-14.