СПОСОБ УВЕЛИЧЕНИЯ ПОЛОСЫ ПРОПУСКАНИЯ В СТЕКОВЫХ ЗАПОМИНАЮЩИХ УСТРОЙСТВАХ

1. Стековое запоминающее устройство, содержащее
по меньшей мере первый чип памяти и второй чип памяти, при этом первый чип памяти установлен на второй чип памяти в виде стека, причем и первый, и второй чипы памяти включают в себя по меньшей мере первый блок памяти и второй блок памяти; и
по меньшей мере первый канал передачи данных и второй канал передачи данных, причем каждый из первого и второго канала передачи данных выполнен с возможностью выборочного соединения с первым блоком памяти и вторым блоком памяти, входящими в первый чип памяти, и выполнен с возможностью выборочного соединения с первым блоком памяти и вторым блоком памяти, входящими во второй чип памяти,
причем каждый из первого и второго блоков памяти, входящих в первый чип памяти, выполнен с возможностью предоставления данных в один канал из первого и второго каналов передачи данных, а каждый из первого и второго блоков памяти, входящих во второй чип памяти, выполнен с возможностью предоставления данных в другой канал из первого и второго каналов передачи данных.
2. Устройство по п. 1, в котором каждый из первого и второго чипов памяти дополнительно включает в себя первый мультиплексор, причем первый мультиплексор, входящий в первый чип памяти, выполнен с возможностью выборочного предоставления данных из первого и второго блоков памяти первого чипа памяти в указанный один канал из первого и второго каналов передачи данных, а первый мультиплексор, входящий во второй чип памяти, выполнен с возможностью выборочного предоставления данных из первого и второго блоков памяти второго чипа памяти в указанный другой канал из первого и второго каналов передачи данных.
3. Устройство по п. 2, в котором первый мультиплексор, входящий в первый чип памяти, дополнительно выполнен с возможностью выборочного предоставления данных из первого и второго блоков памяти первого чипа памяти в указанный один канал из первого и второго каналов передачи данных чередующимся образом, а первый мультиплексор, входящий во второй чип памяти, дополнительно выполнен с возможностью выборочного предоставления данных из первого и второго блоков памяти второго чипа памяти в указанный другой канал из первого и второго каналов передачи данных чередующимся образом.
4. Устройство по п. 2, в котором каждый из первого и второго чипов памяти дополнительно включает в себя первый приемопередатчик, причем первый приемопередатчик, входящий в первый чип памяти, подключен между первым мультиплексором первого чипа памяти и указанным одним каналом из первого и второго каналов передачи данных, а первый приемопередатчик, входящий во второй чип памяти, подключен между первым мультиплексором второго чипа памяти и указанным другим каналом из первого и второго каналов передачи данных.
5. Устройство по п. 4, в котором каждый из первого и второго чипов памяти дополнительно включает в себя второй мультиплексор, причем второй мультиплексор, входящий в первый чип памяти, выполнен с возможностью выборочного предоставления данных из первого и второго блоков памяти первого чипа памяти в указанный другой канал из первого и второго каналов передачи данных, а второй мультиплексор, входящий во второй чип памяти, выполнен с возможностью выборочного предоставления данных из первого и второго блоков памяти второго чипа памяти в указанный один канал из первого и второго каналов передачи данных.
6. Устройство по п. 5, в котором каждый из первого и второго чипов памяти дополнительно включает в себя второй приемопередатчик, причем второй приемопередатчик, входящий в первый чип памяти, подключен между вторым мультиплексором первого чипа памяти и указанным другом каналом из первого и второго каналов передачи данных, а второй приемопередатчик, входящий во второй чип памяти, подключен между вторым мультиплексором второго чипа памяти и указанным одним каналом из первого и второго каналов передачи данных.
7. Устройство по п. 6, в котором для каждого из первого и второго чипов памяти
каждый из первого и второго приемопередатчика обладает связанной с ним емкостью передачи; и
емкость передачи первого приемопередатчика по меньшей мере примерно в два раза больше емкости передачи второго приемопередатчика.
8. Устройство по п. 1, дополнительно содержащее
по меньшей мере первый канал управления и адресации и второй канал управления и адресации, причем каждый из первого и второго каналов управления и адресации выполнен с возможностью выборочного соединения с первым блоком памяти и вторым блоком памяти, входящим в первый чип памяти, и выборочного соединения с первым блоком памяти и вторым блоком памяти, входящим во второй чип памяти.
9. Устройство по п. 8, в котором каждый из первого и второго чипов памяти дополнительно включает в себя третий мультиплексор, причем третий мультиплексор, входящий третий мультиплексор, причем третий мультиплексор, входящий в первый чип памяти, выполнен с возможностью выборочного предоставления команд управления и адресации из одного канала из первого и второго каналов управления и адресации в первый блок памяти первого чипа памяти, а третий мультиплексор, входящий во второй чип памяти, выполнен с возможностью предоставления команд управления и адресации из другого канала из первого и второго каналов управления и адресации в первый блок памяти второго чипа памяти.
10. Устройство по п. 8, в котором каждый из первого и второго чипов памяти дополнительно включает в себя четвертый мультиплексор, причем четвертый мультиплексор, входящий в первый чип памяти, выполнен с возможностью выборочного предоставления команд управления и адресации из указанного одного канала из первого и второго каналов управления и адресации во второй блок памяти первого чипа памяти, а четвертый мультиплексор, входящий во второй чип памяти, выполнен с возможностью выборочного предоставления команд управления и адресации из указанного другого канала из первого и второго каналов управления и адресации во второй блок памяти второго чипа памяти.
11. Устройство по п. 1, в котором каждый из первого и второго чипов памяти выполнен в виде динамической памяти с произвольным доступом (DRAM) или статической памяти с произвольным доступом (SRAM).
12. Составляемый в стек чип памяти, содержащий
по меньшей мере первый блок памяти и второй блок памяти; и
по меньшей мере первый канал передачи данных и второй канал передачи данных, причем каждый из первого и второго каналов передачи данных выполнен с возможностью выборочного соединения с первым блоком памяти и вторым блоком памяти,
при этом первый и второй блоки памяти выполнены с возможностью предоставления данных в один и тот же канал из первого и второго каналов передачи данных.
13. Чип памяти по п. 12, дополнительно содержащий
первый мультиплексор, выполненный с возможностью выборочной передачи данных из первого и второго блоков памяти в указанный один и тот же канал из первого и второго каналов передачи данных.
14. Чип памяти по п. 13, в котором первый мультиплексор дополнительно выполнен с возможностью выборочного предоставления данных из первого и второго блоков памяти в указанный один и тот же канал из первого и второго каналов передачи данных чередующимся образом.
15. Чип памяти по п. 13, дополнительно содержащий
первый приемопередатчик, подключенный между первым мультиплексором и указанным одним и тем же каналом из первого и второго каналов передачи данных.
16. Чип памяти по п. 15, дополнительно содержащий
второй мультиплексор, выполненный с возможностью выборочного предоставления данных из первого и второго блоков памяти в другой канал из первого или второго каналов передачи данных; и
второй приемопередатчик, подключенный между вторым мультиплексором и указанным другим каналом из первого и второго каналов передачи данных.
17. Чип памяти по п. 16, в котором каждый из первого и второго приемопередатчиков обладает связанной с ним емкостью передачи, причем емкость передачи первого приемопередатчика по меньшей мере примерно в два раза больше емкости передачи второго приемопередатчика.
18. Чип памяти по п. 12, дополнительно содержащий
по меньшей мере первый канал управления и адресации и второй канал управления и адресации, причем каждый и первого и второго каналов управления и адресации выполнен с возможностью выборочного соединения с первым блоком памяти и вторым блоком памяти.
19. Чип памяти по п. 18, дополнительно содержащий
третий мультиплексор, выполненный с возможностью выборочного предоставления команд управления и адресации из одного канала из первого и второго каналов управления и адресации в первый блок памяти; и
четвертый мультиплексор, выполненный с возможностью выборочного предоставления команд управления и адресации из одного канала из первого и второго каналов управления и адресации во второй блок памяти.
20. Чип памяти по п. 12, выполненный в виде динамической памяти с произвольным доступом (DRAM) или статической памяти с произвольным доступом (SRAM).
21. Способ предоставления данных, выполняемый в стековом запоминающем устройстве, включающем в себя по меньшей мере первый чип памяти, установленный в виде стека на второй чип памяти, и по меньшей мере первый канал передачи данных и второй канал передачи данных, причем каждый из первого и второго чипов памяти включает в себя по меньшей мере первый блок памяти и второй блок памяти, при этом в способе предоставляют данные в соответствующие первый и второй каналы передачи данных, при этом способ содержит этапы, на которых
обеспечивают первый мультиплексор в каждом из первого и второго чипов памяти,
посредством первого мультиплексора в первом чипе памяти выборочно предоставляют данные из первого и второго блоков памяти первого чипа памяти в один канал из первого и второго каналов передачи данных; и
посредством первого мультиплексора во втором чипе памяти выборочно предоставляют данные из первого и второго блоков памяти второго чипа памяти в другой канал из первого и второго каналов передачи данных.
22. Способ по п. 21, в котором на этапе выборочного предоставления данных из первого и второго блоков памяти первого чипа памяти в указанный один канал из первого и второго каналов передачи данных выборочно предоставляют данные из первого и второго блоков памяти первого чипа памяти в указанный один канал из первого и второго каналов передачи данных чередующимся образом, а на этапе выборочного предоставления данных из первого и второго блоков памяти второго чипа памяти в указанный другой канал из первого и второго каналов передачи данных выборочно предоставляют данные из первого и второго блоков памяти второго чипа памяти в указанный другой канал из первого и второго каналов передачи данных чередующимся образом.
23. Способ по п. 21, дополнительно содержащий этапы, на которых
обеспечивают второй мультиплексор в каждом из первого и второго чипов памяти;
посредством второго мультиплексора в первом чипе памяти выборочно представляют данные из первого и второго блоков памяти первого чипа памяти в указанный другой канал из первого и второго каналов передачи данных;
посредством второго мультиплексора во втором чипе памяти выборочного представляют данные из первого и второго блоков памяти второго чипа памяти в указанные один канал из первого и второго каналов передачи данных.
24. Машиночитаемый носитель информации, включающий в себя исполняемые инструкции для предоставления данных в первый канал передачи данных и второй канал передачи данных стекового запоминающего устройства, причем стековое запоминающее устройство включает в себя по меньшей мере первый чип памяти, установленный в виде стека на второй чип памяти, при этом каждый из первого и второго чипов памяти включает в себя по меньшей мере первый блок памяти и второй блок памяти, и по меньшей мере первый мультиплексор и второй мультиплексор, при этом машиночитаемый носитель информации содержит исполняемые инструкции:
для выборочного предоставления данных, посредством первого мультиплексора в первом чипе памяти, из первого и второго блоков памяти первого чипа памяти в один канал из первого и второго каналов передачи данных; и
для выборочного предоставления данных посредством первого мультиплексора во втором чипе памяти, из первого и второго блоков памяти второго чипа памяти в другой канал из первого и второго каналов передачи данных.
25. Машиночитаемый носитель информации по п. 24, дополнительно содержащий исполняемые инструкции
для выборочного предоставления данных из первого и второго блоков памяти первого чипа памяти в указанный один канал из первого и второго каналов передачи данных чередующимся образом; и
для выборочного предоставления данных из первого и второго блоков памяти второго чипа памяти в указанный другой канал из первого и второго каналов передачи данных чередующимся образом.