ЧАСТОТНО-ФАЗОВЫЙ КОМПАРАТОР
FREQUENCY-PHASE COMPARATOR

Изобретение относится к области автоматики и вычислительной техники и может быть использована в качестве логического элемента сравнения частоты следования импульсов задающего генератора, определяющего частоту вращения двигателя в дискретных астатических электроприводах, и частоты следования импульсов датчика обратной связи, расположенного на валу двигателя, а также в других системах фазовой синхронизации.
3
Известен частотно-фазовый дискриминатор (а.с. СССР №1589373, МКИ H03D 13/00, 1990), содержащий блок фазового сравнения, первый и второй блокирующие триггеры, дешифратор и блок логической блокировки, причем первый и второй входы блока фазового сравнения являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы блока фазового сравнения являются соответственно первым и вторым входами дешифратора, первый и второй выходы которого соединены с информационными входами соответственно первого и второго блокирующих триггеров, тактовые входы которых соединены со вторым входом блока фазового сравнения, при этом выходы первого и второго блокирующих триггеров соединены соответственно с третьим и четвертым входами дешифратора, а также соответственно с первым и третьим входами блока логической блокировки, второй и четвертый входы которого соединены соответственно с первым и вторым выходами блока фазового сравнения, при этом выход блока логической блокировки является выходом частотно-фазового дискриминатора.
Недостатком такого устройства можно считать сложность его практической реализации вследствие наличия в схеме большого количества элементов. Также в данном устройстве отсутствуют сигналы, соответствующие прохождению двух импульсов одной из сравниваемых частот между двумя импульсами другой из сравниваемых частот, что снижает функциональные возможности частотно-фазового компаратора.
5
Наиболее близким техническим решением к заявляемому устройству является частотно-фазовый компаратор (а.с. СССР №484621, МКИ H03D 13/00, 1975), содержащий схемы И-НЕ, два блокирующих и фазовый триггер, входы которого подключены к клеммам источников контролируемой и эталонной частоты и к входам двух схем И-НЕ, к вторым входам которых подключены соответственно единичный и нулевой выходы фазового триггера, а к выходам - первые входы блокировочных триггеров, нулевые выходы которых соединены с их вторыми входами через третью схему И-НЕ, а единичные выходы соответственно - с первыми входами четвертой и пятой схем И-НЕ, при этом второй вход пятой схемы И-НЕ соединен с выходом четвертой схемы И-НЕ, второй вход которой подключен к нулевому выходу фазового триггера. В данной схеме имеется возможность получения сигналов, соответствующих прохождению двух импульсов одной из сравниваемых частот между двумя импульсами другой из сравниваемых частот.
Недостатком этого устройства является низкая надежность работы частотно-фазового компаратора, в значительной степени связанная с зависимостью от длительности импульсов источников контролируемой и эталонной частоты, что определяет необходимость использования на входе компаратора дополнительных формирователей коротких импульсов, усложняющих компаратор.
Задачей изобретения является повышение надежности работы и расширение функциональных возможностей частотно-фазового компаратора.
Известный частотно-фазовый компаратор содержит две схемы И-НЕ, два блокирующих и фазовый триггер, входы которого подключены к клеммам источников контролируемой и эталонной частоты. Инверсный выход первого блокирующего триггера подключен к первому входу первой схемы И-НЕ, второй вход которой подключен к инверсному выходу фазового триггера. Выход первой схемы И-НЕ подключен к первому входу второй схемы И-НЕ, второй вход которой подключен к инверсному выходу второго блокирующего триггера. Выход второй схемы И-НЕ является γ выходом частотно-фазового компаратора.
Поставленная задача решена за счет того, что в частотно-фазовый компаратор введены две схемы И, схема ИЛИ, элемент задержки, два одновибратора и два триггера. Синхровходы первого и второго триггеров подключены соответственно к источникам контролируемой и эталонной частоты. D входы первого и второго триггеров подключены соответственно к прямому и инверсному выходу фазового триггера. Выходы первого и второго триггеров подключены соответственно к входам первого и второго одновибраторов. Выход первого одновибратора подключен к первому входу первой схемы И, к первому входу схемы ИЛИ, к входу R первого триггера и является 2/2 выходом частотно-фазового компаратора. Выход второго одновибратора подключен к первому входу второй схемы И, к второму входу схемы ИЛИ, к входу R второго триггера и является 0/2 выходом частотно-фазового компаратора. Выход схемы ИЛИ через элемент задержки подключен к синхровходам блокирующих триггеров. D вход первого блокирующего триггера подключен к выходу первой схемы И, второй вход которой подключен к инверсному выходу второго блокирующего триггера, вход D которого подключен к выходу второй схемы И, второй вход которой подключен к инверсному выходу первого блокирующего триггера. Прямые выходы первого и второго блокирующих триггеров являются соответственно Т и Р выходами частотно-фазового компаратора.
Сущность технического решения пояснена чертежом, где на фиг.1 приведена функциональная электрическая схема предлагаемого устройства.
Частотно-фазовый компаратор содержит фазовый RS-триггер 1, D-триггеры 2, 3, 4 и 5, одновибраторы 6 и 7, схему ИЛИ 8, элемент задержки 9, схемы И 10 и 11, схемы И-НЕ 12 и 13.
Входы фазового RS-триггера 1 в устройстве являются синхровходами D-триггера 2 и D-триггера 3 и подключены к клеммам источников контролируемой и эталонной частоты. D входы D-триггера 2 и D-триггера 3 подключены соответственно к прямому и инверсному выходу фазового RS-триггера 1. Выходы D-триггера 2 и D-триггера 3 подключены соответственно к входам одновибратора 6 и одновибратора 7. Выход одновибратора 6 подключен к первому входу схемы И 10, к первому входу схемы ИЛИ 8, к входу R D-триггера 2 и является 2/2 выходом частотно-фазового компаратора. Выход одновибратора 7 подключен к первому входу схемы И 11, к второму входу схемы ИЛИ 8, к входу R D-триггера 3 и является 0/2 выходом частотно-фазового компаратора. Выход схемы ИЛИ 8 через элемент задержки 9 подключен к синхровходам блокирующих D-триггеров 4 и 5. D вход блокирующего D-триггера 4 подключен к выходу схемы И 10, второй вход которой подключен к инверсному выходу блокирующего D-триггера 5, вход D которого подключен к выходу схемы И 11, второй вход которой подключен к инверсному выходу блокирующего D-триггера 4. Прямые выходы блокирующих D-триггеров 4 и 5 являются соответственно Т и Р выходами частотно-фазового компаратора. Инверсный выход блокирующего D-триггера 4 подключен к первому входу схемы И-НЕ 12, второй вход которой подключен к инверсному выходу фазового RS-триггера 1. Выход схемы И-НЕ 12 подключен к первому входу схемы И-НЕ 13, второй вход которой подключен к инверсному выходу блокирующего D-триггера 5 и является у выходом частотно-фазового компаратора.
Частотно-фазовый компаратор работает следующим образом.
Компаратор имеет два режима работы: режим сравнения частот и режим сравнения фаз. Причем при сближении частот компаратор автоматически переходит от режима сравнения частот к режиму сравнения фаз.
При превышении частоты эталонного сигнала над контролируемым обязательно возникает состояние, при котором в промежутке между поступлением на вход двух импульсов контролируемой частоты на вход подаются два импульса эталонной частоты. Первый импульс устанавливает инверсный выход фазового RS-триггера 1 в состояние «1» (высокий уровень напряжения), подготовив D-триггера 3 к включению при прохождении второго импульса. Второй импульс устанавливает прямой выход D-триггера 3 в состояние «1». Импульс с прямого выхода D-триггера 3 поступает на вход одновибратора 7, который формирует на выходе импульс требуемой длительности, обеспечивающей надежную работу частотно-фазового компаратора. Импульс с выхода одновибратора 7 одновременно поступает на R вход D-триггера 3 (отключая его), на выход 0/2 частотно-фазового компаратора, на первый вход схемы И 11 и с задержкой τ, равной времени срабатывания схем И, через схему ИЛИ 8 и элемент задержки 9 на синхровходы D-триггеров 4 и 5.
В том случае, если в предшествующий момент времени D-триггер 4 был выключен, то в момент прихода импульса на синхровход D-триггера 5 его D вход уже будет находиться в состоянии «1», т.к. импульс, который поступит с одновибратора 7 через схему И 11, придет на время τ раньше. В результате прямой выход D-триггера 5 перейдет в состояние «1», выдавая сигнал о превышении эталонной частоты над контролируемой. Инверсный выход D-триггера 5 при этом блокирует работу схемы И-НЕ 13 и на выходе γ частотно-фазового компаратора также устанавливается состояние «1». Состояние D-триггера 4 при этом остается неизменным, т.к. в момент прихода импульса на его синхровход D вход находится в состоянии «0».
В том случае, если в предшествующий момент времени D-триггер 4 был включен, то в момент прихода импульса на синхровход D-триггера 5 его D вход будет находиться в состоянии «0», т.к. импульс с одновибратора 7 не пройдет через заблокированную инверсным выходом D-триггера 4 схему И 11. В результате прямой выход D-триггера 5 перейдет в состояние «0», а инверсный выход устанавливается в состояние «1» и тем самым разблокирует работу схемы И-НЕ 13. D-триггер 4 при этом переходит в выключенное состояние, т.к. в момент прихода импульса на его синхровход D вход находится в состоянии «0». Компаратор переходит от режима сравнения частот к режиму сравнения фаз. Поскольку при этом на схемы И-НЕ 12 и 13 с инверсных выходов триггеров 4 и 5 подан «разрешающий» сигнал «1», то выход компаратора повторяет состояние инверсного выхода RS-триггера 1. Длительность выходных импульсов пропорциональна фазовому сдвигу сравниваемых частот.
При превышении частоты контролируемого сигнала над эталонным компаратор работает аналогично, начиная с установки прямого выхода RS-триггера 1 в состояние «1».
Таким образом, предлагаемое техническое решение позволяет повысить надежность работы и расширить функциональные возможности частотно-фазового компаратора за счет введения в устройство двух схем И, схемы ИЛИ, элемента задержки, двух одновибраторов и двух триггеров.