ПРОМЕЖУТОЧНЫЙ КАСКАД CJFET ОПЕРАЦИОННОГО УСИЛИТЕЛЯ С ПАРАФАЗНЫМ ТОКОВЫМ ВЫХОДОМ
OPERATIONAL AMPLIFIER CJFET INTERMEDIATE STAGE WITH PARAPHASE CURRENT OUTPUT

Предлагаемое изобретение относится к области радиотехники и микроэлектроники и может быть использовано в аналоговых микросхемах (АМ) и аналого-цифровых интерфейсах датчиков,  работающих в тяжелых условиях эксплуатации (низкие температуры, проникающая радиация).
Одним из базовых функциональных узлов современных аналоговых микросхем, например, операционных усилителей (ОУ), является промежуточный каскад (ПК), обеспечивающий согласование входного дифференциального каскада и выходного буферного усилителя, который во многих случаях имеет единичный коэффициент усиления по напряжению. Таким образом, в современных ОУ, промежуточный каскад решает проблему обеспечения заданных коэффициентов усиления по напряжению, что важно для многих применений. При этом достаточно перспективным для тяжелых условий эксплуатации являются ПК на полевых транзисторах с управляющим p-n переходом (JFet). В работах [12-22] показано, что на основе JFet возможно построение аналоговых микросхем, работающих в диапазоне криогенных температур и в условиях воздействия потока нейтронов и гамма-квантов. Предлагаемое устройство относится к данному классу микроэлектронных изделий. На его основе возможно построение низкотемпературных АМ с малым уровнем шумов.
Ближайшим прототипом (фиг. 1) заявляемого устройства является промежуточный каскад в структуре ОУ по патенту EP 0632 581, fig. 3, 1995. Он содержит (фиг. 1) входной дифференциальный каскад 1 с первым 2 и вторым 3 потенциальными входами, первым 4 и вторым 5 токовыми выходами, а также токовым входом 6 общей истоковой цепи  первого 7  и второго 8 входных полевых транзисторов входного дифференциального каскада 1, первый 9 и второй 10 вспомогательные полевые транзисторы, затворы которых объединены и подключены к источнику напряжения смещения 11, исток первого 9 вспомогательного полевого транзистора связан с первым 4 токовым выходом входного дифференциального каскада 1 и через первый 12 токостабилизирующий двухполюсник связан  с первой 13 шиной источника питания,  исток второго 10 вспомогательного полевого транзистора связан со вторым 5 токовым выходом входного дифференциального каскада 1 и через второй 14 токостабилизирующий двухполюсник соединен с первой 13 шиной источника питания,  первый 15 источник опорного тока, включенный между стоком первого 9 вспомогательного полевого транзистора и второй 16 шиной источника питания, второй 17 источник опорного тока, включенный между стоком второго 10 вспомогательного полевого транзистора и второй 16 шиной источника питания, первый 18 и второй 19 согласующие полевые транзисторы, объединенные истоки которых связаны со второй 16 шиной источника питания через вспомогательный двухполюсник 20, третий 21 и четвертый 22 согласующие полевые транзисторы, объединенные истоки которых связаны со второй 16 шиной источника питания через третий 23 источник опорного тока, причем сток третьего 21 согласующего полевого транзистора связан с первым 24 токовым выходом устройства,  а сток четвертого 22 согласующего полевого транзистора соединен со вторым 25 токовым выходом устройства.
Существенный недостаток известного ПК состоит в том, что он не демонстрирует устойчивую работоспособность при низких температурах и воздействии проникающей радиации, а также не позволяет получить повышенные коэффициенты усиления по напряжению из-за нерационального построения цепи отрицательной обратной связи по выходному синфазному сигналу.
Основная задача предполагаемого изобретения состоит в создании промежуточного каскада с повышенной крутизной преобразования входного дифференциального напряжения в токи первого 24 и второго 25 токовых выходов. Это позволяет создавать на основе заявляемого ПК широкий спектр CJFet низкотемпературных и радиационно-стойких аналоговых устройств с повышенным коэффициентом усиления по напряжению.
Поставленная задача достигается тем, что в ПК фиг.1, содержащем входной дифференциальный каскад 1 с первым 2 и вторым 3 потенциальными входами, первым 4 и вторым 5 токовыми выходами, а также токовым входом 6 общей истоковой цепи  первого 7  и второго 8 входных полевых транзисторов входного дифференциального каскада 1, первый 9 и второй 10 вспомогательные полевые транзисторы, затворы которых объединены и подключены к источнику напряжения смещения 11, исток первого 9 вспомогательного полевого транзистора связан с первым 4 токовым выходом входного дифференциального каскада 1 и через первый 12 токостабилизирующий двухполюсник связан  с первой 13 шиной источника питания,  исток второго 10 вспомогательного полевого транзистора связан со вторым 5 токовым выходом входного дифференциального каскада 1 и через второй 14 токостабилизирующий двухполюсник соединен с первой 13 шиной источника питания,  первый 15 источник опорного тока, включенный между стоком первого 9 вспомогательного полевого транзистора и второй 16 шиной источника питания, второй 17 источник опорного тока, включенный между стоком второго 10 вспомогательного полевого транзистора и второй 16 шиной источника питания, первый 18 и второй 19 согласующие полевые транзисторы, объединенные истоки которых связаны со второй 16 шиной источника питания через вспомогательный двухполюсник 20, третий 21 и четвертый 22 согласующие полевые транзисторы, объединенные истоки которых связаны со второй 16 шиной источника питания через третий 23 источник опорного тока, причем сток третьего 21 согласующего полевого транзистора связан с первым 24 токовым выходом устройства,  а сток четвертого 22 согласующего полевого транзистора соединен со вторым 25 токовым выходом устройства, предусмотрены новые элементы и связи – в качестве полевых транзисторов, применяемых в заявляемом устройстве, используются полевые транзисторы с управляющим p-n переходом, стоки первого 18 и второго 19 согласующих полевых транзисторов подключены к токовому входу 6 общей истоковой цепи, затвор первого 18 и четвертого 22 согласующих полевых транзисторов подключен к истоку второго 10 вспомогательного полевого транзистора, а затворы второго 19 и третьего 21 согласующих полевых транзисторов соединены со стоком первого 9 вспомогательного полевого транзистора.
На чертеже фиг. 1 показана схема ПК-прототипа в структуре ОУ по патенту EP 0632 581, fig. 3, 1995  г. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1, п. 2, п. 3 формулы изобретения.
На чертеже фиг. 3 представлена схема заявляемого устройства в соответствии с п. 4 формулы изобретения в структуре ОУ с парафазным выходом.
На чертеже фиг. 4 приведена схема включения заявляемого промежуточного каскада в структуре ОУ с одним выходом.
На чертеже фиг. 5 показана схема ОУ фиг. 4 в среде LTSpice.
На чертеже фиг. 6 представлены амплитудно-частотные характеристики (АЧХ) ОУ фиг. 5 со 100% отрицательной обратной связью (ООС) и без ООС.
7
На чертеже фиг. 7 приведена схема ОУ фиг. 4 в среде LTSpice для случая, когда первый 9 и второй 10 вспомогательные полевые транзисторы (фиг. 3) реализованы в виде составных транзисторов J5, J11, и J6, J12. Это позволяет увеличить коэффициент усиления по напряжению заявляемого устройства при его включении в ОУ до 135 дБ, что соответствует Ку≈10.
На чертеже фиг. 8 показана АЧХ ОУ фиг. 7 со 100% ООС и без ООС.
Промежуточный каскад фиг. 2 содержит входной дифференциальный каскад 1 с первым 2 и вторым 3 потенциальными входами, первым 4 и вторым 5 токовыми выходами, а также токовым входом 6 общей истоковой цепи  первого 7  и второго 8 входных полевых транзисторов входного дифференциального каскада 1, первый 9 и второй 10 вспомогательные полевые транзисторы, затворы которых объединены и подключены к источнику напряжения смещения 11, исток первого 9 вспомогательного полевого транзистора связан с первым 4 токовым выходом входного дифференциального каскада 1 и через первый 12 токостабилизирующий двухполюсник связан  с первой 13 шиной источника питания, исток второго 10 вспомогательного полевого транзистора связан со вторым 5 токовым выходом входного дифференциального каскада 1 и через второй 14 токостабилизирующий двухполюсник соединен с первой 13 шиной источника питания, первый 15 источник опорного тока, включенный между стоком первого 9 вспомогательного полевого транзистора и второй 16 шиной источника питания, второй 17 источник опорного тока, включенный между стоком второго 10 вспомогательного полевого транзистора и второй 16 шиной источника питания, первый 18 и второй 19 согласующие полевые транзисторы, объединенные истоки которых связаны со второй 16 шиной источника питания через вспомогательный двухполюсник 20, третий 21 и четвертый 22 согласующие полевые транзисторы, объединенные истоки которых связаны со второй 16 шиной источника питания через третий 23 источник опорного тока, причем сток третьего 21 согласующего полевого транзистора связан с первым 24 токовым выходом устройства, а сток четвертого 22 согласующего полевого транзистора соединен со вторым 25 токовым выходом устройства. В качестве полевых транзисторов, применяемых в заявляемом устройстве, используются полевые транзисторы с управляющим p-n переходом, стоки первого 18 и второго 19 согласующих полевых транзисторов подключены к токовому входу 6 общей истоковой цепи, затвор первого 18 и четвертого 22 согласующих полевых транзисторов подключен к истоку второго 10 вспомогательного полевого транзистора, а затворы второго 19 и третьего 21 согласующих полевых транзисторов соединены со стоком первого 9 вспомогательного полевого транзистора.
На чертеже фиг. 2, в соответствии с п. 2 формулы изобретения, в качестве источника напряжения смещения 11 используется напряжение первой 13 шины источника питания.
Кроме этого, на чертеже фиг. 2, в соответствии с п. 3 формулы изобретения, в качестве вспомогательного двухполюсника 20 используется прямосмещенный p-n переход (или несколько p-n переходов).
На чертеже фиг. 3, в соответствии с п. 4 формулы изобретения, в качестве вспомогательного двухполюсника 20 используется резистор. Изменение его сопротивления не влияет на статический ток первого 7  и второго 8 входных полевых транзисторов входного дифференциального каскада, а также на суммарный статический ток стоков первого 18 и четвертого 22 согласующих полевых транзисторов. Однако, это позволяет управлять величиной статического напряжения на первом 15 и втором 17 источниках опорного тока. Первый 24 и второй 25 токовые выходы здесь подключены к выходной подсхеме 26, обеспечивающей преобразование выходных токов ПК в напряжения, которые формируются на первом 27 и втором 28 потенциальных выходах. Это могут быть выходы ОУ, в которых используется заявляемой ПК.
На чертеже фиг. 4 выходная подсхема 26, обозначенная на чертеже фиг. 3 по номером 26, содержит вспомогательные резисторы 29 и 30, дополнительные транзисторы 31 и 32, токовое зеркало 33, корректирующий конденсатор 34, выходной буферный усилитель 35, выход которого 36 является потенциальным выходом ОУ. Назначение этих элементов – традиционное.
Рассмотрим работу схемы фиг. 2 для случая, когда в качестве вспомогательного двухполюсника 20 используется один кремниевый p-n переход (или два), напряжение на котором в широком диапазоне токов истока транзисторов 18 и 19 близко 0,8 В, а дифференциальное сопротивление мало.
Особенность схемы фиг. 2 состоит в том, что благодаря транзисторам 18 и 19 здесь обеспечивается глубокая отрицательная обратная связь по выходному синфазному сигналу ПК, которая стабилизирует режим первого 7  и второго 8 входных полевых транзисторов входного дифференциального каскада 1, первого 18 и четвертого 22 согласующих полевых транзисторов, первого 9 и второго 10 вспомогательных полевых транзисторов. В результате в схеме фиг. 2 устанавливаются следующие статические токи и напряжения
где  статическое напряжение затвор-исток полевых транзисторов 9 и 10 при заданном токе стока .
Таким образом, за счет рационального выбора первого 12 и второго 14 токостабилизирующих двухполюсников в схеме фиг. 2 можно устанавливать ток общей истоковой цепи первого 7 и второго 8 входных полевых транзисторов входного дифференциального каскада 1, а также первого 18 и четвертого 22 согласующих полевых транзисторов.
Вместо вспомогательного двухполюсника 20 в схеме фиг. 2 допускается использовать другие двухполюсники с небольшим дифференциальным сопротивлением, а в ряде случаев – резисторы. Однако применение диода предпочтительнее, так как при этом увеличивается глубина отрицательной обратной связи по синфазному сигналу, присутствующему на первом 15 и втором 17 источниках опорного тока.
1
2
Статический режим третьего 21 и четвертого 22 согласующих полевых транзисторов по току устанавливается третьим 23 источником опорного тока, который определяет крутизну преобразования напряжения между затворами транзисторов третьего 21 и четвертого 22 согласующих полевых транзисторов. Таким образом, высокое ослабление входных синфазных сигналов в схеме фиг. 2 обеспечивается большим усилением по петле отрицательной обратной связи. При этом необходимый дифференциальный коэффициент по напряжению (Ку) обеспечивается за счет высокоимпедансных узлов Σ и Σ.
Первый 24 и второй 25 токовые выходы заявляемого устройства могут использоваться для обеспечения заданного Ку в следующем каскаде ОУ.  Пример такого схемотехнического решения показан на фиг. 4.
Результаты компьютерного моделирования схемы фиг. 5, представленные на чертеже фиг. 6, показывают, что на низких частотах Ку=91дБ, что достаточно для многих применений.
Дальнейшее повышение Ку операционного усилителя на основе заявляемого ПК возможно в схеме фиг. 7. Здесь предельный Ку достигает 135 дБ. Данный положительный эффект обеспечивается за счет новых связей, а также применения в качестве первого 9 и второго 10 вспомогательных полевых транзисторов  каскодных составных транзисторов (J5, J11 и J6, J12, фиг. 7).
Таким образом, заявляемый промежуточный каскад обладает существенными преимуществами в сравнении с прототипом.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент US 6.393.495, 2002 г.
2. Патент US 6.628.168, fig. 2, 2003 г. (в ОУ)
3. Патент US 8604878, fig. 2, 2013 г. (в ОУ)
4. Патент US 7453319, fig. 1, 2008 г.
5. Патент EP 0632581, fig. 1, fig. 3, 1995 г.
6. Заявка на патент US 2009/0079503, fig. 1а, 2009 г.
7. Патент US 5.376.899, fig. 1, 1994 г.
8. Патент US 6.717.474, 2004 г.
9. Заявка на патент US 2008/0129383, fig. 1, 2008 г.
10. Патент US 5.424.681, fig. 1, 1995 г.
11. Патент US 5.475.339, 1995 г.
12. Дворников О.В., Прокопенко Н.Н., Пахомов И.В., Игнашин А.А., и Бугакова А.В. "Прецизионный радиационно-стойкий BiJFet операционный усилитель для низкотемпературных аналоговых интерфейсов датчиков" Глобальная ядерная безопасность, № 1 (22), 2017, С. 36-45.
13. O. V. Dvornikov, N. N. Prokopenko, A. V. Bugakova, V. A. Tchekhovski and I. V. Maliy, "Cryogenic Operational Amplifier on Complementary JFETs," 2018 IEEE East-West Design & Test Symposium (EWDTS), Kazan, 2018, pp. 1-5. doi: 10.1109/EWDTS.2018.8524640
14. K. O. Petrosyants, M. R. Ismail-zade, L. M. Sambursky, O. V. Dvornikov, B. G. Lvov and I. A. Kharitonov, "Automation of parameter extraction procedure for Si JFET SPICE model in the −200…+110°C temperature range," 2018 Moscow Workshop on Electronic and Networking Technologies (MWENT), Moscow, 2018, pp. 1-5. doi: 10.1109/MWENT.2018.8337212M.
15. O. V. Dvornikov, N. N. Prokopenko, I. V. Pakhomov and A. V. Bugakova, "The analog array chip AC-1.3 for the tasks of tool engineering in conditions of cryogenic temperature, neutron flux and cumulative radiation dose effects," 2016 IEEE East-West Design & Test Symposium (EWDTS), Yerevan, 2016, pp. 1-4. doi: 10.1109/EWDTS.2016.7807724
16. Citterio, S. Rescia and V. Radeka, "Radiation effects at cryogenic temperatures in Si-JFET, GaAs MESFET, and MOSFET devices," in IEEE Transactions on Nuclear Science, vol. 42, no. 6, pp. 2266-2270, Dec. 1995. doi: 10.1109/23.489425
17. M. Citterio, S. Rescia and V. Radeka, "A study of low noise JFETs exposed to large doses of gamma-rays and neutrons," IEEE Conference on Nuclear Science Symposium and Medical Imaging, Orlando, FL, USA, 1992, pp. 794-796 vol.2. doi: 10.1109/NSSMIC.1992.301428
18. W. Buttler, B. J. Hosticka, G. Lutz and P. F. Manfredi, "A JFET-CMOS radiation-tolerant charge-sensitive preamplifier," in IEEE Journal of Solid-State Circuits, vol. 25, no. 4, pp. 1022-1024, Aug. 1990. doi: 10.1109/4.58299
19. A. Pullia, F. Zocca, S. Riboldi, D. Budjas, A. D'Andragora and C. Cattadori, "Cryogenic Performance of a Low-Noise JFET-CMOS Preamplifier for HPGe Detectors," in IEEE Transactions on Nuclear Science, vol. 57, no. 2, pp. 737-742, April 2010. doi: 10.1109/TNS.2009.2038697
20. T. S. Jung, H. Guckel, J. Seefeldt, G. Ott and Y. C. Ahn, "A fully integrated, monolithic, cryogenic charge sensitive preamplifier using N-channel JFETs and polysilicon resistors," in IEEE Transactions on Nuclear Science, vol. 41, no. 4, pp. 1240-1245, Aug. 1994. doi: 10.1109/23.322892
21. A. D'Andragora et al., "Spectroscopic performances of the GERDA cryogenic Charge Sensitive Amplifier based on JFET-CMOS ASIC, coupled to germanium detectors," 2009 IEEE Nuclear Science Symposium Conference Record (NSS/MIC), Orlando, FL, 2009, pp. 396-400. doi: 10.1109/NSSMIC.2009.5401678
22. D. M. Long, "Transient radiation response of jfets and misfets at cryogenic temperatures," in IEEE Transactions on Nuclear Science, vol. 21, no. 6, pp. 119-123, Dec. 1974. doi: 10.1109/TNS.1974.6498915.