Методы проектирования аналоговых схем в КМОП технологиях с низким напряжением питания

УДК 621.37.39

МЕТОДЫ ПРОЕКТИРОВАНИЯ АНАЛОГОВЫХ СХЕМ В КМОП ТЕХНОЛОГИЯХ С НИЗКИМ НАПРЯЖЕНИЕМ ПИТАНИЯ А.В. Русанов, Ю.С. Балашов, В.А. Скляр

В статье рассмотрены методы схемотехнического проектирования аналоговых устройств в КМОП-технологиях с низким напряжением питания, основанные на использовании паразитных эффектов МОП-структуры: эффект подложки, наличие паразитных биполярных транзисторов. Представлены результаты исследования с использованием сертифицированных spice-моделей технологии 180 нм ОАО «НИИМЭ и «Микрон»

Ключевые слова: МОП-транзистор, эффект подложки, аналоговые схемы, низкое напряжение питания

Развитие технологии производства интегральных схем следовало тенденции уменьшения минимальных топологических размеров и, как следствие, уменьшения размеров транзисторов и других элементов на кристалле. Новое поколение технологий производства интегральных схем, обладает меньшими размерами МОП транзистора, чем предыдущее. Выделяют две основные цели и два вида ограничений при масштабировании МОП-транзисторов [1].

Первая цель заключается в увеличении тока МОП-транзистора для увеличения быстродействия, которое ограничивается временем заряда и разряда паразитных емкостей. Увеличение тока стока требует уменьшения длины канала и увеличения напряженности электрического поля в подзатворном оксидном слое

Вторая цель — уменьшение размеров для увеличения плотности размещения элементов. Это требует уменьшения как длины, так и ширины канала МОП-транзисторв, т. е. увеличения тока на единицу ширины канала с тем, чтобы обеспечить требуемый уровень рабочего тока.

Сформулированы два вида ограничения в совершенствовании субмикронных ИС [1]. Первый вид связан с необходимостью снижения токов утечки и объясняется следующими причинами: снижением

порогового напряжения Vt при уменьшении длины канала, смыканием областей обеднения стока и истока в объеме подложки, наличием туннельной компоненты тока утечки стокового перехода при высокой напряженности вертикального электрического поля в области

Русанов Александр Валерьевич - ВГТУ, аспирант, e-mail: ralval@rambler.ru

Балашов Юрий Степанович - ВГТУ, д-р физ.-мат. наук, профессор, e-mail: faddey52@mail.ru Скляр Валерий Александрович - ФГУП "НИИЭТ", зам. начальника отдела, e-mail: sklyar@inbox.ru

перекрытия стока затвором (GIDL-эффект), лавинным пробоем рп-перехода стока.

Второй вид ограничения

масштабирования вызван необходимостью обеспечения надежного функционирования ИС в течение заданного срока работы приборов, он связан с воздействием горячих носителей и зависимым от времени пробоем подзатворного диэлектрика.

Выражение для мощности, рассеиваемой КМОП-схемами, имеет вид:

P = KC V2 f +1 V

1 ^ L DD J off DD ^

где К - коэффициент переключения, CL -общая емкость нагрузки, f- тактовая частота, Ioff - ток утечки в выключенном состоянии и VDD - напряжение питания. Первый член представляет рассеиваемую мощность в активном режиме, а второй — в холостом режиме. При масштабированиии КМОП-приборов напряжение питания также уменьшают, чтобы обеспечить требуемые уровни надежности и рассеиваемой в активном режиме мощности. При этом возникает необходимость масштабирования порогового напряжения (Vt), чтобы по возможности сохранить эффективное напряжение на затворе и тем самым обеспечить требуемый уровень тока и скорости переключения КМОП-схем. Однако уменьшение порогового напряжения может приводить к существенному возрастанию Р0а-мощности, рассеиваемой в холостом режиме [1], что видно из выражения

Pof = hff Vd = Vd  /„ eXP(-^Vi / nkT) ,

где Io — подпороговый ток при напряжении на затворе Vt, а V t — наихудшее значение порогового напряжения с учетом максимального сдвига из-за короткоканального эффекта и температуры.

Следствием указанных ограничений в масштабировании порогового напряжения является снижение эффективного напряжения на затворе Veff (см. рис. 1).

Таким образом, сложившаяся тенденция снижения напряжения питания накладывает ограничения на характеристики аналоговых схем, в частности, диапазон входного синфазного сигнала, выходной размах и линейность [2,3].

Методы проектирования аналоговых схем в технологиях с низким напряжением питания.

Обычно разработчики интегральных схем используют МОП-транзисторы как трех портовые приборы, четвертый порт (подложку или карман) в этом случае игнорируют, просто

Vth, мВ

1 х

Veff = Vdd - Vth

1 і

Напряжение питания Пороговое напряжение

0.8 0.6 0.35 0.18 0.13

длина канала в технологии, мкм

Рис. 1. Тенденции изменения напряжения питания (Vdd) и порогового напряжения (Vth) при уменьшении минимального

топологического размера различных технологических поколений

соединяя с истоком или с шиной питания. Рассмотренные в статье методы проектирования аналоговых схем с низким напряжением питания заключаются в

использовании терминала подложки (кармана для р-канального транзистора).

1. Смещение подложки транзистора.

"Эффект подложки" (body effect) состоит в изменении величины порогового напряжения транзистора при отличии потенциала подложки (потенциал кармана для р-

канального транзистора) от потенциала истока транзистора [4, 5].

Ул = VTо ±Г(рФ~ Vbs -Vf), где VT0 - пороговое напряжение транзистора при равных потенциалах на

истоке и подложке (VBs = 0) у, ф - параметры транзистора, VBS - разность потенциалов между истоком и подложкой.

Из формулы видно, что изменяя величину и знак VBS можно регулировать пороговое напряжение транзистора. На рис. 2

представлена зависимость порогового напряжения МОП-транзистора с каналом n-типа, с напряжением питания 1,8 В от напряжения исток-подложка.

80€н

700 -

^600 -

400-

300 -

200 -

100-

-1,35 -0,9

-0,45

0,45 0,9 1,35

Vbs. В

Рис. 2. Зависимость порогового

напряжения МОП-транзистора от напряжения исток-подложка

Как видно из графика пороговое напряжение уменьшается с возрастанием потенциала подложки относительно истока. С определенной величины напряжения исток-подложка (Ув§=900 мВ) спад порогового напряжения прекращается, оно

устанавливается на определенной, постоянной величине (порядка 110 ^ 120 мВ), что

объясняется открытием паразитного диода между ИСТОКОМ И ПОДЛОЖКОЙ (см. рис. 3).

Рис. 3. Структура МОП-транзистора с паразитным диодом

На рис. 4 представлены выходные ВАХ МОП-транзистора. Графики получены для разных смещений подложки (Уве)-

И,мкА

Рис. 4. Выходные ВАХ транзистора со смещением по подложке

проведения

напряжения

позволяет

синфазных

Графики, изображенные на рисунке 4, иллюстрируют зависимость тока стока от величины напряжения смещения подложки: ток стока достигает величины порядка 30 мкА при смещении подложки 600 мВ; в отсутствии смещения (Увэ=0) ток стока достигает величины 10 мкА.

Рассмотренный метод построения аналоговых схем позволяет снижать пороговое напряжение МОП-транзистора (в процессе моделирования пороговое удалось снизить вдвое), что расширить диапазон входных сигналов и выходного сигнала. Данный метод можно встретить в ряде прецизионных аналоговых схем.

2. Паразитный биполярный транзистор МОП-транзистора.

МОП-структура содержит ряд паразитных биполярных транзисторов (рис. 5). Метод

основан на использовании этих биполярных структур для построения аналоговых схем.

Для включения паразитного биполярного транзистора в электрическую схему используются выводы полевого транзистора, но в этом случае, подложка (карман для р-канального транзистора) играет роль базы, исток - роль эмиттера, а сток - роль коллектора.. В итоге получается транзистор, управляемый подложкой, включение которого представлен на рис. 6 (транзистор М2).

Входные ВАХ работы транзисторов, управляемых подложкой представлены на рис. 7.

Рис. 5. Паразитные биполярные

транзисторы в МОП-структурах. а) п-р-п транзистор в МОП-транзисторе с каналом п-типа; б) р-п-р транзистор в МОП-транзисторе с каналом р-типа

Рис. 6. Модель усилителя управляемого подложкой

Графики, изображенные на рис. 7,

получены для МОП-транзистора с каналом п-типа с минимально возможными размерами для технологии ^=280 нм, Ь=180 нм).

Транзистор, управляемый подложкой, обладает меньшей крутизной, но в рабочую область такой транзистор выходит при существенно меньшем напряжении на затворе.

Крутизна транзистора по подложке меньше крутизны по затвору примерно в 5 раз. Следовательно, простая замена способа подключения транзистора не обеспечит работоспособность электрической схемы устройства в условиях низкого напряжения питания. Недостатком метода использования подложки МОП-транзистора в качестве информационного входа является

необходимость увеличения ширины

Рис. 7. Входные ВАХ МОП-транзистора при управлении подложкой и затвором

транзистора для компенсации потерь в крутизне. Ширина транзистора, управляемого подложкой, должна быть в 2,5 - 5 раз больше, чем транзистора, управляемого затвором. Рис. 8 иллюстрирует справедливость таких рассуждений.

Рис. 8. Входные ВАХ МОП-транзистора при управлении подложкой и затвором при разной ширине канала транзистора

Выходные ВАХ представлены на рис. 9. Графики получены для транзистора, управляемого затвором, с шириной канала 280 нм и идентичного ему транзистора, управляемого подложкой, с шириной канала

1.4 мкм. Из представленных графиков видно, что максимальный ток насыщения транзистора управляемого подложкой, меньше, чем транзистора, управляемого затвором.

Полученные в ходе эксперимента результаты показали пригодность паразитного биполярного транзистора МОП-структуры при проектировании аналоговых схем для низких входных напряжениях и низких напряжениях питания. Как правило, в КМОП технологиях производства ИС наблюдается дефицит биполярных компонентов. Поэтому,

использование паразитного биполярного транзистора, расширяет ассортимент доступных разработчику ИС приборов. Этот метод может быть использован при разработке операционных усилителей с выходом, равным напряжению питания. Существенным

недостатком такого метода является

сравнительно большая ширина канала

транзистора.

Рис. 9. Семейство выходных ВАХ МОП-транзистора: а) управление подложкой; б) управление затвором

3. Метод объединения подложки транзистора с затвором.

Метод смещения подложки транзистора приводит к необходимости внесения в электрическую схему дополнительных

элементов в виде источников напряжения, что является нежелательным усложнением схемы конечного устройства. Еще одним

недостатком этих методов является

повышенная мощность рассеяния в холостом режиме.

Для устранения недостатков

рассмотренных выше методов нами предложен метод, заключающийся в управлении работой транзистора подложкой и затвором

одновременно (см. рис. 10).

Изменение уровня входного сигнала

влечет аналогичное изменение величины смещения подложки относительно истока, что, в конечном счете, сказывается на величине порогового напряжения (см. рис. 2). Таким образом, имеет место динамическое

изменение порогового напряжения в

зависимости от входного сигнала.

Рис. 10. Включение транзистора с

объединенными подложкой и затвором

Работу транзистора в таком включении характеризуют графики, изображенные на рис.

11, 12.

Рис. 11. Входные ВАХ транзистора в двух вариантах включения: классическом и с

объединением подложки и истока

Рис. 12. Выходные ВАХ транзистора с объединением подложки и истока

Из графиков видно уменьшение порогового напряжения транзистора и увеличение его крутизны.

С целью оценки эффективности применения этого метода при построении аналоговых схем было проведено

исследование работы входного каскада операционного усилителя (см. рис. 6).

Результаты измерений представлены на рис. 13.

Метод объединения подложки

транзистора с затвором, позволяет динамично менять пороговое напряжение транзистора. Данный метод является весьма перспективным для разработки аналоговых схем, таких как операционные усилители, цифровые вентили, микшеры и т.п.

Переходные характеристики

а)

Рис. 13. Переходные (а) и частотные (б) характеристики входного каскада

операционного усилителя в двух вариантах включения дифференциальной пары

Метод объединения подложки транзистора с затвором обладает меньшим потреблением мощности в холостом режиме, чем методы, рассмотренными ранее (см. рис.

14).

Рис. 14. Мощность потребления в

холостом режиме: а) метод смещения

подложки; б) паразитный биполярный транзистор; в) метод объединения подложки с затвором

Заключение

Рассмотренные методы, позволяют добиться снижения порогового напряжения МОП-транзистора, как следствие, это делает их пригодными для проектирования аналоговых схем с низким напряжением питания. Разный способ включения подложки (кармана) МОП-транзистора позволяет добиться разного изменения порогового напряжения: смещение подложки позволяет снизить пороговое напряжение на определенную величину; использование

паразитного биполярного транзистора позволяет не учитывать величину порогового напряжения; метод объединения подложки с затвором - меняет величину порога динамически, в зависимости от величины и знака входного сигнала.

Существенным недостатком

рассмотренных методов, является ограничение на используемые технологии производства интегральных схем. Такое подключение подложки п-канального транзистора предполагает его электрическую изоляцию от остальных компонентов интегральной схемы, что позволяет сделать не каждая КМОП-технология.

Все методы являются перспективными для разработки аналоговых схем в КМОП-технологиях с низким напряжением питания. Важной задачей является разработка технических решений на базе рассмотренных методов и написание поведенческих моделей таких устройств.

Литература

1. Красников Г. Я. Конструктивно-технологические особенности субмикронных МОП-транзисторов.— Москва: Техносфера, 2002. — 416 с.

2. Русанов А.В., Балашов Ю.С. Влияние уменьшения напряжения питания на характеристики аналоговых блоков АЦП // Вестник Воронежского государственного технического университета - 2011, т.7, № 1 с. 74-76

3. Русанов А.В., Балашов Ю.С. Влияние уменьшения топологических норм на характеристики ИС// Вестник Воронежского государственного технического университета - 2011, т.7, № 1 с. 103-107.

4. Ракитин В. В. Интегральные схемы на КМОП-транзисторах - Москва, 2007

5. Соклоф С. Аналоговые интегральные схемы -Москва: Мир, 1988. - 579 с.

Воронежский государственный технический университет

ФГУП «Научный исследовательский институт электронной техники», г. Воронеж

METHODS OF DESIGNING OF ANALOG CIRCUITCS IN CMOS TECHNOLOGIES WITH LOW SUPPLY VOLTAGE. A.V. Rusanov, Yu.S. Balashov, V.A. Sklyar

In article methods circuit designinig of analog devices in CMOS-technologies with a low supply voltage are considered. The essence of methods consists in use of parasitic effects of MOS-structure, such as body-effect, parasitic bipolar transistors. Theoretical arguments are supported by results modeling with use of the certificated spice-models of technology of factory "Micron" of 180 nanometers

Key words: the MOS-transistor, body-effect, analog circuits, low supply voltage