БЫСТРАЯ КАЛИБРОВКА СИНФАЗНО-КВАДРАТУРНОГО ДИСБАЛАНСА
QUICK CALIBRATION OF COPHASED-QUADRATURE IMBALANCE

Родственная заявка
Настоящая заявка заявляет преимущество предварительной заявки, озаглавленной «Fast In-phase and Quadrature imbalance calibration», поданной 6 июня 2006 г., порядковый номер 60/811 579.
Уровень техники
Область техники, к которой относится изобретение
Варианты осуществления изобретения относятся к области связи, и более конкретно к калибровке синфазно-квадратурного дисбаланса.
Описание предшествующего уровня техники
Радиочастотные (РЧ) приемники или передатчики, применяющие архитектуры прямого преобразования, генерируют синфазные и квадратурные (I-Q) аналоговые сигналы. Эти сигналы обычно имеют искажения, которые ограничивают рабочие характеристики демодулятора или модулятора. Эти искажения, называемые квадратурными ошибками, вызываются дисбалансом коэффициента усиления и фазы между I-Q составляющими сигнала. Дисбаланс I-Q сигналов может наводить зеркальную частоту и смещение постоянного тока (DC), которые создают помехи процессу демодуляции или модуляции. Для корректировки дисбаланса I-Q сигналов необходимо калибровать подсистему связи. Существующие способы калибровки обычно используют итеративные подходы. Эти методы корректируют ошибку фаз, затем ошибку коэффициента усиления многократно при итеративных развертках.
Существующие методы калибровки имеют ряд недостатков. Во-первых, итеративный подход требует многочисленных проходов обработки, приводя к длительному времени обработки. Это длительное время обработки может вызывать перерыв связи связного приемника или передатчика. Для услуг связи, требующих постоянных скоростей передачи битов, таких как телефония или видео в реальном времени, перерыв связи может вызывать нежелательные рабочие характеристики. Во-вторых, итеративная сущность метода не является точной и достигает плохих результатов, приводя к ухудшенным рабочим характеристикам.
Краткое описание чертежей
Варианты осуществления изобретения могут быть лучше поняты в результате ссылки на последующее описание и прилагаемые чертежи, которые используются для иллюстрации вариантов осуществления изобретения. На чертежах:
Фиг.1А представляет собой диаграмму, иллюстрирующую подсистему приемника согласно одному варианту осуществления изобретения.
Фиг.1В представляет собой диаграмму, иллюстрирующую компенсатор для подсистемы приемника согласно одному варианту осуществления изобретения.
Фиг.2А представляет собой диаграмму, иллюстрирующую подсистему передатчика для калибровки, используя калиброванный эталонный приемник, согласно одному варианту осуществления изобретения.
Фиг.2В представляет собой диаграмму, иллюстрирующую компенсатор для подсистемы передатчика согласно одному варианту осуществления изобретения.
Фиг.3 представляет собой диаграмму, иллюстрирующую подсистему передатчика для калибровки без использования калиброванного эталонного приемника согласно одному варианту осуществления изобретения.
Фиг.4 представляет собой диаграмму, иллюстрирующую схему предкомпенсации согласно одному варианту осуществления изобретения.
Фиг.5 представляет собой диаграмму, иллюстрирующую схему рассогласования согласно одному варианту осуществления изобретения.
Фиг.6 представляет собой блок-схему последовательности операций, иллюстрирующую процесс выполнения калибровки согласно одному варианту осуществления изобретения.
Фиг.7 представляет собой блок-схему последовательности операций, иллюстрирующую процесс вычисления постоянных регулирования фазы и коэффициента усиления согласно одному варианту осуществления изобретения.
Фиг.8А представляет собой блок-схему последовательности операций, иллюстрирующую процесс вычисления средней I-Q мощности и I-Q корреляции согласно одному варианту осуществления изобретения.
Фиг.8В представляет собой блок-схему последовательности операций, иллюстрирующую процесс оценки разности коэффициентов усиления и фаз согласно одному варианту осуществления изобретения.
Фиг.8С представляет собой блок-схему последовательности операций, иллюстрирующую процесс вычисления матрицы А постоянных регулирования согласно одному варианту осуществления изобретения.
Фиг.9 представляет собой блок-схему последовательности операций, иллюстрирующую процесс калибровки передатчика без использования калиброванного эталонного приемника согласно одному варианту осуществления изобретения.
Фиг.10А представляет собой блок-схему последовательности операций, иллюстрирующую процесс обнаружения сигнала передатчика согласно одному варианту осуществления изобретения.
Фиг.10В представляет собой блок-схему последовательности операций, иллюстрирующую процесс вычисления I-Q корректировок смещения DC, фазы и коэффициента усиления согласно одному варианту осуществления изобретения.
Фиг.11 представляет собой диаграмму, иллюстрирующую блок обработки согласно одному варианту осуществления изобретения.
Описание
Вариант осуществления настоящего изобретения включает в себя метод калибровки приемника и передатчика в системе связи. Сохраняют N оцифрованных выборок I(n) и Q(n). N оцифрованных выборок представляют синфазную и квадратурную (I-Q) составляющие соответственно преобразованного с понижением частоты сигнала от приемника. I-Q составляющие генерируются квадратурным модулятором или демодулятором, имеющим I-Q дисбаланс. Вычисляют постоянные регулирования фазы и коэффициента усиления из N оцифрованных выборок для компенсации I-Q дисбаланса, используя решение в аналитическом виде.
Другой вариант осуществления настоящего изобретения включает в себя метод калибровки приемопередатчика в системе связи без использования калиброванного эталонного приемника. Первый испытательный сигнал с первой частотой вводят в передатчик, имеющий квадратурный модулятор с I-Q дисбалансом. Квадратурный модулятор имеет несущую частоту. Передатчик генерирует сигнал передатчика. Сигнал передатчика обнаруживают для генерирования составного сигнала, имеющего первый испытательный сигнал и второй испытательный сигнал со второй частотой, равной удвоенной первой частоте. Составной сигнал оцифровывают. Вычисляют I-Q корректировки смещения постоянного тока (DC), фазы и коэффициента усиления из оцифрованного составного сигнала для корректировки I-Q дисбаланса, используя решение в аналитическом виде.
В нижеследующем описании излагаются многочисленные конкретные подробности. Однако понятно, что варианты осуществления изобретения могут быть осуществлены на практике без этих конкретных подробностей. В других случаях общеизвестные схемы, конструкции и методы не были показаны, чтобы не затруднять понимание данного описания.
Один вариант осуществления изобретения может описываться как процесс, который обычно изображается в виде блок-схемы последовательности операций, схемы технологического процесса, структурной схемы или блок-схемы. Хотя блок-схема последовательности операций может описывать операции в виде последовательного процесса, многие операции могут выполняться параллельно или одновременно. Кроме того, порядок операций может переупорядочиваться. Процесс завершается, когда будут завершены его операции. Процесс может соответствовать способу, программе, процедуре, способу производства или изготовления и т.д.
Варианты осуществления изобретения включают в себя метод калибровки приемника или передатчика в системе связи для компенсации I-Q дисбаланса в схеме квадратурного демодулятора или модулятора. Калибровка выполняется в цифровой области, используя решение в аналитическом виде для обеспечения быстрой калибровки. Решение в аналитическом виде включает в себя применение формул или уравнений для вычисления постоянных регулирования или корректировок дисбаланса. После калибровки постоянные регулирования или корректировки дисбаланса могут применяться в схеме компенсатора для компенсации I-Q дисбаланса. Компенсацию выполняют в цифровой области.
В одном варианте осуществления используется метод калибровки приемника. Входной сигнал вводят на вход РЧ приемника. Сигнал проходит через процесс смешивания в схеме квадратурного демодулятора для его преобразования с понижением частоты в модулирующий сигнал. Модулирующий сигнал затем преобразуют в цифровые выборки. Оцифрованные выборки сохраняют в памяти для обработки блоком обработки. Блок обработки вычисляет постоянные регулирования из сохраненных оцифрованных выборок, используя решение в аналитическом виде. Таким образом, вычисление постоянных регулирования происходит за один единственный проход, включающий в себя непосредственные вычисления постоянных, используя формулы. Следовательно, калибровка является быстрой, эффективной и точной.
Эта же самая процедура может использоваться для калибровки передатчика. Для этой схемы требуется калиброванный эталонный приемник для обеспечения тракта приемника для сигнала. Эталонный испытательный сигнал пропускают через квадратурный модулятор передатчика, который имеет I-Q дисбаланс, который требует компенсации. Генерируемый передаваемый сигнал возвращается обратно на калиброванный эталонный приемник. Так как калиброванный эталонный приемник не вносит искажений, искажения в принимаемом сигнале вызываются квадратурным модулятором передатчика. Используют ту же процедуру вычисления постоянных регулирования фазы и коэффициента усиления для калибровки приемника.
После вычисления постоянных регулирования они могут применяться к приемнику или передатчику для компенсации I-Q дисбаланса в квадратурном демодуляторе или модуляторе. Для приемника эти постоянные применяют после преобразования с понижением частоты квадратурным РЧ демодулятором I-Q сигналов. Для передатчика эти постоянные применяют перед преобразованием с повышением частоты квадратурным РЧ модулятором I-Q сигналов для предкомпенсации I-Q дисбаланса. В обоих случаях компенсацию выполняют в цифровой области.
Альтернативным способом является калибровка передатчика без использования калиброванного эталонного приемника. Этот метод использует детектор мощности передатчика, встроенный в схему РЧ приемопередатчика. Первый испытательный сигнал генерируют для пропускания через квадратурный модулятор в передатчике. Сигнал передатчика проходит через детектор. Детектор включает в себя схему возведения в квадрат и фильтр нижних частот. Фильтр нижних частот удаляет несущую частоту квадратурного модулятора. Детектор генерирует составной сигнал, имеющий первый сигнал и второй сигнал на второй частоте, равной удвоенной первой частоте. Составной сигнал затем оцифровывают аналого-цифровым преобразователем. Оцифрованные выборки составного сигнала сохраняют. Блок обработки вычисляет I-Q корректировки смещения DC, фазы и коэффициента усиления из оцифрованного составного сигнала, используя решение в аналитическом виде. I-Q корректировки смещения DC, фазы и коэффициента усиления используют для предкомпенсации I-Q баланса в схеме предкомпенсации перед схемой квадратурного модулятора. Таким образом, вычисление корректировок происходит за один единственный проход, включающий в себя непосредственное вычисление корректировок, используя формулы. Следовательно, калибровка является быстрой, эффективной и точной.
Фиг.1А представляет собой диаграмму, иллюстрирующую подсистему 100 приемника согласно одному варианту осуществления изобретения. Подсистема 100 приемника включает в себя полосовой фильтр (BPF) 110, малошумящий усилитель (LNA) 115, схему 120 квадратурного демодулятора, аналого-цифровые I-Q преобразователи 150 и 155, компенсатор 160 I-Q дисбаланса, цифровой демодулятор 170, память 180 и блок 190 обработки. Подсистема 100 приемника может включать в себя больше или меньше вышеуказанных компонентов.
Входной сигнал принимают от РЧ антенны. BPF 110 удаляет нежелательные частоты из представляющей интерес полосы частот. LNA 115 усиливает отфильтрованный сигнал с надлежащим коэффициентом усиления.
Квадратурный демодулятор 120 преобразует с понижением частоты принятый сигнал до модулирующего сигнала. Квадратурный демодулятор 120 включает в себя гетеродин 125, разветвитель 127, два смесителя 130 и 135 и два буфера 140 и 145. Гетеродин 125 генерирует сигнал несущей, имеющий несущую частоту. Разветвитель 127 разветвляет сигнал несущей на две формы волны, которые сдвинуты по фазе на 90°. Смесители 130 и 135 смешивают, или умножают, принятый сигнал с сигналами со сдвинутой фазой для получения двух каналов: синфазного (I) канала и квадратурного (Q) канала. Два буфера 140 и 145 буферизуют результирующие I-Q составляющие квадратурно-демодулированного сигнала. Квадратурный демодулятор 120 может иметь I-Q дисбаланс, который вызывает искажения сигнала.
Аналого-цифровые I-Q преобразователи 150 и 155 преобразуют соответствующие I-Q составляющие из квадратурного демодулятора 120 в цифровые данные. I-Q компенсатор 160 компенсирует I-Q дисбаланс в квадратурном демодуляторе 120 для получения скорректированных I-Q составляющих. I-Q компенсатор 160 использует постоянные регулирования, вычисленные блоком 190 обработки, для выполнения компенсации. Во время калибровки I-Q компенсатор 160 может находиться в режиме калибровки, который пропускает оцифрованные I-Q составляющие без изменения. После калибровки I-Q компенсатор 160 может загружаться постоянными регулирования и активизироваться для выполнения функции компенсации. Цифровой демодулятор 170 применяет цифровую демодуляцию к скорректированным I-Q составляющим в соответствии с функциями приемника.
Память 180 хранит N оцифрованных выборок I-Q для обработки. Это может быть любое запоминающее устройство (например, быстрое статическое оперативное запоминающее устройство), которое может хранить оцифрованные выборки I-Q с передачей в реальном времени. Размер памяти выбирают в соответствии с требуемым количеством оцифрованных выборок, подлежащих хранению.
Блок 190 обработки включает в себя программируемый процессор, который исполняет программы или инструкции для вычисления постоянных регулирования для компенсации I-Q дисбаланса. Блок 190 обработки обеспечивает постоянные регулирования для I-Q компенсатора 160.
a
a
a
a
11
12
21
22
Фиг.1В представляет собой диаграмму, иллюстрирующую компенсатор 160 для подсистемы приемника на фиг.1А согласно одному варианту осуществления изобретения. Компенсатор 160 включает в себя постоянные , ,  и  10, 15, 20 и 25 регулирования, два сумматора 162 и 163 и четыре умножителя 164, 165, 166 и 167.
a
a
a
a
11
12
21
22
Постоянные , ,  и  10, 15, 20 и 25 регулирования представляют собой постоянные или корректировки регулирования коэффициента усиления и фазы для компенсации I-Q дисбаланса, вычисленные в решении в аналитическом виде блоком 190 обработки во время процедуры калибровки. Они могут сохраняться в запоминающих элементах, таких как регистры, буферная память или любые другие запоминающие элементы, включая аппаратно-реализованные данные. Они представляют собой компоненты матрицы А, вычисленной блоком 190 обработки, описанные в процессе 730, показанном на фиг.8С.
1
2
11
12
21
22
3
4
a
a
a
a
Сумматор 162 суммирует первое произведение Р со вторым произведением Р для получения I составляющей в тракте связи подсистемы 100 приемника. Как описано выше, тракт связи имеет квадратурный демодулятор для преобразования частоты принятого сигнала. Квадратурный демодулятор имеет I-Q дисбаланс или искажение, которое может компенсироваться или корректироваться постоянными , ,  и  регулирования коэффициента усиления и фазы. Сумматор 163 суммирует третье произведение Р с четвертым произведением Р для получения Q составляющей в тракте связи.
a
a
a
a
11
12
1
2
22
21
3
4
Умножители 164 и 166 умножают входные I' и Q' составляющие в тракте связи на постоянные  и  10 и 15 регулирования соответственно для получения первого и второго произведения Р и Р соответственно для сумматора 162. Умножители 165 и 167 умножают входные Q' и I' составляющие в тракте связи на постоянные  и  20 и 25 регулирования соответственно для получения третьего и четвертого произведения Р и Р соответственно.
Фиг.2А представляет собой диаграмму, иллюстрирующую подсистему 200 передатчика для калибровки, используя калиброванный эталонный приемник согласно одному варианту осуществления изобретения. Подсистема 200 передатчика включает в себя цифровой модулятор 210, I-Q компенсатор 220, цифроаналоговые I-Q преобразователи 230 и 235, полосовые I-Q фильтры (LPF) 240 и 245, квадратурный модулятор 250, усилитель 285 мощности (PA), калиброванный эталонный приемник 290, память 292 и блок 295 обработки. Подсистема 200 передатчика может включать в себя больше или меньше вышеупомянутых компонентов. Во время калибровки калиброванный эталонный приемник 290, память 292 и блок 295 обработки используют для вычисления постоянных регулирования, используемых в I-Q компенсаторе 220. После вычисления постоянных регулирования блок 295 обработки загружает эти постоянные в компенсатор 220. После этого калиброванный эталонный приемник 290, память 292 и блок 295 обработки могут быть удалены.
Цифровой модулятор 210 выполняет цифровую модуляцию в соответствии с функцией передатчика. Она может включать в себя различные функции кодирования, такие как кодирование ошибок и т.д. I-Q компенсатор 220 применяет постоянные регулирования или корректировки дисбаланса для предкомпенсации I-Q дисбаланса или искажений в квадратурном модуляторе 250. I-Q DAC 230 и 235 преобразуют цифровые данные I-Q в аналоговые модулирующие сигналы. LPF 240 и 245 фильтруют нижние частоты аналоговых модулирующих сигналов на соответствующих I-Q каналах для удаления нежелательных частот.
Квадратурный модулятор 250 преобразует с повышением частоты модулирующие сигналы до требуемой частоты. Квадратурный модулятор 250 включает в себя гетеродин 255, разветвитель 260, два смесителя 270 и 275 и объединитель 280. Гетеродин 255 генерирует сигнал несущей, имеющий несущую частоту. Разветвитель 260 разветвляет сигнал несущей на две формы волны, которые сдвинуты по фазе на 90°. Смесители 270 и 275 смешивают, или умножают, модулирующие сигналы со сдвинутыми по фазе сигналами для получения I-Q составляющих РЧ сигнала, подлежащего передаче. Квадратурный модулятор 250 может иметь I-Q дисбаланс, который вызывает искажения сигнала. Объединитель 280 объединяет, или суммирует, I-Q составляющие РЧ сигнала в составной выходной РЧ сигнал.
PA 285 усиливает составной РЧ сигнал для передачи на РЧ антенну. Калиброванный эталонный приемник 290 представляет собой подсистему приемника, которая была откалибрована для компенсации I-Q дисбаланса в ее квадратурном демодуляторе. Она подобна подсистеме 100 приемника. Память 292 и блок 295 обработки подобны памяти 180 и блоку 190 обработки соответственно, показанным на фиг.1А. Память 292 хранит оцифрованные выборки принятого сигнала. Блок 295 обработки вычисляет постоянные регулирования для использования в I-Q компенсаторе 220.
a
a
a
a
11
12
21
22
Фиг.2В представляет собой диаграмму, иллюстрирующую компенсатор 220 для подсистемы передатчика согласно одному варианту осуществления изобретения. Компенсатор 220 включает в себя постоянные , ,  и  10, 15, 20 и 25 регулирования, два сумматора 222 и 223 и четыре умножителя 224, 225, 226 и 227.
a
a
a
a
11
12
21
22
Постоянные , ,  и  10, 15, 20 и 25 регулирования представляют собой постоянные или корректировки регулирования коэффициента усиления и фазы для компенсации I-Q дисбаланса, вычисленные в решении в аналитическом виде блоком 295 обработки во время процедуры калибровки. Они подобны постоянным, показанным на фиг.1В. Они могут храниться в запоминающих элементах, таких как регистры, буферная память или любые другие запоминающие элементы, включая аппаратно-реализованные данные. Они представляют собой компоненты матрицы А, вычисляемой блоком 295 обработки, как описано в процессе 730, показанном на фиг.8С.
1
2
11
12
21
22
3
4
a
a
a
a
Сумматор 222 суммирует первое произведение Р со вторым произведением Р для получения I' составляющей в тракте связи подсистемы 200 передатчика. Как описано выше, тракт связи имеет квадратурный модулятор для переноса частоты модулирующего сигнала. Квадратурный модулятор имеет I-Q дисбаланс или искажение, которое может предкомпенсироваться или корректироваться постоянными , ,  и  регулирования коэффициента усиления и фазы. Сумматор 223 суммирует третье произведение Р с четвертым произведением Р для получения Q' составляющей в тракте связи.
a
a
a
a
11
12
1
2
22
21
3
4
Умножители 224 и 226 умножают входные I и Q составляющие в тракте связи на постоянные  и  10 и 15 регулирования соответственно для получения первого и второго произведения Р и Р соответственно для сумматора 222. Умножители 225 и 227 умножают входные Q и I составляющие в тракте связи на постоянные  и  20 и 25 регулирования соответственно для получения третьего и четвертого произведения Р и Р соответственно.
Калибровка подсистемы 200 передатчика выполняется с использованием калиброванного эталонного приемника 290. Когда такой приемник недоступен, может применяться альтернативный метод калибровки. Этот метод может иллюстрироваться на фиг.3.
Фиг.3 представляет собой диаграмму, иллюстрирующую подсистему 300 передатчика для калибровки без использования калиброванного эталонного приемника согласно одному варианту осуществления изобретения. Подсистема 300 передатчика включает в себя генератор 310 сигналов, фазовращатель 315, схему 320 предкомпенсации, два I-Q DAC 330 и 335, схему 350 рассогласования, квадратурный модулятор 355, детектор 380, аналого-цифровой преобразователь 390, память 392 и блок 395 обработки. Подсистема 300 передатчика может включать в себя больше или меньше вышеупомянутых компонентов.
1
1
Генератор 310 сигналов генерирует испытательный сигнал с предварительно определенной частотой. Испытательный сигнал становится I составляющей, т.е. I в тракте связи. Фазовращатель 315 сдвигает фазу испытательного сигнала на 90° для получения Q составляющей, например Q. Генератор 310 сигналов и фазовращатель 315 могут использоваться для эмулирования цифрового модулятора, обычно используемого в передатчике. Генератор 310 сигналов поэтому может быть реализован в виде генератора цифрового сигнала, который генерирует цифровые данные. Испытательный сигнал может быть однотонным сигналом, который имеет единственную частоту. Другими словами, он может генерироваться в виде синусоидальной волны с предварительно определенной частотой.
1
1
2
2
Схема 320 предкомпенсации принимает I-Q составляющие I и Q модулятора, эмулированные генератором 310 сигналов и фазовращателем 315, и генерирует предкомпенсированные I-Q составляющие I и Q для I-Q DAC 330 и 335 соответственно. Схема 320 предкомпенсации использует постоянные компенсации для компенсации I-Q дисбаланса в квадратурном модуляторе 355. Постоянные компенсации вычисляются с использованием решения в аналитическом виде в процедуре калибровки.
2
2
3
3
I-Q DAC2 330 и 335 преобразуют соответствующие цифровые I-Q данные I и Q от схемы 320 предкомпенсации в аналоговые модулирующие I-Q сигналы I и Q соответственно. Схема 350 рассогласования моделирует I-Q дисбаланс в виде смещения DC, ошибки коэффициента усиления и ошибки фазы.
Квадратурный модулятор 355 преобразует с повышением частоты модулирующие сигналы до требуемой частоты. Квадратурный модулятор 355 включает в себя гетеродин 340, фазовращатель 345, два смесителя 360 и 365 и объединитель 370. Гетеродин 340 генерирует сигнал несущей, имеющий несущую частоту. Исходный сигнал несущей соответствует I составляющей. Фазовращатель 345 сдвигает фазу сигнала несущей на 90°, чтобы соответствовать Q составляющей. Смесители 360 и 365 смешивают, или умножают, модулирующие сигналы, пропущенные схемой 350 рассогласования, с исходными и сдвинутыми по фазе сигналами для обеспечения I-Q составляющих РЧ сигнала, подлежащего передаче. Квадратурный модулятор 355 может иметь I-Q дисбаланс, который вызывает искажения сигнала. Объединитель 370 объединяет, или суммирует, I-Q составляющие РЧ сигнала в сигнал передатчика.
Во время калибровки сигнал передатчика из квадратурного модулятора 355 подается на детектор 380. Детектор 380 генерирует составной сигнал, имеющий первый сигнал в виде первой и второй частот испытательного сигнала из сигнала передатчика, причем вторая частота в два раза больше первой частоты. Детектор 380 включает в себя аналоговый умножитель 382 и фильтр 384 нижних частот (LPF). Аналоговый умножитель 382 умножает сигнал передатчика на самого себя или возводит в квадрат сигнал передатчика. Если сигнал передатчика содержит испытательный сигнал, который представляет собой однотонный синусоидальный сигнал, возведение в квадрат вводит дополнительный второй испытательный сигнал, имеющий вторую частоту, которая в два раза больше частоты испытательного сигнала. LPF 384 имеет частоту излома примерно выше второй частоты. Так как первая частота существенно ниже несущей частоты, вторая частота также значительно меньше несущей частоты. LPF 384 поэтому удаляет несущую частоту при пропускании первого и второго сигналов. Величины и фазы первого и второго сигналов обеспечивают зависимость со смещением DC, ошибками фазы и коэффициента усиления из-за I-Q дисбаланса. ADC 390 преобразует аналоговый сигнал из детектора в цифровые данные для обеспечения оцифрованных выборок составного сигнала. Оцифрованные выборки используются для вычисления постоянных компенсации.
Память 392 и блок 395 обработки подобны памяти 292 и блоку 295 обработки соответственно, показанным на фиг.2А. Память 392 хранит оцифрованные выборки составного сигнала. Блок 395 обработки вычисляет постоянные компенсации для использования в предкомпенсаторе 320.
Фиг.4 представляет собой диаграмму, иллюстрирующую схему 320 предкомпенсации, показанную на фиг.3, согласно одному варианту осуществления изобретения. Она включает в себя схему 410 I-Q дисбаланса коэффициента усиления, схему 440 I-Q дисбаланса фазы и схему 470 смещения DC.
1
1
c
Схема 410 I-Q дисбаланса коэффициента усиления генерирует предкомпенсированные I-Q составляющие коэффициента усиления. Она включает в себя I-Q умножители 420 и 425 коэффициента усиления для умножения I-Q составляющих I и Q модулятора на I-Q постоянные 430 и 435 компенсации коэффициента усиления для получения предкомпенсированных I-Q составляющих коэффициента усиления. I-Q постоянные 430 и 435 компенсации коэффициента усиления представляют собой GAIN/2 и -GAIN/2 соответственно. Значением GAIN является ΔG, показанное на фиг.10В и вычисляемое так, как описано в относящемся к нему описании.
Схема 440 I-Q дисбаланса фазы генерирует I-Q составляющие с предварительно скомпенсированным коэффициентом усиления и фазой из I-Q составляющих с предварительно скомпенсированным коэффициентом усиления. Она включает в себя умножители 442, 446, 452 и 456 и два сумматора 460 и 465.
ϕ
с
Умножители 442 и 456 умножают I-Q составляющие с предскомпенсированным коэффициентом усиления на I-Q постоянные 444 и 464 компенсации фазы соответственно для получения первого и второго произведения соответственно. I-Q постоянные 444 и 464 компенсации фазы представляют собой cosθ и sinθ соответственно. Значением фазы θ является Δ, показанное на фиг.10В и вычисляемое так, как описано в относящемся к нему описании.
ϕ
с
Умножители 452 и 446 умножают Q-I составляющие на Q-I постоянные 454 и 462 компенсации фазы соответственно для получения третьего и четвертого произведений соответственно. Q-I постоянными 454 и 462 компенсации фазы являются cosθ и sinθ соответственно. Значением фазы θ является Δ, показанное на фиг.10В и вычисляемое так, как описано в относящемся к нему описании.
Сумматор 460 суммирует первое произведение со вторым произведением для получения I составляющей с предварительно компенсированным коэффициентом усиления и фазой. Сумматор 465 суммирует третье произведение с четвертым произведением для получения Q составляющей с предварительно компенсированным коэффициентом усиления и фазой.
c
c
c
c
c
c
Схема 470 смещения DC генерирует I-Q составляющие с предварительно компенсированным дисбалансом. Она включает в себя I-Q сумматоры 480 и 490 смещения DC для суммирования предкомпенсированных I-Q составляющих коэффициента усиления и фазы с I-Q постоянными 485 и 495 компенсации смещения DC соответственно для получения предкомпенсированных I-Q составляющих. I-Q постоянными 485 и 495 компенсации смещения DC являются VI и VQ соответственно. VI и VQ являются VI и VQ соответственно, показанные на фиг.10В и вычисляемые так, как описано в относящемся к ним описании.
Фиг.5 представляет собой диаграмму, иллюстрирующую схему 350 рассогласования, показанную на фиг.3, согласно одному варианту осуществления изобретения. Схема 340 рассогласования включает в себя два сумматора 510 и 520, два умножителя 530 и 540 и два I-Q элемента 550 и 560 задержки.
c
c
Сумматоры вычитают I-Q постоянные 515 и 525 компенсации смещения DC из соответствующих выходных сигналов I-Q DAC 330 и 335 для генерирования первой и второй разности соответственно. I-Q постоянными 515 и 525 компенсации смещения DC являются VI и VQ соответственно.
4
4
Умножители 530 и 540 умножают первую и вторую разности на отрицательные величины I-Q постоянных 535 и 545 компенсации коэффициента усиления соответственно для получения входных I-Q сигналов I и Q для схемы смесителя в квадратурном модуляторе 355. I-Q постоянными 535 и 545 компенсации коэффициента усиления являются GAIN/2 и -GAIN/2 соответственно. I-Q элементы 550 и 560 задержки обеспечивают I-Q ошибки фаз для I-Q составляющих сигнала несущей от гетеродина 340.
Фиг.6 представляет собой блок-схему последовательности операций, иллюстрирующую процесс 600 для выполнения калибровки согласно одному варианту осуществления изобретения.
После выполнения операции Начало процесс 600 определяет, имеется ли калибровка для приемника или передатчика. Если имеется калибровка для приемника, процесс 600 вводит единственный немодулированный сигнал в приемник (блок 610). Приемник имеет квадратурный демодулятор для преобразования с понижением частоты сигнала в модулирующий сигнал. Квадратурный демодулятор имеет I-Q дисбаланс, который может быть необходимо компенсировать или регулировать. Затем процесс 600 сохраняет N оцифрованных выборок I(n) и Q(n), где n представляет собой индекс выборки, представляющий I-Q составляющие соответственно преобразованного с понижением частоты сигнала от приемника (блок 620). I-Q составляющие генерируются из квадратурного демодулятора.
Затем процесс 600 вычисляет постоянные регулирования фазы и коэффициента усиления из N оцифрованных выборок для компенсации I-Q дисбаланса, используя решение в аналитическом виде (блок 630). Процесс 630 объясняется на фиг.7. Затем процесс 600 завершается.
Если имеется калибровка для передатчика, процесс 600 генерирует сигнал из модулятора в передатчике (блок 640). Передатчик имеет квадратурный модулятор в тракте передатчика с I-Q дисбалансом. Затем процесс 600 возвращает сигнал обратно в тракт приемника, имеющий калиброванный эталонный приемник (блок 650). Калиброванный эталонный приемник имеет смеситель приемника для преобразования с понижением частоты сигнала в модулирующий сигнал. Смеситель приемника был откалиброван, так что он не имеет I-Q дисбаланс. I-Q дисбаланс, введенный в сигнал, поэтому происходит от передатчика, который калибруется. Затем процесс 600 переходит к блоку 620 для вычисления постоянных регулирования для передатчика, используя решение в аналитическом виде таким же образом, что и решение для калибровки приемника, за исключением того, что постоянные регулирования теперь используются для передатчика.
Фиг.7 представляет собой блок-схему последовательности операций, иллюстрирующую процесс 630, показанный на фиг.6, для вычисления постоянных регулирования фазы и коэффициента усиления согласно одному варианту осуществления изобретения.
P
P
R
g
ϕ
P
P
R
g
ϕ
a
a
a
a
I,avg
Q,avg
IQ
I,avg
Q,avg
IQ
11
12
21
22
После выполнения операции Начало процесс 630 вычисляет синфазную среднюю мощность , квадратурную среднюю мощность  и I-Q корреляцию  из N оцифрованных выборок I(n) и Q(n) (блок 710). Затем процесс 630 оценивает разность Δ коэффициентов усиления и разность Δ фаз, используя синфазную среднюю мощность  , квадратурную среднюю мощность  и I-Q корреляцию  (блок 720). Затем процесс 630 вычисляет матрицу , используя разность Δ коэффициентов усиления и разность Δ фаз (блок 730). Матрица А имеет компоненты , ,  и , которые являются постоянными регулирования фазы и коэффициента усиления. Затем процесс 630 завершается.
Фиг.8А представляет собой блок-схему последовательности операций, иллюстрирующую процесс 710, показанный на фиг.7, для вычисления средних I-Q мощностей и I-Q корреляции согласно одному варианту осуществления изобретения.
P
P
R
I,avg
Q,avg
IQ
После выполнения операции Начало процесс 710 вычисляет синфазную среднюю мощность  (блок 810), квадратурную среднюю мощность  (блок 820) и I-Q корреляцию  (блок 830) в соответствии со следующими уравнениями:
(1)
(2)
(3)
Затем процесс 710 завершается.
Фиг.8В представляет собой блок-схему последовательности операций, иллюстрирующую процесс 720, для оценки разностей коэффициентов усиления и фаз согласно одному варианту осуществления изобретения.
После выполнения операции Начало процесс 720 оценивает разность Δg коэффициентов усиления следующим образом:
где (4)
ϕ
Дифференцирование уравнения (4) приведено ниже. Затем процесс 720 оценивает разность Δ фаз следующим образом:
(5)
Дифференцирование уравнения (5) приведено ниже. Затем процесс 720 завершается.
Фиг.8С представляет собой блок-схему последовательности операций, иллюстрирующую процесс 730, изображенный на фиг.7, для вычисления матрицы А постоянных регулирования согласно одному варианту осуществления изобретения.
После выполнения операции Начало процесс 730 вычисляет матрицу G коэффициента усиления следующим образом, используя разность Δg коэффициентов усиления, вычисленную в уравнении (4).
(6)
ϕ
Затем процесс 730 вычисляет матрицу Р фазы следующим образом, используя разность Δ фаз, вычисленную в уравнении (5).
(7)
М
G
P
Затем процесс 730 вычисляет матрицу  произведений посредством перемножения матриц и следующим образом:
М = GP
(8)
А
М
Затем процесс 730 вычисляет матрицу  в виде обратной матрицы  произведений, вычисленной в уравнении (8), следующим образом:
A = M
-1
(9)
a
a
a
a
11
12
21
22
Матрица , таким образом, содержит составляющие , ,  и , которые представляют собой постоянные регулирования фазы и коэффициента усиления или корректировки дисбаланса, подлежащие использованию в компенсаторе 160 приемника (фиг.1А) или компенсаторе 220 передатчика (фиг.2А).
А
А
Процесс 730 также может необязательно обновлять матрицу  посредством повторения вышеупомянутого вычисления и обновления матрицы  следующим образом:
B
A
B
(n)=·(n-1) (10)
В
I
I
где (0)=,  представляет собой единичную матрицу.
Затем процесс 730 завершается.
Уравнения (4) и (5) обеспечивают выражения для вычисления постоянных регулирования фазы и коэффициента усиления. Эти выражения могут выводиться следующим образом.
I-Q дисбаланс моделируется с использованием следующего уравнения
(11)
Дифференцирование постоянной Δg регулирования коэффициента усиления, показанной в уравнении (4)
ϕ
Предположив Δ=0, I-Q дисбаланс определяется следующим образом:
(12)
(13)
С этими уравнениями дифференцирование выполняется следующим образом:
I,avg
2
P=E[I']
E
=E(14)
=
Q,avg
2
P=E[Q']
=E
=E(15)
=
I,avg
Q,avg
P - P=∆g·E+∆g·E
=2·∆g·E(16)
avg
=2·∆g·P
Из уравнения (16) может быть получено Δg:
(17)
ϕ
Дифференцирование постоянной Δ регулирования фазы, показанной в уравнении (5)
g
ϕ
Предположив Δ=0 и Δ<<1, I-Q дисбаланс определяется следующим образом:
(18)
что дает: I' = I+,Q' = (19)
R
IQ
может быть выражено следующим образом:
IQ
R= E[I′·Q′]
=E
=E
=(20)
=
=
=
что дает (21)
Фиг.9 представляет собой блок-схему последовательности операций, иллюстрирующую процесс 900 калибровки передатчика без использования калиброванного эталонного приемника согласно одному варианту осуществления изобретения.
После выполнения операции Начало процесс 900 вводит первый испытательный сигнал с первой частотой в передатчик, имеющий квадратурный модулятор с I-Q дисбалансом (блок 910). Квадратурный модулятор имеет несущую частоту. Передатчик генерирует сигнал передатчика. Затем процесс 900 детектирует сигнал передатчика и генерирует составной сигнал, имеющий первый испытательный сигнал и второй испытательный сигнал со второй частотой, которая равна удвоенной первой частоте (блок 920).
s
c
c
с
c
Затем процесс 900 оцифровывает составной сигнал (блок 930). Это может выполняться при помощи подходящего ADC с надлежащей частотой f выборки. Затем процесс 900 вычисляет I-Q корректировки VI, VQ, Δϕ и ΔG смещения DC, фазы и коэффициента усиления из оцифрованного составного сигнала для корректировки I-Q дисбаланса, используя решение в аналитическом виде (блок 940). Затем процесс 900 завершается.
Фиг.10А представляет собой блок-схему последовательности операций, иллюстрирующую процесс 920, показанный на фиг.9, для обнаружения сигнала передатчика согласно одному варианту осуществления изобретения.
После выполнения операции Начало процесс 920 возводит в квадрат сигнал передатчика, используя аналоговый умножитель (блок 1010). Возведение в квадрат фактически вводит второй сигнал или тон, образующийся с частотой, которая в два раза больше частоты первого тона в первом испытательном сигнале. Затем процесс 920 фильтрует возведенный в квадрат сигнал при помощи фильтра нижних частот, имеющего частоту излома примерно на второй частоте (блок 1015). Фильтр нижних частот удаляет несущую частоту и пропускает первый и второй испытательные сигналы. Затем процесс 920 завершается.
Фиг.10В представляет собой блок-схему последовательности операций, иллюстрирующую процесс 940 вычисления I-Q корректировок смещения DC, фазы и коэффициента усиления согласно одному варианту осуществления изобретения.
1
После выполнения операции Начало процесс 940 вычисляет задержку D тракта из-за обнаружения и оцифровки, т.е. от детектора 380 до ADC 390 (блок 1020). Задержка D тракта измеряется в градусах. Это может выполняться посредством установки входного сигнала Q канала на нуль, т.е. установки на нуль входного сигнала Q после фазовращателя 315 на фиг.3, и выполнения калибровки. Выходной сигнал фазы второго испытательного сигнала, т.е. второй тон, равен задержке D тракта.
1
2
1
2
c
1
1
c
1
1
с
2
2
c
2
2
Затем процесс 940 вычисляет первую и вторую величины М и М первого и второго испытательных сигналов соответственно (блок 1025). Затем процесс 940 вычисляет первую и вторую фазы Ф и Ф первого и второго испытательных сигналов соответственно (блок 1030). Затем процесс 940 вычисляет I корректировку смещения DC VI=Мcos((Ф-D/2)π/180) (блок 1035). Затем процесс 940 вычисляет Q корректировку смещения DC VQ=-Мsin((Ф-D/2)π/180) (блок 1040). Затем процесс 940 вычисляет корректировку фазы Δϕ=-Мcos((Ф-D/2)π/180) (блок 1045). Затем процесс 940 вычисляет корректировку коэффициента усиления ΔG=-2Мsin((Ф-D/2)π/180)(180/π) (блок 1050). Затем процесс 940 завершается.
c
c
с
c
c
c
с
c
Вычисление I-Q корректировок VI, VQ, Δϕ и ΔG смещения DC, фазы и коэффициента усиления основывается на модели передатчика и схемы рассогласования, как показано на фиг.4. Из модели схемы, показанной на фиг.4, получают уравнения I-Q составляющих для получения выражений для I-Q корректировок VI, VQ, Δϕ и ΔG смещения DC, фазы и коэффициента усиления.
Пусть
i - тон I канала в вольтах
q - тон Q канала в вольтах
I - I канал после смесителя в вольтах
Q - Q канал после смесителя в вольтах
V - выход передатчика в вольтах
m
f - частота модуляции
c
f - несущая частота
s
f - частота выборки в единицах 100 пс
Δt - время в единицах 100 пс
ΔS - задержка тракта в единицах Δt
c
VI - I корректировка смещения DC в вольтах
c
VQ - Q корректировка смещения DC в вольтах
c
ΔG - корректировка дисбаланса коэффициентов усиления в вольтах
с
Δϕ - корректировка дисбаланса фаз в градусах
P
VI - реальная I величина смещения DC в вольтах
P
VQ - реальная Q величина смещения DC в вольтах
P
ΔG - реальная величина дисбаланса коэффициентов усиления в вольтах
P
Δϕ - реальная величина дисбаланса фаз в градусах
Уравнения для различных величин в передатчике, показанных на фиг.3
i=cos((2)())(22a)
q=sin((2)())(22b)
I=(icos(( (23a)
Q=(qcos(( (23b)
c
p
p
V=(I-VI+VI)(1-∆G)cos((2)()+(
c
p
p
P
ϕ
-(Q-VQ+VQ)(1+∆G)sin((2)()-(Δπ/180)/2)(24)
Уравнения для корректировок:
c
1
1
VI=Mcos((Ф-D/2)π/180)(25)
c
1
1
VQ=-Msin((Ф-D/2)π/180)(26)
c
2
2
∆ϕ=-Mcos((Ф-D/2)π/180)(27)
c
2
2
∆G=-2Msin((Ф-D/2)π/180)(180/π)(28)
1
где М - величина первого испытательного сигнала, или тона, в вольтах,
1
Ф - фаза первого испытательного сигнала, или тона, в градусах,
2
М - величина второго испытательного сигнала, или тона, в вольтах,
2
Ф - фаза второго испытательного сигнала, или тона, в градусах,
D - задержка тракта в градусах.
1
K
Фиг.11 представляет схему, иллюстрирующую блоки 190, 295 или 395 обработки, показанные на фиг.1А, 2А и 3 соответственно, согласно одному варианту осуществления изобретения. Блок 190/295/395 обработки включает в себя блок 1110 процессора, контроллер 1120 памяти (MC), основную память 1130, графический процессор 1140, контроллер 1150 ввода-вывода (IOC), межсоединение 1155, интерфейс 1170 запоминающего устройства большой емкости и устройства 1180-1180 ввода-вывода (IO). Блок 190/295/395 обработки может содержать больше или меньше вышеупомянутых компонентов.
Блок 1110 процессора представляет центральный процессор с архитектурой любого типа, такой как процессоры, использующие гиперпотоковые технологии, технологии обеспечения безопасности, цифровые мультимедийные технологии, одноядерные процессоры, многоядерные процессоры, встроенные процессоры, мобильные процессоры, микроконтроллеры, процессоры цифровой обработки сигналов, суперскалярные компьютеры, векторные процессоры, компьютеры с одним потоком команд и множеством потоков данных (SIMD), компьютеры со сложным набором команд (CISC), компьютеры с сокращенным набором команд (RISC), архитектуру с командными словами очень большой длины или гибридную архитектуру.
MC 1120 обеспечивает управление и конфигурирование памяти и устройств ввода-вывода, таких как основная память 1130 и IOC 1140. MC 1120 может быть интегрирован в микропроцессорный набор, который интегрирует многочисленные функциональные возможности, такие как графика, мультимедиа, режим изолированного выполнения, интерфейс шины хоста с периферийными устройствами, управление памятью, управление питанием и т.д. КП 1120 или функциональная возможность контроллера памяти в MC 1120 может интегрироваться в блок 1110 процессора. В некоторых вариантах осуществления контроллер памяти, или внутренний, или внешний по отношению к блоку 1110 процессора, может работать для всех ядер или процессоров в блоке 1110 процессора. В других вариантах осуществления он может включать в себя различные части, которые могут работать отдельно для различных ядер или процессоров в блоке 1110 процессора.
Основная память 1130 хранит системный код и данные. Основная память 1130 обычно реализуется при помощи динамического оперативного запоминающего устройства (DRAM), статического оперативного запоминающего устройства (SRAM) или любых других типов памяти, включая те, которые не требуют регенерации. Основная память 1130 может включать в себя многочисленные каналы запоминающих устройств, таких как DRAM. Основная память 1130 может включать в себя модуль 1135 калибровки. Модуль 1135 калибровки включает в себя программные инструкции и данные для выполнения функций калибровки, как описано выше. Модуль 1135 калибровки может включать в себя или взаимодействовать с соответствующими математическими программными пакетами или программными пакетами обработки сигналов (например, MathLab) для выполнения вычислений постоянных или корректировок регулирования.
Графический процессор 1140 представляет собой любой процессор, который обеспечивает графические функциональные возможности. Графический процессор 1140 также может быть интегрирован в MC 1120, формируя контроллер графики и памяти (GMC). Графический процессор 1140 может представлять собой графическую плату, такую как плата ускорителя рабочих характеристик графики (AGP), обеспечивающая сопряжение с MC 1120 при помощи графического порта, такого как ускоренный графический порт (AGP) или межсоединения PCI (межсоединение периферийных компонентов) Express. Графический процессор 1140 обеспечивает интерфейс с внешним устройством отображения, таким как стандартный монитор с построчной разверткой, телевизионное (TV) устройство и контроллер дифференциальной передачи сигналов с минимизацией перепадов уровня (TMDS).
IOC 1150 имеет ряд функциональных возможностей, которые предназначены для поддержки функций ввода-вывода. IOC 1150 также может интегрироваться в микропроцессорный набор вместе или отдельно от MC 1120 для выполнения функций ввода-вывода. IOC 1150 может включать в себя несколько интерфейсных функций и функций ввода-вывода, таких как интерфейс шины межсоединения периферийных компонентов (PCI), интерфейс процессора, контроллер прерываний, контроллер прямого доступа к памяти (DMA), логика управления питанием, таймер, системная управляющая шина (SMBus), интерфейс универсальной последовательной шины (USB), интерфейс запоминающего устройства большой емкости, интерфейс ввода-вывода с небольшим числом контактов (LPC), беспроводное межсоединение, интерфейс прямых средств информации (DMI) и т.д.
Межсоединение или шина 1155 обеспечивает интерфейс для периферийных устройств. Межсоединение 1155 может быть типа точка-точка или может подключаться к многочисленным устройствам. Для ясности, не все межсоединения показаны. Предполагается, что межсоединение 1155 может включать в себя любое межсоединение или шину, такую как межсоединение периферийных компонентов (PCI), PCI Express, универсальную последовательную шину (USB), интерфейс малых вычислительных систем (SCSI), последовательный SCSI, интерфейс Direct Media (DMI) и т.д.
Интерфейс 1170 запоминающего устройства большой емкости выполняет сопряжение с запоминающими устройствами большой емкости для хранения архивной информации, такой как код, программы, файлы, данные и приложения. Интерфейс запоминающего устройства большой емкости может включать в себя SCSI, последовательный SCSI, присоединение по новейшей технологии (ATA) (параллельное и/или последовательное), встроенный интерфейс накопителей (IDE), улучшенный IDE, пакетный интерфейс АТА (АТАPI) и т.д. Запоминающее устройство большой емкости может включать в себя постоянное запоминающее устройство (ROM) 1172 на компакт-диске (CD), цифровой многофункциональный диск (DVD) 1173, гибкий диск 1174, накопитель 1175 на жестком диске, накопитель 1176 на лентах и любые другие магнитные или оптические запоминающие устройства. Запоминающее устройство большой емкости обеспечивает механизм для считывания доступной для машины мультимедиа.
1
K
1
К
Устройства 1180-1180 ввода-вывода могут включать в себя любые I/O устройства для выполнения функций I/O. Примеры устройств 1180-1180 ввода-вывода включают в себя контроллер для устройств ввода (например, клавиатура, мышь, шаровой манипулятор, указательное устройство и блок дистанционного управления), медиакарту (например, аудио, видео и графика), сетевую карту и любые другие периферийные контроллеры.
Элементы одного варианта осуществления изобретения могут быть реализованы аппаратными средствами, аппаратно-программными средствами, программными средствами или любой их комбинацией. Термин «аппаратные средства» ссылается в основном на элемент, имеющий физическую конструкцию, такой как электронные, электромагнитные, оптические, электрооптические, механические, электромеханические детали и т.д. Термин «программные средства» ссылается в основном на логическую структуру, способ, процедуру, программу, подпрограмму, процесс, алгоритм, формулу, функцию, выражение и т.д. Термин «аппаратно-программные средства» ссылается в основном на логическую структуру, способ, процедуру, программу, подпрограмму, процесс, алгоритм, формулу, функцию, выражение и т.д., которые реализованы или воплощены аппаратной конструкцией (например, флеш-памятью, ROM, EPROM). Примеры аппаратно-программных средств могут включать в себя микрокод, записываемую управляющую память, микропрограммную структуру. Когда элементы реализованы программными или аппаратно-программными средствами, элементы варианта осуществления настоящего изобретения представляют собой, по существу, сегменты кода для выполнения необходимых задач. Программные/аппаратно-программные средства могут включать в себя фактический код для выполнения операций, описанных в одном варианте осуществления изобретения, или код, который эмулирует или моделирует операции. Программа или сегменты кода могут храниться на доступной для процессора или машины среде или передаваться сигналом компьютерных данных, внедренным в несущую волну, или сигналом, модулированным несущей, по среде передачи. «Считываемая процессором или доступная для процессора среда» или «считываемая машиной или доступная для машины среда» может включать в себя любую среду, которая может хранить, передавать или пересылать информацию. Примеры считываемой процессором или доступной для машины среды включают в себя электронную схему, полупроводниковое запоминающее устройство, постоянное запоминающее устройство (ROM), флеш-память, стираемое программируемое ROM (EPROM), дискету, компакт-диск только для чтения (CD-ROM), оптический диск, жесткий диск, волоконно-оптическую среду, радиочастотную (RF) линию связи и т.д. Сигнал компьютерных данных может включать в себя любой сигнал, который может распространяться по среде передачи, такой как электронные сетевые каналы, оптоволоконные, воздушные, электромагнитные, РЧ линии связи и т.д. Сегменты кода могут загружаться по компьютерным сетям, таким как Интернет, интрасеть и т.д. Доступная для машины среда может воплощаться в изделии. Доступная для машины среда может включать в себя информацию или данные, которые, когда к ним обращается машина, вызывают выполнение машиной операций или действий, описанных выше. Доступная для машины среда также может включать в себя программный код, внедренный в нее. Программный код может включать в себя считываемый машиной код для выполнения операций, описанных выше. Термин «информация» или «данные» ссылается в данном случае на любой тип информации, которая кодируется для считываемых машиной целей. Поэтому она может включать в себя программу, код, данные, файл и т.д.
Весь или часть варианта осуществления изобретения может быть реализована аппаратными средствами, программными средствами или аппаратно-программными средствами или любой их комбинацией. Аппаратный, программный или аппаратно-программный элемент может иметь несколько модулей, соединенных друг с другом. Аппаратный модуль соединяется с другим модулем механическими, электрическими, оптическими, электромагнитными или любыми физическими соединениями. Программный модуль связывается с другим модулем посредством вызова функции, процедуры, метода, части программы или подпрограммы, перехода, ссылки, параметра, переменной и передачи аргументов, возврата из функции и т.д. Программный модуль связывается с другим модулем для приема переменных, параметров, аргументов, указателей и т.д. и/или генерирования или передачи результатов, обновленных переменных, указателей и т.д. Аппаратно-программный модуль связывается с другим модулем любой комбинацией способов связывания аппаратных и программных средств выше. Аппаратный, программный или аппаратно-программный модуль может связываться с любым другим аппаратным, программным или аппаратно-программным модулем. Модуль также может представлять собой программный драйвер или интерфейс для взаимодействия с операционной системой, выполняющейся на платформе. Модуль также может представлять собой аппаратный драйвер для конфигурирования, установки, инициализации, посылки и приема данных на аппаратное устройство и от него. Устройство может включать в себя любую комбинацию аппаратных, программных и аппаратно-программных модулей.
Хотя изобретение было описано в виде нескольких вариантов осуществления, для специалиста в данной области техники понятно, что изобретение не ограничивается описанными вариантами осуществления, но может быть осуществлено на практике с модификацией и изменением в пределах сущности и объема прилагаемой формулы изобретения. Описание, таким образом, должно рассматриваться как иллюстративное вместо ограничительного.