ФОРМИРОВАТЕЛЬ СИММЕТРИЧНЫХ БУЛЕВЫХ ФУНКЦИЙ
SYMMETRICAL BOOLEAN FUNCTION GENERATOR

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известен логический преобразователь (патент РФ 2417404, кл. G06F 7/57, 2011 г.), который содержит шесть мажоритарных элементов, четыре информационных входа, два настроечных входа, выход и реализует любую из четырех простых симметричных булевых функций при соответствующих настройках.
маж
маж
К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относится низкое быстродействие, обусловленное тем, что в нем максимальное время задержки сигнала равно 3Т, где Т - время задержки в мажоритарном элементе.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2518669, кл. G06F 7/57, опубл. 10.06.2014 г.), предназначенный для реализации простых симметричных булевых функций, зависящих от четырех аргументов, содержащий четыре входа устройства, выход устройства, мажоритарный элемент, причем первый вход устройства соединен с первым входом мажоритарного элемента, второй вход устройства соединен со вторым входом мажоритарного элемента, третий вход устройства соединен с третьим входом мажоритарного элемента.
маж
маж
К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относится низкое быстродействие, обусловленное тем, что в нем максимальное время задержки сигнала равно 3Т, где Т - время задержки в мажоритарном элементе.
Техническим результатом изобретения является повышение быстродействия устройства при реализации простых симметричных булевых функций, зависящих от четырех аргументов.
Указанный технический результат при осуществлении изобретения достигается тем, что в формирователь симметричных булевых функций, содержащий четыре входа устройства, выход устройства, мажоритарный элемент, причем первый вход устройства соединен с первым входом мажоритарного элемента, второй вход устройства соединен со вторым входом мажоритарного элемента, третий вход устройства соединен с третьим входом мажоритарного элемента, дополнительно введены второй, третий и четвертый выходы устройства, четыре элемента И, четыре элемента ИЛИ, причем первый вход устройства соединен с первым входом первого элемента И и первым входом первого элемента ИЛИ, второй вход устройства соединен со вторым входом первого элемента И и вторым входом первого элемента ИЛИ, третий вход устройства соединен с третьим входом первого элемента И и третьим входом первого элемента ИЛИ, четвертый вход устройства соединен с первым входом второго элемента И, первым входом второго элемента ИЛИ, первым входом третьего элемента И и первым входом четвертого элемента И, выход первого элемента И соединен с вторым входом второго элемента И и первым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом второго элемента ИЛИ и вторым входом четвертого элемента И, выход мажоритарного элемента соединен с вторым входом третьего элемента И и первым входом четвертого элемента ИЛИ, выход третьего элемента И соединен с вторым входом третьего элемента ИЛИ, выход четвертого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход второго элемента И соединен с первым выходом устройства, выход второго элемента ИЛИ соединен со вторым выходом устройства, выход третьего элемента ИЛИ соединен с третьим выходом устройства, выход четвертого элемента ИЛИ соединен с четвертым выходом устройства.
На чертеже представлена схема формирователя симметричных булевых функций.
Формирователь симметричных булевых функций содержит четыре входа устройства 1, 2, 3, 4, четыре выхода устройства 5, 6, 7, 8, мажоритарный элемент 9, четыре элемента И 10, 11, 12, 13, четыре элемента ИЛИ 14, 15, 16, 17. Элементы схемы соединены следующим образом. Первый вход устройства 1 соединен с первым входом мажоритарного элемента 9, с первым входом первого элемента И 10 и первым входом первого элемента ИЛИ 14. Второй вход устройства 2 соединен со вторым входом мажоритарного элемента 9, со вторым входом первого элемента И 10 и вторым входом первого элемента ИЛИ 14. Третий вход устройства 3 соединен с третьим входом мажоритарного элемента 9, с третьим входом первого элемента И 10 и третьим входом первого элемента ИЛИ 14. Четвертый вход устройства 4 соединен с первым входом второго элемента И 11, первым входом второго элемента ИЛИ 15, первым входом третьего элемента И 12 и первым входом четвертого элемента И 13. Выход первого элемента И 10 соединен с вторым входом второго элемента И 11 и первым входом третьего элемента ИЛИ 16. Выход первого элемента ИЛИ 14 соединен с вторым входом второго элемента ИЛИ 15 и вторым входом четвертого элемента И 13. Выход мажоритарного элемента 9 соединен с вторым входом третьего элемента И 12 и первым входом четвертого элемента ИЛИ 17. Выход третьего элемента И 12 соединен с вторым входом третьего элемента ИЛИ 16. Выход четвертого элемента И 13 соединен с вторым входом четвертого элемента ИЛИ 17. Выход второго элемента И 11 соединен с первым выходом устройства 5. Выход второго элемента ИЛИ 15 соединен со вторым выходом устройства 6. Выход третьего элемента ИЛИ 16 соединен с третьим выходом устройства 7. Выход четвертого элемента ИЛИ 17 соединен с четвертым выходом устройства 8.
Работа устройства осуществляется следующим образом. На входы 1, 2, 3, 4 подаются входные сигналы, а на выходах 5, 6, 7, 8 формируются соответствующие выходные сигналы. В табл. 1 приведены значения сигналов на выходах всех элементов схемы для всех возможных значений входных сигналов.
В табл. 2 приведен вид реализуемых симметричных булевых функций на соответствующих выходах устройства.
1
2
1
3
2
3
Сравним быстродействие прототипа и заявляемого устройства. Мажоритарный элемент реализует булевую функцию ХХ v ХХ v ХХ и при его реализации на элементах И и ИЛИ задержка сигнала в нем
маж
и
или
Т=Т+Т.
В заявленном устройстве максимальная задержка сигнала будет по цепи: входы устройства 1, 2, 3, мажоритарный элемент 9, элемент И 12, элемент ИЛИ 16, выход 7 устройства.
заяв
маж
и
или
маж
Т=Т+Т+Т=2Т.
прот
маж
В прототипе максимальная задержка Т=3Т.
Следовательно, заявленное устройство имеет в 1,5 раза большее быстродействие.