Схемы полных сумматоров для устройств цифровой обработки сигналов

УДК 621.382

СХЕМЫ ПОЛНЫХ СУММАТОРОВ ДЛЯ УСТРОЙСТВ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ

С.А. Акулинин, И.А. Смольянников

В статье приведён обзор вариантов реализации полных сумматоров, которые могут использоваться для построения устройств цифровой обработки сигналов (ЦОС). Рассмотрены преимущества и недостатки данных вариантов, приведены их основные характеристики - потребляемая мощность и быстродействие

Ключевые слова: полный сумматор, логический стиль, цифровая обработка сигналов

1. Введение

Сумматоры являются важными компонентами устройств цифровой обработки сигналов. Такие арифметические функции как суммирование, вычитание, умножение, деление используют сумматор как основной строительный блок. Кроме того, сумматор также часто является основным элементом, ограничивающим быстродействие схемы. Следовательно, разработка быстродействующей схемы полного сумматора является важной задачей - к разработке и оптимизации сумматора необходимо относиться очень внимательно. Эту оптимизацию можно выполнить либо на уровне логических элементов, либо на уровне схемы. Как правило, при оптимизации на уровне логики разработчики пытаются так записать булевы уравнения, чтобы схема получилась наиболее быстрой или с минимальным размером. С другой стороны, при оптимизации на уровне схемы размеры транзисторов и топология схемы выбираются так, чтобы получить максимальное быстродействие. В данной статье будут рассмотрены наиболее распространенные схемы полных сумматоров.

2. Принцип работы полного сумматора

В табл. 1 приведена таблица истинности двоичного полного сумматора, где А и В - входы сумматора; Сг - входной сигнал переноса; 5” - выходной сигнал суммы; С0 - выходной сигнал переноса.

Таблица 1

А В а 8 Со Состояние сигнала переноса

0 0 0 0 0 Удалить

0 0 1 1 0 Удалить

0 1 0 1 0 Передать

0 1 1 0 1 Передать

1 0 0 1 0 Передать

1 0 1 0 1 Передать

1 1 0 0 1 Сгенерировать/передать

1 1 1 1 1 Сгенерировать/передать

Булевы выражения для 5 и С0 представлены в уравнении:

Акулинин Станислав Алексеевич - ВГТУ, д-р техн. наук, профессор, тел. (4732) 437703

Смольянников Илья Александрович - ВГТУ, аспирант, тел. (4732) 550621

5 = А 0 В 0 Сг = АВСг + АВСг + АВСг + АВСг; С0 = АВ+ВСг + АСг;

С точки зрения реализации 5 и С0 часто полезно определить как функции некоторых промежуточных сигналов О («сгенерировать»), Б («удалить») и Р («передать»). О = 1 (Б = 1) гарантирует генерацию (удаление) разряда переноса в С0 независимо от Сг, а Р = 1 гарантирует передачу в С0 входного сигнала переноса. Выражения для этих сигналов можно получить, просто изучив таблицу истинности:

О = АВ;

Б=АВ;

Р = А 0 В.

Сигналы 5 и С0 можно переписать как функции Р и О (или Б):

С0 (О, Р)=О+РСг;

5 (О, Р)=Р 0 Сг.

^-битовый сумматор можно построить, соединив каскадом N полных сумматоров (рис. 1). Данная конфигурация называется сумматором со сквозным переносом, поскольку бит переноса «проносится» с одного каскада на другой. Задержка распространения сигнала через схему зависит от количества каскадов и сигналов, поданных на вход. Для одних входных сигналов перенос вообще не происходит, а для других бит переноса необходимо пронести от самого младшего до самого старшего разряда. Задержка распространения подобной структуры (критический путь) определяется как наихудшая задержка распространения для всех возможных наборов входных сигналов.

/11

и

С0.1

/12 В2

и

/13 В-3

и

5о 51 52 53

Рис. 1. Схема четырёхбитового сумматора со сквозным переносом Для сумматора со сквозным переносом наихудшая задержка наблюдается, когда сигнал переноса, сгенерированный в самом младшем раз-

С

С

С

С

КА

КА

КА

КА

ряде, проходит до самого старшего разряда. На последнем каскаде данный сигнал переноса поглощается и генерируется сумма. Таким образом, задержка распространения пропорциональна числу битов во входных словах N, и её можно аппроксимировать следующим образом:

tadder ^ ('N carry + tsum,

где tcarry и tsum равны задержкам распространения сигналов от Ci до Co и S соответственно.

Из приведенного выше уравнения можно сделать два важных вывода:

Задержка распространения сумматора со сквозным переносом линейно пропорциональна N. Данное свойство особенно важно при проектировании сумматоров для широких информационных каналов.

Разрабатывая ячейку для полного сумматора для быстрого сумматора со сквозным переносом, гораздо важнее оптимизировать tcarry, чем tsum, поскольку последнее время лишь незначительно влияет на общее значение tadder.

Также необходимо отметить одно важное логическое свойство полного сумматора: инвертирование всех входов полного сумматора приводит к инверсии значений всех выходов. Это свойство полезно при оптимизации скорости сумматора со сквозным переносом.

3. Схемы полных сумматоров Среди наиболее распространенных схем полных сумматоров можно выделить:

статический КМОП сумматор (C-CMOS); сумматор на комплиментарных проходных транзисторах (CPL);

сумматор на передаточных элементах (TGA);

сумматор на основе передаточной функции (TFA);

14-ти транзисторный сумматор (14T);

10-ти транзисторный сумматор (10T, SERF). Ниже будут кратко рассмотрены каждая из схем в отдельности.

А. Статический КМОП сумматор Схема статического полного сумматора (Conventional CMOS (C-CMOS)), состоящего из 28 транзисторов приведена на рис. 2. Как и любой другой статический КМОП элемент, данный сумматор является комбинацией двух цепей задания режима - PUN (Pull-Up Network) и PDN (PullDown Network) обеспечивающих полный размах напряжения на выходе и хорошую нагрузочную способность. Главным недостатком статических КМОП схем является наличие блока ^-МОП транзисторов, которые имеют низкое быстродействие по сравнению с и-МОП устройствами. Следовательно, необходимо увеличивать размеры p-МОП транзисторов, чтобы достичь желаемого

быстродействия. К тому же входная ёмкость статических КМОП элементов высокая, т.к. каждый вход соединён с затвором ^-МОП или и-МОП устройства. Это является второй причиной снижения скорости статических КМОП устройств.

Быстродействие данной схемы можно повысить, использовав некоторые свойства сумматоров. Прежде всего, число инвертирующих каскадов на пути сигнала переноса можно уменьшить, использовав свойство инверсии.

Рис. 2. Схема стандартного КМОП полного сумматора

Б. Сумматор на комплиментарных проходных транзисторах

Сумматор на комплиментарных проходных транзисторах (Complementary Pass-Transistor Logic (CPL)) показан на рис. 3. Основная идея логики на комплиментарных проходных транзисторах заключается в получении обычного и комплиментарного (дополнительного) входа и выдаче обычного и комплиментарного выхода. Данный сумматор обеспечивает высокую скорость, полный размах по напряжению и хорошую нагрузочную способность благодаря статическим выходным инверторам и каскаду перекрёстносвязанных ^-МОП транзисторов. Однако, из-за наличия большого количества внутренних узлов и статических инверторов, данная схема имеет большую мощность рассеивания.

Рис. 3. Сумматор на комплиментарных проходных транзисторах

В. Сумматор на передаточных элементах Ещё одной схемой полного сумматора является сумматор на передаточных элементах (Transmission Gate full adder (TGA)), изображенный на рис. 4. Использование передаточных логических элементов является наиболее распространенным решением проблемы падения уровня. Данная техника основана на комплиментарных свойствах n-МОП и ^-МОП транзисторов: n-

МОП-устройства пропускают устойчивый нулевой сигнал, но слабый единичный, а ^-МОП-транзисторы - сильный единичный и слабый нулевой. Данный сумматор основан на модели распространения/генерации. Сигнал распространения, представляющий собой результат применения операции ИСКЛЮЧАЮЩЕЕ ИЛИ к входам а и b, используется для выбора обычного или комплиментарного значения входного сигнала переноса в качестве новой выходной суммы. На основе сигнала распространения выходной сигнал переноса устанавливается равным либо входному сигналу переноса, либо одному из выходов A или B. Одна из особенностей полного сумматора на передаточных элементах заключается в том, что он имеет похожие задержки выходов каскада суммирования и переноса.

Рис. 4. Полный сумматор на передаточных элементах

Г. Сумматор на основе передаточной функции

На рис. 5 показана схема сумматора, состоящего из 16 транзисторов (Transmission Function full Adder (TFA)). Данная схема основана на теории передаточных функций. Главным недостатком TFA сумматора, как и сумматора на передаточных элементах, является недостаток нагрузочной способности. При каскадном соединении таких схем происходит значительное снижение

быстродействия.

сану

Рис. 5. Сумматор на 16 транзисторах

Д. Сумматор на 14 транзисторах На рис. 6 приведена схема сумматора на 14 транзисторах. Как и в двух рассмотренных выше схемах, для управления нагрузкой используется комплиментарная проходная логика.

Рис. 6. 14-транзисторный сумматор

Е. Сумматор на 10 транзисторах

Сумматор с возвратом статической энергии (Static Energy Recovery Full adder (SERF)) показан на рис. 7. Как утверждается в [5], в отличие от схем без возврата энергии, где заряд переданный нагрузочной ёмкости в течение переднего фронта сигнала, уходит на «землю» в течение заднего фронта сигнала, SERF сумматор не имеет прямого пути на «землю», что уменьшает потребляемую мощность, устраняя токи короткого замыкания. Напряжение на нагрузке заново прикладывается к управляющим затворам. Эти две особенности делают SERF сумматор энергоэффективным решением. Недостатком данных схем является потеря амплитуды сигнала - уровень логической единицы не равен напряжению питания, а уровень логического нуля не равен 0. Однако такие сумматоры несомненно могут использоваться в

больших схемах, таких как умножители и многоразрядные сумматоры.

ЧЪЬ

Рис. 7. 10-транзисторный сумматор

В табл. 2 и 3 приведены основные характеристики распространенных схем сумматоров, выполненных по технологии 0,18 мкм - потребляемая мощность и задержка распространения в зависимости от напряжения питания [3].

Таблица 2

Таблица 3

Задержка, нс_____________________

V, В 0,8 1,0 1,2 1,4 1,6 1,8 2 2,2 2,4

C- CMOS 1,42 0,756 0,531 0,397 0,320 0,275 0,256 0,239 0,231

CPL 0,908 0,468 0,321 0,236 0,197 0,184 0,179 0,172 0,173

TFA 1,53 0,777 0,511 0,385 0,322 0,288 0,270 0,255 0,252

TGA 1,42 0,721 0,497 0,383 0,321 0,294 0,274 0,257 0,250

14T - 8,3 2,06 0,902 0,531 0,382 0,303 0,271 0,268

10T - - - - - 3,61 1,85 0,986 0,584

3. Заключение

Среди рассмотренных схем полных сумматоров с точки зрения потребляемой мощности и задержки распространения наилучшими характеристиками обладают сумматоры CMOS и CPL. Наименьшее количество транзисторов - у 10-транзисторного сумматора (10Т). Выбор конкретной схемы зависит от применения сумматора и требует дополнительных исследований.

Литература

1. T. Vigneswaran, B. Mukundhan and P. Subbarami Reddy, “A Novel Low Power, High Speed 14 Transistor CMOS Full Adder Cell with 50% Improvement in Threshold Loss Problem”, PWASET, Vol. 13, may 2006, -pp. 81-85.

2. V. Foroutan, K. Navi, M. Haghparast, “A New Low Power Dynamic Full Adder Cell Based on Majority Function”, World Applied Sciences Journal 4, 2008. -pp. 133-141.

3. M. Joshi and M. Kumar Pandey, “A Review of the one bit Full adders”, MATEIT-2008, September 26-28, 2008, -pp. 405-409.

4. K. Navi, “The Design of a High-Performance Full Adder Cell by Combining Common Digital Gates and Majority Function”, European Journal of Scientific Research Vol.23 No.4, 2008, -pp. 627-638.

5. R. Shalem, E. John, L. K. John, “A novel low power energy recovery full adder cell” IEEE Great Lakes VLSI Symp., Feb. 1999, pp. 380-383.

6. Ж. М. Рабаи, А. Чандраксан, Б. Николич. Цифровые интегральные схемы. Методология проектирования. М.: издательский дом «Вильямс», 2007. 911 с.

Потребляемая мощность, мкВт

V, В 0,8 1,0 1,2 1,4 1,6 1,8 2 2,2 2,4

C- CMOS 0,84 1,45 2,12 3,63 4,91 6,23 8,77 12,4 15,9

CPL 1,03 1,70 2,64 4,08 5,64 7,72 11,2 14,0 17,7

TFA 1,5 2,28 3,6 4,56 6,25 8,25 10,6 14,9 17,6

TGA 1,49 2,2 3,3 4,29 6,12 8,47 10,0 12,6 16,5

14T - 3,66 7,62 8,14 9,82 12,7 18,8 26,0 31,0

10T - - - - - 44,4 56,5 70,7 86,4

Воронежский государственный технический университет

FULL ADDER CELLS FOR DIGITAL SIGNAL PROCESSING DEVICES

S.A. Akulinin, I.A. Smolyannikov

This article describes general categories of full adders for digital signal processing devices and gives their power consumption and delay. The advantages and disadvantages of full adders are discussed.

Key words: full adder, logic style, digital signal processing