ЦИФРОВОЙ СТАБИЛИЗАТОР НАПРЯЖЕНИЯ С ФАЗОЧАСТОТНЫМ УПРАВЛЕНИЕМ

Предлагаемая полезная модель относится к цифровым системам регулирования и может быть использована в пассивных беспроводных микроустройствах в качестве компонента модуля питания.
Функциональным аналогом заявляемой полезной модели является стабилизатор напряжения [Okuma, Y. 0.5-V Input Digital LDO with 98.7% Current Efficiency and 2.7-μA Quiescent Current in 65nm CMOS / Y. Okuma, K. Ishida, Y. Ryu, X. Zhang. P.-H. Chen, K. Watanabe, M. Takamiya, T. Sakurai // IEEE Custom Integrated Circuits Conference 2010. - 2010. - P. 1-4.], содержащий матрицу переключающих транзисторов, компаратор, реверсивный сдвиговый регистр с последовательным входом и параллельными выходами, при этом на первый управляющий вход компаратора подается опорное напряжение, на тактовый вход компаратора подается сигнал тактирования, управляющий вход реверсивного сдвигового регистра соединен с выходом компаратора, на тактовый вход реверсивного сдвигового регистра подается сигнал тактирования, на вход установки реверсивного сдвигового регистра подается сигнал начальной установки, матрица переключающих транзисторов включает n р-канальных МОП-транзисторов, причем затворы транзисторов соединены соответственно с n параллельными выходами реверсивного сдвигового регистра, на истоки транзисторов в матрице переключающих транзисторов подается стабилизируемое входное напряжение, стоки транзисторов в матрице переключающих транзисторов соединены с выходной шиной устройства, которая подключена ко второму управляющему входу компаратора.
Признаками аналога, совпадающими с существенными признаками заявляемой полезной модели, являются наличие матрицы переключающих транзисторов и реверсивного сдвигового регистра.
Причинами, препятствующими достижению технического результата, являются: большое время установления выходного напряжения, использование аналогового компаратора и непрерывно подаваемого тактового сигнала, что приводит к пульсациям выходного напряжения и увеличению потребляемой мощности.
Аналогом заявляемой полезной модели является цифровой стабилизатор напряжения с фазовым управлением [Patent US 2015/0241890 A1, G05F 1/577; G06F 1/06; G06F 1/26; G05F 1/46; H03L 7/08, 2015], содержащий два генератора, управляемых напряжением, n-разрядный двухканальный счетчик с распределенными выходными транзисторами, причем выход первого генератора, управляемого напряжением подключен к первому входу n-разрядного двухканального счетчика, выход второго генератора, управляемого напряжением подключен ко второму входу n-разрядного двухканального счетчика, на третий вход n-разрядного двухканального счетчика подается стабилизируемое входное напряжение, n параллельных выходов n-разрядного двухканального счетчика подключены к выходной шине устройства, которая соединена с входом второго генератора, управляемого напряжением, на вход первого генератора, управляемого напряжением подается опорное напряжение.
Признаками аналога, совпадающими с существенными признаками заявляемой полезной модели, являются наличие двух генераторов, управляемых напряжением.
Причинами, препятствующими достижению технического результата, являются: сложность устройства, большое время установления выходного напряжения.
Наиболее близким к заявляемому устройству является стабилизатор напряжения с цифровой цепью управления [Chen, J.-J. Sub-IV Capacitor-Free Low-Power-Consumption LDO with Digital Controlled Loop / J.-J. Chen, M.-S. Lin, H.-C. Lin, Y.-S. Hwang // APCCAS 2008 - 2008 IEEE Asia Pacific Conference on Circuits and Systems. - 2008. - P. 526-529.], содержащий усилитель сигнала рассогласования, фазочастотный детектор со знаком, блок накачки заряда, управляющий р-канальный МОП-транзистор, при этом первый выход усилителя сигнала рассогласования подключен к первому входу фазочастотного детектора со знаком, второй выход усилителя сигнала рассогласования подключен ко второму входу фазочастотного детектора со знаком, первый выход фазочастотного детектора со знаком соединен с первым входом блока накачки заряда, второй выход фазочастотного детектора со знаком соединен со вторым входом блока накачки заряда, выход блока накачки заряда соединен с затвором управляющего р-канального МОП-транзистора, на исток управляющего МОП-транзистора подается стабилизируемое входное напряжение, сток управляющего МОП-транзистора подключен к выходной шине устройства, которая соединена со вторым входом усилителя сигнала рассогласования, на первый вход усилителя сигнала рассогласования подается опорное напряжение.
Признаками прототипа, совпадающими с существенными признаками заявляемой полезной модели, являются наличие фазочастотного детектора со знаком.
Причинами, препятствующими достижению технического результата, являются: наличие аналоговых компонентов и выходного МОП-транзистора с высокой потребляемой мощностью, большое время установления выходного напряжения.
Техническим результатом предполагаемой полезной модели является реализация устройства на основе только цифровых компонентов, в результате чего достигается уменьшение времени установления выходного напряжения, уменьшение пульсаций выходного напряжения и совместимость с технологическими процессами разработки цифровых интегральных микросхем, поскольку цифровой стабилизатор допускает масштабирование по рабочим напряжениям и параметрам процесса и потребляет меньше мощности.
Технический результат достигается тем, что введены первый генератор, управляемый напряжением, на вход которого подается опорное напряжение, второй генератор, управляемый напряжением, вход которого соединен с выходной шиной устройства, цифровой контроллер, состоящий из генератора тактовых импульсов, реверсивного k-разрядного последовательно-параллельного сдвигового регистра, разделенного на n-разрядный сдвиговый регистр, тактовый вход которого соединен с выходом генератора тактовых импульсов, вход данных - с выходом источника логического нуля, и m-разрядный сдвиговый регистр, тактовый вход которого соединен с выходом генератора тактовых импульсов, вход данных - с выходом источника логической единицы, на вход сброса n-разрядного сдвигового регистра подается сигнал сброса, на вход установки m-разрядного сдвигового регистра подается сигнал начальной установки, матрица из k параллельно включенных р-канальных МОП-транзисторов, затворы которых соединены с соответствующими выходами реверсивного k-разрядного последовательно-параллельного сдвигового регистра, так что сумма разрядов n-разрядного сдвигового регистра и m-разрядного сдвигового регистра равна общему числу р-канальных МОП-транзисторов в матрице из k параллельно включенных р-канальных МОП-транзисторов, на истоки р-канальных МОП-транзисторов подается стабилизируемое входное напряжение, стоки р-канальных МОП-транзисторов подключены к выходной шине устройства, нагрузка, вход которой соединен с выходной шиной устройства, а выход - с общей шиной, причем фазочастотный детектор со знаком состоит из логического элемента исключающее ИЛИ, который включает первый логический элемент 2ИЛИ-НЕ, второй вход которого соединен с выходом первого генератора, управляемого напряжением, второй логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом второго генератора, управляемого напряжением, четвертый логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом первого логического элемента 2ИЛИ-НЕ, второй - с выходом второго логического элемента 2ИЛИ-НЕ, третий логический элемент 2ИЛИ-НЕ, второй вход которого соединен с выходом четвертого логического элемента 2ИЛИ-НЕ, пятый логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом четвертого логического элемента 2ИЛИ-НЕ, шестой логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом третьего логического элемента 2ИЛИ-НЕ, второй - с выходом первого логического элемента 2ИЛИ-НЕ, седьмой логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом второго логического элемента 2ИЛИ-НЕ, второй - с выходом пятого логического элемента 2ИЛИ-НЕ, восьмой логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом шестого логического элемента 2ИЛИ-НЕ и с первым входом третьего логического элемента 2ИЛИ-НЕ, второй - с выходом первого логического элемента 2ИЛИ-НЕ, девятый логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом второго логического элемента 2ИЛИ-НЕ, второй - с выходом седьмого логического элемента 2ИЛИ-НЕ и со вторым входом пятого логического элемента 2ИЛИ-НЕ, логического элемента 2ИЛИ, первый вход которого соединен с выходом девятого логического элемента 2ИЛИ-НЕ и со вторым входом второго логического элемента 2ИЛИ-НЕ, второй - с выходом восьмого логического элемента 2ИЛИ-НЕ и с первым входом первого логического элемента 2ИЛИ-НЕ, а выход - с входом генератора тактовых импульсов, RS-триггера, вход установки которого соединен с выходом восьмого логического элемента 2ИЛИ-НЕ, вход сброса - с выходом девятого логического элемента 2ИЛИ-НЕ, а выход - с управляющим входом n-разрядного сдвигового регистра и с управляющим входом m-разрядного сдвигового регистра.
Для достижения необходимого технического результата в цифровой стабилизатор напряжения с фазочастотным управлением, содержащий фазочастотный детектор со знаком, введены первый генератор, управляемый напряжением, на вход которого подается опорное напряжение, второй генератор, управляемый напряжением, вход которого соединен с выходной шиной устройства, цифровой контроллер, состоящий из генератора тактовых импульсов, реверсивного k-разрядного последовательно-параллельного сдвигового регистра, разделенного на n-разрядный сдвиговый регистр, тактовый вход которого соединен с выходом генератора тактовых импульсов, вход данных - с выходом источника логического нуля, и m-разрядный сдвиговый регистр, тактовый вход которого соединен с выходом генератора тактовых импульсов, вход данных - с выходом источника логической единицы, на вход сброса n-разрядного сдвигового регистра подается сигнал сброса, на вход установки m-разрядного сдвигового регистра подается сигнал начальной установки, матрица из k параллельно включенных р-канальных МОП-транзисторов, затворы которых соединены с соответствующими выходами реверсивного k-разрядного последовательно-параллельного сдвигового регистра, так что сумма разрядов n-разрядного сдвигового регистра и m-разрядного сдвигового регистра равна общему числу р-канальных МОП-транзисторов в матрице из k параллельно включенных р-канальных МОП-транзисторов, на истоки р-канальных МОП-транзисторов подается стабилизируемое входное напряжение, стоки р-канальных МОП-транзисторов подключены к выходной шине устройства, нагрузка, вход которой соединен с выходной шиной устройства, а выход - с общей шиной, причем фазочастотный детектор со знаком состоит из логического элемента исключающее ИЛИ, который включает первый логический элемент 2ИЛИ-НЕ, второй вход которого соединен с выходом первого генератора, управляемого напряжением, второй логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом второго генератора, управляемого напряжением, четвертый логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом первого логического элемента 2ИЛИ-НЕ, второй - с выходом второго логического элемента 2ИЛИ-НЕ, третий логический элемент 2ИЛИ-НЕ, второй вход которого соединен с выходом четвертого логического элемента 2ИЛИ-НЕ, пятый логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом четвертого логического элемента 2ИЛИ-НЕ, шестой логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом третьего логического элемента 2ИЛИ-НЕ, второй - с выходом первого логического элемента 2ИЛИ-НЕ, седьмой логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом второго логического элемента 2ИЛИ-НЕ, второй - с выходом пятого логического элемента 2ИЛИ-НЕ, восьмой логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом шестого логического элемента 2ИЛИ-НЕ и с первым входом третьего логического элемента 2ИЛИ-НЕ, второй - с выходом первого логического элемента 2ИЛИ-НЕ, девятый логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом второго логического элемента 2ИЛИ-НЕ, второй - с выходом седьмого логического элемента 2ИЛИ-НЕ и со вторым входом пятого логического элемента 2ИЛИ-НЕ, логического элемента 2ИЛИ, первый вход которого соединен с выходом девятого логического элемента 2ИЛИ-НЕ и со вторым входом второго логического элемента 2ИЛИ-НЕ, второй - с выходом восьмого логического элемента 2ИЛИ-НЕ и с первым входом первого логического элемента 2ИЛИ-НЕ, а выход - с входом генератора тактовых импульсов, RS-триггера, вход установки которого соединен с выходом восьмого логического элемента 2ИЛИ-НЕ, вход сброса - с выходом девятого логического элемента 2ИЛИ-НЕ, а выход - с управляющим входом n-разрядного сдвигового регистра и с управляющим входом m-разрядного сдвигового регистра.
Сравнивая предлагаемое устройства с прототипом, видим, что оно содержит новые признаки, то есть соответствует критерию новизны. Проводя сравнение с аналогами, приходим к выводу, что предлагаемое устройство соответствует критерию «существенные отличия», так как в аналогах не обнаружены предъявляемые новые признаки. Получен положительный эффект, заключающийся в реализации устройства на основе только цифровых компонентов, в результате чего достигается уменьшение времени установления выходного напряжения, уменьшение пульсаций выходного напряжения и совместимость с технологическими процессами разработки цифровых интегральных микросхем, поскольку цифровой стабилизатор допускает масштабирование по рабочим напряжениям и параметрам процесса и потребляет меньше мощности.
На фиг. 1 приведена функциональная схема предлагаемого цифрового стабилизатора напряжения с фазочастотным управлением, где 1 - первый генератор, управляемый напряжением, 2 - второй генератор, управляемый напряжением, 3 - фазочастотный детектор со знаком, 4 - цифровой контроллер, 5 - матрица из k параллельно включенных р-канальных МОП-транзисторов, 6 - нагрузка, причем на вход первого генератора, управляемого напряжением, 1 подается опорное напряжение, вход второго генератора, управляемого напряжением, 2 соединен с выходной шиной устройства, первый вход фазочастотного детектора со знаком 3 соединен с выходом первого генератора, управляемого напряжением, 1, второй вход - с выходом второго генератора, управляемого напряжением, 2, первый вход цифрового контроллера 4 соединен с первым выходом фазочастотного детектора со знаком 3, второй вход - со вторым выходом фазочастотного детектора со знаком 3, на третий вход подается сигнал сброса, на четвертый вход подается сигнал начальной установки, затворы транзисторов в матрице из k параллельно включенных р-канальных МОП-транзисторов 5 соединены с соответствующими выходами цифрового контроллера 4, на истоки транзисторов подается стабилизируемое входное напряжение, стоки транзисторов подключены к выходной шине устройства, вход нагрузки 6 соединен с выходной шиной устройства, выход - с общей шиной. На фиг. 2 приведена функциональная схема фазочастотного детектора со знаком 3, где 7 - логический элемент исключающее ИЛИ, который включает первый логический элемент 2ИЛИ-НЕ 8, второй логический элемент 2ИЛИ-НЕ 9, третий логический элемент 2ИЛИ-НЕ 10, четвертый логический элемент 2ИЛИ-НЕ 11, пятый логический элемент 2ИЛИ-НЕ 12, шестой логический элемент 2ИЛИ-НЕ 13, седьмой логический элемент 2ИЛИ-НЕ 14, восьмой логический элемент 2ИЛИ-НЕ 15, девятый логический элемент 2ИЛИ-НЕ 16, 17 - логический элемент 2ИЛИ, 18 - RS-триггер, причем второй вход первого логического элемента 2ИЛИ-НЕ 8 соединен с выходом первого генератора, управляемого напряжением, 1, первый вход второго логического элемента 2ИЛИ-НЕ 9 соединен с выходом второго генератора, управляемого напряжением, 2, первый вход четвертого логического элемента 2ИЛИ-НЕ 11 соединен с выходом первого логического элемента 2ИЛИ-НЕ 8, второй - с выходом второго логического элемента 2ИЛИ-НЕ 9, второй вход третьего логического элемента 2ИЛИ-НЕ 10 соединен с выходом четвертого логического элемента 2ИЛИ-НЕ 11, первый вход пятого логического элемента 2ИЛИ-НЕ 12 соединен с выходом четвертого логического элемента 2ИЛИ-НЕ 11, первый вход шестого логического элемента 2ИЛИ-НЕ 13 соединен с выходом третьего логического элемента 2ИЛИ-НЕ 10, второй - с выходом первого логического элемента 2ИЛИ-НЕ 8, первый вход седьмого логического элемента 2ИЛИ-НЕ 14 соединен с выходом второго логического элемента 2ИЛИ-НЕ 9, второй - с выходом пятого логического элемента 2ИЛИ-НЕ 12, первый вход восьмого логического элемента 2ИЛИ-НЕ 15 соединен с выходом шестого логического элемента 2ИЛИ-НЕ 13 и с первым входом третьего логического элемента 2ИЛИ-НЕ 10, второй - с выходом первого логического элемента 2ИЛИ-НЕ 8, первый вход девятого логического элемента 2ИЛИ-НЕ 16 соединен с выходом второго логического элемента 2ИЛИ-НЕ 9, второй - с выходом седьмого логического элемента 2ИЛИ-НЕ 14 и со вторым входом пятого логического элемента 2ИЛИ-НЕ 12, первый вход логического элемента 2ИЛИ 17 соединен с выходом девятого логического элемента 2ИЛИ-НЕ 16 и со вторым входом второго логического элемента 2ИЛИ-НЕ 9, второй вход - с выходом восьмого логического элемента 2ИЛИ-НЕ 15 и с первым входом первого логического элемента 2ИЛИ-НЕ 8, а выход - с первым входом цифрового контроллера 4, вход установки RS-триггера 18 соединен с выходом восьмого логического элемента 2ИЛИ-НЕ 15, вход сброса - с выходом девятого логического элемента 2ИЛИ-НЕ 16, а выход - со вторым входом цифрового контроллера 4. На фиг. 3 приведена функциональная схема цифрового контроллера 4, где 19 - генератор тактовых импульсов, 20 - источник логического нуля, 21 -источник логической единицы, 22 - реверсивный k-разрядный последовательно-параллельный сдвиговый регистр, который разделен на n-разрядный сдвиговый регистр 23 и m-разрядный сдвиговый регистр 24, причем вход генератора тактовых импульсов 19 соединен с первым выходом фазочастотного детектора со знаком 3, тактовый вход n-разрядного сдвигового регистра 23 соединен с выходом генератора тактовых импульсов 19, управляющий вход - со вторым выходом фазочастотного детектора со знаком 3, вход данных - с выходом источника логического нуля 20, на вход сброса подается сигнал сброса, тактовый вход m-разрядного сдвигового регистра 24 соединен с выходом генератора тактовых импульсов 19, управляющий вход - со вторым выходом фазочастотного детектора со знаком 3, вход данных - с выходом источника логической единицы 21, на вход установки подается сигнал начальной установки, выходы n-разрядного сдвигового регистра 23 и m-разрядного сдвигового регистра 24, вместе образующих реверсивный k-разрядный последовательно-параллельный сдвиговый регистр 22, соединены с затворами транзисторов в матрице из k параллельно включенных р-канальных МОП-транзисторов 5, так что сумма разрядов n-разрядного сдвигового регистра 23 и m-разрядного сдвигового регистра 24 равна общему числу транзисторов в матрице из k параллельно включенных р-канальных МОП-транзисторов 5.
Работает устройство следующим образом.
После подачи сигнала сброса на вход сброса n-разрядного сдвигового регистра 23 и сигнала начальной установки на вход установки m-разрядного сдвигового регистра 24 на затворы n р-канальных МОП-транзисторов в матрице из k параллельно включенных р-канальных МОП-транзисторов 5 подаются логические нули, в результате чего n транзисторов открываются, а на затворы m р-канальных МОП-транзисторов в матрице из k параллельно включенных р-канальных МОП-транзисторов 5 подаются логические единицы, в результате чего m транзисторов закрываются. В результате этого на выходе устройства формируется начальное выходное напряжение, составляющее определенную долю от стабилизируемого входного напряжения, которая определяется соотношением n и m. При отклонении выходного напряжения от опорного, например, в результате изменения входного напряжения или тока нагрузки, на выходе второго генератора, управляемого напряжением, 2 происходит отклонение фазы генерируемого сигнала от фазы сигнала, генерируемого первым генератором, управляемым напряжением, 1. Сигналы с выходов генераторов, управляемых напряжением, 1 и 2 подаются на входы фазочастотного детектора со знаком 3, а именно на входы логического элемента исключающее ИЛИ 7.
Логический элемент исключающее ИЛИ 7 в предлагаемом исполнении имеет секвенциальную структуру. Если выходное напряжение начинает превышать опорное, частота генерации второго генератора, управляемого напряжением, 2 увеличивается, и его фаза начинает опережать фазу первого генератора, управляемого напряжением, 1. В этом случае в течение времени, равного разности фаз сигналов, генерируемых на генераторах, управляемых напряжением, 1 и 2, на втором входе логического элемента исключающее ИЛИ 7, то есть на первом входе второго логического элемента 2ИЛИ-НЕ 9 присутствует логическая единица, а на первом входе логического элемента исключающее ИЛИ 7, то есть на втором входе первого логического элемента 2ИЛИ-НЕ 8 присутствует логический ноль, в результате чего на выходе девятого логического элемента 2ИЛИ-НЕ 16 устанавливается логическая единица, которая передается на первый вход логического элемента 2ИЛИ 17, что обеспечивает работу генератора тактовых импульсов 19, и на вход сброса RS-триггера 18, благодаря чему на управляющем входе n-разрядного сдвигового регистра 23 и на управляющем входе m-разрядного сдвигового регистра 24 устанавливаются логические нули, что приводит к сдвигу регистров в сторону увеличения количества единиц на выходах сдвиговых регистров 23 и 24, то есть к увеличению количества закрытых транзисторов и, следовательно, к уменьшению выходного напряжения.
Если же выходное напряжение становится меньше опорного, то частота генерации второго генератора, управляемого напряжением, 2 уменьшается, и его фаза начинает отставать от фазы первого генератора, управляемого напряжением, 1. В этом случае в течение времени, равного разности фаз сигналов, генерируемых на генераторах, управляемых напряжением, 1 и 2, на первом входе логического элемента исключающее ИЛИ 7, то есть на втором входе первого логического элемента 2ИЛИ-НЕ 8 присутствует логическая единица, а на втором входе логического элемента исключающее ИЛИ 7, то есть на первом входе второго логического элемента 2ИЛИ-НЕ 9 присутствует логический ноль, в результате чего на выходе восьмого логического элемента 2ИЛИ-НЕ 15 устанавливается логическая единица, которая передается на второй вход логического элемента 2ИЛИ 17, что обеспечивает работу генератора тактовых импульсов 19, и на вход установки RS-триггера 18, благодаря чему на управляющем входе n-разрядного сдвигового регистра 23 и на управляющем входе m-разрядного сдвигового регистра 24 устанавливаются логические единицы, что приводит к сдвигу регистров в сторону увеличения количества нулей на выходах регистров, то есть к увеличению количества открытых транзисторов и, следовательно, к увеличению выходного напряжения.
Генератор тактовых импульсов 19 функционирует, если на любой вход логического элемента 2ИЛИ 17 подана логическая единица, то есть на выходе логического элемента исключающее ИЛИ 7 присутствует логическая единица, что означает наличие разности фаз сигналов, генерируемых генераторами, управляемыми напряжением, 1 и 2. В остальное время генератор тактовых импульсов 19 не активен и не потребляет мощность.
Положительный эффект, заключающийся как в достижении совместимости с технологическими процессами разработки цифровых интегральных микросхем благодаря уменьшению потребляемой мощности и возможности масштабирования цифрового стабилизатора, так и в уменьшении пульсаций выходного напряжения, был получен за счет замены аналоговых компонентов стабилизатора цифровыми с применением субмикронных МОП-транзисторов, способных работать в подпороговом режиме, и использования управляемого генератора тактовых импульсов. Положительный эффект, заключающийся в уменьшении времени установления выходного напряжения, был получен за счет использования разделения реверсивного k-разрядного последовательно-параллельного сдвигового регистра на две части, в результате чего сразу после подачи питания часть транзисторов в матрице из k параллельно включенных р-канальных МОП-транзисторов оказывается открыта, а часть закрыта, и выходное напряжение устанавливается на заданном уровне.