УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ ОБРАЗОВ
IMAGE RECOGNITION DEVICE

Изобретение относится к автоматике и вычислительной технике и предназначено для использования в системах автоматического распознавания образов, в частности для распознавания состояний сложных объектов по ряду значений их параметров.
Известно устройство для распознавания образов (патент РФ на изобретение №2306605, опубл. 20.09.2007, БИ №26), используемое для идентификации состояний объектов по значениям их параметров, которое по своей технической сущности является наиболее близким к предлагаемому устройству. Это устройство содержит многоканальный коммутатор, информационные входы которого подключены к информационным входам устройства, аналого-цифровой преобразователь, информационный вход которого подключен к выходу многоканального коммутатора, счетчик адресов, блок памяти, у которого адресные входы младших разрядов подключены к выходу аналого-цифрового преобразователя, а адресные входы старших разрядов блока памяти подключены к выходам счетчика адресов и к адресным входам многоканального коммутатора, блок логических элементов И, в котором первые и вторые входы логических элементов И подключены к соответствующим первым и вторым входам блока логических элементов И, выходы логических элементов И являются выходами блока логических элементов И, блок сдвиговых регистров, в котором информационные входы первых разрядов сдвиговых регистров подключены к соответствующим информационным входам блока сдвиговых регистров, сдвиговые входы сдвиговых регистров подключены к соответствующим сдвиговым входам блока сдвиговых регистров, а выходы последних разрядов сдвиговых регистров подключены к выходам блока сдвиговых регистров, блок управления, первый, второй, третий и четвертый выходы которого подключены соответственно к управляющим входам счетчика адресов, блока памяти, ко второму входу блока логических элементов И и к управляющему входу аналого-цифрового преобразователя, а вход блока управления является управляющим входом устройства, выходы блока памяти подключены непосредственно к соответствующим информационным входам блока сдвиговых регистров и к соответствующим первым входам блока логических элементов И, выходы которого подключены к соответствующим сдвиговым входам блока сдвиговых регистров, выходы которого являются выходами устройства.
Недостатком устройства-прототипа является низкая производительность, обусловленная постоянным циклом распознавания, длительность которого пропорциональна числу используемых признаков n.
Техническим результатом настоящего изобретения является повышение производительности устройства.
Для достижения результата в устройство для распознавания образов, содержащее многоканальный коммутатор, информационные входы которого подключены к информационным входам признаков устройства, аналого-цифровой преобразователь, информационный вход которого подключен к выходу многоканального коммутатора, счетчик адресов старших разрядов, блок памяти коэффициентов ассоциативности признаков, у которого адресные входы младших разрядов подключены к выходу аналого-цифрового преобразователя, а адресные входы старших разрядов блока памяти коэффициентов ассоциативности признаков подключены к выходам счетчика адресов старших разрядов и к адресным входам многоканального коммутатора, блок логических элементов И, в котором первые и вторые входы логических элементов И подключены к соответствующим первым и вторым входам блока логических элементов И, выходы логических элементов И являются выходами блока логических элементов И, блок сдвиговых регистров, в котором информационные входы первых разрядов сдвиговых регистров подключены к соответствующим информационным входам блока сдвиговых регистров, сдвиговые входы сдвиговых регистров подключены к соответствующим сдвиговым входам блока сдвиговых регистров, блок управления, первый, второй, третий и четвертый выходы которого подключены соответственно к счетному входу счетчика адресов старших разрядов, к управляющему входу обращения блока памяти коэффициентов ассоциативности признаков, ко второму входу блока логических элементов И и к управляющему входу аналого-цифрового преобразователя, а первый вход блока управления подключен к управляющему входу устройства, выходы блока памяти коэффициентов ассоциативности признаков подключены непосредственно к соответствующим информационным входам блока сдвиговых регистров и к соответствующим первым входам блока логических элементов И, выходы которого подключены к соответствующим сдвиговым входам блока сдвиговых регистров, дополнительно включены логический элемент ИЛИ и блок памяти коэффициентов сигнатур, адресные входы которого подключены к выходам блока сдвиговых регистров, причем все выходы сдвиговых регистров подключены к выходам блока сдвиговых регистров, а сбросовые входы всех сдвиговых регистров объединены и подключены к сбросовому входу блока сдвиговых регистров, выходы блока памяти коэффициентов сигнатур подключены к выходам устройства и к входам логического элемента ИЛИ, выход которого подключен ко второму управляющему входу блока управления, пятый и шестой выходы которого подключены соответственно к управляющему входу обращения блока памяти коэффициентов сигнатур и к сбросовым входам блока сдвиговых регистров и счетчика адресов старших разрядов.
На фиг.1 представлена структурная схема предлагаемого устройства, на фиг.2 - структурные схемы блока логических элементов И и блока сдвиговых регистров, на фиг.3 для пояснения принципа работы предлагаемого устройства и как пример реализации блока управления представлена структурная схема блока управления, на фиг.4 - временная диаграмма формирования сигналов на его выходе, а на фиг.5 представлена таблица адресов и содержимого блока памяти коэффициентов сигнатур 8. На фиг.6 и фиг.7 представлены графы переходов состояний сдвиговых регистров 11 блока сдвиговых регистров 9 в устройстве-прототипе для случаев, соответственно, если регистр соответствует или не соответствует распознанному образу при числе классов образов m, равном 2, и числе признаков распознавания n, равном 3. На фиг.8 и фиг.9 представлены графы переходов состояний сдвиговых регистров 11 блока сдвиговых регистров 9 в заявленном устройстве для случаев, соответственно, если регистр соответствует или не соответствует распознанному образу при числе классов образов m, равном 2, и числе признаков распознавания n, равном 3.
Устройство содержит многоканальный коммутатор 1, логический элемент ИЛИ 2, счетчик адресов старших разрядов 3, аналого-цифровой преобразователь 4, блок управления 5, блок памяти коэффициентов ассоциативности признаков, блок логических элементов И 7, блок памяти коэффициентов сигнатур 8, блок сдвиговых регистров 9, причем информационные входы многоканального коммутатора 1 подключены к информационным входам признаков устройства, информационный вход аналого-цифрового преобразователя 4 подключен к выходу многоканального коммутатора 1, адресные входы младших разрядов блока памяти коэффициентов ассоциативности признаков 6 подключены к выходу аналого-цифрового преобразователя 4, а адресные входы старших разрядов блока памяти коэффициентов ассоциативности признаков 6 подключены к выходам счетчика адресов старших разрядов 3 и к адресным входам многоканального коммутатора 1, выходы блока памяти коэффициентов ассоциативности признаков 6 подключены непосредственно к информационным входам блока сдвиговых регистров 9 и к соответствующим первым входам блока логических элементов И 7, вторые входы которого объединены и подключены к третьему выходу блока управления 5, а выходы подключены к соответствующим сдвиговым входам блока сдвиговых регистров 9, причем все выходы сдвиговых регистров 11 подключены к выходам блока сдвиговых регистров 9, а сбросовые входы всех сдвиговых регистров 11 объединены и подключены к сбросовому входу блока сдвиговых регистров 9, выходы которого подключены к адресным входам блока памяти коэффициентов сигнатур 8, выходы которого подключены к выходам устройства и к входам логического элемента ИЛИ 2, выход которого подключен ко второму управляющему входу блока управления 5, а первый вход блока управления 5 подключен к управляющему входу устройства, первый, второй, третий, пятый и шестой выходы блока управления 5 подключены соответственно к управляющему входу счетчика адресов старших разрядов 3, к управляющему входу обращения блока памяти коэффициентов ассоциативности признаков 6, ко второму входу блока логических элементов И 7, к управляющему входу аналого-цифрового преобразователя 4, к управляющему входу обращения блока памяти коэффициентов сигнатур 8 и к сбросовым входам блока сдвиговых регистров 9 и счетчика адресов старших разрядов 3.
1
k
1
k
Блок логических элементов И 7, как показано на фиг.2, содержит логические элементы И 10, число которых равно числу распознаваемых классов образов k, причем первые входы логических элементов И 10 через первые входы блока логических элементов И 7 подключены к соответствующим информационным входам блока сдвиговых регистров 9 и к соответствующим выходам блока памяти коэффициентов ассоциативности признаков 6 Q-Q, где Q - соответствует младшему разряду информационного слова блока памяти коэффициентов ассоциативности признаков 6, a Q - старшему разряду. Вторые входы логических элементов И 10 блока логических элементов И 7 подключены к объединенным вторым входам блока логических элементов И 7 и к третьему управляющему выходу блока управления 5, а выходы логических элементов И 10 блока логических элементов И 7 через соответствующие выходы блока логических элементов И 7 подключены к соответствующим сдвиговым входам блока сдвиговых регистров 9. Блок сдвиговых регистров 9, как показано на фиг.2, как и в известном устройстве, содержит k m-разрядных сдвиговых регистров 11, где m соответствует порогу распознавания, причем информационные входы первых разрядов, сдвиговые и объединенные сбросовые входы сдвиговых регистров 11 подключены к соответствующим информационным, сдвиговым и сбросовому входам блока сдвиговых регистров 9, а все выходы сдвиговых регистров 11 подключены к выходам блока сдвиговых регистров 9. Под порогом распознавания в предлагаемом устройстве так же, как и в известном устройстве, понимается минимальное число положительных проверок m на принадлежность значений проверяемых признаков некоторому классу образов, по достижении которого принимается решение о принадлежности проверяемой совокупности признаков данному классу образов. Этот термин достаточно широко используется в научно-технической литературе, например в работе Козлова Ю.М. "Адаптация и обучение в робототехнике" (- M.: Наука, 1990) на странице 221, а также в статье Тельных А., Когана А. и др. "Идентификация личности. Как это делается" (журнал "Компьютера", №10, 1999 г.).
Принципы работы логических элементов И 10 блока логических элементов И 7 и сдвиговых регистров 11 блока сдвиговых регистров 9, приведенных на фиг.2, представлены в описании работы предлагаемого устройства.
1
2
Блок управления, как показано на фиг.3, содержит триггер запуска-останова 12, генератор тактовых импульсов 13, логические элементы И 14, 15, блок формирования и распределения управляющих сигналов 16, а также логический элемент ИЛИ 17, причем установочный вход триггера запуска-останова 12 подключен к первому управляющему входу блока управления U, выход - к первому входу логического элемента И 14, вторые входы логических элементов И 14, 15 объединены и подключены к выходу генератора тактовых импульсов 13, а выход логического элемента И 14 подключен ко входу блока сформирования и распределения управляющих сигналов 16, первый, второй, третий, четвертый, пятый, шестой и седьмой выходы которого подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому выходам блока управления 5 и к первому входу логического элемента ИЛИ 17, первый вход логического элемента И 15 подключен ко второму управляющему входу блока управления U, а выход логического элемента И 15 подключен ко второму входу логического элемента ИЛИ 17, выход которого подключен к сбросовому входу триггера запуска-останова 12.
1
На фиг.4 временные диаграммы: "a", "b", "c", "d", "e", "f", "g", "h", "i", "j" и "k" - представляют процессы формирования и поступления сигналов, соответственно, с выхода генератора тактовых импульсов 13, на первом управляющем входе блока управления U, на первом входе логического элемента И 14, на первом, втором, третьем, четвертом, пятом, шестом и седьмом выходах блока формирования и распределения управляющих сигналов 16, с выхода логического элемента ИЛИ 17.
Блок памяти коэффициентов сигнатур 8 имеет k*m адресных входов и k выходов. Он предназначен для хранения и выдачи на выход устройства кодов сигнатур, соответствующих состоянию сдвиговых регистров 11 блока сдвиговых регистров 9 и определяющих результат распознавания.
Предлагаемое устройство работает следующим образом.
В исходном состоянии все сдвиговые регистры 11 блока сдвиговых регистров 9 обнулены, а все разряды счетчика адресов старших разрядов 3 содержат единицы. Каждая ячейка блока памяти коэффициентов ассоциативности признаков 6 содержит данные о кодах классов образов, соответствующих конкретному значению признака распознавания. Причем старшие разряды адреса каждой ячейки блока памяти коэффициентов ассоциативности признаков 6 определяют код наименования признака, являющийся и кодом адреса страницы блока памяти коэффициентов ассоциативности признаков 6. В каждой странице хранятся коды классов образов по адресам, соответствующим значениям данного признака во всем диапазоне его изменения. Например, при числе признаков n, равном восьми, наименования признаков и наименования страниц блока памяти коэффициентов ассоциативности признаков 6 кодируются трехразрядным двоичным кодом, и число старших разрядов адреса блока памяти коэффициентов ассоциативности признаков R1 равно трем. Предположим, что число младших разрядов адреса блока памяти коэффициентов ассоциативности признаков 6 R2, характеризующих значения признаков, равно восьми, тогда общая длина кода адреса блока памяти коэффициентов ассоциативности признаков 6 равна одиннадцати или R1+R2. Число информационных разрядов блока памяти коэффициентов ассоциативности признаков 6 соответствует числу распознаваемых классов образов k, причем первый (младший) разряд содержит код принадлежности (0 или 1) оцифрованного значения признака первому классу образов, второй разряд - код принадлежности второму классов образов и так далее. Например, наличие единицы в младшем разряде информационного кода свидетельствует о том, что значение признака, соответствующее адресу, по которому хранится эта единица, принадлежит первому классу образов. Соответственно, наличие единицы во втором или в любом другом разряде свидетельствует о принадлежности оцифрованного значения признака второму или другому классу образов. Наличие единиц в двух и более разрядах содержимого ячейки блока памяти коэффициентов ассоциативности признаков 6 свидетельствует о принадлежности данного значения признака соответствующим классам образов. Наличие нуля в информационном разряде свидетельствует о непринадлежности конкретного значения признака данному классу образов.
1
2
Запуск устройства производится подачей на управляющий вход Uблока управления 5 (фиг.3) сигнала "пуск". При этом в счетчик адресов старших разрядов 3 поступает счетный импульс, который обнуляет все разряды счетчика адресов старших разрядов 3 для выбора первого информационного канала устройства, к которому подключен первый признак распознавания, и выбора первой страницы блока памяти коэффициентов ассоциативности признаков 6. Фактически первый информационный канал признаков и первая страница блока памяти коэффициентов ассоциативности признаков 6 имеют нулевой код, например, 000. Далее по управляющему сигналу, поступающему с четвертого выхода блока управления 5 на управляющий вход аналого-цифрового преобразователя 4, производится преобразование аналогового сигнала первого признака в цифровой код, который поступает на адресные входы младших разрядов блока памяти коэффициентов ассоциативности признаков 6. По совокупному адресу, сформированному из кода адреса счетчика адресов старших разрядов 3 и цифрового кода с выхода аналого-цифрового преобразователя 4, по сигналу чтения, поступающему со второго выхода блока управления 5 на управляющий вход блока памяти коэффициентов ассоциативности признаков 6, коды классов образов, соответствующие оцифрованному значению первого признака, поступают на информационные входы блока сдвиговых регистров 9 и на первые входы блока логических элементов И 7. Далее на объединенные вторые входы блока логических элементов И 7 с третьего выхода блока управления 5 поступает управляющий сигнал занесения-сдвига для сдвиговых регистров 11, на информационных входах первых разрядов которых установлен единичный код, поступивший из блока памяти коэффициентов ассоциативности признаков 6. Сигнал занесения-сдвига на сдвиговом входе сдвигового регистра 11 формируется логическим элементом И 10 блока логических элементов И 7 при совпадении на его входах единичного кода из блока памяти коэффициентов ассоциативности признаков 6 и сигнала с третьего выхода блока управления 5. По сигналу занесения-сдвига единичные коды классов образов через информационные входы первых разрядов сдвиговых регистров 11 блока сдвиговых регистров 9 заносятся в сдвиговые регистры 11. При этом порядковый номер каждого сдвигового регистра 11 блока сдвиговых регистров 9 соответствует номеру класса образов и порядковому номеру информационного разряда блока памяти коэффициентов ассоциативности признаков 6. По совокупному адресу, сформированному из кодов принадлежности оцифрованных значений признаков для всех классов-образов со всех выходов сдвиговых регистров 11 блока сдвиговых регистров 9, по сигналу чтения, поступающему с шестого выхода блока управления 5 на управляющий вход блока памяти коэффициентов сигнатур 8, значения кода сигнатуры поступают на выход устройства и на входы логического элемента ИЛИ 2. При этом на выходе логического элемента ИЛИ 2 формируется управляющийся сигнал останова, который поступает на второй управляющий вход U блока управления 5. Распознавание класса образа завершается при появлении "1" на одном из выходов блока памяти коэффициентов сигнатур 8. Номер информационного разряда, содержащего "1", на выходе блока памяти коэффициентов сигнатур 8 свидетельствует о принадлежности исследуемых признаков распознавания классу образов, соответствующему порядковому номеру информационного разряда блока памяти коэффициентов сигнатур 8, и о необходимости завершения процесса распознавания. В случае если на выходе блока памяти коэффициентов сигнатур 8 отсутствует единичный код, то процесс распознавания не прерывается.
На фиг.5 для иллюстрации правила принятия решения на основе сигнатурного подхода представлена таблица адресов и содержимого блока памяти коэффициентов сигнатур 8 для распознавания одного из двух классов образов по трем признакам.
22
21
12
11
1
2
Как видно из фиг.5, при значениях разрядов сдвиговых регистров 11 блока сдвиговых регистров 9: r r r r. соответствующих коду "0011" на адресном входе блока памяти коэффициентов сигнатур 8, на информационном выходе которого появляется код "01" (строка 4, фиг.5), что свидетельствует о распознавании образа Q. Аналогичное состояние на выходе блока памяти коэффициентов сигнатур 8 соответствует значениям сдвиговых регистров 11 блока сдвиговых регистров 9 с кодом "0111" (строка 8, фиг.5). Значения разрядов регистров с кодами "1100" и "1101" соответствуют распознаванию образа Q. Состояния сдвиговых регистров 11 блока сдвиговых регистров 9 в строках 3, 7, 9, 10, 11, 12, 15 и 16 (фиг.5) являются не существующими, так как эти комбинации не могут быть получены в процессе работы предлагаемого устройства.
Блок управления 5, структурная схема которого представлена на фиг.3, работает следующим образом.
2
В исходном состоянии триггер пуска-останова 12 сброшен, на первом входе логического элемента И 14 установлен отрицательный потенциал, и импульсы с выхода генератора тактовых импульсов 13, представленные на временной диаграмме "a" фиг.4, не поступают на выход логического элемента И 14. При подаче на управляющий вход устройства сигнала "пуск", который поступает в виде импульса отрицательной полярности так, как показано на временной диаграмме "b" на фиг.4, триггер пуска-останова 12 переключается в единичное состояние. Это отражено на временной диаграмме "c". При этом импульсы с выхода генератора тактовых импульсов 13 поступают на вход блока формирования и распределения управляющих сигналов 16, который выдает последовательно на первый, четвертый, второй и третий выходы блока управления 5 сигналы для изменения адреса в счетчике адресов старших разрядов 3 так, как показано на диаграмме "d", сигналы запуска аналого-цифрового преобразователя 4, представленные на диаграмме "e", сигналы чтения из блока памяти коэффициентов ассоциативности признаков 6, представленные на диаграмме "f", и сигналы занесения-сдвига, представленные на диаграмме "g", сигналы чтения из блока памяти коэффициентов сигнатур 8, представленные на диаграмме "h" и сигнал сброса на логический элемент ИЛИ 2, представленный на диаграмме "i". По окончании проверки соответствия всех признаков распознавания или при получении сигнала "стоп" на второй управляющий вход U блока управления 5 логический элемент ИЛИ 17 на свой выход подает сигнал сброса триггера пуска-останова 14 для перевода блока управления 5, счетчика адресов старших разрядов 3 и блока сдвиговых регистров 9 в исходное состояние.
Для иллюстрации и сравнения режимов распознавания в устройстве прототипе и предлагаемом устройстве на фиг.6-фиг.9 представлены графы переходов состояний одного из сдвиговых регистров 11 блока сдвиговых регистров 9 при m=2, n=3. В частности, на фиг.6 и фиг.8 представлен граф переходов состояний сдвигового регистра 11 блока сдвиговых регистров 9 в устройстве прототипе для случая, если регистр соответствует распознанному образу. На фиг.7 и фиг.9 представлен граф переходов состояний сдвигового регистра 11 блока сдвиговых регистров 9 в устройстве-прототипе для случая, если регистр не соответствует распознанному образу.
с
с
п
п
п
На фиг.6 и фиг.7 приняты следующие обозначения: P0-P9 - оценки вероятности (далее - просто вероятности) состояний S0-S9 сдвигового регистра, P1 - вероятность перехода состояния при условии отсутствия сбоя, P2 - вероятность перехода состояния при наличии сбоя, P3 - вероятность безусловного перехода.
п
п
В исходном состоянии S0 после сигнала сброса, поступающего с выхода блока управления 5, все сдвиговые регистры 11 блока сдвиговых регистров 9 обнулены. Код исходного состояния двухразрядного регистра - 00. При подаче на вход устройства первого признака сдвиговый регистр 11 блока сдвиговых регистров 9 может перейти в одно из двух состояний S1 с вероятностью P1 или S2 с вероятностью P2. Состояние S1 определяет соответствие первого признака распознаваемому образу. Состояние S2 соответствует сбою при распознавании первого признака. Состояние S3 определяет событие, когда второй признак соответствует распознанному образу, a S4 соответствует сбою. Аналогично, состояние S6 определяет событие, когда третий признак соответствует распознанному образу, a S7 - сбою. Состояние S4 определяет событие, когда при анализе второго признака происходит сбой. Состояния S6-S9 на фиг.6 соответствуют окончанию распознавания образа в устройстве прототипе. Состояния S3, S6 и S7 на фиг.8 - соответствуют окончанию процесса распознавания образа в предлагаемом устройстве.
Как видно на фиг.8, процесс распознавания в предлагаемом устройстве в одном состоянии из трех, в частности в S3, завершается за 2 такта, в состояниях S6 и S7 - за три такта. В то время как в известном устройстве-прототипе на фиг.6 все конечные состояния процесса распознавания достигаются за три такта.
На фиг.6 вероятности состояний P0-P9 рассчитываются следующим образом:
<mrow><msub><mi>P</mi><mi>с</mi></msub><mn>1</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>0</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>1</mn><mo>;</mo><mtext> </mtext><msub><mi>P</mi><mi>с</mi></msub><mn>2</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>0</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>2</mn><mo>;</mo><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>1</mn><mo stretchy="false">)</mo></mrow>
<mrow><msub><mi>P</mi><mi>с</mi></msub><mn>3</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>1</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>1</mn><mo>;</mo><mtext> </mtext><msub><mi>P</mi><mi>с</mi></msub><mn>4</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>1</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>2</mn><mo>;</mo><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>2</mn><mo stretchy="false">)</mo></mrow>
<mrow><msub><mi>P</mi><mi>с</mi></msub><mn>5</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>2</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>3</mn><mo>;</mo><mtext> </mtext><msub><mi>P</mi><mi>с</mi></msub><mn>6</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>3</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>1</mn><mo>;</mo><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>3</mn><mo stretchy="false">)</mo></mrow>
<mrow><msub><mi>P</mi><mi>с</mi></msub><mn>7</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>3</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>2</mn><mo>;</mo><mtext> </mtext><msub><mi>P</mi><mi>с</mi></msub><mn>8</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>4</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>3</mn><mo>;</mo><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>4</mn><mo stretchy="false">)</mo></mrow>
<mrow><msub><mi>P</mi><mi>с</mi></msub><mn>9</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>5</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>3.</mn><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>5</mn><mo stretchy="false">)</mo></mrow>
Аналогично, на фиг.8 вероятности состояний рассчитываются следующим образом:
<mrow><msub><mi>P</mi><mi>с</mi></msub><mn>1</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>0</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>1</mn><mo>;</mo><mtext> </mtext><msub><mi>P</mi><mi>с</mi></msub><mn>2</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>0</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>2</mn><mo>;</mo><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>6</mn><mo stretchy="false">)</mo></mrow>
<mrow><msub><mi>P</mi><mi>с</mi></msub><mn>3</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>1</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>1</mn><mo>;</mo><mtext> </mtext><msub><mi>P</mi><mi>с</mi></msub><mn>4</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>1</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>2</mn><mo>;</mo><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>7</mn><mo stretchy="false">)</mo></mrow>
<mrow><msub><mi>P</mi><mi>с</mi></msub><mn>5</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>2</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>3</mn><mo>;</mo><mtext> </mtext><msub><mi>P</mi><mi>с</mi></msub><mn>6</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>4</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>3</mn><mo>;</mo><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>8</mn><mo stretchy="false">)</mo></mrow>
<mrow><msub><mi>P</mi><mi>с</mi></msub><mn>7</mn><mo>=</mo><msub><mi>P</mi><mi>с</mi></msub><mn>5</mn><mo>×</mo><msub><mi>P</mi><mi>п</mi></msub><mn>3.</mn><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>9</mn><mo stretchy="false">)</mo></mrow>
c
п
п
п
с
с
Если предположить, что P0=1, Р1=0.9, Р2=0.1, Р3=1, то вероятность состояния Р3 (фиг.8), когда устройство завершает распознавание за 2 такта, равна P3=0.81. Это свидетельствует о том, что в 81% из 100% случаев предложенное устройство завершит распознавание за 2 такта, в то время как в известном устройстве-прототипе - за 3 такта.
Если предположить, что число распознаваний равно N=1000, то в 810 случаях распознавание завершается за 2 такта, а в 190 случаях - за 3 такта. В то время как в известном устройстве-прототипе каждое распознание завершается за 3 такта, при этом общее число тактов равно 3×1000=3000. В конечном счете для рассмотренного примера, прирост производительности оценивается следующим образом:
<mrow><mi>Δ</mi><mi>P</mi><mo>=</mo><mfrac><mrow><mn>3</mn><mo>×</mo><mn>1000</mn><mo>−</mo><mo stretchy="false">(</mo><mn>2</mn><mo>×</mo><mn>810</mn><mo>+</mo><mn>3</mn><mo>×</mo><mn>190</mn><mo stretchy="false">)</mo></mrow><mrow><mn>3</mn><mo>×</mo><mn>1000</mn></mrow></mfrac><mo>×</mo><mn>100</mn><mi>%</mi><mo>=</mo><mn>27</mn><mi>%</mi><mo>.</mo><mtext> </mtext><mtext> </mtext><mtext> </mtext><mtext> </mtext><mo stretchy="false">(</mo><mn>10</mn><mo stretchy="false">)</mo></mrow>
Расчеты показывают, что для ситуаций при m=2 и n=3 производительность предлагаемого устройства выше на 27% по сравнению с известным устройством-прототипом.
Положительный эффект в предлагаемом техническом решении, по сравнению с известным, получен за счет использования сигнатурного подхода и введения в устройство распознавания логического элемента ИЛИ и блока памяти коэффициентов сигнатур.
Предлагаемое устройство может быть реализовано на базе доступных серийных интегральных микросхем, например сдвиговые регистры - на базе микросхем К155ИР1, блок управления и блок логических элементов И - на базе серии микросхем К 155, счетчик адреса - на микросхеме К155ИЕ7, а блок памяти - на микросхемах серии КР558РР1.
Примеры реализации блоков предлагаемого устройства представлены в научно-технической литературе. Схемы многоканального коммутатора 1, аналого-цифрового преобразователя 4 представлены, например, в справочном пособии «Аналоговые и цифровые интегральные микросхемы», авторы: Якубовский СВ., Барканов Н.А. и др. (- М.: Радио и связь, 1984 г.), схемы счетчика адресов старших разрядов 3, блоков памятей 6 и 8, элементов И 10 блока логических элементов И 7 и сдвиговых регистров 11 блока сдвиговых регистров 9 - в справочнике «Применение интегральных микросхем в электронной вычислительной технике», авторы: Данилов Р.В., Ельцова С.А. и др. (- М.: Радио и связь, 1986), схема блока управления 5 - в книге Букреева И.Н., Горячева В.И. и Мансурова Б.М. «Микроэлектронные схемы цифровых устройств» (- М.: Радио и связь, 1990. - 416 с.), а также в книге Угрюмова Е.П. «Цифровая схемотехника» (- Санкт-Петербург: изд-во «Санкт-Петербург», 2000. - 528 с.). Принцип страничной адресации описан в ряде литературных источников, например в книге Цилькера Б.Я. и Орлова С.А. «Организация ЭВМ и систем» (- М., Санкт-Петербург: «Питер», 2006. - 668 с.). Использование дополнительного блока памяти коэффициентов сигнатур 8 в предлагаемом устройстве приводит к изменениям в подключении выходов блока сдвиговых регистров 9 к адресным разрядам блока памяти коэффициентов сигнатур 8 так, как показано на фиг.1, и не изменяет типовых схемных реализаций счетчика адресов старших разрядов 3, блока памяти коэффициентов ассоциативности признаков 6 и аналого-цифрового преобразователя 4, представленных в известном устройстве и вышеприведенной литературе.
Предлагаемое устройство также может быть использовано для оперативного распознавания дорожных ситуаций в системах обеспечения активной безопасности транспорта при наличии множества дорожно-транспортных признаков распознавания с произвольным характером изменения значений.