ПОСЛЕДОВАТЕЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ ДВУХПОЛЯРНОГО НАПРЯЖЕНИЯ В ДВОИЧНЫЙ КОД ПОСЛЕДОВАТЕЛЬНОГО ПРИБЛИЖЕНИЯ

Полезная модель относится к вычислительной технике и может быть использована при цифровой обработке сигналов для преобразования двухполярного напряжения в цифровой двоичный код с увеличенным динамическим диапазоном преобразования.
Известен последовательный преобразователь однополярного напряжения в двоичный код со ступенчатым пилообразным напряжением (Гитис Э.И., Пискунов Е.А. Аналого-цифровые преобразователи. М.: Энергоиздат, 1981. С. 218, рис. 6.4)
Устройство состоит из n-разрядного двоичного суммирующего счетчика, n-разрядного параллельного цифроаналогового преобразователя; компаратора, генератора импульсов тактовой частоты, триггера запуска счета, двухвходового конъюнктора подачи счетных импульсов, выходы двоичного суммирующего счетчика соединены с одноименными входами параллельного цифроаналогового преобразователя, выход которого подключен к одному из входов компаратора, на другой вход компаратора подается преобразуемое напряжение, выход компаратора соединен со входом сброса триггера запуска счета, выход триггера запуска счета подключен к одному из входов конъюнктора подачи счетных импульсов, другой вход конъюнктора подачи счетных импульсов соединен с выходом генератора импульсов тактовой частоты, выход конъюнктора подачи счетных импульсов подключен ко входу поступления тактовых импульсов двоичного суммирующего счетчика.
Недостатками устройства являются невозможность преобразования двухполярного напряжения и малый динамический диапазон преобразования.
Известен последовательный преобразователь однополярного напряжения в двоичный код следящего типа (Зиатдинов С.И., Суетина Т.А., Поваренкин Н.В. Схемотехника телекоммуникационных устройств. Учебник. М.: Академия, 2016. С. 220, рис. 8.6). В состав преобразователя входят реверсивный n-разрядный счетчик, n-разрядный параллельный цифроаналоговый преобразователь, генератор импульсов тактовой частоты и компаратор. В преобразователе выходы реверсивного счетчика соединены с одноименными входами цифроаналогового преобразователя, выход цифроаналогового преобразователя подключен к одному из входом компаратора, на другой вход которого поступает преобразуемое напряжение, выход компаратора подключен к управляющему входу суммировании и вычитания реверсивного счетчика, счетный вход которого соединен с выходом генератора тактовой частоты.
Недостатками устройства являются невозможность преобразования разнополярного напряжения, а также малый динамический диапазон преобразования.
Наиболее близким по технической сущности к предлагаемой полезной модели является последовательный аналого-цифровой преобразователь напряжение-код, реализующий метод последовательного приближения (Гитис Э.И., Пискунов Е.А. Аналого-цифровые преобразователи. М.: Энергоиздат, 1981. С. 235, рис. 6.7,а). Устройство предназначено для преобразования однополярного напряжения в двоичный код. Преобразователь содержит n разрядных триггеров, n+1-разрядный сдвигающий регистр, n-разрядный параллельный цифроаналоговый преобразователь, n двухвходовых конъюнкторов, двухвходовой конъюнктор подачи тактовых импульсов, генератор тактовых импульсов и компаратор. Выходы n разрядных триггеров соединены с одноименными входами n-разрядного параллельного цифроаналогового преобразователя, выходы n двухвходовых конъюнкторов соединены соответственно со входами R сброса n разрядных триггеров, выход генератора тактовых импульсов соединен с первым входом двухвходового конъюнктора подачи тактовых импульсов, инвертирующий вход компаратора является входом подачи преобразуемого напряжения, выходы n разрядных триггеров являются выходами цифровых данных преобразователя.
Недостатками данного устройства являются невозможность преобразования двухполярного напряжения и малый динамический диапазон преобразования (малое отношение диапазона изменения преобразуемого напряжения к цене единицы младшего разряда).
Основная задача, на решение которой направлена полезная модель, состоит в разработке последовательного преобразователя двухполярного напряжения в двоичный код последовательного приближения.
Техническим результатом, достигаемым при осуществлении заявляемой полезной модели, является возможность преобразования двухполярного напряжения и увеличение динамического диапазона преобразования.
0
n-1
0
n-1
0
зн
вх
n-1
0
Указанный технический результат достигается тем, что последовательный преобразователь двухполярного напряжения в двоичный код последовательного приближения, включающий n разрядных триггеров, n+1-разрядный сдвигающий регистр, n-разрядный параллельный цифроаналоговый преобразователь, n двухвходовых конъюнкторов, двухвходовой конъюнктор подачи тактовых импульсов, генератор тактовых импульсов и компаратор, выходы n разрядных триггеров соединены соответственно с d,…,d входами n-разрядного параллельного цифроаналогового преобразователя, выход генератора тактовых импульсов соединен с первым входом двухвходового конъюнктора подачи тактовых импульсов, дополнительно содержит знаковый компаратор, аналоговый инвертор, первый аналоговый ключ, второй аналоговый ключ, аналоговый сумматор, логический инвертор, двухвходовой логический сумматор по модулю два, линию задержки, двухвходовой дизъюнктор подачи тактовых импульсов, двухвходовой дизъюнктор окончания преобразования, n двухвходовых дизъюнкторов сброса разрядных триггеров, триггер начала преобразования, выход n-разрядного параллельного цифроаналогового преобразователя соединен одновременно со входом аналогового инвертора и сигнальным входом второго аналогового ключа, выход которого соединен со вторым входом аналогового сумматора, выход аналогового инвертора соединен с сигнальным входом первого аналогового ключа, выход которого соединен с первым входом аналогового сумматора, выход которого соединен с неинвертирующим входом компаратора, инвертирующий вход компаратора соединен со входом знакового компаратора, выход которого одновременно соединен со входом логического инвертора, управляющим входом первого аналогового ключа и первым входом двухвходового логического сумматора по модулю два, выход которого соединен с первыми входами n двухвходовых конъюнкторов, выход логического инвертора соединен с управляющим входом второго аналогового ключа, выход компаратора соединен со вторым входом двухвходового логического сумматора по модулю два, выходы d,…,d n+1-разрядного сдвигающего регистра соединены соответственно со входами S установки n разрядных триггеров и вторыми входами n двухвходовых конъюнкторов, выходы которых соединены соответственно со вторыми входами n двухвходовых дизъюнкторов сброса разрядных триггеров, выходы которых соединены соответственно со входами R сброса n разрядных триггеров, выход d n+1-разрядного сдвигающего регистра соединен с первым входом двухвходового дизъюнктора окончания преобразования, выход которого соединен со входом R сброса триггера начала преобразования, выход которого соединен со вторым входом двухвходового конъюнктора подачи тактовых импульсов, выход которого соединен со вторым входом двухвходового дизъюнктора подачи тактовых импульсов, выход двухвходового дизъюнктора подачи тактовых импульсов соединен со входом С подачи тактовых импульсов n+1-разрядного сдвигающего регистра, первые входы n двухвходовых дизъюнкторов сброса разрядных триггеров соединены одновременно со входом R сброса n+1-разрядного сдвигающего регистра, вторым входом двухвходового дизъюнктора окончания преобразования и входом линии задержки, выход которой одновременно соединен с первым входом двухвходового дизъюнктора подачи тактовых импульсов и входом D подачи данных n+1-разрядного сдвигающего регистра, выход знакового компаратора является знаковым выходом d преобразователя, вход S триггера начала преобразования является входом импульса начала преобразования, инвертирующий вход компаратора является входом преобразуемого напряжения U, входы d,…,d n-разрядного параллельного цифроаналогового преобразователя являются выходами цифровых данных преобразователя.
Поставленный технический результат достигается за счет введения дополнительных блоков и связей между ними, что позволяет осуществить последовательное преобразование как положительного, так и отрицательного напряжения в двоичный код методом последовательного приближения, и в два раза повысить динамический диапазон преобразования.
Проведенный заявителем анализ уровня техники установил, что у аналогов отсутствует совокупность признаков, тождественных признакам заявляемого устройства «Последовательный преобразователь двухполярного напряжения в двоичный код последовательного приближения». Следовательно, заявляемое устройство соответствует условию «новизна».
Результаты поиска известных технических решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявляемого устройства, показали, что они не следуют явным образом из уровня техники.
Сущность полезной модели поясняется чертежом, представленным на фиг. 1.
0
n-1
0
n-1
0
зн
вх
n-1
0
Последовательный преобразователь двухполярного напряжения в двоичный код последовательного приближения, включающий n-разрядный параллельный цифроаналоговый преобразователь 1, n разрядных триггеров 2.0,…,2.n-1, n двухвходовых дизъюнктора сброса разрядных триггеров 3.0,…,3.n-1, n двухвходовых конъюнкторов 4.0,…,4.n-1, n+1-разрядный сдвигающий регистр 5, двухвходовой дизъюнктор подачи тактовых импульсов 6, линию задержки 7, двухвходовой дизъюнктор окончания преобразования 8, триггер начала преобразования 9, генератор тактовых импульсов 10, двухвходовой конъюнктор подачи тактовых импульсов 11, двухвходовой логический сумматор по модулю два 12, знаковый компаратор 13, компаратор 14, логический инвертор 15, второй аналоговый ключ 16, первый аналоговый ключ 17, аналоговый сумматор 18, аналоговый инвертор 19, выходы n разрядных триггеров 2.0,…,2.n-1 соединены соответственно с d,…,d входами n-разрядного параллельного цифроаналогового преобразователя 1, выход компаратора 14 соединен со вторым входом двухвходового логического сумматора по модулю два 12, выход которого соединен с первыми входами n двухвходовых конъюнкторов 4.0,…,4.n-1, выход генератора тактовых импульсов 10 соединен с первым входом двухвходового конъюнктора подачи тактовых импульсов 11, выход n-разрядного параллельного цифроаналогового преобразователя 1 соединен одновременно со входом аналогового инвертора 19 и сигнальным входом второго аналогового ключа 16, выход которого соединен со вторым входом аналогового сумматора 18, выход аналогового инвертора 19 соединен с сигнальным входом первого аналогового ключа 17, выход которого соединен с первым входом аналогового сумматора 18, выход которого соединен с неинвертирующим входом компаратора 14, инвертирующий вход компаратора 14 соединен со входом знакового компаратора 13, выход которого одновременно соединен со входом логического инвертора 15 и управляющим входом первого аналогового ключа 17, выход логического инвертора 15 соединен с управляющим входом второго аналогового ключа 16, выходы d,…,d n+1-разрядного сдвигающего регистра 5 одновременно соединены соответственно со входами установки S n разрядных триггеров 2.0,…,2.n-1 и вторыми входами n двухвходовых конъюнкторов 4.0,…,4.n-1, выходы которых соединены соответственно со вторыми входами n двухвходовых дизъюнкторов сброса разрядных триггеров 3.0,…,3.n-1, выходы которых соединены соответственно со входами R сброса n разрядных триггеров 2.0,…,2.n-1, выход d n+1-разрядного сдвигающего регистра 5 соединен с первым входом двухвходового дизъюнктора окончания преобразования 8, выход которого соединен со входом R сброса триггера начала преобразования 9, выход которого соединен со вторым входом двухвходового конъюнктора подачи тактовых импульсов 11, выход которого соединен со вторым входом двухвходового дизъюнктора подачи тактовых импульсов 6, выход двухвходового дизъюнктора подачи тактовых импульсов 6 соединен со входом С подачи тактовых импульсов n+1-разрядного сдвигающего регистра 5, первые входы n двухвходовых дизъюнкторов сброса разрядных триггеров 3.0,…,3.n-1 соединены одновременно со входом R сброса n+1-разрядного сдвигающего регистра 5, вторым входом двухвходового дизъюнктора окончания преобразования 8 и входом линии задержки 7, выход которой одновременно соединен с первым входом двухвходового дизъюнктора подачи тактовых импульсов 6 и входом D подачи данных n+1-разрядного сдвигающего регистра 5, выход знакового компаратора 13 соединен с первым входом двухвходового логического сумматора по модулю два 12 и является знаковым выходом d преобразователя, вход S триггера начала преобразования 9 является входом импульса начала преобразования, инвертирующий вход компаратора 14 является входом преобразуемого напряжения U, входы d,…,d n-разрядного параллельного цифроаналогового преобразователя 1 являются выходами цифровых данных преобразователя.
В качестве генератора импульсов тактовой частоты используют, например, автогенератор, в качестве компаратора - микросхему - AD8564AD, в качестве знакового компаратора - микросхему - AD8564AD, в качестве двухвходовых конъюнкторов - микросхему К155ЛИ1, в качестве сдвигающего регистра - микросхемы К531ИР12, в качестве двухвходовых дизъюнкторов - микросхему К155ЛЛ1, в качестве параллельного цифроаналогового преобразователя - микросхему К572ПА1, качестве аналогового инвертора - микросхему К140УД7, в качестве логических ключей - микросхему К176КТ1, качестве аналогового сумматора - микросхему К140УД7, в качестве логических инверторов - микросхему К155ЛН1, в качестве двухвходового логического сумматора по модулю два - микросхему К155ЛП5, в качестве линии задержки - последовательно соединенные две микросхемы К155ЛЛ1, в качестве триггеров - микросхему К155ТМ2 [1,2].
Последовательный преобразователь двухполярного напряжения в двоичный код последовательного приближения работает следующим образом.
n
n-1
0
Исходное состояние преобразователя. Импульс "Сброс" одновременно поступает на вход R сброса n+1-разрядного сдвигающего регистра 5, вход линии задержки 7, первые входы n двухвходовых дизъюнкторов сброса разрядных триггеров 3.0,…,3.n-1 и второй вход двухвходового дизъюнктора окончания преобразования 8. В результате обнуляется n+1-разрядный сдвигающий регистр 5, на выходах n двухвходовых дизъюнкторов сброса разрядных триггеров 3.0,…,3.n-1 и выходе двухвходового дизъюнктора окончания преобразования 8 формируются положительные импульсы уровня логической единицы, которые поступают на входы R сброса n разрядных триггеров 2.0,…,2.n-1 и триггера начала преобразования 9. Таким образом, все триггеры сбрасываются и на их выходах устанавливаются низкие напряжения уровня логического нуля. При этом на выходе n-разрядного параллельного цифроаналогового преобразователя 1 устанавливается нулевое напряжение, которое через аналоговый инвертор 19, аналоговые ключи 16 или 17 и аналоговый сумматор 18 поступает на неинвертирующий вход компаратора 14. Одновременно импульс "Сброс" задерживается в линии задержки 7 и с ее выхода поступает на вход D записи данных n+1-разрядного сдвигающего регистра 5 и первый вход двухвходового дизъюнктора подачи тактовых импульсов 6, с выхода которого положительный импульс уровня логической единицы поступает на вход С подачи тактовых импульсов n+1-разрядного сдвигающего регистра 5. В результате на входах С и D n+1-разрядного сдвигающего регистра 5 присутствуют напряжения уровня логической единицы и в старший разряд d n+1-разрядного сдвигающего регистра 5 записывается логическая единица. Остальные разряды d,…,d n+1-разрядного сдвигающего регистра 5 обнулены. По окончании задержанного импульса "Сброс" на входе D n+1-разрядного сдвигающего регистра 5 устанавливается низкое напряжение уровня логического нуля.
вх
зн
зн
При положительном входном напряжение U на выходе знакового компаратор 13 формируется нулевое напряжение и значение знакового разряда становится d=0, которое поступает на выход преобразователя d. Нулевое напряжение с выхода знакового компаратора 13 одновременно поступает на первый вход двухвходового логического сумматора по модулю два 12 и на вход логического инвертора 15, которым преобразуется в напряжение уровня логической единицы. Далее высокое напряжение с выхода логического инвертора 15 поступает на управляющий вход второго аналогового ключа 16. Второй аналоговый ключ 16 под действием управляющего высокого напряжения открывается и положительное выходное напряжение n-разрядного параллельного цифроаналогового преобразователя 1 поступает через второй аналоговый ключ 16 на второй вход аналогового сумматора 18. В это время первый аналоговый ключ 17 закрыт, так как на его управляющем входе действует низкое напряжение уровня логического нуля, поступающее с выхода знакового компаратора 13. В результате выходное напряжение аналогового сумматора 18 поступает на неинвертирующий вход компаратора 14.
n
n-1
n
n-1
n-1
вх
При подаче импульса начала преобразования "Пуск" на вход S триггера начала преобразования 9 триггер начала преобразования 9 устанавливается в единичное состояние и на его выходе формируется высокое напряжение уровня логической единицы, которое поступает на второй вход двухвходового конъюнктора подачи тактовых импульсов 11, тем самым разрешая прохождение тактовых импульсов с выхода генератора тактовых импульсов 10 на второй вход двухвходового дизъюнктора подачи тактовых импульсов 6. Первым тактовым импульсом с выхода двухвходового дизъюнктора подачи тактовых импульсов 6, поступающим на вход С n+1-разрядного сдвигающего регистра 5, логическая единица из разряда d n+1-разрядного сдвигающего регистра 5 переписывается в разряд d, а в разряд d со входа D записывается логический ноль. На выходе d n+1-разрядного сдвигающего регистра 5 появляется высокое напряжение уровня логической единицы, которое поступает на вход S старшего разрядного триггера 2.n-1. Разрядный триггер 2.n-1 устанавливается в единичное состояние, его высокое выходное напряжение уровня логической единицы поступает на вход d старшего разряда n-разрядного параллельного цифроаналогового преобразователя 1, на выходе которого вырабатывается положительное напряжение, пропорциональное весу старшего разряда. Положительное выходное напряжение n-разрядного параллельного цифроаналогового преобразователя 1 поступает далее через открытый второй аналоговый ключ 16 и аналоговый сумматор 18 на неивертирующий вход компаратора 14, где сравнивается с входным напряжением U.
n-2
0
Если напряжение на неинвертирующем входе компаратора 14 больше входного напряжения, то компаратор 14 срабатывает и на его выходе устанавливается высокое напряжение уровня логической единицы, которое поступает на второй вход двухвходового логического сумматора по модулю два 12, на первом входе которого присутствует низкое напряжение уровня логического нуля с выхода знакового компаратора 13. На выходе двухвходового логического сумматора по модулю два 12 устанавливается высокое напряжение уровня логической единицы, которое поступает на первые входы n двухвходовых конъюнкторов 4.0,…,4.n-1. Из всех n двухвходовых конъюнкторов 4.0,…,4.n-1 только у старшего двухвходового конъюнктора 4.n-1 на обоих входах присутствует высокое напряжение уровня логической единицы. У остальных конъюнкторов на вторых входах напряжение низкого уровня, поступающее с выходов d,…,d n+1-разрядного сдвигающего регистра 5. В результате на выходе старшего двухвходового конъюнктора 4.n-1 появляется высокое напряжение уровня логической единицы, которое поступает на второй вход старшего двухвходового дизъюнктора 3.n-1 и с его выхода на вход R сброса триггера 2.n-1, который сбрасывается.
Если напряжение на неинвертирующем входе компаратора 14 меньше входного напряжения, то компаратор 14 не срабатывает и на его выходе присутствует низкое напряжение уровня логического нуля, которое поступает на второй вход двухвходового логического сумматора по модулю два 12, на выходе которого устанавливается низкое напряжение уровня логического нуля. Это напряжение поступает на первые входы n двухвходовых конъюнкторов 4.0,…,4.n-1. На их выходах устанавливаются низкие напряжения уровня логического нуля, которые через двухвходовые дизъюнкторы сброса разрядных триггеров 3.0,…,3.n-1 поступают на входы R разрядных триггеров 2.0,…,2.n-1. В результате установленный ранее в единичное состояние старший разрядный триггер 2.n-1 не сбрасывается.
n-1
0
Следующим тактовым импульсом логическая единица в n+1-разрядном сдвигающем регистре 5 сдвигается в n-2-ой разряд и в единичное состояние устанавливается разрядный триггер 2.n-2. В n-1 разряд n+1-разрядного сдвигающего регистра 5 записывается логический ноль. Далее выше описанный процесс работы преобразователя повторяется до тех пор, пока последовательно не будут установлены в единичное состояние все разрядные триггеры. Установившийся на входах n-разрядного параллельного цифроаналогового преобразователя 1 код поступает на выходы d,…,d преобразователя.
вх
зн
зн
При отрицательном входном напряжение U на выходе знакового компаратор 13 формируется высокое напряжение уровня логической единицы и значение знакового разряда становится d=1, которое поступает на выход преобразователя d. Высокое напряжение с выхода знакового компаратора 13 поступает на первый вход двухвходового логического сумматора по модулю два 12, на управляющий вход первого аналогового ключа 17 и на вход логического инвертора 15, которым преобразуется в низкое напряжение уровня логического нуля, которое поступает на управляющий вход второго аналогового ключа 16. В результате первый аналоговый ключ 17 под действием высокого управляющего напряжения открывается, а второй аналоговый ключ 16 под действием низкого управляющего напряжения закрывается. При этом положительное выходное напряжение n-разрядного параллельного цифроаналогового преобразователя 1 после инверсии в аналоговом инверторе 19 и через открытый первый аналоговый ключ 17 поступает на первый вход аналогового сумматора 18. В результате отрицательное выходное напряжение аналогового сумматора 18 поступает на неинвертирующий вход компаратора 14.
Если напряжение на неинвертирующем входе компаратора 14 меньше входного напряжения (больше по абсолютной величине), то компаратор 14 не срабатывает и на его выходе устанавливается низкое напряжение уровня логического нуля, которое поступает на второй вход двухвходового логического сумматора по модулю два 12. Так как на его первом входе присутствует высокое напряжение уровня логической единицы с выхода знакового компараторе 13, то на выходе двухвходового логического сумматора по модулю два 12 устанавливается высокое напряжение уровня логической единицы, которое поступает на первые входы n двухвходовых конъюнкторов 4.0,…,4.n-1. На первом такте работы преобразователя из всех n двухвходовых конъюнкторов 4.0,…,4.n-1 только у старшего двухвходового конъюнктора 4.n-1 на обоих входах присутствует высокое напряжение уровня логической единицы. У остальных конъюнкторов на вторых входах напряжение низкого уровня. В результате на выходе двухвходового конъюнктора 4.n-1 появляется высокое напряжение уровня логической единицы, которое поступает на второй вход старшего двухвходового дизъюнктора 3.n-1 и с его выхода на вход R сброса триггера 2.n-1, сбрасывая триггер.
Если напряжение на неинвертирующем входе компаратора 14 больше входного напряжения (меньше по абсолютной величине), то компаратор 14 срабатывает и на его выходе устанавливается высокое напряжение уровня логической единицы, которое поступает на второй вход двухвходового логического сумматора по модулю два 12. Так как на его первом входе присутствует высокое напряжение с выхода знакового компараторе 13, то на выходе двухвходового логического сумматора по модулю два 12 устанавливается низкое напряжение уровня логического нуля, которое поступает на первые входы n двухвходовых конъюнкторов 4.0,…,4.n-1. На их выходах устанавливаются низкие напряжения уровня логического нуля, которые через двухвходовые дизъюнкторы сброса разрядных триггеров 3.0,…,3.n-1 поступают на входы R разрядных триггеров 2.0,…,2.n-1. В результате установленный ранее в единичное состояние разрядный триггер 2.n-1 не сбрасывается.
Следующим тактовым импульсом логическая единица в n+1-разрядном сдвигающем регистре 5 сдвигается в n-2-ой разряд и в единичное состояние устанавливается разрядный триггер 2.n-2. В n-1 разряд n+1-разрядного сдвигающего регистра 5 записывается логический ноль. Далее выше описанный процесс работы преобразователя повторяется до тех пор, пока последовательно не будут установлены в единичное состояние все разрядные триггеры.
В результате предложенный преобразователь позволяет осуществлять преобразование как положительного, так и отрицательного напряжения в двоичный код и тем самым увеличить в два раза динамический диапазон преобразования по сравнению с прототипом.
Преобразование двухполярного напряжения в двоичный код достигается за счет того, что в составе преобразователя имеется аналоговый инвертор, позволяющий сравнивать в компараторе положительное преобразуемое напряжение с положительным напряжением с выхода цифроаналогового преобразователя и при отрицательном преобразуемом напряжении - с отрицательным напряжением после инверсии выходного напряжения цифроаналогового преобразователя. Преобразование как положительного, так и отрицательного напряжения в двоичный код увеличивает динамический диапазон преобразования в два раза.
Сопоставление параметров, характеризующих заявляемое устройство и прототип, позволяют сделать вывод о том, что заявляемое устройство обеспечивает возможность преобразования в двоичный код двухполярного напряжения и увеличить в два раза динамический диапазон преобразования.
Приведенные сведения доказывают, что при осуществлении заявленной модели выполняются следующие условия:
- средство, воплощающее предлагаемое устройство при его осуществлении, предназначено для использования в вычислительной технике, а именно в цифровых устройствах обработки сигналов;
- для заявленного устройства в том виде, как оно охарактеризовано в независимом пункте формулы полезной модели, подтверждена возможность ее осуществления с помощью описанных до даты подачи заявки средств;
- средство, воплощающее заявленное устройство при его осуществлении, способно обеспечить получение указанного технического результата.
Следовательно, заявленное устройство соответствует условию «промышленная применимость».
Источники информации:
1. Зиатдинов С.И., Суетина Т.А., Поваренкин Н.В. Схемотехника телекоммуникационных устройств. Учебник. М.: Академия, 2016.
2. Шило В.Л. Популярные цифровые микросхемы. М.: Радио и связь, 1988.