Малогабаритный информационно-стабильный R-S триггер

Предлагаемая полезная модель относится к импульсной технике, а именно к логическим устройствам, и может быть использована в устройствах памяти, центральных процессорах и счетчиках.
Известен трехполюсный рубильник, содержащий дугогасительную камеру, центральный рычажный привод, вход Р и выход Q. Ножи трех полюсов соединены изоляционным валиком, на который действует тяга рычажного привода. При замыкании Р на выходе Q формируется единица, при размыкании Р на выходе Q формируется ноль (Чунихин А.А. Электрические аппараты : общий курс : учебник для энергетических и электротехнических институтов и факультетов / А.А. Чунихин. - Изд. 2-е, перераб. и доп. - Москва: Энергия, 1975. - Стр. 445, рис, 16-2).
Однако описанное устройство имеет следующие недостатки: один выход, отсутствие памяти, габариты, ручное управление.
Наиболее близким по технической сущности к заявленному устройству (прототипом) является RS-триггер, содержащий два логических элемента ИЛИ-НЕ, вход R (Reset) и вход S (Set), выходы прямой Q и инверсный  Вход R (Reset-запрет) соединен с первым входом первого логического элемента ИЛИ-НЕ. Выход первого логического элемента ИЛИ-НЕ соединен с выходом Q и с первым входом второго логического элемента ИЛИ-НЕ. Вход S (Set-установка) соединен со вторым входом второго логического элемента ИЛИ-НЕ. Выход второго логического элемента ИЛИ-НЕ соединен с инверсным выходом  и со вторым входом первого логического элемента ИЛИ-НЕ (Электронные промышленные устройства : учебник для студентов вузов : специальность : промышленная электроника / В.И. Васильев, Ю.М. Гусев, В.Н. Миронов [и др.] - Москва : Высш. Шк., 1988. - Стр. 98, рис. 2.21, а).
В качестве недостатка описанного устройства можно отметить отсутствие возможности четкой работы в режимах памяти и запрета, во-первых, вследствие неопределенности значений выходных сигналов на выходах прямом Q и инверсном  при одновременном низком или нулевом уровне входных сигналов на входы S и R в режиме памяти, во-вторых, вследствие нечеткости работы при одновременном высоком уровне входных сигналов на входе S и входе R в режиме запрет, тогда на выходах прямом Q и инверсном  одновременно ноль сигнала.
Техническая проблема, решение которой обеспечивается при осуществлении полезной модели, заключается в создании малогабаритного информационно-стабильного R-S триггера, способного четко работать в режимах памяти и запрета.
Решение данной проблемы достигается тем, что R-S триггер, содержащее два логических элемента, в качестве одного из которых использован логический элемент ИЛИ-НЕ, вход R (Reset) и вход S(Set), выходы прямой Q и инверсный  причем выход логического элемента ИЛИ-НЕ соединен с инверсным выходом  согласно полезной модели содержит в качестве другого логического элемента двухвходовой логический элемент И, один из входов которого является инверсным. Вход R (Reset) соединен с инверсным входом логического элемента И. Вход S (Set) соединен с анодом первого диода диодного коммутатора, катод которого соединен с узлом, связанным со вторым входом логического элемента И и с катодом второго диода диодного коммутатора. При этом выход логического элемента И соединен с прямым выходом Q и с анодом второго диода диодного коммутатора, а так же со входом логического элемента ИЛИ-НЕ.
Четкость в работе малогабаритного информационно-стабильного R-S триггера в режимах памяти и запрета обеспечивается использованием в обратной связи диодного коммутатора между выходом и прямым входом логического элемента И.
Предлагаемая полезная модель поясняется таблицей, в которой представлены режимы работы малогабаритного информационно-стабильного R-S триггера, и чертежом, где на фиг. 1 приведена поэлементная схема малогабаритного информационно-стабильного R-S триггера, а на фиг. 2 - тактовая диаграмма работы устройства по фиг. 1
Кроме того, на чертеже используются следующие обозначения:
- R - вход триггера;
- S - вход триггера;
- Q - выход триггера;
-  - выход триггера;
- ЛЭ1 - логический элемент И;
- ЛЭ2 - логический элемент ИЛИ-НЕ;
- D1, D2 - диоды диодного коммутатора;
- t1 - t6 - моменты времени.
Малогабаритный информационно-стабильный R-S триггер содержит вход 1(R) (Reset) соединенный с инверсным входом 2 двухвходового логического элемента 3(ЛЭ1) И. Вход 4(S) (Set) соединен с анодом первого диода 5(D1) диодного коммутатора. Катод первого диода 5(D1) диодного коммутатора соединен с узлом 6, связанным со вторым входом 7 двухвходового логического элемента 3(ЛЭ1) И и с катодом второго диода 8 (D2) диодного коммутатора. Выход 9 логического элемента 3(ЛЭ1) И через узел 10 соединен с прямым выходом триггера (Q), с анодом второго диода 8 (D2) диодного коммутатора и со входом 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ. Выход 13 которого соединен с инверсным выходом
Так как устройство является элементом памяти, то рассматриваются все режимы работы в соответствии с приведенной таблицей.
В первый момент времени t1 (таблица №1 и фиг 2) на вход 1(R) (Reset) подается единичный сигнал, который поступает на инверсный вход 2 логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается единичный сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, далее единичный сигнал с первого диода 5(D1) диодного коммутатора поступает через узел 6 на второй вход 7 логического элемента 3(ЛЭ1) И. С выхода 9 первого логического элемента 3(ЛЭ1) И через узел 10 нулевой сигнал подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ единичный сигнал поступает на инверсный выход триггера  Таким образом, на выходе Q=0,  (запрет).
Во второй момент времени t2 на вход 1(R) (Reset) продолжает поступать единичный сигнал, который поступает на инверсный вход 2 первого логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается нулевой сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, далее нулевой сигнал с первого диода 5(D1) диодного коммутатора поступает через узел 6 на второй вход 7 первого логического элемента 3(ЛЭ1) И. С выхода 9 первого логического элемента 3(ЛЭ1) И через узел 10 нулевой сигнал подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ единичный сигнал поступает на инверсный выход триггера  Таким образом, на выходе Q=0,  (запрет).
В третий момент времени t3 на вход 1(R) (Reset) подается нулевой сигнал, который поступает на инверсный вход 2 первого логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается единичный сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, далее единичный сигнал с первого диода 5(D1) диодного коммутатора поступает через узел 6 на второй вход 7 первого логического элемента 3(ЛЭ1) И. С выхода 9 первого логического элемента 3(ЛЭ1) И через узел 10 единичный сигнал подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ нулевой сигнал поступает на инверсный выход триггера  Таким образом, на выходе Q=1  (установка).
В четвертый момент времени 14 на вход 1(R) (Reset) продолжает поступать нулевой сигнал, который поступает на инверсный вход 2 первого логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается единичный сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора. Однако с выхода второго диода 11 (D2) через узел 6 на вход 2 логического элемента 3(ЛЭ1) И поступает единица, поэтому на входе 9 логического элемента 3(ЛЭ1) И остается единица (память), которая через узел 10 поступает на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ нулевой сигнал поступает на инверсный выход триггера  Таким образом, на выходе Q=1  (режим памяти).
В пятый момент времени t5 на вход 1(R) (Reset) подается единичный сигнал, который поступает на инверсный вход 2 логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается единичный сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, далее единичный сигнал с первого диода 5(D1) диодного коммутатора поступает через узел 6 на второй вход 7 логического элемента 3(ЛЭ1) И. С выхода 9 первого логического элемента 3(ЛЭ1) И через узел 10 нулевой сигнал подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ единичный сигнал поступает на инверсный выход триггера  Таким образом, на выходе Q=0  (запрет)
В шестой момент времени t6 на вход 1(R) (Reset) подается нулевой сигнал, который поступает на инверсный вход 2 первого логического элемента 3(ЛЭ1) И. На вход 4(S) (Set) подается нулевой сигнал, который поступает на анод первого диода 5(D1) диодного коммутатора, Однако с выхода второго диода 11 (D2) через узел 6 на вход 2 логического элемента 3(ЛЭ1) И поступает ноль, поэтому на входе 9 логического элемента 3(ЛЭ1) И остается ноль (память), нулевой сигнал через узел 10 подается на прямой выход триггера (Q), на анод второго диода 8(D2) диодного коммутатора и на вход 11 логического элемента 12(ЛЭ2) ИЛИ-НЕ, с выхода 13 логического элемента 12(ЛЭ2) ИЛИ-НЕ единичный сигнал поступает на инверсный выход триггера  Таким образом, на выходе Q=0  (режим памяти).
Следовательно, предполагаемое устройство четко работает в режимах памяти, запрета и единичной установки.