СПОСОБ И УСТРОЙСТВО ТРАНСЛЯЦИИ АДРЕСА

1. Способ управления смещенным доступом к памяти в процессоре, содержащий этапы, на которых:
распознают доступ в зону в памяти, пересекающую границу страницы между первой и второй страницами памяти; и
связывают информацию трансляции адреса, ассоциированную с первой и второй страницами памяти, причем в ответ на последующий доступ к такой же зоне в памяти информацию трансляции адреса, ассоциированную с первой и второй страницами, извлекают на основании единичной трансляции адреса.
2. Способ по п.1, в котором этап, на котором распознают адрес, содержит этап, на котором идентифицируют адрес, сконфигурированный так, чтобы вызывать пересечение границы страницы во время доступа к памяти.
3. Способ по п.2, в котором этап, на котором связывают информацию трансляции адреса, ассоциированную с первой и второй страницами памяти, содержит этап, на котором связывают адрес с информацией трансляции адреса, ассоциированной со второй страницей памяти.
4. Способ по п.2, дополнительно содержащий этап, на котором дублируют команду, которая представляет адрес, причем исполнение команды завершают на основании физического адреса, ассоциированного с первой страницей памяти, и исполнение дублированной команды завершают на основании физического адреса, ассоциированного со второй страницей памяти.
5. Способ по п.1, в котором этап, на котором связывают информацию трансляции адреса, ассоциированную с первой и второй страницами памяти, содержит этапы, на которых:
сохраняют информацию о виртуальном адресе и информацию о физическом адресе, ассоциированную с первой страницей памяти в элементе буфера ассоциативной трансляции; и
связывают элемент буфера ассоциативной трансляции с информацией физического адреса, ассоциированной со второй страницей памяти.
6. Способ по п.5, в котором этап, на котором связывают элемент буфера ассоциативной трансляции с информацией физического адреса, ассоциированной со второй страницей памяти, содержит этап, на котором сохраняют информацию о физическом адресе, ассоциированную со второй страницей памяти и информацией, идентифицирующей элемент буфера ассоциативной трансляции.
7. Способ по п.5, в котором этап, на котором связывают элемент буфера ассоциативной трансляции с информацией физического адреса, ассоциированной со второй страницей памяти, содержит этапы, на которых:
сохраняют информацию о виртуальном и физическом адресах, ассоциированную с первой страницей памяти, и информацию о физическом адресе, ассоциированную со второй страницей памяти в элементе буфера ассоциативной трансляции; и
устанавливают один или более битов в элементе буфера ассоциативной трансляции для указания виртуального адреса, ассоциированного с первой страницей памяти, вызывающего пересечение границы страницы.
8. Способ по п.1, дополнительно содержащий этап, на котором обрывают связь между информацией трансляции адреса, ассоциированной с первой и второй страницами памяти.
9. Способ по п.8, в котором этап, на котором обрывают связь, содержит этап, на котором объявляют недействительной информацию, связывающую информацию о физическом адресе, ассоциированную со второй страницей памяти, по отношению к информации о виртуальном адресе, ассоциированной с первой страницей памяти.
10. Процессор, содержащий схему, выполненную с возможностью:
распознавания доступа в область памяти, пересекающую границу страницы между первой и второй страницами памяти; и
связывания информации трансляции адреса, ассоциированной с первой и второй страницами памяти, причем в ответ на последующий доступ в ту же зону памяти информация трансляции адреса, ассоциированная с первой и второй страницами, извлекается на основании единичной трансляции адреса.
11. Процессор по п.10, в котором схема выполнена с возможностью идентификации адреса, сконфигурированного так, чтобы вызывать пересечение границы страницы во время доступа к памяти.
12. Процессор по п.11, в котором схема выполнена с возможностью связывания адреса с информацией трансляции адреса, ассоциированной со второй страницей памяти.
13. Процессор по п.11, в котором схема дополнительно выполнена с возможностью дублирования команды, которая представляет адрес, причем исполнение команды завершается, основываясь на физическом адресе, ассоциированном с первой страницей памяти, и исполнение дублированной команды завершается, основываясь на физическом адресе, ассоциированном со второй страницей памяти.
14. Процессор по п.10, в котором схема выполнена с возможностью хранения информации о виртуальном адресе и информации о физическом адресе, ассоциированной с первой страницей памяти в элементе буфера ассоциативной трансляции.
15. Процессор по п.14, в котором схема выполнена с возможностью хранения информации о физическом адресе, ассоциированной со второй страницей памяти, и информации, идентифицирующей элемент буфера ассоциативной трансляции.
16. Процессор по п.14, в котором схема выполнена с возможностью хранения информации о виртуальном и физическом адресе, ассоциированной с первой страницей памяти, и информации о физическом адресе, ассоциированной со второй страницей памяти в элементе буфера ассоциативной трансляции, и установления одного или более битов в элементе буфера ассоциативной трансляции для указания виртуального адреса, ассоциированного с первой страницей памяти, вызванной пересечением границы страницы.
17. Процессор по п.10, в котором схема дополнительно выполнена с возможностью обрывания связи между информацией трансляции адреса, ассоциированной с первой и второй страницами памяти.
18. Процессор по п.17, в котором схема выполнена с возможностью объявления недействительной информации, связывающей информацию о физическом адресе, ассоциированную со второй страницей памяти, по отношению к информации о виртуальном адресе, ассоциированном с первой страницей памяти.
19. Способ выполнения трансляции адреса в процессоре, содержащий этапы, на которых:
распознают команду, сконфигурированную для осуществления доступа в область памяти, пересекающую границу страницы между первой и второй страницами памяти;
транслируют виртуальный адрес, представленный командой, в физический адрес, ассоциированный с первой страницей; и
извлекают физический адрес, ассоциированный со второй страницей памяти, основываясь на ранее установленной информации, связывающей виртуальный адрес с физическим адресом, ассоциированным со второй страницей памяти.
20. Способ по п.19, дополнительно содержащий этап, на котором дублируют команду, причем исполнение команды заканчивается, основываясь на физическом адресе, ассоциированном с первой страницей памяти, и исполнение дублированной команды завершается, основываясь на физическом адресе, ассоциированном со второй страницей памяти.
21. Способ по п.19, в котором этап, на котором транслируют виртуальный адрес, содержит этапы, на которых:
идентифицируют элемент буфера ассоциативной трансляции, соответствующий виртуальному адресу; и
извлекают физический адрес, ассоциированный с первой страницей памяти, из элемента буфера ассоциативной трансляции.
22. Способ по п.21, в котором этап, на котором извлекают физический адрес, ассоциированный со второй страницей памяти, содержит этапы, на которых:
определяют, совпадает ли ранее установленная информация с соответствующей информацией, сохраненной в элементе буфера ассоциативной трансляции; и
извлекают информацию трансляции адреса в ответ на совпадение информации.
23. Способ по п.21, в котором этап, на котором извлекают физический адрес, ассоциированный со второй страницей памяти, содержит этапы, на которых:
определяют, указывают ли один или более битов в элементе буфера ассоциативной трансляции связь между первой и второй страницами памяти; и
извлекают информацию трансляции адреса из элемента буфера ассоциативной трансляции, содержащего физический адрес, ассоциированный с первой страницей памяти, в ответ на один или более битов, указывающих связь между первой и второй страницами памяти.
24. Процессор, содержащий схему, выполненную с возможностью:
распознавания команды, сконфигурированной для осуществления доступа к зоне в памяти, пересекающей границу страницы между первой и второй страницами памяти;
трансляции виртуального адреса, представленного командой, в физический адрес, ассоциированный с первой страницей памяти; и
извлечения физического адреса, ассоциированного со второй страницей памяти, основываясь на ранее установленной информации, связывающей виртуальный адрес с физическим адресом, ассоциированным со второй страницей памяти.
25. Процессор по п.24, в котором схема дополнительно выполнена с возможностью дублирования команды, в которой исполнение команды завершается, основываясь на физическом адресе, ассоциированном с первой страницей памяти, и исполнение дублированной команды завершается, основываясь на физическом адресе, ассоциированном со второй страницей памяти.
26. Процессор по п.24, в котором схема выполнена с возможностью идентификации элемента буфера ассоциативной трансляции, соответствующего виртуальному адресу, и извлечения физического адреса, ассоциированного с первой страницей памяти из элемента буфера ассоциативной трансляции.
27. Процессор по п.26, в котором схема выполнена с возможностью определения, совпадает ли ранее установленная информация с соответствующей информацией, сохраненной в элементе буфера ассоциативной трансляции, и извлечения информации трансляции адреса в ответ на совпадение информации.
28. Процессор по п.26, в котором схема выполнена с возможностью определения, указывает ли один или более битов в элементе буфера ассоциативной трансляции связь между первой и второй страницами памяти, и извлечения информации трансляции адреса из элемента буфера ассоциативной трансляции, содержащего физический адрес, ассоциированный с первой страницей памяти, в ответ на один или более битов, указывающих связь между первой и второй страницами памяти.