СПОСОБ СОГЛАСОВАНИЯ СКОРОСТИ ПОЛЯРНОГО КОДА И УСТРОЙСТВО СОГЛАСОВАНИЯ СКОРОСТИ ПОЛЯРНОГО КОДА

1. Способ согласования скорости полярного кода, содержащий этапы, на которых:
выполняют матричное перемежение с инвертированием порядка битов BRO над несистематическим полярным кодом, выводимым полярным кодером, для получения перемеженных битов; и
определяют, на основании перемеженных битов, выходную последовательность с согласованной скоростью.
2. Способ по п. 1, в котором этап, на котором выполняют матричное перемежение BRO над несистематическим полярным кодом, выводимым полярным кодером, для получения перемеженных битов содержит этапы, на которых:
записывают биты несистематического полярного кода в строку для формирования первой матрицы M1 строк × M2 столбцов;
выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO с размером M2;
выполняют вторую операцию замены над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO с размером M1; и
считывают биты в соответствии со столбцом третьей матрицы и используют эти биты в качестве перемеженных битов; при этом
M1 и M2 являются положительными целыми числами.
3. Способ по п. 1, в котором этап, на котором выполняют матричное перемежение BRO над полярным кодом, выводимым полярным кодером, для получения перемеженных битов содержит этапы, на которых:
записывают биты несистематического полярного кода в столбец для формирования первой матрицы M1 строк × M2 столбцов;
выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO с размером M2;
выполняют вторую операцию замены над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO с размером M1; и
считывают биты в соответствии со строкой третьей матрицы и используют эти биты в качестве перемеженных битов; при этом
M1 и M2 являются положительными целыми числами.
4. Способ согласования скорости полярного кода, содержащий этапы, на которых:
разделяют систематический полярный код, выводимый полярным кодером, на системные биты и биты проверки на четность;
выполняют матричное перемежение с инвертированием порядка битов BRO над системными битами для получения первой группы перемеженных битов и выполняют матричное перемежение BRO над битами проверки на четность для получения второй группы перемеженных битов; и
определяют, на основании первой группы перемеженных битов и второй группы перемеженных битов, выходную последовательность с согласованной скоростью.
5. Способ по п. 4, в котором этап, на котором выполняют матричное перемежение BRO над системными битами для получения первой группы перемеженных битов, содержит этапы, на которых:
записывают системные биты в строку для формирования первой матрицы M1 строк × M2 столбцов; выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO с размером M2; выполняют вторую операцию замены над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO с размером M1; и считывают биты в соответствии со столбцом третьей матрицы, и используют эти биты в качестве первой группы перемеженных битов; или
записывают системные биты в столбец для формирования первой матрицы M1 строк × M2 столбцов; выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO с размером M2; выполняют вторую операцию замены над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO с размером M1; и считывают биты в соответствии со строкой третьей матрицы, и используют биты в качестве первой группы перемеженных битов; при этом
M1 и M2 являются положительными целыми числами.
6. Способ по п. 4, в котором этап, на котором выполняют матричное перемежение BRO над битами проверки на четность для получения второй группы перемеженных битов, содержит этапы, на которых:
записывают биты проверки на четность в строку для формирования первой матрицы M1 строк × M2 столбцов; выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO с размером M2; выполняют вторую операцию замены над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO с размером M1; и считывают биты в соответствии со столбцом третьей матрицы, и используют биты в качестве второй группы перемеженных битов; или
записывают биты проверки на четность в столбец для формирования первой матрицы M1 строк × M2 столбцов; выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO с размером M2; выполняют вторую операцию замены над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO с размером M1; и считывают биты в соответствии со строкой третьей матрицы, и используют биты в качестве второй группы перемеженных битов; при этом
M1 и M2 являются положительными целыми числами.
7. Устройство согласования скорости полярного кода, содержащее:
невременную память, выполненную с возможностью хранения инструкций, используемых для выполнения следующих операций:
выполнения матричного перемежения с инвертированием порядка битов BRO над несистематическим полярным кодом, выводимым полярным кодером, для получения перемеженных битов; и
определения, на основании перемеженных битов, выходной последовательности с согласованной скоростью,
процессор, соединенный с памятью и выполненный с возможностью осуществлять инструкции, хранимые в памяти.
8. Устройство согласования скорости по п. 7, в котором этап перемежения включает в себя этапы, на которых: записывают биты несистематического полярного кода в строку для формирования первой матрицы M1 строк × M2 столбцов; выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO в M2 битов; выполняют вторую операцию замены над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO в M1 битов; и считывают биты в соответствии со столбцом третьей матрицы; при этом
M1 и M2 являются положительными целыми числами.
9. Устройство согласования скорости по п. 7, в котором этап перемежения включает в себя этапы, на которых: записывают биты несистематического полярного кода в столбец для формирования первой матрицы M1 строк × M2 столбцов; выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO в M2 битов; выполняют вторую операцию замены над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO в M1 битов; и считывают биты в соответствии со строкой третьей матрицы; при этом
M1 и M2 являются положительными целыми числами.
10. Устройство согласования скорости, содержащее невременную память, выполненную с возможностью хранения инструкций, используемых для выполнения следующих операций:
разделения систематического полярного кода, выводимого полярным кодером, на системные биты и биты проверки на четность;
выполнения матричного перемежения с инвертированием порядка битов BRO над системными битами для получения первой группы перемеженных битов и выполнения матричного перемежения BRO над битами проверки на четность для получения второй группы перемеженных битов; и
определения, на основании первой группы перемеженных битов и второй группы перемеженных битов, выходной последовательности с согласованной скоростью.
11. Устройство согласования скорости по п. 10, в котором этап перемежения включает в себя этапы, на которых: записывают биты, которые будут перемежаться, в строку для формирования первой матрицы M1 строк × M2 столбцов; выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO в M2 битов; выполняют вторую операцию замены над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO в M1 битов; и считывают биты в соответствии со столбцом третьей матрицы; при этом
M1 и M2 являются положительными целыми числами.
12. Устройство согласования скорости по п. 10, в котором этап перемежения включает в себя этапы, на которых:
записывают биты, которые будут перемежаться, в столбец для формирования первой матрицы M1 строк × M2 столбцов; выполняют первую операцию замены над столбцом первой матрицы для получения второй матрицы, при этом первая операция замены является операцией BRO в M2 битов; выполняют вторую замену над строкой второй матрицы для получения третьей матрицы, при этом вторая операция замены является операцией BRO в M1 битов; и считывают биты в соответствии со строкой третьей матрицы; при этом
M1 и M2 являются положительными целыми числами.