РАЗРАБОТКА ТОПОЛОГИИ МНОГОФУНКЦИОНАЛЬНОГО ЛОГИЧЕСКОГО ЭЛЕМЕНТА ПЛИС

_ВЕСТНИК ПНИПУ_

2023 Электротехника, информационные технологии, системы управления № 48

Научная статья

DOI: 10.15593/2224-9397/2023.4.02 УДК 004.89

С.И. Советов

Пермский национальный исследовательский политехнический университет, Пермь, Российская Федерация

РАЗРАБОТКА ТОПОЛОГИИ МНОГОФУНКЦИОНАЛЬНОГО ЛОГИЧЕСКОГО ЭЛЕМЕНТА ПЛИС

Использование программируемых логических интегральных схем (ПЛИС) становится все более распространенным в связи с растущим интересом к технологиям машинного обучения и дополненной реальности, которые предъявляют высокие требования к вычислительным ресурсам. Эффективность ПЛИС определяется их архитектурой, которая влияет на такие характеристики чипа, как производительность, занимаемая площадь и потребляемая мощность. Универсальность ПЛИС достигается за счет возможности перепрограммирования их базового логического элемента. Типичный базовый логический элемент включает в себя таблицы истинности (таблицы соответствия или Look-up Table - LUT). Чем больше базовых логических элементов используется при создании ПЛИС, тем больше становится площадь кристалла. Каждый базовый логический элемент содержит таблицу истинности, которая выполняет одну логическую операцию. Однако, поскольку не все транзисторы в LUT используются, это может привести к неэффективному использованию пространства на кристалле. В более ранних исследованиях было предложено решение, которое позволяет одной таблице истинности выполнять несколько функций одновременно. Это приводит к уменьшению количества необходимых базовых элементов и, следовательно, к уменьшению занимаемой площади на кристалле ПЛИС. Целью исследования является разработка топологии таблицы истинности LUT базового логического элемента ПЛИС, которая реализует несколько функций одновременно для различного количества переменных. Методы исследования основываются на моделировании разработанных топологий предлагаемого LUT с измерением характеристик по площади кристалла, количества используемых транзисторов, потребляемой мощности и максимальной задержки. Моделирование предлагаемого LUT проводилось в системе проектирования специализированных интегральных схем Microwind для трех, четырех, пяти и шести переменных, в которых реализуются от двух до четырех функций. В результате исследования продемонстрирована работоспособность топологии предлагаемого LUT для трех, четырех, пяти и шести переменных. Приведены зависимости площади, количества используемых транзисторов, мощности и задержки от количества реализуемых функций. Также приведено сравнение характеристик с моделированием известного LUT, который реализует только одну функцию.

Ключевые слова: ПЛИС, LUT, передающие транзисторы, таблица истинности, логическая функция, топология.

S.I. Sovetov

Perm National Research Polytechnic University, Perm, Russian Federation

LAY-OUT DEVELOPMENT OF MULTIFUNCTIONAL LOGIC ELEMENT FOR FPGA

The use of programmable logic integrated circuits (FPGAs) is becoming more common due to the growing interest in machine learning and augmented reality technologies, which place high demands on computing resources. The performance of an FPGA is determined by its architecture, which affects chip characteristics such as performance, footprint, and power consumption. The versatility of FPGAs is achieved due to the possibility of reprogramming their basic logic element. A typical basic logical element includes truth tables (Look-up Tables or LUTs). The more basic logic elements are used to create an FPGA, the larger the die area becomes. Each base gate contains a truth table that performs a single logic operation. However, since not all transistors in the LUT are used, this can result in inefficient use of on-chip space. In earlier studies, a solution has been proposed that allows a single truth table to perform multiple functions at the same time. This leads to a decrease in the number of required basic elements and, consequently, to a decrease in the area occupied on the FPGA chip. The aim of the study is to develop the topology of the LUT truth table of the basic FPGA logic element, which implements several functions simultaneously for a different number of variables. Research methods are based on modeling the developed topologies of the proposed LUT with the measurement of characteristics in terms of chip area, the number of transistors used, power consumption and maximum delay. The simulation of the proposed LUT was carried out in the Microwind ASIC design system for three, four, five, and six variables, in which two to four functions are implemented. As a result of the study, the efficiency of the proposed LUT topology for three, four, five, and six variables has been demonstrated. The dependences of the area, the number of used transistors, power and delay on the number of implemented functions are given. It also compares the performance with the simulation of the known LUT, which implements only one function.

Keywords: FPGA, LUT, transmitting transistors, truth table, logic function, topology.

Введение

Интерес к улучшению архитектуры программируемых логических интегральных схем (ПЛИС) растет, поскольку они широко используются в нейронных сетях [1, 2], технологиях дополненной и виртуальной реальности [3, 4]. Важные достижения в применении ПЛИС обусловлены их гибкостью и использованием в критически важных приложениях [5-7]. Тенденция к импортозамещению в области российских ПЛИС также представляет особый интерес для исследований [8]. Необходимость повышения производительности вызывает проблему увеличения скорости работы и уменьшения площади кристалла, которая частично решается с помощью специального проектирования HyperFlex, позволяющего снизить задержки во входящих сигналах через коммутационные матрицы [9, 10].

Основные методы оптимизации архитектуры включают изменение базового логического элемента, в частности таблицы истинности LUT. Модификация количества входных переменных позволяет либо повысить производительность (при шести аргументах), либо уменьшить размер кристалла (при четырех аргументах). В связи с ограничениями на последовательное соединение транзисторов были предложены различные архитектуры таблиц истинности. [11-13] В настоящее время структура LUT состоит из настраиваемых мультиплексоров, используемых для реализации логических функций, с входами и одним выводом для n переменных [14-16]. Однако при такой конфигурации половина передающих транзисторов остается неиспользуемой [17, 18].

В предыдущей работе была предложена архитектура LUT, в которой реализуются более двух функций одновременно [19, 20], и продемонстрирована работоспособность данной конфигурации в системе электротехнического моделирования Multisim.

Целью представленной работы является исследование топологического моделирования LUT для различного количества переменных с оценкой характеристик по площади кристалла, задержки сигнала, количества используемых транзисторов и затраченной мощности.

Для достижения цели были решены следующие задачи:

1. Разработана топология предлагаемого LUT, реализующая несколько функций для трех, четырех, пяти и шести переменных.

2. Проведено моделирование предлагаемых топологий с измерением характеристик по площади кристалла, количества используемых транзисторов, потребляемой мощности и максимальной задержки.

3. Проведен анализ используемых ресурсов для предлагаемого LUT и известных LUT по количеству реализуемых функций.

1. Разработана топология предлагаемого LUT, реализующая несколько функций для трех, четырех, пяти и шести переменных

1.1. Функциональная схема LUT трех переменных, реализующая четыре функции одновременно

В основе разработки топологии предлагаемого LUT трех переменных лежит функциональная схема, изображенная на рис. 1. Работа функциональной схемы была продемонстрирована в предыдущей работе [20], в которой было реализовано четыре логические функции: дизъюнкция,

конъюнкция, мажоритарная и исключающее ИЛИ. Схема состоит из 116 транзисторов, из которых 48 - транзисторы подключения настройки, 18 - транзисторы дополнительных деревьев мультиплексоров.

Рис. 1. Функциональная схема LUT трех переменных, выполняющая четыре функции одновременно

1.2. Топология известного LUT на одну переменную, реализующая одну функцию

Разработка топологии началась с предварительного моделирования схемы предлагаемой LUT в системе моделирования электронных

схем Multisim [21]. Топология была создана в программном обеспечении для проектирования интегральных микросхем Microwind, [22] с использованием 32-нм техпроцесса и n- и ^-типа транзисторов. Топология транзистора n-типа (nMOS N-type metal-oxide-semiconductor) включает затвор, контактные окна сток-исток, металлизацию на контактных окнах и область n проводимости (рис. 2, а). Топология транзистора ^-типа (pMOS P-type metal-oxide-semiconductor) включает затвор, контактные окна сток-исток, металлизацию на контактных окнах, область p проводимости и карман n-типа (рис. 2, б).

Рис. 2. Топологии «MOS и ^MOS транзисторов

Топология инвертора реализуется с помощью комбинации транзисторов п- и _р-типов, затворы которых объединены. Вход инвертора подключается к затвору, а выход подключается к общему стоку (рис. 3).

Рис. 3. Топология инвертора

Топология известного LUT на одну переменную, которая реализует одну функцию, представлена на рис. 4.

Значения переменной задаются с помощью периодического сигнала clock 1. Значения ячеек памяти задаются статическим напряжением. Результат вычисления функции записывается осциллограммой

с выхода si. Пара инверторов, расположенных после подключения переменной clock1, необходимы для восстановления сигнала переменной после коммутации и используются для всех LUT.

Рис. 4. Топология LUT на одну переменную

1.3. Топология предлагаемого LUT трех переменных, реализующая четыре функции одновременно

Топология LUT трех переменных, которая выполняет четыре функции одновременно, представлена на рис. 5. Значения переменных задавались с помощью сигналов clock1, clock2, clock3 в форме кода Грея. Результат вычисления функций наблюдался с выходов S1, S2, S3, S4. Для настройки четырех функций использовались 32 ячейки памяти SRAM (static random access memory). Конфигурация SRAM задавалась для выполнения следующих логических функций: дизъюнкции, конъюнкции, исключающего ИЛИ и мажоритарной. С целью уменьшения используемой площади передача сигнала реализовывалась с помощью двух слоев металлизации «Metall» и «Metal2».

-ruçfi

и fc.

ock1~lockb:jock3 L  И I й. . ¥ss- ifes- Vss-

\idd4 Vdd+ Vdd+

а —

V

а в

в э

iS-

к А и 1 Й, £3.

- I ^55- s- Vss-

.- £3 Л " -ЧХ ' % '

^  VdcVddt VMt Vdd+ Vdd±

oni и

н  п п

Щ/S

,-BVdd-f

sjiVdd+

dd+

S в

Vffîi-'

° .   в

Ves^

I и ^SS-ffVdc

в в

a 1 H ç?1 щ "

^ЙР -_

* л

dd+

al в l&ss-CVdd4

и Щ И И p

И" И П

I  q a и a

WT J

Ш'

a в

hI я h In 0 0

« ь

g/s5-gydd+ H. e

в

И Q

e? в

»'aS'#"V-dd+

в I в в I с

о" И О  [

lfcss-«Vdd+

S . .0

.1*1

г—

Ш±Т. Vdd±.

Рис. 5. Топология предлагаемого LUT трех переменных, реализующая четыре функции одновременно

Общая площадь предлагаемого LUT составила 23,2 мкм2. Рабочее напряжение (Vdd+) составляло 0,8 В. Управление транзисторами настройки осуществлялось с помощью второй и третьей переменной. Общее количество используемых транзисторов составило 116. Общее время моделирования занимало 50 нс.

1.4. Топология предлагаемщгЦЩЦкжтырех переменных, реализующая четыре функции одновременно

Общий вид топологии предлагаемого LUT четырех переменных, которая выполняет четыре функции одновременнопредставлен на рис. 6.

X1,X2,X3

od

SRAM

ч

' rmrti :

Fl

al А   Л'

* bf Al-

л Ъг.

> в ff ,

у I г Î^1 "

¿ta jpiш m i

У ÏB. "r-

я  шшя  » -

« » ' îa» Ss

jpi pi i .1 . .

i b. ï&-' F «= 'S

F4

Рис. 6. Топология предлагаемого LUT четырех переменных реализующая четыре функции одновременно

X4

В предлагаемой топологии дополнительно введены пары инверторов, поскольку допустимое количество последовательно включенных транзисторов без восстановления сигнала составляет не более трех. Для настройки четырех функций использовались 64 ячейки памяти SRAM, которые конфигурируют соответствующие функции (дизъюнкции, конъюнкции, исключающего ИЛИ и мажоритарной). Площадь

2

предлагаемого LUT составила 49,6 мкм . Общее количество используемых транзисторов составило 232. Общее время моделирования увеличено до 100 нс.

1.5. Топология предлагаемого LUT пяти переменных, реализующая две функции одновременно

Общий вид топологии предлагаемого LUT пяти переменных, которая выполняет две функции одновременно, представлен на рис. 7.

Рис. 7. Топология предлагаемого LUT пяти переменных, реализующая две функции одновременно

Для настройки двух функций использовались 64 ячейки памяти SRAM, которые конфигурируют функции исключающего ИЛИ и конъюнкции. Площадь предлагаемого LUT составила 49,8 мкм . Управление

транзисторами настройки осуществлялось с помощью пятой переменной. Общее количество используемых транзисторов составило 232.

1.6. Топология предлагаемого LUT шести переменных, выполняющая две функции одновременно

Общий вид топологии предлагаемого LUT шести переменных, которая реализует две функции одновременно, представлен на рис. 8.

Рис. 8. Топология предлагаемого LUT шести переменных реализующая две функции одновременно

Для настройки двух функций использовались 128 ячейки памяти SRAM, которые конфигурируют функции исключающего ИЛИ и конъюнкции. Площадь LUT составила 101,9 мкм . Общее количество используемых транзисторов составило 444.

2. Результаты моделирования предлагаемых топологий

Проведен анализ площади кристалла, количества используемых транзисторов, потребляемой мощности при вычислении функций и максимальной задержки сигнала для всех топологий предлагаемых LUT. Зависимость используемой площади предлагаемого LUT от количества переменных для различного количества функций представлена на рис. 9, где m - количество вычисляемых функций одновременно.

Значительное повышение площади для четырех функций связано с использованием дополнительных пар инверторов при восстановлении сигнала. Зависимость количества используемых транзисторов предлагаемого LUT от количества переменных для различного количества функций представлена на рис. 10.

3 4 5 £

Количество переменный

гг=1 ^ гп=4

Рис. 10. Анализ количества используемых транзисторов для реализации LUT: известное решение для m = 1, известное решение для m = 2, предлагаемое решение для m = 4

Зависимость используемой мощности предлагаемого LUT от количества переменных для различного количества функций представлена на рис. 11.

Рис. 11. Анализ используемой мощности для реализации LUT: известное решение для m = 1, известное решение для m = 2, предлагаемое решение для m = 4

Зависимость максимальной задержки предлагаемого LUT от количества переменных для различного количества функций представлена на рис. 12.

Рис. 12. Анализ максимальной задержки для реализации LUT: известное решение для m = 1, известное решение для m = 2, предлагаемое решение для m = 4

3. Анализ используемых ресурсов для предлагаемого LUT и известного LUT по количеству реализуемых функций

Для вычисления четырех логических функций с помощью известного LUT, реализующего одну логическую функцию, необходимо использовать дублирование известного LUT. При анализе известного LUT с предлагаемым LUT используется как множитель количества реализуемых функций, так и моделирование топологий последовательно коммутируемых LUT. Анализ используемых ресурсов для реализации четырех функций представлен в табл. 1.

Таблица 1

Анализ используемых ресурсов для реализации четырех функций

Наименование Четыре известных LUT m = 1 Предлагаемый LUT m = 4 Процентное отношение LUT m = 4 к LUT m = 1

Площадь кристалла при п = 3 40,8 мкм2 23,2 мкм2 -43 %

Площадь кристалла при п = 4 94 мкм2 49,6 мкм2 -47 %

Количество используемых транзисторов при п = 3 176 116 -34 %

Количество используемых транзисторов при п =4 352 232 -34 %

Потребляемая мощность при п = 3 2,06 мкВт 2,921 мкВт +42 %

Потребляемая мощность при п = 4 4,064 мкВт 6,862 мкВт +69 %

Максимальная задержка при п = 3 210 пс 308 пс +47 %

Максимальная задержка при п = 4 307 пс 386 пс +26 %

4. Результаты исследования

При использовании предлагаемого LUT, реализующего четыре функции одновременно, наблюдается уменьшение используемой площади кристалла для вычисления логических функций до 47 % для дублирования LUT m = 1. Выигрыш в площади кристалла становится более значительным по мере увеличения количества переменных. Поскольку в современных ПЛИС количество переменных доходит до 7-8, то использование топологии предлагаемой LUT перспективно для уменьшения площади кристалла. Площадь кристалла напрямую связана с количеством используемых транзисторов, соответственно, использование предлагаемого LUT также приводит к уменьшению используемых транзисторов до 34 % при сравнении с дублированием LUT m = 1. Количество транзисторов также приводит к изменению надежности всего устройства. Вероятность безотказной работы нерезервированной невосстанавливаемой системы определяется как

P(t ) = вш,

где X - интенсивность отказа транзистора, t - время работы транзистора, n - количество транзисторов в LUT. Вероятности отказов предлагаемого LUT и дублирующих LUT приведены в табл. 2, время работы логического элемента составляет 106 ч.

Таблица 2

Вероятности отказов предлагаемого LUT и дублирующих LUT

Наименование Четыре известных LUT m = 1 Предлагаемый LUT m = 4 Выигрыш в % от максимально возможного выигрыша

Вероятность безотказной работы п = 3 0,982 0,988 +67 %

Вероятность безотказной работы п = 4 0,965 0,977 +66 %

Значения максимальной задержки предлагаемого LUT увеличиваются до 47 % по сравнению с известным LUT m = 1. Увеличение максимальной задержки объясняется введением дополнительных транзисторов подключения настройки для переключения между ячейками памяти SRAM, что увеличивает суммарный путь сигнала. Предлагаемая топология многофункционального LUT реализована с помощью метода подключения дополнительных транзисторов, приведенного в работе [20].

Заключение

Продемонстрирована топология для LUT трех, четырех, пяти и шести переменных, выполняющая от двух до четырех функций одновременно. Проведен анализ основных характеристик топологий известного и предлагаемого LUT. В результате сравнения получен выигрыш в значениях площади и количества используемых транзисторов с небольшим увеличением используемой мощности и максимальной задержки. Проведенное исследование основывалось на реализации транзисторов по технологии PlanarFET 32 нм. Необходимо проведение дополнительных исследований для уточнения данных по потребляемой мощности с использованием FinFET-технологий.

Библиографический список

1. Zhou Y., Jiang J. An FPGA-based accelerator implementation for deep convolutional neural networks // Proc. 4th Int. Conf. Comput. Sci. Netw. Technol. (ICCSNT), Harbin, China, Dec. 2015. - P. 829-832. -URL: http://ieeexplore.ieee.org/document/7490869/

2. An automatic RTL compiler for high-throughput FPGA implementation of diverse deep convolutional neural networks / Y. Ma, Y. Cao, S. Vrudhula, J.-S. Seo // Proc. 27th Int. Conf. Field Program. Logic Appl. (FPL). Ghent, Belgium, Sep. 2017. - P. 1-8. - URL: http://i eeexplore .ieee.org/document/8056824/

3. FPGA infrastructure for the development of augmented reality applications / G.F. Guimaraes, J.P.S.M. Lima, J.M.X.N. Teixeira, G.D. Silva, V. Teichrieb, J. Kelner // Proc. 20th Annu. Conf. Integr. Circuits Syst. Design (SBCCI). - 2007. - P. 336-341. - URL: http://dl.acm.org/citation.cfm? doid=1284480.1284568

4. Checkability Important for Fail-Safety of FPGA-based Components in Critical Systems / O. Drozd, O. Ivanova, K. Zashcholkin [et al.] // Intelligent Information Technologies & Systems of Information Security (IntelITSIS) 2021: International, 24-26 March 2021: proceedings. -Khmelnytskyi, Ukraine: IEEE, 2021. - P. 471-480.

5. Hidden fault analysis of FPGA projects for critical applications / O. Drozd, I. Perebeinos, O. Martynyuk, K. Zashcholkin, O. Ivanova, M. Drozd // IEEE International Conference TCSET. Lviv-Slavsko, Ukraine, 2020. - Paper 142. DOI: 10.1109/TCSET49122.2020.235591

6. Строганов А., Городков П. Современные тенденции развития ПЛИС: от системной интеграции к искусственному интеллекту // Электроника: Наука, технология, бизнес. - 2020. - № 4 (195). - С. 46-56.

7. Fohl W., Hemmer D. An FPGA-based virtual reality audio system // J. Audio Eng. Soc., to be published. - URL: https://www.vsemanticscholar.org/ paper/An-FPGA-Based-Virtual-Reality-Audio-System-Fohl-Hemmer/ed51d68 682b2227a95771f477e7be5e53278dc9e

8. Арбузов И., Строгонов А., Городков П. Пример разработки проекта в базисе ПЛИС 5578ТС024 // Компоненты и технологии. -2019. - № 7 (216). - С. 66-69.

9. Тюрин С.Ф., Чудинов М.А. FPGA LUT с двумя выходами декомпозиции по Шеннону // Вестник Пермского национального исследовательского политехнического университета. Электротехника, информационные технологии, системы управления. - 2019. - № 29. -С.136-147.

10. Тюрин С.Ф. Особенности архитектуры Гиперфлекс // Вестник Воронежского государственного университета. Сер.: Системный анализ и информационные технологии. - 2018. - № 1. - С. 56-62.

11. Feng W., Greene J., Mishchenko A. Improving FPGA performance with a S44 LUT structure // Proc. ACM/SIGDA Int. Symp. FieldProgram. Gate Arrays. - Feb. 2018. - P. 61-66. - URL: https://dl.acm.org/doi/10.1145/3174243.3174272

12. Ahmed E., Rose J. The effect of LUT and cluster size on deepsubmicron FPGA performance and density // IEEE Trans. Very Large Scale Integr. (VLSI) Syst. - Mar. 2004. - Vol. 12, no. 3. - P. 288-298. -URL: http: //ieeexplore.ieee.org/document/1281800/

13. Anderson J.H., Wang Q., Ravishankar C. Raising FPGA logic density through synthesis-inspired architecture // IEEE Trans. Very Large Scale Integr. (VLSI) Syst. - Mar. 2012. - Vol. 20, no. 3. - P. 537-550. -URL: http://ieeexplore.ieee.org/document/5711708/

14. Строганов А., Цыбин С. Программируемая коммутация ПЛИС: взгляд изнутри. - URL: http://www.kit-e.ru/articles/plis/2010_11_56.php (дата обращения: 17.11.2022).

15. Vikhorev R. Universal logic cells to implement systems functions // Conference of Russian Young Researchers in Electrical and Electronic Engineering. - 2016. - P. 404-406. DOI: 10.1109/EIConRusNW.2016.7448197

16. Tyurin S.F. Green Logic: Green LUT FPGA Concepts, Models and Evaluations // Green IT Engineering: Components, Networks and Systems Implementation. - 2017. - Vol. 105. - P. 241-261. DOI: 10.1007/9783-319-55595-9

17. Vikhorev R. Universal logic cells to implement systems functions // Conference of Russian Young Researchers in Electrical and Electronic Engineering. - 2016. - P. 404-406. DOI: 10.1109/EIConRusNW.2016.7448197

18. Vikhorev R. Improved FPGA logic elements and their simulation // Conference of Russian Young Researchers in Electrical and Electronic Engineering. - 2016. - P. 275-280. DOI: 10.1109/EIConRus.2018.8317080

19. Программируемое логическое устройство: пат. Рос. Федерация / Тюрин С.Ф., Прохоров АС. - 2637462; заявл. 01.08.2016; опубл. 04.12.2017.

20. Советов С.И., Тюрин С.Ф. Метод синтеза логического элемента, реализующего несколько функций одновременно // Russ. Technol. J. - 2023. - No. 11(3). - P. 46-55. - URL: https://doi.org/10.32362/2500-316X-2023-11-3-46-55

21. National Instruments. - URL: http://www.ni.com/multisim/ (accessed 17 November 2022).

22. Microwind & Dsch Version 3.8. - URL: https://www.microwind.net/ (accessed 10 May 2023).

References

1. Zhou Y., Jiang J. An FPGA-based accelerator implementation for deep convolutional neural networks. Proc. 4th Int. Conf. Comput. Sci. Netw. Technol. (ICCSNT), Harbin, China, Dec. 2015, pp. 829-832, available at: http://ieeexplore.ieee.org/document/7490869/

2. Ma Y., Cao Y., Vrudhula S., Seo J.-S. An automatic RTL compiler for high-throughput FPGA implementation of diverse deep convolutional neural networks. Proc. 27th Int. Conf. Field Program. Logic Appl. (FPL), Ghent, Belgium, Sep. 2017, pp. 1-8, available at: http://i eeexplore .ieee.org/document/8056824/

3. Guimaräes G.F., Lima J.P.S.M., Teixeira J.M.X.N., Silva G.D., Teichrieb V., Kelner J. FPGA infrastructure for the development of augmented reality applications. Proc. 20th Annu. Conf. Integr. Circuits Syst. Design (SBCCI), 2007, pp. 336-341, available at: http ://dl.acm. org/citati on.cfm?doid=1284480.1284568

4. Drozd O., Ivanova O., Zashcholkin K. et al. Checkability Important for Fail-Safety of FPGA-based Components in Critical Systems. Intelligent Information Technologies & Systems of Information Security (IntelITSIS) 2021: International, 24-26 March 2021: proceedings. Khmelnytskyi, Ukraine: IEEE, 2021, pp. 471-480.

5. Drozd O., Perebeinos I., Martynyuk O., Zashcholkin K., Ivanova O., Drozd M. Hidden fault analysis of FPGA projects for critical applications. IEEE International Conference TCSET. Lviv-Slavsko, Ukraine, 2020, Paper 142. DOI: 10.1109/TCSET49122.2020.235591

6. Strogonov A., Gorodkov P. Sovremennye tendentsii razvitiia PLIS: ot sistemnoi integratsii k iskusstvennomu intellektu [Modern trends in FPGA development: from system integration to artificial intelligence]. Elektronika: Nauka, tekhnologiia, biznes, 2020, no. 4 (195), pp. 46-56.

7. Fohl W., Hemmer D. An FPGA-based virtual reality audio system. J. Audio Eng. Soc., to be published, available at: https://www.vseman-ticscholar.org/paper/An-FPGA-Based-Virtual-Reality-Audio-System-Fohl-He-mmer/ed51d68682b2227a95771f477e7be5e53278dc9e

8. Arbuzov I., Strogonov A., Gorodkov P. Primer razrabotki proekta v bazise PLIS 5578TS024 [An example of project development based on FPGA 5578TS024]. Komponenty i tekhnologii, 2019, no. 7 (216), pp. 66-69.

9. Tiurin S.F., Chudinov M.A. FPGA LUT s dvumia vykhodami dekompozitsii po Shennonu [FPGA LUT with two Shannon decomposition outputs]. Vestnik Permskogo natsional'nogo issledovatel'skogo politekh-nicheskogo universiteta. Elektrotekhnika, informatsionnye tekhnologii, sistemy upravleniia, 2019, no. 29, pp. 136-147.

10. Tiurin S.F. Osobennosti arkhitektury Giperfleks [Features of the Hyperflex architecture]. Vestnik Voronezhskogo gosudarstvennogo universiteta. Sistemnyi analiz i informatsionnye tekhnologii, 2018, no. 1, pp. 56-62.

11. Feng W., Greene J., Mishchenko A. Improving FPGA performance with a S44 LUT structure. Proc. ACM/SIGDA Int. Symp. FieldProgram. Gate Arrays, Feb. 2018, pp. 61-66, available at: https://dl.acm.org/doi/10.1145/3174243.3174272

12. Ahmed E., Rose J. The effect of LUT and cluster size on deepsubmicron FPGA performance and density. IEEE Trans. Very Large Scale Integr. (VLSI) Syst, Mar. 2004, vol. 12, no. 3, pp. 288-298, available at: http://ieeexplore .ieee.org/document/1281800/

13. Anderson J.H., Wang Q., Ravishankar C. Raising FPGA logic density through synthesis-inspired architecture. IEEE Trans. Very Large Scale Integr. (VLSI) Syst, Mar. 2012, vol. 20, no. 3, pp. 537-550, available at: http://ieeexplore.ieee.org/document/5711708/

14. Strogonov A., Tsybin S. Programmiruemaia kommutatsiia PLIS: vzgliad iznutri [Programmable switching FPGA: an inside look], available at: http://www.kit-e.ru/articles/plis/2010_11_56.php (accessed 17 November 2022).

15. Vikhorev R. Universal logic cells to implement systems functions. Conference of Russian Young Researchers in Electrical and Electronic Engineering, 2016, pp. 404-406. DOI: 10.1109/EIConRusNW.2016.7448197

16. Tyurin S.F. Green Logic: Green LUT FPGA Concepts, Models and Evaluations. Green IT Engineering: Components, Networks and Systems Implementation, 2017, vol. 105, pp. 241-261. DOI: 10.1007/978-3319-55595-9

17. Vikhorev R. Universal logic cells to implement systems functions. Conference of Russian Young Researchers in Electrical and Electronic Engineering, 2016, pp. 404-406. DOI: 10.1109/EI ConRusNW.2016.7448197

18. Vikhorev R. Improved FPGA logic elements and their simulation. Conference of Russian Young Researchers in Electrical and Electronic Engineering, 2016, pp. 275-280. DOI: 10.1109/EIConRus.2018.8317080

19. Tiurin S.F., Prokhorov A.S. Programmiruemoe logicheskoe ustroistvo [Programmable logic device]. Patent Rossiiskaia Federatsiia no. 2637462 (2017).

20. Советов С.И., Тюрин С.Ф. Метод синтеза логического элемента, реализующего несколько функций одновременно. Russ. Technol. J.., 2023, no. 11 (3), pp. 46-55, available at: https://doi.org/10.32362/2500-316X-2023 -11-3 -46-55

21. National Instruments, available at: http://www.ni.com/multisim/ (accessed 17 November 2022).

22. Microwind & Dsch Version 3.8, available at: https://www.microwind.net/ (accessed 10 May 2023).

Сведения об авторе

Советов Станислав Игоревич (Пермь, Российская Федерация) -аспирант кафедры «Автоматика и телемеханика» Пермского национального исследовательского политехнического университета (614990, Пермь, Комсомольский пр., 29, e-mail: fizikoz@gmail.com).

About the author

Stanislav I. Sovetov (Perm, Russian Federation) - Graduate Student of the Department of Automation and Telemechanics Perm National Research Polytechnic University (614990, Perm, 29, Komsomolsky pr., e-mail: fizikoz@gmail.com).

Поступила: 11.09.2023. Одобрена: 06.10.2023. Принята к публикации: 10.12.2023.

Финансирование. Исследование не имело спонсорской поддержки.

Конфликт интересов. Автор заявляет об отсутствии конфликта интересов по отношению к статье.

Вклад авторов. Публикация полностью подготовлена одним автором.

Просьба ссылаться на эту статью в русскоязычных источниках следующим образом:

Советов, С.И. Разработка топологии многофункционального логического элемента плис / С.И. Советов // Вестник Пермского национального исследовательского политехнического университета. Электротехника, информационные технологии, системы управления. - 2023. - № 48. - С. 30-49. DOI: 10.15593/2224-9397/2023.4.02

Please cite this article in English as:

Sovetov S.I. Lay-out development of multifunctional logic element for FPGA. Perm National Research Polytechnic University Bulletin. Electrotechnics, information technologies, control systems, 2023, no. 48, pp. 30-49. DOI: 10.15593/22249397/2023.4.02