Моделирование ячейки конфигурационного ОЗУ программируемой логической интегральной схемы

УДК 681.527.72

МОДЕЛИРОВАНИЕ ЯЧЕИКИ КОНФИГУРАЦИОННОГО ОЗУ ПРОГРАММИРУЕМОЙ ЛОГИЧЕСКОЙ ИНТЕГРАЛЬНОЙ СХЕМЫ Д.В. Матюшин, С.И. Курганский

В статье рассмотрен способ снижения потребляемой мощности ячейками конфигурационного ОЗУ. Проведена модификация ячейки статического ОЗУ с учетом особенностей конфигурационной памяти ПЛИС, приводятся характеристики ячеек

Ключевые слова: ПЛИС, конфигурационное ОЗУ, ток утечки, асимметричная ячейка ОЗУ

Класс программируемых логических интегральных схем (ПЛИС) интересен тем, что является шаблоном для реализации схемы, необходимой пользователю. Изначально микросхема представляет собой не связанные между собой массивы логических блоков, умножителей и блоков памяти. Конкретная функциональность логических блоков и их соединение определяется в процессе конфигурирования, причем пользователь в любой момент может повторить процесс конфигурирования с другими данными и реализовать другое устройство на базе данной ПЛИС. Подобная гибкость обеспечивается использованием ячеек ОЗУ в качестве конфигурационных элементов.

С уменьшением технологических норм растет количество транзисторов на кристалле и их быстродействие. Для удержания мощности микросхемы в целом в допустимых пределах снижается напряжение питания и пороговое напряжение МОП транзисторов. Подпороговый ток утечки увеличивается экспоненциально с уменьшением порогового напряжения и потребляемая мощность за счет токов утечки для субмикронных процессов (180 нм и менее) может составить значительную часть от общей мощности. Ток стока в подпороговой области описывается формулой [1]:

1 - exp I - V

• exp

'g -l» - '’of Л nvf

где

А) = м

L

W qss,NDEP 2

П si V2.

Vск - напряжение сток-исток, - напряжение

затвор-исток, Ул - пороговое напряжение, У0^ -

напряжение смещения, определяющее ток канала при = 0, п - подпороговая крутизна, V - тепловой потенциал, равный кТ / q , ц - подвижность носителей, Ж и Ь - ширина и длина канала транзистора, q - заряд электрона, є,і - диэлектрическая

Матюшин Денис Владимирович - ОАО «КТЦ «Электроника», ведущий специалист, тел. 8-908-130-03-69 Курганский Сергей Иванович - ВГУ, д-р физ.-мат. наук, профессор, тел. 8 (473) 220-83-63

проницаемость кремния, NDEP - концентрация носителей, Фs - поверхностный потенциал. Учитывая то, что количество транзисторов в конфигурационной памяти может достигать 60-70 % от общего числа транзисторов на кристалле, ток утечки через конфигурационное ОЗУ может составить значительную часть потребляемой мощности в статическом режиме.

Схемотехника ячейки ОЗУ по технологии 180 нм приведена на рис. 1. Ширина всех транзисторов выбрана минимальной и равна 0.42 мкм, длины каналов транзисторов приведены на рисунке. При хранении значения «0» токи утечки текут через транзисторы P1, N2 и N3. Шины BL и nBL обычно заряжены до единицы. Запас помехоустойчивости (static noise margin [2]) в режиме хранения составляет 618 мВ, в режимах чтения и записи 297 мВ и 650 мВ соответственно. Диаграммы помехоустойчивости приведены на рис. 2. Ток утечки через ячейку составляет 1105 пА. Данные результаты получены моделированием ячейки в HSPICE для напряжения питания 1.8 В и температуры +125°С.

BL DATA

nDATA nBL

Рис. 1. Ячейка ОЗУ и токи утечки при хранении «0»

Применение методов снижения токов утечки, используемых в массивах ОЗУ или кэш-памяти, таких как снижение напряжения питания в режиме хранения [3] или плавающая земля [4], невозможно. Изменение напряжения питания или уровня земли приведет к уменьшению размаха сигналов на выводах DATA и nDATA ячейки, а это недопустимо, поскольку эти выводы непосредственно соединены с логическими блоками и матрицей межсоединений и изменение уровней приведет к снижению быстродействия или отказу ядра ПЛИС.

О 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8 0 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8

а)

б)

в)

Рис. 2. Помехоустойчивость исходной ячейки ОЗУ при: а) хранении; б) чтении; в) записи.

При сохранении уровней сигналов уменьшить ток утечки можно, увеличив длину каналов транзисторов. Учитывая, что конфигурационные данные загружаются в ПЛИС каждый раз в начале цикла работы и остаются неизменными до выключения питания или повторного конфигурирования, достаточно оптимизировать ячейку для хранения одного значения. Увеличение длин каналов транзисторов Р1, N2 и N3 приведет к увеличению времен чтения и записи ячейки, однако быстродействие ячейки не имеет значения при использовании ее в качестве конфигурационной. Запись в ячейку происходит один раз после включения питания, чтение из ячейки требуется при тестировании микросхемы в процессе производства и верификации конфигурационной памяти в рабочем цикле.

Длина канала, нм

Рис. 3. Зависимость тока утечки от длины канала транзистора.

Зависимость токов утечки для р и п канальных транзисторов от длины канала приведена на рис. 3. Основной вклад в общий потребляемый ток вносит

ток утечки транзистора N2. Разумным подходом при выборе длины его канала будет точка минимума характеристики произведения тока утечки на длину канала в зависимости от длины канала. Данная характеристика следует из формулы (1) при V = 0:

/ = МЖ

qє¡¡iNDEP 2 ^ я V2

• ехр

(

1 - ехр

V.

Л'

Ун + У0, ''

ПУ+

&

УІ у

и хотя длина канала Ь не входит в явном виде в (3), но при переходе к модели длинноканального транзистора пороговое напряжение Уй и подвижность носителей /и зависят от эффективной длины канала Ье^, поэтому характеристика не является прямой.

График этой зависимости приведен на рис. 4. Таким образом, увеличим длину канала N2 до 0.36 мкм. Длину канала Р2 имеет смысл увеличить до соблюдения равенства:

I,

leakN

I

ІеакР

I

leakN 0

1еакР0

где 0 и 11еакр0 - токи утечки транзисторов с минимальной длиной канала. При этом длина канала Р1 составит 0.26 мкм, а адресного транзистора N3 - 0.7 мкм. Это снизит помехоустойчивость при хранении до 565 мВ, а при чтении до 130 мВ. Ток утечки снизится до 428 пА. Для восстановления помехоустойчивости при чтении до прежнего уровня необходимо ослабить транзистор N4. Увеличение его длины до 0.7 мкм восстанавливает уровень помехоустойчивости при чтении до 305 мВ, но ведет с снижению запаса при записи до 230 мВ. Усиление транзистора N3 восстановит уровень помехоустойчивости при записи, не затрагивая помехоустойчивость при чтении. При уменьшении длины канала транзистора N3 до 0.4 мкм запас помехоустойчивости при записи повысится до 308 мВ, а ток утечки до 481 пА. Дальнейшее усиление N3 не требуется, так как ограничивающим фактором остается уровень помехоустойчивости при чтении. Сравнительные диаграммы помехоустойчивости показаны на рис. 5, численные значения и окончательные размеры ячейки ОЗУ приведены в таблице.

Таким образом, применение асимметричной ячейки при сохранении того же уровня помехоустойчивости при чтении/записи и незначительном снижении помехоустойчивости при хранении позволяет уменьшить потребляемый ток в 2,3 раза при хранении «0» и небольшом уменьшении тока при хранении «1». Учитывая, что количество нулей в конфигурационном потоке составляет не менее 80 %, а может достигать 90 % и более, ток потребления конфигурационным ОЗУ ПЛИС в целом за счет применения асимметричной ячейки может уменьшиться примерно вдвое, что особенно важно при работе ПЛИС в статическом режиме.

Рис. 4. Зависимость произведения тока утечки на длину канала от длины канала для п канального МОП транзистора

1,8

1,6

1,4

1,2

1

0,8

0,6

0,4

0,2

0

> k Исходная  ячейка Модифицированная ячейка

1—I—I—I—I—I—I—Г

0 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8 0 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,Е

а)

б)

в)

Рис. 5. Сравнение статических характеристик ячеек ОЗУ при: а) хранении; б) чтении; в) записи

Параметр Исходная ячейка Модифици- рованная ячейка

Помехоустойчивость при хранении, мВ 618 565

Помехоустойчивость при чтении, мВ 297 305

Помехоустойчивость при записи, мВ 650 308

Ток утечки при хранении «0», пА 1105 481

Ток утечки при хранении «1», пА 1105 969

Длина канала N1, мкм 0,18 0,18

Длина канала N2, мкм 0,18 0,36

Длина канала N3, мкм 0,28 0,4

Длина канала N4, мкм 0,28 0,7

Длина канала Р1, мкм 0,18 0,26

Длина канала Р2, мкм 0,18 0,18

Литература

1. Morshed, T. H. BSIM4.6.4 MOSFET Model User's manual / T. H. Morshed, W. M. Yang, M. V. Dunga, X. J. Xi, J. He, W. Liu, Kanyu, M. Cao, X. Jin, J. J. Ou, M. Chan, A. M. Niknejad, C. Hu // Department of Electrical Engineering and Computer Sciences University of California. http://www-device.eecs.berkeley.edu/~bsim3/bsim4.html

2. Seevinck, E. Static-Noise Margin Analysis of MOS SRAM Cells / E. Seevinck, F. List, J. Lohstroh // IEEE Journal of Solid-State Circuits. - Oct. 1987. - Vol. SC-22, No. 5. -pp. 748-754.

3. Qin, H. SRAM Leakage Suppression by Minimizing Standby Supply Voltage / H. Qin, Y. Cao, D. Markovic, A. Vladimirescue, J. Rabaey // Proc. of 5th International Symposium on Quality Electronic Design. - 2004. - pp. 55-60.

4. Agarwal, A. A Single-Vt Low-Leakage Gated-round Cache for Deep Submicron / A. Agarwal, H. Li, K. Roy // IEEE Journal of Solid-State Circuits. - Feb. 2003. - Vol. 38, No 2. - pp. 319-328.

ОАО «Конструкторско-технологический центр «Электроника», г. Воронеж Воронежский государственный университет

MODELLING FPGA CONFIGURATION SRAM CELL D.V. Matyushin, S.I. Kurganskii

This article describes a method of reducing power consumption of the configuration SRAM cells. Modification of the SRAM cell with allowing for the configuration memory of FPGA is performed, summarizes the characteristics of the cells

Key words: FPGA, configuration SRAM, leakage current, asymmetric SRAM cell