ИМПУЛЬСНЫЙ ЧАСТОТНО-ФАЗОВЫЙ ДИСКРИМИНАТОР

Полезная модель относится к области автоматики и вычислительной техники и может быть использована в качестве логического элемента сравнения частоты следования и фазового рассогласования импульсов задающего генератора и датчика обратной связи в системах автоматического управления, построенных на основе принципа фазовой автоподстройки частоты.
Известен частотно-фазовый дискриминатор (патент SU №1589373 от 30.08.1990 г.), содержащий блок фазового сравнения, первый и второй блокирующие триггеры, дешифратор и блок логической блокировки, причем первый и второй входы блока фазового сравнения являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы блока фазового сравнения являются соответственно первым и вторым входами дешифратора, первый и второй выходы которого соединены с информационными входами соответственно первого и второго блокирующих триггеров, тактовые входы которых соединены со вторым входом блока фазового сравнения, при этом выходы первого и второго блокирующих триггеров соединены соответственно с третьим и четвертым входами дешифратора, а также соответственно с первым и третьим входами блока логической блокировки, второй и четвертый входы которого соединены соответственно с первым и вторым выходами блока фазового сравнения, при этом выход блока логической блокировки является выходом частотно-фазового дискриминатора.
Недостатком такого устройства можно считать узкие функциональные возможности, не позволяющие комплексно его использовать в системах фазовой автоподстройки частоты.
Наиболее близким техническим решением к заявляемому устройству является импульсный частотно-фазовый дискриминатор (Патент RU №95439 от 27.06.2010), содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами импульсного частотно-фазового дискриминатора, а также первый и второй триггеры, синхровходы которых соединены со вторым входом блока фазового сравнения, а информационные входы первого и второго триггеров подсоединены соответственно к первому и второму выходу блока фазового сравнения, при этом первый выход блока фазового сравнения является первым выходом импульсного частотно-фазового дискриминатора, а выходы первого и второго триггеров являются выходами импульсного частотно-фазового дискриминатора, кроме того, в импульсный частотно-фазовый дискриминатор введен элемент ИЛИ-НЕ, первый и второй входы которого соединены соответственно с выходами первого и второго триггеров, при этом выход элемента ИЛИ-НЕ является выходом дискриминатора.
Недостатком такого устройства являются узкие функциональные возможности, не позволяющие формировать сигналы, соответствующие моментам времени изменения режима работы импульсного частотно-фазового дискриминатора.
Техническим результатом полезной модели является расширение функциональных возможностей импульсного частотно-фазового дискриминатора.
Данный технический результат достигается тем, что в импульсный частотно-фазовый дискриминатор, содержащий блок фазового сравнения, два блокирующих триггера и элемент ИЛИ-НЕ, первый и второй входы блока фазового сравнения являются соответственно первым и вторым входами импульсного частотно-фазового дискриминатора, синхровходы первого и второго триггеров соединены со вторым входом блока фазового сравнения, информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходу блока фазового сравнения, при этом первый выход блока фазового сравнения является первым выходом импульсного частотно-фазового дискриминатора, а выходы первого и второго блокирующих триггеров подключены к первому и второму входам элемента ИЛИ-НЕ и являются вторым и четвертым выходами импульсного частотно-фазового дискриминатора, а выход элемента ИЛИ-НЕ является третьим выходом импульсного частотно-фазового дискриминатора согласно заявляемому техническому решению, введены дешифратор, шесть элементов И и два элемента ИЛИ, первый вход дешифратора подключен к третьему выходу блока фазового сравнения, второй вход дешифратора подключен к первому выходу блока фазового сравнения, первый выход дешифратора подключен к третьему входу второго элемента ИЛИ, второй выход дешифратора подключен ко вторым входам первого и третьего элементов И, третий выход дешифратора подключен ко вторым входам второго и четвертого элементов И, четвертый выход дешифратора подключен к третьему входу первого элемента ИЛИ, первый вход первого элемента И подключен к выходу второго блокирующего триггера, первые входы второго и третьего элементов И подключены к выходу элемента ИЛИ-НЕ, первый вход четвертого элемента И подключен выходу первого блокирующего триггера, выходы первого и второго элементов И подключены соответственно к первому и второму входам первого элемента ИЛИ, выход которого подключен ко второму входу пятого элемента И, выходы третьего и четвертого элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ, выход которого подключен к первому входу шестого элемента И, первый вход пятого элемента И подключен ко второму входу блока фазового сравнения, второй вход шестого элемента И подключен к первому входу блока фазового сравнения, выходы пятого и шестого элементов И являются соответственно пятым и шестым выходами устройства.
Сущность технического решения пояснена чертежами, где на фиг. 1 приведена функциональная электрическая схема предлагаемого устройства; на фиг. 2 приведена схема блока фазового сравнения, выполненного на основе двухразрядного реверсивного счетчика импульсов; на фиг. 3 приведен граф работы блока фазового сравнения; на фиг. 4 приведен полный граф работы устройства.
к
э
э
э
к
э
к
э
э
к
Импульсный частотно-фазовый дискриминатор содержит блок частотно-фазового сравнения 1, триггеры 2 и 3, элемент ИЛИ-НЕ 4, дешифратор 5, элементы И 6, 7, 8, 9, 12, 13, элементы ИЛИ 10, 11. Входы блока фазового сравнения 1 подключены к источникам контролируемой f и эталонной f частоты. Первый выход блока фазового сравнения 1 является первым выходом устройства и подключен к информационному D-входу триггера 2, синхровход С которого подключен к источнику эталонной частоты f, второй выход блока фазового сравнения 1 подключен к информационному D-входу триггера 3, синхровход С которого подключен к источнику эталонной частоты f, выход триггера 2 подключен к первому входу элемента ИЛИ-НЕ 4 и является вторым выходом дискриминатора, индицирующим режим насыщения дискриминатора при f<f, инверсный выход триггера 3 подключен ко второму входу элемента ИЛИ-НЕ 4 и является четвертым выходом дискриминатора, индицирующим режим насыщения дискриминатора при f>f, инверсный выход элемента ИЛИ-НЕ 4 является третьим выходом дискриминатора, индицирующим режим фазового сравнения дискриминатора, первый вход дешифратора 5 подключен к третьему выходу блока фазового сравнения 1, второй вход дешифратора 5 подключен к первому выходу блока фазового сравнения 1, первый выход дешифратора 5 подключен к третьему входу элемента ИЛИ 11, второй выход дешифратора 5 подключен ко вторым входам элементов И 6 и И 8, третий выход дешифратора 5 подключен ко вторым входам элементов И 7 и И 9, четвертый выход дешифратора 5 подключен к третьему входу элемента ИЛИ 10, первый вход элемента И 6 подключен к инверсному выход триггера 3, первые входы элементов И 7 и И 8 подключены к инверсному выходу элемента ИЛИ-НЕ 4, первый вход элемента И9 подключен к выходу триггера 2, выходы элементов И 6, И 7 подключены соответственно к первому и второму входам элемента ИЛИ 10, выход которого подключен ко второму входу элемента И 12, первый вход элемента И 12 подключен к источнику эталонной частоты f, выход элемента И 12 является пятым выходом импульсного частотно-фазового дискриминатора, выходы элементов И 8, И 9 подключены соответственно к первому и второму входам элемента ИЛИ 11, выход которого подключен к первому входу элемента И 13, второй вход элемента И 13 подключен к источнику контролируемой f частоты, выход элемента И 13 является шестым выходом устройства.
Импульсный частотно-фазовый дискриминатор работает следующим образом.
э
к
Импульсы эталонной f и контролируемой f частот поступают на вход блока фазового сравнения 1. Блок фазового сравнения 1 служит для фазового сравнения импульсов эталонной и контролируемой частот и формирования в режиме фазового сравнения последовательности импульсов на первом выходе блока фазового сравнения 1, период следования которых равен периоду эталонной частоты, а длительность пропорциональна величине фазового рассогласования сравниваемых частот.
В качестве блока фазового сравнения 1 можно использовать схему импульсного частотно-фазового дискриминатора без индикации режимов работы (Стребков В.И. Импульсный частотно-фазовый дискриминатор на интегральных микросхемах // Электронная техника в автоматике / Под ред. Ю.И. Конева. - М.: Советское радио, 1977. - Вып. 9. - С. 223-230), состоящую из двухразрядного реверсивного счетчика импульсов 14, элементов И 15 и 16, элемента И-НЕ 17 и элемента ИЛИ 18. Первый и второй входы синхронного счетчика импульсов 14 подключены соответственно к выходам элементов И 15 и 16. Первый выход реверсивного счетчика импульсов 14 подключен к первому входу элемента И-НЕ 17 и к первому входу элемента ИЛИ 18 и является третьим выходом блока фазового сравнения 1. Второй выход синхронного счетчика импульсов 14 подключен ко второму входу элемента И-НЕ 17, ко второму входу элемента ИЛИ 18 и является первым выходом блока фазового сравнения 1. Выход элемента И-НЕ 17 подключен к первому входу элемента И 15, второй вход которой подключен к источнику эталонной частоты и является первым входом блока фазового сравнения 1. Выход элемента ИЛИ 18 является вторым выходом блока фазового сравнения 1 и подключен ко второму входу элемента И 16, первый вход которой подключен к источнику контролируемой частоты и является вторым входом блока фазового сравнения 1.
Реверсивный счетчик импульсов 14 служит для подсчета количества импульсов эталонной частоты (суммирующий вход) с насыщением в состоянии 11 и вычитания импульсов контролируемой частоты с насыщением в состоянии 00.
Алгоритм работы импульсного частотно-фазового дискриминатора отображен на фиг. 3 в виде графа переходов с четырьмя выходными состояниями (Τ, ТП, РП, Р) дискриминатора: состояние Τ соответствует выходному коду счетчика импульсов 500, состояние ТП - выходному коду 01, состояние РП - выходному коду 10, состояние Ρ - выходному коду 11.
э
к
э
к
э
к
э
Каждый входной импульс частоты f переводит импульсный частотно-фазовый дискриминатор в соседнее состояние в направлении от Τ к Р, а каждый импульс частоты f - в обратном направлении. Режиму фазового сравнения соответствует поочередная смена состояний ТП и РП, при этом выходной сигнал γ представляет собой последовательность импульсов частоты f с длительностью, пропорциональной разности фаз Δφ сравниваемых сигналов. Режимам насыщения соответствует поочередная смена состояний Τ и ТП (при f>f, γ=0) или РП и Ρ (при f<f, γ=1). Переход из одного режима в другой возможен только при приходе двух (или более) импульсов одной частоты между двумя соседними импульсами другой частоты в соответствии с графом переходов.
Двухразрядный реверсивный счетчик импульсов 14 имеет насыщение при значениях выходного двоичного кода 11 (состояние F) или 00 (состояние 7) в зависимости от направления подсчета импульсов. Состояния ТП (код 01) и РП (код 10) на графе переходов соответствуют одновременно режиму фазового сравнения и режимам насыщения импульсного частотно-фазового дискриминатора.
э
э
к
э
Информация в триггеры записывается по приходу импульса частоты f. Если при приходе импульса частоты f реверсивный счетчик импульсов 14 находится в состоянии 00, то сигнал H на выходе элемента ИЛИ 9 равен логическому 0, который записывается в триггер 3, и на его инверсном выходе появляется логическая 1 (сигнал 7), что соответствует режиму насыщения дискриминатора при f>f.
э
Если при приходе импульса частоты f реверсивный счетчик импульсов 14 находится в состоянии 01, то сигнал H на выходе элемента ИЛИ 18 равен логической 1, на выходе блока фазового сравнения 1 γ=0, при этом на выходах триггеров 2 и 3 появляется логический 0, вследствие чего на выходе элемента ИЛИ-НЕ 4 появляется логическая 1 (сигнал П), что соответствует режиму фазового сравнения дискриминатора.
э
к
э
Если при приходе импульса частоты f реверсивный счетчик импульсов 14 находится в состоянии 10 или 11 (γ=1), то на выходе блока фазового сравнения 1 γ=1, этот сигнал записывается в триггер 2, и на его инверсном выходе появляется логическая 1 (сигнал Р), что соответствует режиму насыщения дискриминатора при f<f.
э
Полный граф переходов предлагаемого импульсного частотно-фазового дискриминатора изображен на фиг. 4. В этом графе разделены состояния Τ, Π и Р, переход между ними осуществляется по приходу импульса частоты f.
Дешифратор 5 предназначен для преобразования двухразрядного двоичного кода на выходе реверсивного счетчика импульсов 14 блока фазового сравнения 1 в унитарный код, позволяющий определять состояние (А, В, С, D) блока фазового сравнения 1 в соответствии с графом переходов (Фиг. 3).
С помощью логических элементов И 6, И 7, И 8, И 9, ИЛИ 10, ИЛИ И, И 12, И 13 реализуются логические функции, позволяющие определять моменты времени изменения режима работы предлагаемого устройства:
on
0/2=f(D+C*П+B*T);
oc
2/2=f(А+В*П+С*Р),
где А, В, С, D - состояния счетчика импульсов в соответствии с графом переходов, приведенном на Фиг. 3, Ρ, Π, Τ - сигналы индикации режима работы импульсного частотно-фазового дискриминатора.
В результате достигается расширение функциональных возможностей импульсного частотно-фазового дискриминатора за счет формирования дополнительных сигналов индикации моментов времени изменения режима работы.
Таким образом, введение в импульсный частотно-фазовый дискриминатор дешифратора, элементов И и ИЛИ с соответствующими связями позволяет расширить функциональные возможности устройства, что дает возможность реализовать на его основе более эффективные алгоритмы функционирования систем автоматического управления, построенных на основе принципа фазовой автоподстройки частоты.