СХЕМА САМОСИНХРОНИЗАЦИИ ДЛЯ ПРИМЕНЕНИЯ В БЛОКАХ КОМПИЛИРУЕМОЙ ПАМЯТИ

Настоящее техническое решение относиться к области быстродействующей памяти. В частности настоящее техническое решение относиться к встраиваемой памяти, имеющей схему самосинхронизации.
Важнейшими задачами в области проектирования полупроводниковых интегральных микросхем являются уменьшение финансовых затрат и сокращение времени, необходимого для проектирования интегральных микросхем. Одним из способов решения данной проблемы является возможность многократного использования, так называемых IP-блоков (Intellectual Property blocks), то есть раннее разработанных элементов интегральных микросхем, представляющих собой мегаячейку, ядро, макрос и т.д., которые можно быстро интегрировать в различные проекты, создавая, таким образом, новые интегральные микросхемы. Данный подход реализован в широко известной методологии проектирования «система-на-кристалле».
Одной из наиболее часто применяемых IP-компонент является встроенная память. В связи с этим подавляющее большинство фирм, имеющих линии производства интегральных схем, уделяют особое внимание разработке и приобретению IP-компонент встраиваемой памяти.
При проектировании встраиваемой памяти с большой степенью интеграции желательно чтобы доступ к памяти выполнялся без каких-либо сбоев и на выбранной шине, поскольку данный сбой может привести к повреждению или потере данных. Для встраиваемой памяти очень важно чтобы функционирование осуществлялось по смягченному рабочему циклу. Таким образом, весьма желательно использовать схему самосинхронизации во встраиваемой памяти.
Самое близкое решение патент США №1756282131 «SELF-TIMED CIRCUITRY IN A MULTY-BANK MAMORY INSTANCE USING A COMMON TIMING SINCHRONISATION NODE» автор Richard S Roy. Данное изобретение представляет собой схему самосинхронизации в блоках компилируемой памяти, которая формирует внутренний сигнал окончания активного цикла и поступает на общий узел в блок управления, создавая необходимую задержку перед вводом новых адресов и контролируя информацию в памяти до тех пор, пока не закончена текущая операция с памятью. Блок управления предназначен для заряда общего узла синхронизации (далее - DBTFB) до логической единицы (далее - "1"} по переднему фронту внешнего тактового сигнала и сигнала разрешения доступа к блоку памяти. Схема управления заряжает общий узел DBTFB до "1" на определенное время и контролирует его, поддерживая на нем состояние "1". По внешнему тактовому сигналу генерируется внутренний тактовый импульс на словарной шине (LWC). Сигнал LWC предназначен для синхронизации доступа к блоку задержки по строке, состоящему из фиктивных ячеек памяти (посредством активации эквивалентной словарной шины (DWL)), где временная задержка такая же, как и на словарной шине в накопителе. Далее сигнал подается на вход блока задержки по столбцу (DBL) и распространяется по эквивалентному столбцу, время разряда битовых шин которого эквивалентно времени разряда битовых шин столбцов накопителя. Обратно направленный передающий сигнал (SD_CLK), активированный сигналом на шине DBL, разряжается до уровня "0" необходимого для срабатывания схема усилителя считывания. Далее, сигнал SD_CLK поступает в общую схему управления и по заднему фронту происходит разряд общего узла DBITFB. Схема синхронизации держит "0" на общем узле до тех пор, пока не произойдет переключение в "1" внешнего тактового сигнала (обозначающее начало нового цикла). Уровень логического "0" на общем узле открывает входные защелки для ввода адреса нового рабочего цикла памяти.
Однако данное техническое решение имеет ряд недостатков, а именно:
1. отсутствие определения типа активного цикла - запись или чтение, т.к. минимальное время необходимое на эти операции может отличаться;
2. отсутствие в эквивалентном столбце зависимости от количества ячеек подключенных по столбцу, т.к. скорость разряда битовых шин в случае коротких столбцов сопоставима со скоростью распространения сигнала по шине межсоединения.
Техническим результатом предлагаемого решения является осуществление операции доступа к накопителю за оптимальный промежуток времени. Кроме этого расчет оптимального доступа осуществляется автоматически и приводит к гарантированному выполнению операции доступа к накопителю всегда за оптимальный промежуток времени.
Технический результат достигается тем, что в схеме синхронизации рабочих циклов компилируемой памяти, используется общий узел, синхронизирующий операцию ввода адреса соответствующего блока памяти с операцией окончания доступа к блоку памяти и обеспечивающий тем самым гарантированное выполнение операции доступа. Кроме того, имеющийся в схеме синхронизации рабочих циклов компилируемой памяти блок перенаправления задержки по столбцу включает столбец записи, столбец чтения и столбец быстрой записи/чтения, предназначенный для оптимальной работы операции доступа к строке накопителя.
На фиг.1 изображена схема самосинхронизации блока компилируемой памяти.
Схема самосинхронизации блока компилируемой памяти состоит из накопителя (1), к которому подключен блок управления (2). Блок управления (2) имеет общий узел (3) и предназначен для управления сигналом на упомянутом общем узле (3) и для формирования адресного сигнала для блока дешифратора (4). Блок дешифратора (4), последовательно подключенный к блоку управления (2), предназначен для формирования адреса и выбора соответствующей строки накопителя. Блок старта задержки по строке (5), последовательно подключенный к блоку дешифратора (4), предназначен для формирования сигнала (REWFL) на эквивалентной словарной шине. К блоку задержки старта по строке (5) последовательно подключен блок задержки по строке (6), представляющий собой эквивалентную строку накопителя, предназначенную для формирования одинаковой задержки по рабочей строке накопителя. Блок перенаправления задержки по столбцу (7) последовательно подключен к блоку задержки по строке (б) и представляет собой эквивалентный столбец накопителя для формирования одинаковой задержки по рабочему столбцу накопителя (1). Блок перенаправления задержки по столбцу (7) включает столбец записи, столбец чтения и столбец быстрой записи/чтения, предназначенный для оптимальной работы операции доступа к строке накопителя. Блока управления включением усилителей записи/чтения (8) предназначенного для формирования сигнала обратной связи, который, проходя через блок ключей столбцов и усилителей чтения/записи (9), поступает в блок управления (2) в результате чего общий узел (3) разряжается, свидетельствуя тем самым об окончании операции доступа к накопителю (1).
При поступлении внешнего тактирующего сигнала на блок управления (2) им формируются адресные сигналы для дешифратора (4) (см. ФИГ.1) и сигнал CCLKB (см. ФИГ.1). Кроме того, на общем узле (3) блока управления (2) устанавливается значение логической 1. При подаче адреса с помощью дешифратора (4) будет выбрана соответствующая строка накопителя (1).
Переключение младших разрядов адреса происходит всегда (на ФИГ.1 - это WCB). Шина WCB подключена к блоку старта задержки по строке (4). Входными для данного блока являются сигналы WCB [3:0]. При поступлении адреса на дешифратор (4) формируется сигнал выбора строки на словарной шине, одновременно на выходе блока старта задержки по строке (5) формируется эквивалентный сигнал REFWL, который направляется в блок задержки по строке (6). Этот сигнал аналогичен сигналу на словарной шине, и подается он на специальный блок задержки по строке (6), который предназначен для имитации подачи сигнала в накопитель.
По прохождению блока задержки по строке (6) эквивалентный сигнал REFWL попадает на вход блока перенаправления задержки по столбцу (7), который имеет 3 столбца: столбец записи, столбец чтения и столбец быстрой записи/чтения, предназначенный для записи/чтения ячеек, если их количество в столбце меньше 30. В случае, если доступ к строке накопителя осуществляется в режиме «чтения», то сигнал REFWL запускает разряд шины RB1 эквивалентный по скорости разряду столбца в накопителе, при этом шина RT1 постоянно заряжена до питания, если доступ к строке накопителя осуществляется в режиме «записи/чтения», то сигнал REFWL запускает разряд шины RB2, при этом шина RT2 также как и в предыдущем случае постоянно заряжена до питания.
Разница потенциалов на шинах RB1 и RT1 или RB2 и RT2 формирует в блоке управления включением усилителей записи/чтения (8) сигнал обратной связи STCLK, который поступая в блок управления (2) разряжает общий узел (3), свидетельствуя тем самым об окончании доступа к памяти.
В режиме записи в блоке управления включением усилителей записи/чтения (8) при поступлении сигнала CCLKB, пришедший с блока управления (2) через блок ключей столбцов и усилителей чтения/записи, формирует сигнал разряда шины RBO в блоке перенаправления задержки по столбцу. Далее на внутреннем узле WRB устанавливается значение логического нуля и, как следствие, формируется сигнал WREFB, который возвращается в блок управления включением усилителей записи/чтения (8), где формирует сигнал обратной связи STCLK, который поступая в блок управления (2) разряжает общий узел (3), свидетельствуя тем самым об окончании доступа к памяти.