СИСТЕМА СОВМЕСТНО ИСПОЛЬЗУЕМОЙ ПАМЯТИ ДЛЯ МУЛЬТИПРОЦЕССОРА С СИЛЬНОЙ СВЯЗЬЮ

1. Система для хранения и извлечения информации, при этом упомянутая система является доступной посредством множества ее портов и содержит:
множество банков памяти, при этом упомянутые банки обеспечивают пространство адресов памяти, и
сеть межсоединений, при этом упомянутая сеть обеспечивает пути доступа между упомянутыми портами и упомянутыми банками памяти, при этом
упомянутая система работает во временном режиме, в котором время разделено на тактовые циклы,
упомянутая система выполнена с возможностью допускать в течение нормальной работы при каждом тактовом цикле множество инициатив транзакции доступа к памяти, принимаемых через упомянутые ее порты, и манипулировать упомянутыми инициативами транзакции,
так что поступление инициативы транзакции в упомянутую систему выполняется в пределах одиночного тактового цикла, при этом упомянутое поступление включает в себя любое содержимое, предназначенное для использования в модификации содержимого, сохраненного в упомянутом пространстве адресов памяти,
упомянутая сеть межсоединений пытается установить в ответ на инициативу транзакции путь доступа между портом упомянутой системы и банком памяти, содержащимся в ней,
при этом упомянутая попытка установить упомянутый путь при ее выполнении выполняется в пределах одиночного тактового цикла и ведет к одному из двух возможных результатов,
первый возможный результат является успешным установлением упомянутого пути и выполнением упомянутой инициативы транзакции, включая выдачу ответа одобрения, и
второй возможный результат является неудачей установления упомянутого пути, включая выдачу ответа отклонения, уведомляющего об отмене упомянутой инициативы транзакции,
и при этом, когда имеет место упомянутый первый возможный результат, доставка посредством упомянутой системы любого содержимого, извлеченного из упомянутого пространства адресов памяти, выполняется в пределах одиночного тактового цикла.
2. Система по п.1, в которой упомянутая сеть межсоединений содержит чистое комбинационное схемное решение и конвейерные регистры исключительно, при этом упомянутое чистое комбинационное схемное решение выполнено так, чтобы не создавалась никакая регенеративная схема, и при этом упомянутые конвейерные регистры работают так, что один регистр может обслуживать любую заданную транзакцию доступа к памяти в течение не более чем одного тактового цикла.
3. Система по п.2, в которой упомянутая сеть межсоединений содержит только комбинационное схемное решение без использования конвейерных регистров.
4. Система по п.1, в которой упомянутые инициативы транзакции содержат транзакции чтения и записи исключительно, и при этом
транзакция чтения только извлекает содержимое намеченного адреса памяти и передает упомянутое содержимое неизмененным через порт упомянутой системы, используемый при инициировании упомянутой транзакции чтения, и при этом
транзакция записи только сохраняет содержимое, принятое через порт упомянутой системы, неизмененным по намеченному адресу памяти.
5. Система по п.4, в которой упомянутая сеть межсоединений обслуживает только транзакции чтения.
6. Система по п.4, в которой упомянутая сеть межсоединений разделяется на первую часть, которая обслуживает только транзакции чтения, вторую часть, которая обслуживает только транзакции записи, и третью часть, которая обеспечивает соединение упомянутых первой и второй частей параллельно друг с другом между портами упомянутой системы и упомянутыми банками памяти.
7. Система по п.6, в которой упомянутая первая часть упомянутой сети межсоединений, обслуживающая только транзакции чтения, поддерживает мультивещание содержимого, считываемого из адреса памяти, чтобы выполнять множественные транзакции чтения, запрашивающие извлечение содержимого из упомянутого одного и того же адреса памяти, одновременно в течение конкретного тактового цикла.
8. Система по п.6, в которой упомянутая первая часть упомянутой сети межсоединений обслуживает только транзакции чтения, и упомянутая вторая часть обслуживает только транзакции записи, причем каждая из них содержит:
по меньшей мере одну подсеть, расположенные параллельно друг с другом, причем каждая упомянутая подсеть имеет порты, обращенные к портам упомянутой системы для хранения и извлечения информации, и другие порты, обращенные к упомянутым банкам памяти, при этом
по меньшей мере одна упомянутая подсеть является логарифмической многоступенчатой сетью.
9. Система по п.8, в которой полное количество упомянутых портов упомянутых подсетей, обращенных к портам упомянутой системы для хранения и извлечения информации, превосходит полное количество портов упомянутой системы для хранения и извлечения информации, при этом
упомянутые порты упомянутых подсетей соединяются с портами упомянутой системы для хранения и извлечения информации через промежуточное схемное решение.
10. Система по п.8, в которой полное количество упомянутых портов упомянутых подсетей, обращенных к упомянутым банкам памяти, превосходит полное количество портов упомянутых банков памяти, при этом
упомянутые порты упомянутых подсетей являются соединенными с портами упомянутых банков памяти через промежуточное схемное решение.
11. Система по п.8, в которой по меньшей мере одна логарифмическая многоступенчатая сеть является базовой сетью.
12. Система по п.1, в которой идентификационная информация банка памяти, содержащая адрес, принадлежащий упомянутому пространству адресов памяти, определяется посредством группы самых младших разрядов упомянутого адреса.
13. Система по п.8, в которой идентификационная информация подсети, через которую путь устанавливается при выполнении транзакции, определяется группой самых младших разрядов адреса памяти, по которому обращается упомянутая транзакция.
14. Система по п.11, в которой путь, установленный внутри базовой сети, определяется группой самых младших разрядов части адреса памяти, по которому обращается транзакция, обслуживаемая упомянутым путем, при этом упомянутая часть адреса памяти содержит все разряды упомянутого адреса памяти, исключая любые разряды, служащие в определении идентификационной информации упомянутой базовой сети, таким образом, что разряд, меньший по старшинству в пределах упомянутой группы, используется в определении упомянутого пути на ступени упомянутой базовой сети, более близкой к портам упомянутой системы для хранения и извлечения информации.
15. Система по п.1, в которой упомянутый путь внутри упомянутой сети межсоединений вычисляется исключительно на основе адреса памяти, по которому обращается транзакция, обслуживаемая упомянутым путем.
16. Система по п.8, в которой упомянутые логарифмические многоступенчатые сети содержат переключатели, при этом упомянутые переключатели имеют порты на их стороне, обращенной к упомянутым портам упомянутой системы для хранения и извлечения информации, и упомянутые переключатели также имеют порты на другой их стороне, обращенной к упомянутым банкам памяти, и
при этом конфликты, происходящие на порте одного из упомянутых переключателей, расположенных на разных путях, запрошенных разными инициативами транзакции, разрешаются таким образом, что упомянутый конфликт разрешается локально на упомянутом переключателе исключительно на основе идентификационных данных портов упомянутого переключателя, которым был предоставлен доступ к упомянутым запрошенным путям, при этом упомянутые предоставленные порты обращены к упомянутым портам упомянутой системы для хранения и извлечения информации.