Устройство управления для помехозащищенной радиотехнической системы
CONTROL APPARATUS FOR AN INTERFERENCE-PROOF RADIO ENGINEERING SYSTEM

Предлагаемое изобретение относится к области автоматизированного управления радиотехническими системами и может найти применение в комплексах радиосвязи, функционирующих в условиях сложной помеховой обстановки.
Известно устройство управления для помехозащищенной радиотехнической системы [1], наиболее близкое по технической сущности к заявляемому и принятое за прототип.
Функциональная схема устройства-прототипа приведена на фиг. 1, где приняты следующие обозначения.
1 – центральный модуль (ЦМ);
2 – центральный процессор (ЦП);
3 – первый модуль доступа и хранения данных (МДХД);
4 – первое постоянное запоминающее устройство (ПЗУ);
5 – первое оперативное запоминающее устройство (ОЗУ);
6 – порт ввода (ПВ);
7 – порт вывода (ПВы);
8 – первая шина управления (ШУ);
9 – первая шина данных (ШД);
10 – первая шина адреса (ША);
11 – первая системная шина (СШ);
12 – первый дешифратор адресов ввода-вывода (ДАВВ);
13 – модуль последовательного асинхронного ввода-вывода (МПАВВы);
14 – модуль формирования униполярного кода управления (МФ УКУ);
15 – модуль управления формирователем контрольного сигнала (МУ ФКС);
16 – ведомый модуль (ВМ);
17 – ведомый процессор (ВП);
18 – модуль последовательного асинхронного вывода (МПАВ);
19 – модуль потокового интерфейса обмена данными (МПИ ОД);
20 – второй модуль доступа и хранения данных (МДХД);
21 – модуль выходов (МВы);
22 – вторая системная шина (СШ);
23 – второй дешифратор адресов ввода-вывода (ДАВВ);
24 – вторая шина управления (ШУ);
25 – вторая шина данных (ШД);
26 – вторая шина адреса (ША);
27 – второе постоянное запоминающее устройство (ПЗУ);
28 – второе оперативное запоминающее устройство (ОЗУ);
29 – устройство контроля (УК);
30 – управляемый объект (УО);
31 – устройство управления (УУ).
Устройство-прототип содержит управляемый объект 30, устройство контроля 29 и устройство управления 31, состоящее из центрального 1 и ведомого 16 модулей.
В состав центрального модуля 1 входят центральный процессор 2, первое постоянное запоминающее устройство 4, первое оперативное запоминающее устройство 5, порт ввода 6, порт вывода 7, первая шина управления 8, первая шина данных 9, первая шина адреса 10, первый дешифратор адресов ввода-вывода 12, модуль последовательного асинхронного ввода-вывода 13, модуль формирования униполярного кода управления 14, модуль управления формирователем контрольного сигнала 15; причем первая шина управления 8, первая шина данных 9 и первая шина адреса 10 образуют первую системную шину 11, а первое постоянное запоминающее устройство 4 и первое оперативное запоминающее устройство 5 образуют первый модуль доступа и хранения данных 3. Группа управляющих выходов центрального процессора 2 посредством первой шины управления 8 соединена с группой управляющих входов первого дешифратора адресов ввода-вывода 12. Группа информационных выходов центрального процессора 2 посредством первой шины адреса 10 соединена с группой входов первого постоянного запоминающего устройства 4, с группой входов первого оперативного запоминающего устройства 5, с первой группой входов порта ввода 6, со второй группой входов порта вывода 7, с группой информационных входов первого дешифратора адресов ввода-вывода 12. Первая группа входов-выходов центрального процессора 2 посредством первой шины данных 9 соединена с группой выходов первого постоянного запоминающего устройства 4, с группой входов-выходов первого оперативного запоминающего устройства 5, с группой выходов порта ввода 6, с первой группой входов порта вывода 7, с первой группой входов-выходов модуля формирования униполярного кода управления 14, с группой входов модуля управления формирователем контрольного сигнала 15. Вторая группа входов-выходов центрального процессора 2 соединена с первой группой входов-выходов модуля последовательного асинхронного ввода-вывода 13. Вторая группа входов порта ввода 6 соединена с группой выходов управляемого объекта 30, а группа выходов порта вывода 7 соединена со второй группой входов управляемого объекта 30. С первого по шестой выходы первого дешифратора адресов ввода-вывода 12 соединены соответственное управляющими входами первого постоянного запоминающего устройства 4, первого оперативного запоминающего устройства 5, порта ввода 6, порта вывода 7, модуля формирования униполярного кода управления 14 и модуля управления формирователем контрольного сигнала 15. Вторая группа входов-выходов модуля последовательного асинхронного ввода-вывода 13 соединена с первой группой входов-выходов управляемого объекта 30, вторая группа входов-выходов модуля формирования униполярного кода управления 14 соединена с третьей группой входов-выходов управляемого объекта 30; а группа выходов модуля управления формирователем контрольного сигнала 15 соединена с третьей группой входов управляемого объекта 30.
В состав ведомого модуля 16 входят ведомый процессор 17, модуль последовательного асинхронного вывода 18, модуль потокового интерфейса обмена данными 19, модуль выходов 21, второй дешифратор адресов ввода-вывода 23, вторая шина управления 24, вторая шина данных 25, вторая шина адреса 26, второе постоянное запоминающее устройство 27, второе оперативное запоминающее устройство 28, причем вторая шина управления 24, вторая шина данных 25 и вторая шина адреса 26 образуют вторую системную шину 22, а второе постоянное запоминающее устройство 27 и второе оперативное запоминающее устройство 28 образуют второй модуль доступа и хранения данных 20. Первая группа входов-выходов ведомого процессора 17 соединена с третьей группой входов-выходов центрального процессора 2, группа управляющих выходов ведомого процессора 17 посредством второй шины управления 24 соединена с группой управляющих входов второго дешифратора адресов ввода-вывода 23; вторая группа входов-выходов ведомого процессора 17 посредством второй шины данных 25 соединена с группой выходов второго постоянного запоминающего устройства 27, с группой входов-выходов второго оперативного запоминающего устройства 28, с группой входов модуля выходов 21; первая группа информационных выходов ведомого процессора 17 посредством второй шины адреса 26 соединена с группой входов второго постоянного запоминающего устройства 27, с группой входов второго оперативного запоминающего устройства 28, с группой входов второго дешифратора адресов ввода-вывода 23; вторая группа информационных выходов ведомого процессора 17 соединена с группой входов модуля последовательного асинхронного вывода 18; третья группа входов-выходов ведомого процессора 17 соединена с первой группой входов-выходов модуля потокового интерфейса обмена данными 19. Первый, второй и третий выходы второго дешифратора адресов ввода-вывода 23 соединены соответственно с управляющими входами второго постоянного запоминающего устройства 27, второго оперативного запоминающего устройства 28 и модуля выходов 21, группа выходов которого соединена с первой группой входов управляемого объекта 30; группа выходов модуля последовательного асинхронного вывода 18 соединена с группой входов устройства контроля 29, вторая группа входов-выходов модуля потокового интерфейса обмена данными 19 соединена со второй группой входов-выходов управляемого объекта 30.
Работа устройства-прототипа заключается в следующем.
При включении центральный процессор 2 производит задание начальных установок модулям 7, 12, 13, 14, 15, 17, и инициализацию значений параметров управления в соответствии с априорными установками.
Далее происходит проверка работоспособности модулей. Для этого центральный процессор 2 производит опрос состояния модулей 5, 6, 13, 14, 17, сравнение ожидаемых и полученных значений. Если выявляется несоответствие между ожидаемым и полученным значением, то центральный процессор 2 проверяет критичность отклонений ожидаемых значений от полученных. Если выявлено недопустимое отклонение, центральный процессор 2 прерывает работу с выдачей соответствующего сообщения об ошибке ведомому процессору 17. Если выявлено допустимое отклонение, центральный процессор 2 делает перезапись параметров в соответствующие модули, затем проверяет счетчик количества перезаписей. Если количество перезаписей не превышает контрольную величину, происходит возврат на этап сравнения значений. Если количество попыток превышает контрольную величину, центральный процессор 2 выдает сообщение об ошибке ведомому процессору 17 и завершает свою работу.
Далее, если отклонений в работе модулей не выявлено, центральный процессор 2 выполняет основные задачи-подпрограммы до момента остановки устройства: обслуживание аппаратных и программных прерываний, контроль функционирования подчиненных модулей.
При включении ведомый процессор 17 проводит инициализацию и задание начальных значений параметров подчиненным модулям в соответствии с априорными установками. Далее работа ведомого процессора 17 заключается в приеме команд от центрального процессора 2 и выдаче сигналов управления подчиненным модулям в соответствии с указаниями центрального процессора 2.
Недостатком устройства-прототипа являются ограниченные функциональные возможности при существенном изменении условий работы и/или информационной обстановки, заключающиеся в том, что процессоры выполняют фиксированный алгоритм заложенной в них программы и не могут произвольно изменять параметры настройки и/или проверки.
В предлагаемом устройстве решается задача по устранению указанного недостатка, а именно реализация возможности модифицировать данные в памяти для работы в измененных условиях или с другим набором параметров путем организации доступа к общему адресному пространству со стороны устройства контроля.
Для решения поставленной задачи в устройство управления для помехозащищенной радиотехнической системы, содержащее управляемый объект 30, устройство контроля 29 и устройство управления 31, состоящее из центрального 1 и ведомого 16 модулей;
в состав центрального модуля 1 входят центральный процессор 2, первое постоянное запоминающее устройство 4, первое оперативное запоминающее устройство 5, порт ввода 6, порт вывода 7, первая шина управления 8, первая шина данных 9, первая шина адреса 10, первый дешифратор адресов ввода-вывода 12, модуль последовательного асинхронного ввода-вывода 13, модуль формирования униполярного кода управления 14, модуль управления формирователем контрольного сигнала 15; причем первая шина управления 8, первая шина данных 9 и первая шина адреса 10 образуют первую системную шину 11, а первое постоянное запоминающее устройство 4 и первое оперативное запоминающее устройство 5 образуют первый модуль доступа и хранения данных 3; группа управляющих выходов центрального процессора 2 посредством первой шины управления 8 соединена с группой управляющих входов первого дешифратора адресов ввода-вывода 12; группа информационных выходов центрального процессора 2 посредством первой шины адреса 10 соединена с группой входов первого постоянного запоминающего устройства 4, с группой входов первого оперативного запоминающего устройства 5, с первой группой входов порта ввода 6, со второй группой входов порта вывода 7, с группой информационных входов первого дешифратора адресов ввода-вывода 12; первая группа входов-выходов центрального процессора 2 посредством первой шины данных 9 соединена с группой выходов первого постоянного запоминающего устройства 4, с группой входов-выходов первого оперативного запоминающего устройства 5, с группой выходов порта ввода 6, с первой группой входов порта вывода 7, с первой группой входов-выходов модуля формирования униполярного кода управления 14, с группой входов модуля управления формирователем контрольного сигнала 15; вторая группа входов-выходов центрального процессора 2 соединена с первой группой входов-выходов модуля последовательного асинхронного ввода-вывода 13; вторая группа входов порта ввода 6 соединена с группой выходов управляемого объекта 30, а группа выходов порта вывода 7 соединена со второй группой входов управляемого объекта 30; с первого по шестой выходы первого дешифратора адресов ввода-вывода 12 соединены соответственно с управляющими входами первого постоянного запоминающего устройства 4, первого оперативного запоминающего устройства 5, порта ввода 6, порта вывода 7, модуля формирования униполярного кода управления 14 и модуля управления формирователем контрольного сигнала 15; вторая группа входов-выходов модуля последовательного асинхронного ввода-вывода 13 соединена с первой группой входов-выходов управляемого объекта 30, вторая группа входов-выходов модуля формирования униполярного кода управления 14 соединена с третьей группой входов-выходов управляемого объекта 30; а группа выходов модуля управления формирователем контрольного сигнала 15 соединена с третьей группой входов управляемого объекта 30;
в состав ведомого модуля 16 входят ведомый процессор 17, модуль последовательного асинхронного вывода 18, модуль потокового интерфейса обмена данными 19, модуль выходов 21, второй дешифратор адресов ввода-вывода 23, вторая шина управления 24, вторая шина данных 25, вторая шина адреса 26, второе постоянное запоминающее устройство 27, второе оперативное запоминающее устройство 28, причем вторая шина управления 24, вторая шина данных 25 и вторая шина адреса 26 образуют вторую системную шину 22, а второе постоянное запоминающее устройство 27 и второе оперативное запоминающее устройство 28 образуют второй модуль доступа и хранения данных 20; первая группа входов-выходов ведомого процессора 17 соединена с третьей группой входов-выходов центрального процессора 2, группа управляющих выходов ведомого процессора 17 посредством второй шины управления 24 соединена с группой управляющих входов второго дешифратора адресов ввода-вывода 23; вторая группа входов-выходов ведомого процессора 17 посредством второй шины данных 25 соединена с группой выходов второго постоянного запоминающего устройства 27, с группой входов-выходов второго оперативного запоминающего устройства 28, с группой входов модуля выходов 21; первая группа информационных выходов ведомого процессора 17 посредством второй шины адреса 26 соединена с группой входов второго постоянного запоминающего устройства 27, с группой входов второго оперативного запоминающего устройства 28, с группой входов второго дешифратора адресов ввода-вывода 23; вторая группа информационных выходов ведомого процессора 17 соединена с группой входов модуля последовательного асинхронного вывода 18; третья группа входов-выходов ведомого процессора 17 соединена с первой группой входов-выходов модуля потокового интерфейса обмена данными 19; первый, второй и третий выходы второго дешифратора адресов ввода-вывода 23 соединены соответственно с управляющими входами второго постоянного запоминающего устройства 27, второго оперативного запоминающего устройства 28 и модуля выходов 21, группа выходов которого соединена с первой группой входов управляемого объекта 30; группа выходов модуля последовательного асинхронного вывода 18 соединена с группой входов устройства контроля 29, вторая группа входов-выходов модуля потокового интерфейса обмена данными 19 соединена со второй группой входов-выходов управляемого объекта 30;
согласно изобретению
,введены первый модуль модификации памяти 32, соединенный первой группой входов-выходов с группой управляющих выходов центрального процессора 2 посредством первой шины управления 8, второй группой входов-выходов с первой группой входов-выходов центрального процессора 2 посредством первой шины данных 9, третьей группой входов-выходов с группой информационных выходов центрального процессора 2 посредством первой шины адреса 10;
второй модуль модификации памяти 33, соединенный первой группой входов-выходов с группой выходов управляющих ведомого процессора 17 посредством второй шины управления 24, второй группой входов-выходов с второй группой входов-выходов ведомого процессора 17 посредством второй шины данных 25, третьей группой входов-выходов с группой информационных выходов ведомого процессора 17 посредством второй шины адреса 26;
решающее устройство 34, соединенное первой группой выходов с группой входов второго модуля модификации памяти 33, второй группой выходов с группой входов первого модуля модификации памяти 32, группой входов с группой выходов устройства контроля 29.
Функциональная схема предлагаемого устройства приведена на фиг. 2, где приняты следующие обозначения:
1 – центральный модуль (ЦМ);
2 – центральный процессор (ЦП);
3 – первый модуль доступа и хранения данных (МДХД);
4 – первое постоянное запоминающее устройство (ПЗУ);
5 – первое оперативное запоминающее устройство (ОЗУ);
6 – порт ввода (ПВ);
7 – порт вывода (ПВы);
8 – первая шина управления (ШУ);
9 – первая шина данных (ШД);
10 – первая шина адреса (ША);
11 – первая системная шина (СШ);
12 – первый дешифратор адресов ввода-вывода (ДАВВ);
13 – модуль последовательного асинхронного ввода-вывода (МПАВВы);
14 – модуль формирования униполярного кода управления (МФ УКУ);
15 – модуль управления формирователем контрольного сигнала (МУ ФКС);
16 – ведомый модуль (ВМ);
17 – ведомый процессор (ВП);
18 – модуль последовательного асинхронного вывода (МПАВ);
19 – модуль потокового интерфейса обмена данными (МПИ ОД);
20 – второй модуль доступа и хранения данных (МДХД);
21 – модуль выходов (МВы);
22 – вторая системная шина (СШ);
23 – второй дешифратор адресов ввода-вывода (ДАВВ);
24 – вторая шина управления (ШУ);
25 – вторая шина данных (ШД);
26 – вторая шина адреса (ША);
27 – второе постоянное запоминающее устройство (ПЗУ);
28 – второе оперативное запоминающее устройство (ОЗУ);
29 – устройство контроля (УК);
30 – управляемый объект (УО);
31 – устройство управления (УУ);
32 – первый модуль модификации памяти (ММП);
33 – второй модуль модификации памяти (ММП);
34 – решающее устройство (РУ).
Предлагаемое устройство содержит управляемый объект 30, устройство контроля 29 и устройство управления 31. Устройство управления 31 состоит из центрального модуля 1, ведомого модуля 16, первого модуля модификации памяти 32, второго модуля модификации памяти 33, решающего устройства 34.
В состав центрального модуля 1 входят центральный процессор 2, первое постоянное запоминающее устройство 4, первое оперативное запоминающее устройство 5, порт ввода 6, порт вывода 7, первая шина управления 8, первая шина данных 9, первая шина адреса 10, первый дешифратор адресов ввода-вывода 12, модуль последовательного асинхронного ввода-вывода 13, модуль формирования униполярного кода управления 14, модуль управления формирователем контрольного сигнала 15; причем первая шина управления 8, первая шина данных 9 и первая шина адреса 10 образуют первую системную шину 11, а первое постоянное запоминающее устройство 4 и первое оперативное запоминающее устройство 5 образуют первый модуль доступа и хранения данных 3.
Группа управляющих выходов центрального процессора 2 посредством первой шины управления 8 соединена с группой управляющих входов первого дешифратора адресов ввода-вывода 12 и с первой группой входов-выходов первого модуля модификации памяти 32. Группа информационных выходов центрального процессора 2 посредством первой шины адреса 10 соединена с группой входов первого постоянного запоминающего устройства 4, с группой входов первого оперативного запоминающего устройства 5, с первой группой входов порта ввода 6, со второй группой входов порта вывода 7, с группой информационных входов первого дешифратора адресов ввода-вывода 12 и с третьей группой входов-выходов первого модуля модификации памяти 32. Первая группа входов-выходов центрального процессора 2 посредством первой шины данных 9 соединена с группой выходов первого постоянного запоминающего устройства 4, с группой входов-выходов первого оперативного запоминающего устройства 5, с группой выходов порта ввода 6, с первой группой входов порта вывода 7, с первой группой входов-выходов модуля формирования униполярного кода управления 14, с группой входов модуля управления формирователем контрольного сигнала 15 и с второй группой входов-выходов первого модуля модификации памяти 32.
Вторая группа входов-выходов центрального процессора 2 соединена с первой группой входов-выходов модуля последовательного асинхронного ввода-вывода 13. Вторая группа входов порта ввода 6 соединена с группой выходов управляемого объекта 30, а группа выходов порта вывода 7 соединена со второй группой входов управляемого объекта 30. С первого по шестой выходы первого дешифратора адресов ввода-вывода 12 соединены соответственное управляющими входами первого постоянного запоминающего устройства 4, первого оперативного запоминающего устройства 5, порта ввода 6, порта вывода 7, модуля формирования униполярного кода управления 14 и модуля управления формирователем контрольного сигнала 15. Вторая группа входов-выходов модуля последовательного асинхронного ввода-вывода 13 соединена с первой группой входов-выходов управляемого объекта 30, вторая группа входов-выходов модуля формирования униполярного кода управления 14 соединена с третьей группой входов-выходов управляемого объекта 30; а группа выходов модуля управления формирователем контрольного сигнала 15 соединена с третьей группой входов управляемого объекта 30.
В состав ведомого модуля 16 входят ведомый процессор 17, модуль последовательного асинхронного вывода 18, модуль потокового интерфейса обмена данными 19, модуль выходов 21, второй дешифратор адресов ввода-вывода 23, вторая шина управления 24, вторая шина данных 25, вторая шина адреса 26, второе постоянное запоминающее устройство 27, второе оперативное запоминающее устройство 28, причем вторая шина управления 24, вторая шина данных 25 и вторая шина адреса 26 образуют вторую системную шину 22, а второе постоянное запоминающее устройство 27 и второе оперативное запоминающее 28 образуют второй модуль доступа и хранения данных 20.
Первая группа входов-выходов ведомого процессора 17 соединена с третьей группой входов-выходов центрального процессора 2, группа управляющих выходов ведомого процессора 17 посредством второй шины управления 24 соединена с группой управляющих входов второго дешифратора адресов ввода-вывода 23 и с первой группой входов-выходов второго модуля модификации памяти 33. Вторая группа входов-выходов ведомого процессора 17 посредством второй шины данных 25 соединена с группой выходов второго постоянного запоминающего устройства 27, с группой входов-выходов второго оперативного запоминающего устройства 28, с группой входов модуля выходов 21 и с второй группой входов-выходов второго модуля модификации памяти 33. Первая группа информационных выходов ведомого процессора 17 посредством второй шины адреса 26 соединена с группой входов второго постоянного запоминающего устройства 27, с группой входов второго оперативного запоминающего устройства 28, с группой входов второго дешифратора адресов ввода-вывода 23 и с третьей группой входов-выходов второго модуля модификации памяти 33.
Вторая группа информационных выходов ведомого процессора 17 соединена с группой входов модуля последовательного асинхронного вывода 18; третья группа входов-выходов ведомого процессора 17 соединена с первой группой входов-выходов модуля потокового интерфейса обмена данными 19; первый, второй и третий выходы второго дешифратора адресов ввода-вывода 23 соединены соответственно с управляющими входами второго постоянного запоминающего устройства 27, второго оперативного запоминающего устройства 28 и модуля выходов 21, группа выходов которого соединена с первой группой входов управляемого объекта 30; группа выходов модуля последовательного асинхронного вывода 18 соединена с группой входов устройства контроля 29, вторая группа входов-выходов модуля потокового интерфейса обмена данными 19 соединена со второй группой входов-выходов управляемого объекта 30.
Решающее устройство 34 соединено первой группой выходов с группой входов второго модуля модификации памяти 33, второй группой выходов с группой входов первого модуля модификации памяти 32, группой входов с группой выходов устройства контроля 29.
Функциональное назначение модулей 1-28, входящих в состав устройства управления 31, не отличается от описанных в [1].
Устройство контроля 29 предназначено для получения оценок функционирования управляемого объекта 30 и передачи этой информации на решающее устройство 34.
Модули модификации памяти 32 и 33 предназначены для непосредственного изменения содержимого оперативной и постоянной памяти через общее адресное пространство (при условии, что постоянная память реализована на базе перепрограммируемых запоминающих устройств, что в современной практике конструирования радиотехнической аппаратуры встречается достаточно часто).
Решающее устройство 34 предназначено для получения оценок функционирования управляемого объекта 30 от устройства контроля 29, принятия решений о необходимости модификации текущего алгоритма и/или параметров работы и управления модификацией путем выдачи команд на устройства модификации памяти 32 и 33.
Предлагаемое устройство работает следующим образом.
Центральный процессор 2 и ведомый процессор 17 функционируют согласно алгоритмам, описанным в [1].
Добавленные модули модификации памяти 32 и 33 и решающее устройство 34 функционируют следующим образом.
Информация от устройства контроля 29 поступает на решающее устройство 34, которое производит оценку оптимальности текущего алгоритма и параметров работы. Если текущий алгоритм и/или параметры признаются неоптимальными, решающее устройство 34 формирует задания на коррекцию.
Модули модификации памяти 32 и 33, имеющие доступ к системным шинам процессоров, осуществляют коррекцию содержимого памяти процессоров 2 и 17 под управлением решающего устройства 34 с целью модификации алгоритмов и/или параметров работы. Модификации могут быть подвергнуты значения динамических переменных в модулях оперативной памяти 5 и 28, исполняемый код в модулях постоянной памяти 4 и 27, структуры данных, хранящиеся как в постоянной, так и в оперативной памяти. На время осуществления модификации содержимого памяти работа процессоров 2 и 17 приостанавливается путем воздействия на шины управления 8 и 24.
Работа предлагаемого устройства поясняется с помощью алгоритма, представленного на фиг. 3.
Вначале происходит включение устройства и инициализация центрального процессора 2, ведомого процессора 17 и решающего устройства 34.
В блоке I производится прием данных решающим устройством 34 от устройства контроля 29.
Затем в блоке II производится анализ полученных данных с целью оценки оптимальности текущего алгоритма и параметров работы центрального модуля 1.
Далее в блоке III происходит сравнение с заданными критериями оптимальности. Если работа центрального модуля 1 признана оптимальной, проводится переход к блоку IV. В противном случае проводится переход к блоку XI.
В блоке IV производится оценка оптимальности текущего алгоритма и параметров работы ведомого модуля 16.
Далее в блоке V происходит сравнение с заданными критериями оптимальности. Если работа ведомого модуля 16 признана оптимальной, проводится переход к блоку I. В противном случае проводится переход к блоку VI.
В блоке VI происходит оценка целесообразности выполнения модификации памяти ведомого модуля 16.
Далее в блоке VII происходит сравнение с заданными критериями целесообразности модификации. Если модификация целесообразна, проводится переход к блоку VIII. В противном случае проводится переход к блоку I.
В блоке VIII работа ведомого модуля 16 приостанавливается.
В блоке IX выполняется активация второго модуля модификации памяти 33, который проводит заданные действия по модификации памяти ведомого модуля 16.
В блоке X возобновляется работа ведомого модуля 16 и проводится переход к блоку I.
В блоке XI происходит оценка целесообразности выполнения модификации памяти центрального модуля 1.
Далее в блоке XII происходит сравнение с заданными критериями целесообразности. Если модификация целесообразна, проводится переход к блоку XIII. В противном случае проводится переход к блоку IV.
В блоке XIII работа центрального модуля 1 приостанавливается.
В блоке XIV выполняется активация первого модуля модификации памяти 32, который проводит заданные действия по модификации памяти центрального модуля 1.
В блоке XV возобновляется работа центрального модуля 1 и проводится переход к блоку IV.
Далее цикл повторяется с периодичностью Δt, определяемой целевой функцией системы.
Реализация
Предлагаемое устройство с центральным 1 и ведомым 16 модулями управления может быть реализовано на базе специализированных цифровых элементов, энергозависимых и/или энергонезависимых запоминающих устройств, программируемых логических интегральный схем, зарубежных и отечественных цифровых элементов стандартной логики, как описано в [1].
Модули модификации памяти могут быть реализованы на базе программируемых логических интегральный схем [2] и зарубежных и/или отечественных цифровых элементов стандартной логики.
Решающее устройство может быть реализовано на базе микропроцессоров, в том числе российской элементной базы [3-4]. Программное обеспечение микропроцессоров может быть реализовано на базе программ для ЭВМ [5-8].
Таким образом, предлагаемое устройство обеспечивает улучшение функциональных возможностей системы управления помехозащищенной радиотехнической системы.
Улучшение функциональных возможностей достигается за счет введения новых модулей, которые обеспечивают доступ к общему адресному пространству и в результате могут модифицировать данные памяти.
Источники информации
1. Патент РФ №127957. Устройство управления для помехозащищенной радиотехнической системы: А.Н. Асосков, Ю.В. Левченко, И.Н. Малышева, Ю.А. Плахотнюк (RU); заявитель и патентообладатель АО «Концерн «Созвездие» / № 2012149703/08, заявл. 21.11.2012, опубл. 10.05.2013, Бюл. № 13.
2. http://www.altera.ru/cgi-bin/go?38 - радиоэлектронные Компоненты компании "ALTERA".
3. http://www.atmel.com/products/ - радиоэлектронные Компоненты компании "ATMEL".
4. http://www.multicore.ru – радиоэлектронные компоненты компании ГУП «НПЦ «Элвис» (г. Зеленоград).
5. Программа для ЭВМ «Программа реализации целевых функций цифрового приемопередающего модуля»: авторское свидетельство № 2019665010 / И.Н. Малышева, Ю.А. Плахотнюк (RU); заявитель и патентообладатель АО «Концерн «Созвездие» / заявл. 6.11.2019, зарегистрировано 15.11.2019.
6. Программа для ЭВМ «Модуль формирования данных для оперативного запоминающего устройства»: авторское свидетельство № 2019665133 / И.Н. Малышева, Ю.А. Плахотнюк (RU); заявитель и патентообладатель АО «Концерн «Созвездие» / заявл.  11.11.2019,  зарегистрировано 20.11.2019.
7. Программа для ЭВМ «Модуль формирования данных для постоянного запоминающего устройства»: авторское свидетельство № 2019665665 / И.Н. Малышева, Ю.А. Плахотнюк (RU); заявитель и патентообладатель АО «Концерн «Созвездие» / заявл.  11.11.2019, зарегистрировано 27.11.2019.
8. Программа для ЭВМ «Программа отладочного монитора энергонезависимой памяти»: авторское свидетельство №2019660203 / Ю.А. Плахотнюк (RU); заявитель и патентообладатель АО «Концерн «Созвездие» / заявл.  23.07.2019, зарегистрировано 2.08.2019.