Встраиваемое вычислительное устройство гетерогенное

Полезная модель относится к вычислительным системам встраиваемого типа и предназначена для работы в устройствах класса Интернет вещей (IoT), Граничного интеллекта (EDGE AI) и прочих компактных вычислительных систем для обработки информации классическими алгоритмами и алгоритмами искусственного интеллекта.
В современном мире востребованы компактные вычислительные устройства класса IoT и EDGE AI, которые должны решать параллельно несколько разноплановых задач в реальном времени, например, распознавание образов алгоритмами искусственного интеллекта, выполнение вычислений общего характера традиционными алгоритмами, передача информации во внешние системы. Для решения этой проблемы в последние годы стали создаваться гетерогенные вычислительные модули, имеющие в своем составе различные узкоспециализированее микропроцессорные схемы, контроллеры или ядра, каждые из которых занимаются своим классом задач.
До не давнего времени встраиваемые вычислительные модули строили на базе «облегченных» классических процессорных ядер X86, RISC, ARM. Причем ядра были, как правило, однотипные, таким образом, получалась относительно универсальная гомогенная вычислительная система, которая показывала неплохую производительность для классических алгоритмов, но недостаточную, например, для работы алгоритмов искусственного интеллекта в реальном времени.
Известна высокопроизводительная вычислительная платформа на базе процессоров с разнородной архитектурой [патент на изобретение RU 2635896, опубл. 16.11.2017 г.], выполненная на базе процессоров с разнородной архитектурой, содержащей установочный блок высотой 4U, предназначенный для установки в телекоммуникационную стойку и выполненный в виде корпуса, разделенного на две секции. В одной из секций смонтирована система питания, а во второй - размещена объединительная плата со слотами, для размещения в них помещаемых через указанный проем модуля коммутации и вычислительных модулей на базе разнородных процессоров, объединенными через высокоскоростную шину стандарта CompactPCI Serial для образования многопроцессорной конфигурации.
Недостатком данного устройства является значительные габариты высота 4U 18 см, ширина 19” что исключает их использование в компактных IoT и Edge AI устройствах. Использование общей шины Compact PCI serial, к которой подключены все микропроцессоры, делает устройство киберуязвимым по причине доступа к этой шине через имеющиеся модули коммутации.
Известен способ создания реконфигурируемой структуры соединений в интегральной схеме [патент на изобретение US 10,872,186, опубл. 22.12.2020 г.], включающий доступ к шаблону конфигурации, направленному на реконфигурируемую структуру соединений, редактирование параметров шаблона конфигурации, функциональное объединение шаблона конфигурации с множеством модулей из библиотеки IP для создания модели схемы уровня передачи регистров (RTL), генерирование по меньшей мере одну автоматизированную функцию тестового стенда и создание как минимум одного сценария логического синтеза. Редактирование параметров шаблона конфигурации включает в себя подтверждение первого количества выходных портов реконфигурируемого коммутатора потока и подтверждение второго количества входных портов реконфигурируемого коммутатора потока. Каждый выходной порт и каждый входной порт имеют соответствующую архитектурную композицию. Архитектурная композиция выходного порта определяется множеством N каналов передачи данных, включая выходы данных A и выходы управления B. Архитектурная композиция входного порта определяется множеством M путей данных, включая A входы данных и B входы управления.
Недостатком данного устройства является низкий уровень киберзащищенности из-за незащищенного доступа к устройству через входные порты и возможность изменения шаблона или его параметров.
Техническим результатом заявляемой полезной модели является повешение уровня киберзащищенности устройства.
Заявляемый технический результат достигается за счет того, что во встраиваемом вычислительном устройстве гетерогенном, состоящем из блока обработки алгоритмов искусственного интеллекта, контроллера ARM, блока доверенного контура на выделенном процессоре архитектуры со встроенной памятью, контроллера питания, блока интерфейса, содержащего интерфейсы передачи данных, постоянного запоминающего устройства и оперативного запоминающего устройства, согласно настоящей полезной модели, блок обработки алгоритмов искусственного интеллекта, блок интерфейса, контроллер ARM, постоянное запоминающее устройства и оперативное запоминающее устройство подключены к общей шине данных, при этом блок доверенного контура соединен с контроллером ARM и с контроллером питания, контроллер питания подключен по шинам питания к блоку обработки алгоритмов искусственного интеллекта, блоку интерфейса, контроллеру ARM, постоянному запоминающему устройству и оперативному запоминающему устройству, а блок обработки алгоритмов искусственного интеллекта дополнительно напрямую соединен с блоком интерфейсов.
Возможны варианты развития основного технического решения, заключающиеся в том, что блок обработки алгоритмов искусственного интеллекта реализован на FPGA технологии или DSP технологии.
Таким образом, за счет совокупности существенных признаков удалось повысить уровень киберзащищенности, благодаря применению блока доверенного контура, состоящего из отдельного процессора со встроенной памятью, управляющего работой других элементов.
Сущность заявляемого технического решения поясняется фигурой и нижеследующим описанием.
На Фиг. 1 представлена блок-схема заявляемого устройства.
Встраиваемое вычислительное устройство гетерогенное (Фиг. 1) состоит из блока 1 обработки алгоритмов искусственного интеллекта (далее - Блок 1 ИИ), контроллера 2 ARM, блока 3 доверенного контура (далее - Блок 3 ДК) на выделенном процессоре архитектуры со встроенной памятью, контроллера 4 питания, блока 5 интерфейса, содержащего интерфейсы передачи данных, постоянного запоминающего устройства 6 (далее - ПЗУ 6) и оперативного запоминающего устройства 7 (далее - ОЗУ 7).
Блок 1 ИИ, блок 5 интерфейса, контроллер 2 ARM, ПЗУ 6 и ОЗУ 7 подключены к общей шине данных 8.
При этом блок 3 ДК соединен с контроллером 2 ARM и с контроллером 4 питания.
Контроллер 4 питания подключен по шинам питания к блоку 1 ИИ, блоку 5 интерфейса, контроллеру 2 ARM, ПЗУ 6 и ОЗУ 7.
Блок 1 ИИ дополнительно напрямую соединен с блоком 5 интерфейсов.
Блок 1 ИИ предназначен для ускорения выполнения алгоритмов искусственного интеллекта, включая нейросетевые алгоритмы. Блок 1 ИИ должен обладать вычислительной производительностью не менее 0,5 TOPs (0.5×1012 операций в секунду) и реализован либо на специализированных процессорных DSP (другое название NPU или TPU процессоры) ядрах, например Elcore от компании НПЦ Элвис или Amper, Volta от компании Nvidia, изначально оптимизированных под работу с алгоритмами искусственного интеллекта, либо на интегральных FPGA схемах, например, от компаний Xilinx, Lattice, запрограммированных под алгоритмы искусственного интеллекта структурой. Применение FPGA схем возможно при наличии в них не менее 100 000 программируемых элементов-вентилей, что позволяет получать производительность не менее 0,5 TOPs. Данная производительность Блока 1 ИИ позволяет, например, обрабатывать видеопоток со скоростью 10-15 кадров в секунду. Особенностью подключения Блока 1 ИИ является его прямое подключение к Блоку 5 интерфейса, минуя общую шину 8 передачи данных и Контроллер 2 ARM, что ускоряет вывод информации с устройства при обработке информации в нем в режиме реального времени. Например, при использовании традиционного способы вывода результата из Блока 1 ИИ в Блок 5 интерфейса по общей шине 8 данных под управлением Контроллера 2 ARM время реакции на событие занимает 80-120 мс, при прямом выводе с Блока 1 ИИ в Блок 5 интерфейса это время составляет 15-25 мс.
Контроллер 2 ARM содержит по меньшей мере одно ядро ARM Cortex-A разрядностью не менее 32 бит. Контроллер 2 предназначен для выполнения прикладной программы, записанной в ПЗУ 6. Эта программа определяется функциональностью конечного устройства и определяет, какие данные и в каком блоке устройства будут обрабатываться.
Блок 3 ДК представляет собой выделенный микропроцессор, поостренный на архитектуре RISC. Он имеет встроенную память, содержащую неизменяемый код загрузки и инициализации устройства в целом. Так как процессор доверенного контура не связан с общей шиной 8 и не имеет внешней памяти, которая может быть изменена злоумышленниками, тем самым достигается высокая стойкость к вредоносному коду и стойкость к внешнему изменению управляющей программы. В заявляемом устройстве доверенный контур используется для инициализации системы, управления питанием через Контроллер 4 питания.
Контроллер 4 питания формирует необходимые напряжения питания для подключенных к нему элементов вычислительного устройства по шине питания. Он управляется от Блока 3 ДК и, тем самым, сводя к минимуму потенциальную возможность влияния вредоносного кода, потенциально попавшего в Контроллер 2 ARM, на работу остальных элементов устройства по цепям питания.
Блок 5 интерфейса предназначен для обмена информацией с внешними системами. Состав блока 5 определяется функциональностью конечного изделия, собираемого на базе устройства. Этот блок 5 содержит любую комбинацию следующих интерфейсов: HDMI и/или MIPI и/или Ethernet и/или Wi-Fi и/или DIO и/или AIO и/или Audio. Отличительной особенностью включения Блока 5 интерфейса является его прямое подключение к Блоку 1 ИИ, что позволяет существенно снизить время передачи управляющего сигнала от Блока 1 ИИ в Блок 5 интерфейса и выдачу его наружу, по сравнению с традиционным путем, по общей шине 8 данных через Контроллер 2 ARM.
ПЗУ 6 предназначено для хранения прикладных программ, которые выполняет Контроллер 2 ARM. Объем ПЗУ 6 для функционирования устройств должен составлять от 4 до 64 Гб.
ОЗУ 7 предназначено для хранения промежуточных данных и результатов вычислений. Объем ОЗУ 7 для функционирования устройств должен составлять от 1 до 16 Гб.
Заявляемое устройство работает следующим образом.
При подаче напряжения питания, в случае его соответствия необходимым критериям, Контроллер 4 питания подает питание вначале только на Блок 3 ДК. Тот, в свою очередь, начинает выполнение программы, размещенной в его собственной памяти, не связанной с общей шиной 8 передачи данных. Тем самым обеспечивается физическая изоляция элемента - Блок 3 ДК от общей шины 8 данных, что делает принципиально невозможным запуск на нем вредоносного кода из Блока 5 интерфейса, ПЗУ 6 и ОЗУ 7 при подмене последних, тем самым повышая киберзащищеность устройства.
После запуска Блок 3 ДК, управляя Контроллером 4 питания, подает питание по выделенным линиям шины только на те устройства, которые нужны для решения задачи в данный момент времени. Далее Блок 3 ДК запускает Контроллер 2 ARM, который начинает выполнение прикладной программы, записанной в ПЗУ 6. Для хранения промежуточных результатов используется ОЗУ 7. Прикладная программа распределяет потоки данных по вычислительным блокам, оптимизируя производительность устройства. Например, нейросетевые алгоритмы, как правило, выполняются в Блоке 1 ИИ, алгоритмы общего назначения на ARM контроллере 2, критические, с точки зрения безопасности, вычисления в Блоке 3 ДК. Блок 5 интерфейса предназначен для обмена информацией между устройством и «внешним миром». Особенность подключения этого блока 5 состоит в том, что помимо подключения к общей шине 8 данных Блок 5 интерфейса может получать информацию непосредственно от Блока 1 ИИ, минуя общую шину 8 и Контроллер 2 ARM. Благодаря этому существенно уменьшается время реакции на событие, в среднем, примерно с 100 мс до 20 мс.
Дополнительно, компактность устройства можно еще увеличить, если элементы устройства 1, 3, 4, 5 выполнить на едином кристалле кремния и в одном корпусе интегральной схемы. Примерами таких интегральных схем являются интегральная схема СКИФ от НПЦ Элвис, в которой Блок 1 ИИ выполнен на DSP ядрах ELcore-50, имеющих производительность 1,2 TOPs (1,2*10^12 операций в секунду), или интегральная схема Kria от компании Xilinx, в которой Блок 1 ИИ выполнен на FPGA схеме, имеющей число вентилей более 200 000 и производительность 1,35 TOPs (1,35*10^12 операций в секунду).
Устройство является встраиваемым элементом, то есть должно работать в транспорте, в том числе морском и железнодорожном, беспилотных летательных аппаратах, автоматах розничной торговли, умных камерах, системах ADAS и других EDGE AI применениях.
Для обеспечения компактности конструкции устройства целесообразно использовать печатную плату размером 122×122 мм (формат Nano-ITX), не более. Оправданным считается применение плат более мелких форматов Pico-ITX, Mobile-ITX, SBC 3,5” или SBC 2,5”, если необходимо получить объем модуля 0,2-0,3 л.
Примерами конечных изделий, где может применяться устройство, могут быть: Умная камера, устройство помощи водителю в управлении (ADAS), банкоматы и информационные терминалы, где требуется биометрическое распознавание индивидуума и аналогичные изделия и системы, где требуется комбинация общих алгоритмов обработки информации в совокупности с алгоритмами искусственного интеллекта, малые размеры, простота и надежность.
Таким образом, предлагаемая схема устройства позволяют достичь результата: в части высокой вычислительной производительности за счет комбинации Контроллера 2 Arm на одном или нескольких процессорных ARM ядер, Блока 1 ИИ на базе DSP процессорных ядер или FPGA схем, прямого соединения Блока 5 интерфейса с Блоком 1 ИИ; высокой киберзащищенности за счет использования Блока 3 ДК на специализированном процессоре со встроенной памятью и который физически не связан с общей шиной и памятью устройства, в которую может быть занесен вредоносный код.