СПОСОБЫ И УСТРОЙСТВА ДЛЯ СЧИТЫВАНИЯ МАТРИЦЫ ПАМЯТИ ПОЛНОГО СКАНИРОВАНИЯ

1. Способ запуска глобальной разрядной линии матрицы памяти полного сканирования, содержащий этапы, на которых
соединяют множество локальных разрядных линий с глобальной разрядной линией через множество устройств с тремя состояниями;
генерируют глобальный сигнал выбора для разрешения работы одному из множества устройств с тремя состояниями и
выбирают соответствующую локальную разрядную линию для запуска выхода разрешенного устройства с тремя состояниями, посредством чего последовательные считывания битов, имеющих одно и то же значение, считанное по глобальной разрядной линии, не приводят к переходу состояния глобальной разрядной линии.
2. Способ по п.1, в котором выход глобальной разрядной линии соединяется с ячейкой удержания.
3. Способ по п.1, в котором этап генерирования дополнительно содержит этапы, на которых
компонуют множество транзисторов, заканчивающихся в общей точке разветвления;
получают сигнал считывания в одном из множества транзисторов и
осуществляют переход общей точки разветвления для разрешения работы одному из множества устройств с тремя состояниями в ответ на получение сигнала считывания.
4. Способ по п.1, в котором этап генерирования дополнительно содержит этап, на котором
используют бит из закодированного адреса памяти для генерирования глобального сигнала выбора.
.
5 Способ по п.1, в котором выбранным устройством с тремя состояниями является логический элемент И-НЕ с тремя состояниями.
6. Способ по п.1, в котором выбранным устройством с тремя состояниями является инвертор с тремя состояниями.
7. Способ по п.1, в котором устройство с тремя состояниями из множества устройств с тремя состояниями включает в себя выходной транзисторный комплект из двух транзисторов.
8. Способ уменьшения мощности считывания при считывании последовательных битов, имеющих одно и то же значение, по глобальной разрядной линии в пределах памяти, содержащий этапы, на которых
генерируют глобальный сигнал выбора для перехода глобальной разрядной линии на первый уровень;
считывают первый бит из памяти, имеющий некоторое значение;
считывают второй бит из памяти, имеющий то же значение, что и первый бит; и
поддерживают глобальную разрядную линию на первом уровне в течение считывания второго бита без перехода на второй уровень.
9. Способ по п.8, в котором этап генерирования дополнительно содержит этапы, на которых
компонуют множество транзисторов, заканчивающихся в общей точке разветвления;
получают сигнал считывания в одном из множества транзисторов и
осуществляют переход общей точки разветвления для активирования глобального сигнала выбора.
10. Способ по п.8, в котором глобальная линия выбора разрешает работу устройству с тремя состояниями.
11. Способ по п.10, в котором этап генерирования дополнительно содержит этап, на котором используют бит из закодированного адреса памяти для генерирования глобального сигнала выбора.
12. Способ по п.10, в котором выбранным устройством с тремя состояниями является логический элемент И-НЕ с тремя состояниями.
13. Способ по п.10, в котором выбранным устройством с тремя состояниями является инвертор с тремя состояниями.
14. Способ по п.12, в котором логический элемент И-НЕ с тремя состояниями включает в себя выходной транзисторный комплект из двух транзисторов.
15. Считывающая часть системы матрицы памяти полного сканирования, содержащая
множество устройств с тремя состояниями;
множество локальных разрядных линий, соединенных с глобальной разрядной линией через множество устройств с тремя состояниями; и
средство для генерирования глобального сигнала выбора для разрешения работы одному из множества устройств с тремя состояниями и выбора соответствующей локальной разрядной линии для запуска выхода разрешенного устройства с тремя состояниями.
16. Система по п.15, в которой средство для генерирования включает в себя динамический элемент ИЛИ.
17. Система по п.15, в которой средство для генерирования включает в себя бит из закодированного адреса памяти.
18. Система по п.15, в которой устройство с тремя состояниями из множества устройств с тремя состояниями включает в себя логический элемент И-НЕ с тремя состояниями.
19. Система по п.15, в которой устройство с тремя состояниями из множества устройств включает в себя инвертор с тремя состояниями.
20. Система по п.15, в которой устройство с тремя состояниями из множества устройств с тремя состояниями включает в себя выходной транзисторный комплект из двух транзисторов.