Триггерный асинхронный D триггер
TRIGGER ASYNCHRONOUS D TRIGGER

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, выполненных на D триггерах.
Известен асинхронный D триггер (Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 623, рис. 8.21, б), содержащий три логических элемента ИЛИ-НЕ.
Недостатком его является большое число используемых транзисторов, что усложняет и удорожает устройство. В частности, в каждом двухвходовом эммитерно-связанном логическом элементе ИЛИ-НЕ (Манаев Е.И. Основы Радиоэлектроники. - М.: Радио и связь, 1985, с. 342, рисунок 14.23) имеется пять транзисторов, тогда в обсуждаемом асинхронном D триггере содержится большое число транзисторов (пятнадцать), что приводит к его усложнению и удорожанию.
Известен триггер с дополнительной симметрией (Гольденберг Л.М., Импульсные и цифровые устройства. - М.: Связь, 1973, стр. 275, рисунок 4.18, в), содержащий два транзистора, четыре резистора и три источника постоянных питающих напряжений.
Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. относительно небольшая часть электрического тока, потребляемого от источника постоянного питающего напряжения, образует электрический ток внешней нагрузки. Это объясняется тем, что одну внешнюю нагрузку в рассматриваемой схеме можно подключать к коллектору или к эмиттеру только одного из двух имеющихся транзисторов. Если бы в формирование электрического тока внешней нагрузки участвовали оба имеющихся транзистора, то это повысило бы нагрузочную способность триггера.
Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа логический элемент ИЛИ/ИЛИ-НЕ (Манаев Е.И., Основы радиоэлектроники. - М.: Радио и связь, 1985, стр. 342, рис. 14.23), содержащие шесть транзисторов, пять резисторов и два источника постоянного напряжения.
Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока и в результате к повышению нагрузочной способности. Приведенный логический элемент относится к ЭСЛ элементам (ЭСЛ - эмиттерно-связанная логика).
Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности асинхронного D триггера.
Это достигается тем, что в триггерный асинхронный D триггер, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, последовательно между собой соединенные первый резистор, первый n-р-n транзистор и второй резистор, свободный вывод первого резистора подсоединен к плюсовому выводу источника питающего постоянного напряжения, вывод базы первого транзистора образует относительно «земли» вход D триггера, свободный вывод второго резистора заземлен, последовательно включенные третий резистор и второй n-p-n транзистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и плюсового вывода источника питающего постоянного напряжения, эмиттер второго транзистора подключен к общему выводу эмиттера первого транзистора и второго резистора, источник опорного напряжения, минусовой вывод которого заземлен, а плюсовой - соединен с базой второго транзистора, последовательно включенные третий n-p-n транзистор и четвертый резистор, соединенный с эмиттером третьего транзистора, пятый резистор, один из выводов которого соединен со свободным выводом четвертого резистора, введен p-n-p дополнительный транзистор, эмиттер дополнительного транзистора подсоединен к общему выводу третьего резистора и коллектора второго транзистора, база этого дополнительного транзистора подключена к общему выводу первого резистора и коллектора первого транзистора, а также к коллектору третьего транзистора, коллектор приведенного дополнительного транзистора соединен и с базой третьего транзистора, и со свободным выводом пятого резистора, общий вывод четвертого и пятого резисторов образует относительно «земли» выход D триггера.
Сущность изобретения поясняется схемой триггерного асинхронного D триггера (фиг. 1) и таблицей истинности (фиг. 2).
В триггерном асинхронном D триггере общая шина (минусовой вывод) источника 1 питающего постоянного напряжения заземлена. Последовательно между собой включены резистор 2 n-p-n транзистор 3 и резистор 4. Свободный вывод резистора 2 подсоединен к выходу (плюсовой вывод) источника 1. Вывод базы транзистора 3 образует относительно «земли» вход триггера, а свободный вывод резистора 4 заземлен.
Последовательно включены резистор 5 и n-p-n транзистор 6. Свободный вывод резистора 5 подсоединен к общему выводу резистора 2 и выхода источника 1. Эмиттер транзистора 6 подключен к общему выводу эмиттера транзистора 3 и резистора 4. С базой транзистора 6 соединен выход (плюсовой вывод) источника 7 опорного постоянного напряжения, минусовой вывод этого источника заземлен.
Последовательно включены n-p-n транзистор 8 и резистор 9. Коллектор транзистора 8 подсоединен к общему выводу резистора 2 и коллектора транзистора 3. Свободный вывод резистора 9 образует относительно «земли» выход Q триггера.
И, наконец, последовательно включены p-n-p транзистор 10 и резистор 11. Эмиттер транзистора 10 подсоединен к общему выводу резистора 5 и коллектора транзистора 6. База транзистора 10 подключена к общему выводу резистора 2, коллекторов транзисторов 3 и 8. Общий вывод коллектора транзистора 10 и резистора 11 соединен с базой транзистора 8. Свободный вывод резистора 11 подключен к общему выводу резистора 9 и выхода Q триггера.
H
На фиг. 1 часть схемы на транзисторах 8 и 10 является триггером на транзисторах противоположного типа проводимости, а часть схемы на транзисторах 3 и 6 представляет собой переключатель тока. Резисторы 2 и 5 входят и в состав триггера на транзисторах противоположного типа проводимости и в состав переключателя тока. На фиг. 1 также приведен пунктирными линиями резистор R, условно отображающий внешнюю нагрузку D триггера.
Триггерный асинхронный D триггер работает следующим образом. В цифровой электронике используется входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе 4 вольт).
Триггер на транзисторах 8, 10, противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда, в том числе на резисторах 2 и 11 нулевые значения напряжения. Они прикладываются к базам транзисторов 8, 10 меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 8, 10 открыты, их электрические токи создают напряжения в том числе на резисторах 2 и 11 по абсолютной величине и по значениям больше пороговых напряжений транзисторов и поддерживают транзисторы 8, 10 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространенные триггеры переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера.
t
t+1
Работа асинхронного D триггера отображается известной таблицей истинности (фиг. 2), где D - условное отображение входного сигнала в данный момент времени и Q - условное отображение выходного сигнала триггера в последующее время. В соответствии с первой строкой таблицы истинности на базе транзистора 3 напряжение уровня логического нуля. Значение напряжения источника 7 опорного напряжения и значение сопротивлений резисторов 4 и 5, должны обеспечивать или работу транзистора 3 в районе порогового напряжения, или закрытое его состояние и соответственно весьма малое значение напряжения на резисторе 2, а также требующиеся напряжение на резисторе 5 для обеспечения закрытого состояния транзистора 10 или его состояния в районе порогового напряжения и соответственно первое состояние триггера на транзисторах 8, 10 с учетом малого значение напряжения на резисторе 2. Напряжение на резисторе 2 минусом приложено к базе транзистора 10, а плюсом к его эмиттеру через резистор 5. Напряжение на резисторе 5 минусом приложена к эмиттеру резистора 10, а плюсом к его базе через резистор 2. В базо-эмиттерной цепи напряжения на резисторах 2, 5 включены встречно, по значениям они различны, и по абсолютной величине определяющим (превалирующим) является напряжение на резисторе 5. Как уже отмечено, триггер на транзисторах 8,10 противоположного типа проводимости в первом состоянии, сила электрических токов его транзисторов равна нулю или в районе нуля и на выходе D триггера и на его внешней нагрузке напряжение уровня логического нуля.
В соответствии со второй строкой таблицы истинности (фиг. 2) на базе транзистора 3 высокий уровень напряжения. Это вызывает существенное повышение значений силы электрического тока транзистора 3 и напряжений на резисторах 2, 4. Повышение напряжения на резисторе 4 переводит состояние транзистора 6 в район порогового напряжения и весьма малого значения силы электрического тока этого транзистора. Напряжение на резисторе 2 минусом приложена к базе p-n-p транзистора 10. Существенное повышение по абсолютной величине этого напряжения переводит и транзистор 10 в открытое состояние и триггер на транзисторах 8, 10 противоположного типа проводимости во второе состояние. Сила электрического тока внешней нагрузки D триггера определяется суммой силы тока транзисторов 8 и 10 триггера на транзисторах противоположного типа проводимости. Этот ток создает на внешней нагрузке напряжение уровня логической единицы.
При переходе входного сигнала от уровня логического нуля (D=0) к уровню логической единицы (D=1) сила эмиттерного тока транзистора 3 в резисторе 4 возрастает, а сила эмиттерного тока транзистора 6 убывает. При переходе входного сигнала от уровня логической единицы (D=1) к уровню логического нуля (D=0) сила эмиттерного тока транзистора 3 в резисторе 4 уменьшается, а сила эмиттерного тока транзистора 6 увеличивается.
Приведенный прототип и триггерный асинхронный D триггер относятся к ЭСЛ схемам (ЭСЛ - эмиттерно-связанная логика). Известно, что ЭСЛ элементы имеют повышенное быстродействие (например, Гольденберг Л.М. Импульсные устройства. - Радио и связь, 1981, стр. 57, раздел "Динамические характеристики", абзацы 1,2, … 6).
Приведенный вариант асинхронного D триггера упрощает и удешевляет асинхронный D триггер. Так в нем четыре транзистора, а, в частности, в приведенном первом аналоге имеется пятнадцать транзисторов.
Таким образом, в триггерном асинхронном D триггере сила электрического тока внешней нагрузки равна сумме силы тока двух транзисторов 5 и 10, что повышает нагрузочную способность этого триггера. В триггерах в приведенных 2 аналогах электрический ток внешней нагрузки формирует только один из транзисторов.