УСТРОЙСТВО ПЕРЕСТРАИВАЕМОГО ЦИФРОВОГО СДВИГА РАДИОСИГНАЛОВ

Полезная модель относится к радиотехническим средствам и технике связи и может найти применение в системах обработки сигнала для задержки импульсных и непрерывных сигналов, в том числе для перестраиваемого временного и частотного сдвигов произвольных радиосигналов, например, при измерении параметров РЛС или для настройки и испытаний систем обработки сигналов,
Известно устройство задержки (Патент RU 1630589, МКИ: Н 03 Н 7/30, опублик. 1994 г), предназначенное для задержки импульсных и непрерывных сигналов. Устройство содержит элемент ИЛИ, программируемую линию задержки, линию задержки с отводами, генератор импульсов, пороговый элемент, мультиплексор, счетчик, счетчик коррекции, ограничитель. При этом последовательно соединенные элементы: элемент ИЛИ, линия задержки, линия задержки с отводами, мультиплексор и ограничитель образуют программируемый канал задержки непрерывного ВЧ - сигнала. Счетчик, счетчик коррекции, генератор импульсов и пороговый элемент образуют канал эталонной задержки, также задаваемой программно, по которому периодически торрируется задержка для непрерывного ВЧ - сигнала.
Устройство позволяет реализовать высокостабильную и линейную схему на базе линии задержки с отводами для импульсных и непрерывных сигналов.
К недостаткам этого устройства относится использование линии задержки с ограниченным числом отводов, не позволяющее обеспечить заданную точность, применение корректирующих схем для получения результатов. Устройство задержки не позволяет реализовать произвольную скорость изменения времени задержки, а также не предусмотрена совместимость с цифровыми сигнальными процессорами.
Наиболее близким техническим решением к данной полезной модели является цифровая регулируемая линия задержки (Патент RU 2108659, МКИ: Н 03 Н 9/30, Н 03 Н 9/38, опублик. 1998 г.), содержащая генератор тактовых импульсов ГТИ 1, делитель частоты с переменным коэффициентом деления ДПКД, оперативное запоминающее устройство ОЗУ, шины управления, информационный вход и выход. При этом, первый вход ГТИ соединен с входом «Выбор кристалла» ОЗУ, второй вход - с входом «Запись» ОЗУ и тактовым входом ДПКД, информационные входы которого подключены к шине управления, а выход каждого триггера ДПКД соединен с входом адресов строк и столбцов
ОЗУ поразрядно, информационный вход и выход ОЗУ является входом и выходом управляемой линии задержки соответственно.
Линия задержки позволяет задерживать импульсные сигналы, в т.ч. непрерывные последовательности импульсов.
Однако схемотехника описанного устройства не позволяет вводить смещение частоты в спектре выходного сигнала, а также в схеме не предусмотрена возможность использования программируемой логической интегральной схемы (ПЛИС).
Задачей полезной модели является расширение функциональных возможностей устройства.
Поставленная задача решается за счет того, что в цифровую регулируемую линию задержки, содержащую генератор тактовых импульсов (ГТИ), оперативное запоминающее устройство (ОЗУ), дополнительно введены ОЗУ, последовательно соединенные блок управления ОЗУ, блок аналогового интерфейса, а генератор тактовых импульсов реализован как управляемый генератор. Блок аналогового интерфейса содержит аналого-цифровой и цифро-аналоговый преобразователи. Блок управления оперативным запоминающим устройством включает формирователь адреса оперативного запоминающего устройства, коммутатор адреса, коммутатор данных. Выходы блока управления подключены к входам блока аналогового интерфейса, к входам блока оперативного запоминающего устройства и входам управляемого генератора, выходы генератора импульсов соединены с входами блока управления, блока аналогового интерфейса и блока оперативного запоминающего устройства.
Устройство перестраиваемого цифрового сдвига радиосигналов содержит управляемый генератор 4, последовательно соединенные блок управления оперативным запоминающим устройством 2, блок аналогового интерфейса 1, блок оперативного запоминающего устройства (ОЗУ) 3. Блок управления оперативным запоминающим устройством включает формирователь адреса оперативного запоминающего устройства 7, коммутатор адреса 8, коммутатор данных 9, блок аналогового интерфейса 1 содержит аналого-цифровой 5 и цифро-аналоговый 6 преобразователи, а блок ОЗУ 3 состоит из двух оперативных запоминающих устройств 10 и 11. При этом выходы блока управления подключены к входам блока аналогового интерфейса, к входам блока оперативного запоминающего устройства и входам управляемого генератора, выходы генератора импульсов соединены с входами блока управления, блока аналогового интерфейса и блока оперативного запоминающего устройства.
Возможен вариант устройства, при котором блок управления содержит программируемую логическую интегральную схему (ПЛИС). Использование ПЛИС
позволяет реализовать управление на одной микросхеме, поддерживать информационное взаимодействие с другими устройствами, такими как персональный компьютер и различными контролерами.
При сравнении заявляемого решения с другими известными техническими решениями в науке и технике не обнаружены решения, обладающие сходными признаками.
Устройство поясняется чертежами, где на фиг.1 изображена схема заявляемого устройства
на фиг.2 - схема возможного варианта устройства.
Устройство работает следующим образом.
На сигнальный вход поступает аналоговый сигнал, который преобразуется аналого-цифровым преобразователем 5 к цифровому виду. С выхода аналого-цифрового преобразователя сигнал поступает на блок управления 2 и далее на входы оперативных запоминающих устройств 10 и 11. Первое ОЗУ используется для накопления информации, причем отводимый объем ОЗУ равен установленной задержке сигнала. После чего производится запись во второе ОЗУ и параллельно чтение первого ОЗУ, при этом частота чтения может быть отличной от частоты записи, чем достигается изменение спектра в выходном сигнале. Это позволяет не только задерживать сигнал, но и вводить смещение по частоте для выходного сигнала.
Со входа управления на формирователь адреса оперативного запоминающего устройства 7 поступают сигналы, задающие начальную задержку сигнала, скорость изменения начальной задержки. Коммутатор адреса 8 обеспечивает переключение адресов оперативных запоминающих устройств 10 и 11, с выхода которых результирующий цифровой сигнал поступает на коммутатор данных 9, Выход коммутатора данных соединен с цифро-аналоговым преобразователем 6, с выхода которого сигнал выводится на сигнальный выход. Работа всех элементов схемы синхронизирована при помощи генератора импульсов 4. Объем оперативных запоминающих устройств 10 и 11 определяет максимальную задержку сигнала устройством. Шаг установки адреса ОЗУ равен одному младшему разряду адреса, что обеспечивает разрешение установки времени задержки сигнала в один период сигнала с генератора импульсов 4. Изменение установки начальной задержки для оперативных запоминающих устройств 10, 11 обеспечивает произвольную скорость изменения времени задержки. Для обеспечения совместимости с цифровыми сигнальными процессорами предусмотрен вывод выходного сигнала в цифровом виде, текущих адресов оперативных запоминающих устройств 10 и 11, сигналов управления формирователя адреса оперативного запоминающего устройства 7.
При реализации устройства по второму варианту сигнал с входа управления поступает на блок управления, содержащий ПЛИС, расширяющую возможность по управлению устройства.
Сравнивая предлагаемое устройство с прототипом, видим, что использование в устройстве двух оперативных запоминающих устройств позволяет производить операции увеличения и уменьшения частот дискретизации сигналов, вместе с тем выполняет дополнительную функцию, а именно введение смещения по частоте в спектре выходного сигнала.
Применение двух ОЗУ позволяет производить их тактирование с различными частотами от управляемого генератора.
Применение в устройстве блока аналогового интерфейса позволяет расширить область применения и использовать устройство как для задержки цифровых, так и аналоговых сигналов.
Таким образом, предлагаемое устройство позволяет устанавливать произвольную задержку в цифровой линии задержки в реальном времени с точностью до одного отсчета тактовой частоты управляемого генератора; обеспечивает возможность установки произвольной скорости изменения времени задержки как цифрового так и аналогового сигналов; вводит смещение по частоте в спектре выходного сигнала, реализована совместимость с цифровыми сигнальными процессорами.
Предлагаемое устройство, используя существующую элементную базу, можно изготовить промышленным способом и использовать для задержки импульсных и непрерывных сигналов, в том числе для перестраиваемого временного и частотного сдвигов произвольных радиосигналов, например, при измерении параметров РЛС или для настройки и испытаний систем обработки сигналов.