УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ ПОМЕХОЗАЩИЩЕННОЙ РАДИОТЕХНИЧЕСКОЙ СИСТЕМЫ

Заявляемая полезная модель относится к области автоматизированного управления радиотехническими объектами и может найти применение в радиотехнических устройствах, функционирующих в условиях сложной помеховой обстановки.
В настоящее время большое значение приобретает проблема обеспечения надежного функционирования радиотехнических систем (PC) в аспекте реализации функций управления. Это обусловлено тем, что современные комплексы превратились в сложные системы, в подавляющем большинстве случаев, с хаотической динамикой реализации своих целевых функций. При этом функционирование в общей среде приема-передачи, наличие существенно влияющих на эффективность потенциально опасных кодовых или аналоговых последовательностей и непрогнозируемое изменение объема и характера получаемой информации приводит к регулярным переходам в режим конфликтного функционирования, как отдельных элементов, так и всей системы. В этом случае, особую важность приобретает информационная система управления (СУ), основанная на процессорной обработке цифровых потоков. Согласно современным концепциям [1-5], во главе всей радиосистемы традиционно должно находиться одно центральное звено (или устройство), которое будет принимать окончательные решения по главным вопросам. Это приводит к необходимости разработки новых устройств управления, позволяющих эффективно реализовывать свои целевые функции.
До описания заявляемой полезной модели и ее прототипов необходимо дать следующие пояснения.
Вычислительным комплексом называют несколько вычислительных систем, информационно связанных между собой (обычно по последовательному каналу) [5, с.18]. Системной шиной называют группу соединительных линий, которая включает группы, называемые шиной адреса, шиной данных и шиной управления [5, с.26]. Термином «общее адресное пространство» принято обозначать множество адресов, используемых в командах процессора для организации внутримашинных обменов информацией [5, с.26]. Термином «интерфейс» (Interface - сопряжение) принято обозначать совокупность аппаратных, программных и конструктивных средств, используемых для реализации информационного взаимодействия функциональных блоков в вычислительных машинах. Термин «интерфейс» используется для всех устройств вычислительных машин: процессора, системной шины, оперативной памяти, периферийных устройств [5, с.28].
Известны цифровые системы автоматизации и управления, описанные в [1], где определены общие положения по выбору структуры системы управления и общие правила построения систем реального времени, согласно которым управляющая система представляет собой сложную структуру, обеспечивающую управление отдельными компонентами путем организации взаимодействия между ними посредством передачи данных на основе единых интерфейсов и протоколов обмена управляющей информацией. Согласно [1], в большинстве систем можно выделить несколько иерархических или административных уровней, соответствующих решениям, которые должны приниматься в процессе управления, что в результате приводит к модульному принципу построения СУ для сложных объектов.
Известны СУ, описанные в [2], где рассматривается процесс управления динамическими объектами в условиях начальной неопределенности и изменяющихся условиях работы при взаимодействии с внешней средой. Системы, работающие в таких условиях, называются адаптивными СУ. Принцип работы адаптивных СУ заключается в изменении параметров и структуры системы, сделанных на основании обработки априорной и текущей информации, что в результате приводит к улучшению динамики процессов функционирования.
Недостатком систем [1] и [2] является недостаточная проработка практических деталей, необходимых для функционирования устройства в условиях сложной помеховой обстановки и случайного изменения объема и характера получаемой информации, а также низкие показатели качества управления нелинейными и сложными системами (сложными называют системы, состоящие из большого количества блоков (более 100)).
Наиболее близким по технической сущности к заявляемой полезной модели является устройство, описанное в [4, с.108], принятое за прототип.
Структурно-функциональная схема устройства-прототипа представлена на фиг.1, где приняты следующие обозначения.
2 - центральный процессор (ЦП);
4 - постоянное запоминающее устройство (ПЗУ);
5 - оперативное запоминающее устройство (ОЗУ);
6 - порт ввода (ПВ);
7 - порт вывода (ПВы);
8 - шина управления (ШУ);
9 - шина данных (ШД);
10 - шина адреса (ША);
11 - системная шина (СШ);
30 - управляемый объект (УО).
Устройство-прототип содержит центральный процессор 2, постоянное запоминающее устройство 4, оперативное запоминающее устройство 5, порт ввода 6, порт вывода 7. При этом группа управляющих выходов центрального процессора 2 посредством шины управления 8 соединена с управляющим входом постоянного запоминающего устройства 4, с управляющим входом оперативного запоминающего устройства 5, с управляющим входом порта ввода 6 и с управляющим входом порта вывода 7. Группа входов-выходов центрального процессора 2 посредством шины данных 9 соединена с группой выходов постоянного запоминающего устройства 4, с группой входов-выходов оперативного запоминающего устройства 5, с группой выходов порта ввода 6 и с первой группой входов порта вывода 7. Группа информационных выходов центрального процессора 2 посредством шины адреса 10 соединена с группой входов постоянного запоминающего устройства 4, с группой входов оперативного запоминающего устройства 5, с первой группой входов порта ввода 6, со второй группой входов порта вывода 7. Шина управления 8, шина данных 9 и шина адреса 10 образуют системную шину 11.
Кроме того, вторая группа входов порта ввода 6 подключена к группе выходов управляемого объекта 30, а группа выходов порта вывода 7 подключена к группе входов управляемого объекта 30.
Структурно-функциональная схема порта ввода 6, описанная в [4, с.125], представлена на фиг.2, где приняты следующие обозначения:
6.1 - дешифратор адреса ввода (ДАВ);
6.2 - шинный формирователь (ШФ).
Порт ввода 6 содержит последовательно соединенные дешифратор адреса ввода 6.1, управляющий вход которого является управляющим входом блока порта ввода 6, а группа входов является первой группой входов блока порта ввода 6, и шинный формирователь 6.2, группа выходов которого является группой выходов порта ввода 6, а группа входов является второй группой входов порта ввода 6. Выход дешифратора адреса ввода 6.1 соединен с входом шинного формирователя 6.2.
Структурно-функциональная схема порта вывода 7, описанная в [4, с.124], представлена на фиг.3, где приняты следующие обозначения:
7.1 - дешифратор адреса вывода (ДАВы);
7.2 - регистр вывода (РВ).
Порт вывода 7 содержит последовательно соединенные дешифратор адреса вывода 7.1, управляющий вход которого является управляющим входом блока порта вывода 7, а группа входов является второй группой входов блока порта вывода 7, и регистр вывода 7.2, группа входов которого является первой группой входов порта вывода 7, а группа выходов является группой выходов порта вывода 7. Выход дешифратора адреса вывода 7.1 соединен с входом регистра вывода 7.2.
Центральный процессор 2 предназначен для управления какими-либо объектами. Постоянное запоминающее устройство 4 предназначено для хранения постоянных данных, которыми могут являться постоянные коэффициенты и/или программная память. Оперативное запоминающее устройство 5 предназначено для хранения передаваемых и/или принимаемых от центрального процессора 2 данных, которые меняются в ходе исполнения программы. Системная шина 11 предназначена для обмена информацией между центральным процессором 2 и остальными блоками, находящимися в системе. Параллельные порты ввода 6 и вывода 7 предназначены для обмена данными между управляемым объектом 30 и центральным процессором 2. Также порт ввода 6 и порт вывода 7 выполняют функцию согласования скорости работы управляемого объекта 30 со скоростью работы системной шины 11.
Укрупненный алгоритм работы прототипа заключается в следующем. При включении, центральный процессор 2 инициализирует все блоки, входящие в состав системы, устанавливая их в начальные состояния, необходимые для заданных условий эксплуатации. Далее осуществляется выполнение алгоритма работы, заложенного в программном обеспечении центрального процессора 2. В случае если необходимо принять данные от управляемого объекта 30, центральный процессор 2 устанавливает сигналы для чтения данных на шину управления 8 и шину адреса 10, а затем выполняет команду чтения данных. Дешифратор адреса ввода 6.1 принимает данные с шины управления 8 и шины адреса 10 и передает сигнал разрешения чтения данных на шинный формирователь 6.2. Данные от управляемого объекта 30 через шинный формирователь 6.2 поступают на шину данных 9, а затем - на центральный процессор 2. В случае если необходимо отправить данные на управляемый объект 30, центральный процессор 2 устанавливает сигналы для записи данных на шину управления 8 и шину адреса 10, а затем выполняет команду записи данных. Дешифратор адреса вывода 7.1 принимает данные с шины управления 8 и шины адреса 10 и передает сигнал разрешения записи данных на регистр вывода 7.2. Данные от центрального процессора 2 через шину данных 9 поступают на регистр вывода 7.2, а затем - на управляемый объект 30.
Недостатком устройства-прототипа являются ограниченные функциональные возможности, заключающиеся в отсутствии дополнительных блоков для работы с периферийными устройствами, что не позволяет реализовать управление помехозащищенными PC.
Кроме того, общим недостатком всех вышеупомянутых устройств является недостаточная адаптивность к нелинейным процессам, происходящим в помехозащищенной PC, вследствие функционирования PC в общей среде приема-передачи, где имеются нестабильные и потенциально опасные цифровые или аналоговые потоки данных, причем СУ регулярно переходит в режим неустойчивого функционирования в результате случайного изменения объема и характера получаемой информации.
Задача, на решение которой направлена заявляемая полезная модель, заключается в разработке устройства, способного функционировать в условиях работы со значительным уровнем априорной неопределенности параметров с целью обеспечения надежности работы помехозащищенной PC в условиях специальных воздействий и преднамеренных помех. Кроме того, все модули, входящие в устройство, должны находиться в общем адресном пространстве для организации централизованного управления и контроля работоспособности отдельных модулей.
Достигаемый технический результат - расширение функциональных возможностей, заключающееся в следующем:
- обеспечение анализа внешних воздействий на управляемый объект и соответствующую реакцию на воздействие внешней среды;
- обеспечение обмена управляющей информацией между управляемым объектом и функциональными модулями устройства управления;
- обеспечение обмена управляющей информацией между функциональными модулями PC;
- обеспечение информационной совместимости различных модулей путем преобразования информации управления в форму, понятную соподчиненным модулям;
- обеспечение контроля работоспособности отдельных модулей и управление локализацией и устранением неисправностей;
- обеспечение управления конфигурацией, необходимой для идентификации и управления функционированием PC;
- наличие универсальности относительно структуры и параметров помехозащищенной PC;
- обеспечение одновременной (в один и тот же момент системного времени) и независимой работы необходимого числа элементов PC;
- обеспечение реализации устройства управления в виде блочной структуры, что позволяет легко модифицировать управляющую программу заявляемого устройства для следующих поколений управляемых объектов.
Для решения поставленной задачи в устройство управления для помехозащищенной радиотехнической системы, содержащее центральный процессор (ЦП), первое постоянное запоминающее устройство (ПЗУ), первое оперативное запоминающее устройство (ОЗУ), порт ввода (ПВ), порт вывода (ПВы), первую шину управления (ШУ), первую шину данных (ШД), первую шину адреса (ША), при этом первая группа входов-выходов ЦП посредством первой ШД соединена с группой выходов первого ПЗУ, с группой входов-выходов первого ОЗУ, с группой выходов ПВ, с первой группой входов ПВы; группа информационных выходов ЦП посредством первой шины адреса (ША) соединена с группой входов первого ПЗУ, с группой входов первого ОЗУ, с первой группой входов ПВ, со второй группой входов ПВы; вторая группа входов ПВ соединена с группой выходов УО, группа выходов ПВы соединена со второй группой входов управляемого объекта (УО), согласно полезной модели, введены первый дешифратор адресов ввода вывода (ДАВВ), модуль последовательного асинхронного ввода-вывода (МПАВВы), модуль формирования униполярного кода управления (МФ УКУ), модуль управления формирователем контрольного сигнала (МУ ФКС); при этом группа управляющих входов первого ДАВВ посредством первой ШУ соединена с группой управляющих выходов ЦП, группа информационных входов первого ДАВВ посредством первой ША соединена с группой информационных выходов ЦП, а выходы первого ДАВВ соединены соответственно с управляющими входами первого ПЗУ, первого ОЗУ, ПВ, ПВы, МФ УКУ и МУ ФКС; при этом первая группа входов-выходов МПАВВы соединена со второй группой входов-выходов ЦП, вторая группа входов-выходов МПАВВы соединена с первой группой входов-выходов УО; при этом первая группа входов-выходов МФ УКУ посредством первой ШД соединена с группой входов-выходов ЦП, а вторая группа входов-выходов МФ УКУ соединена с третьей группой входов-выходов УО; при этом группа входов МУ ФКС посредством первой ШД соединена с группой входов-выходов ЦП, а группа выходов МУ ФКС соединена с третьей группой входов УО; кроме того, в устройство введены ведомый процессор (ВП), модуль последовательного асинхронного вывода (МПАВ), модуль потокового интерфейса обмена данными (МПИ ОД), модуль выходов (МВы), второй ДАВВ, вторая ШУ, вторая ШД, вторая ША, второе ПЗУ, второе ОЗУ; при этом первая группа входов-выходов ВП соединена с третьей группой входов-выходов ЦП; при этом группа управляющих выходов ВП посредством второй ШУ соединена со второй группой входов ДАВВ, вторая группа вводов-выводов ВП посредством второй ШД соединена с группой выходов второго ПЗУ, с группой входов-выходов второго ОЗУ, с группой входов МВы; первая группа информационных выходов ВП посредством второй ША соединена с группой входов второго ПЗУ, с группой входов второго ОЗУ и с группой входов второго ДАВВ; вторая группа информационных выходов ВП соединена с группой входов МПАВ, третья группа входов-выходов ВП соединена с первой группой входов-выходов МПИ ОД; выходы второго ДАВВ соединены соответственно с управляющими входами второго ПЗУ, второго ОЗУ и МВы; группа выходов МВы соединена с первой группой входов УО, группа выходов МПАВ соединена с группой входов устройства контроля (УК), вторая группа входов-выходов МПИ ОД соединена со второй группой входов-выходов УО.
Функциональная схема заявляемого устройства приведена на фиг.4, где приняты следующие обозначения:
1 - центральный модуль (ЦМ);
2 - центральный процессор (ЦП);
3 - первый модуль доступа и хранения данных (МДХД);
4 - первое постоянное запоминающее устройство (ПЗУ);
5 - первое оперативное запоминающее устройство (ОЗУ);
6 - порт ввода (ПВ);
7 - порт вывода (ПВы);
8 - первая шина управления (ШУ);
9 - первая шина данных (ШД);
10 - первая шина адреса (ША);
11 - первая системная шина (СШ);
12 - первый дешифратор адресов ввода-вывода (ДАВВ);
13 - модуль последовательного асинхронного ввода-вывода (МПАВВы);
14 - модуль формирования униполярного кода управления (МФ УКУ);
15 - модуль управления формирователем контрольного сигнала (МУ ФКС);
16 - ведомый модуль (ВМ);
17 - ведомый процессор (ВП);
18 - модуль последовательного асинхронного вывода (МПАВ);
19 - модуль потокового интерфейса обмена данными (МПИ ОД);
20 - второй модуль доступа и хранения данных (МДХД);
21 - модуль выходов (МВы);
22 - вторая системная шина (СШ);
23 - второй дешифратор адресов ввода-вывода (ДАВВ);
24 - вторая шина управления (ШУ);
25 - вторая шина данных (ШД);
26 - вторая шина адреса (ША);
27 - второе постоянное запоминающее устройство (ПЗУ);
28 - второе оперативное запоминающее устройство (ОЗУ);
29 - устройство контроля (УК);
30 - управляемый объект (УО);
31 - устройство управления (УУ).
Заявляемое устройство содержит управляемый объект 30, устройство контроля 29 и устройство управления 31. Устройство управления 31 представляет собой единую систему, состоящую из центрального 1 и ведомого 16 модулей, связанных межсоединениями.
В состав центрального модуля 1 входят:
центральный процессор 2, первое постоянное запоминающее устройство 4, первое оперативное запоминающее устройство 5, порт ввода 6, порт вывода 7, первая шина управления 8, первая шина данных 9, первая шина адреса 10, первый дешифратор адресов ввода-вывода 12, модуль последовательного асинхронного ввода-вывода 13, модуль формирования униполярного кода управления 14, модуль управления формирователем контрольного сигнала 15; причем первая шина управления 8, первая шина данных 9 и первая шина адреса 10 образуют первую системную шину 11, а первое постоянное запоминающее устройство 4 и первое оперативное запоминающее устройство 5 образуют первый модуль доступа и хранения данных 3. Группа управляющих выходов центрального процессора 2 посредством первой шины управления 8 соединена с группой управляющих входов первого дешифратора адресов ввода-вывода 12. Группа информационных выходов центрального процессора 1 посредством первой шины адреса 10 соединена с группой входов первого постоянного запоминающего устройства 4, с группой входов первого оперативного запоминающего устройства 5, с первой группой входов порта ввода 6, со второй группой входов порта вывода 7, с группой информационных входов первого дешифратора адресов ввода-вывода 12. Первая группа входов-выходов центрального процессора 2 посредством первой шины данных 9 соединена с группой выходов первого постоянного запоминающего устройства 4, с группой входов-выходов первого оперативного запоминающего устройства 5, с группой выходов порта ввода 6, с первой группой входов порта вывода 7, с первой группой входов-выходов модуля формирования униполярного кода управления 14, с группой входов модуля управления формирователем контрольного сигнала 15. Вторая группа входов-выходов центрального процессора 2 соединена с первой группой входов-выходов модуля последовательного асинхронного ввода-вывода 13. Вторая группа входов порта ввода 6 соединена с группой выходов управляемого объекта 30, а группа выходов порта вывода 7 соединена со второй группой входов управляемого объекта 30. С первого по шестой выходы первого дешифратора адресов ввода-вывода 12 соединены соответственное управляющими входами первого постоянного запоминающего устройства 4, первого оперативного запоминающего устройства 5, порта ввода 6, порта вывода 7, модуля формирования униполярного кода управления 14 и модуля управления формирователем контрольного сигнала 15. Вторая группа входов-выходов модуля последовательного асинхронного ввода-вывода 13 соединена с первой группой входов-выходов управляемого объекта 30, вторая группа входов-выходов модуля формирования униполярного кода управления 14 соединена с третьей группой входов-выходов управляемого объекта 30; а группа выходов модуля управления формирователем контрольного сигнала 15 соединена с третьей группой входов управляемого объекта 30.
В состав ведомого модуля 16 входят:
ведомый процессор 17, модуль последовательного асинхронного вывода 18, модуль потокового интерфейса обмена данными 19, модуль выходов 21, второй дешифратор адресов ввода-вывода 23, вторая шина управления 24, вторая шина данных 25, вторая шина адреса 26, второе постоянное запоминающее устройство 27, второе оперативное запоминающее устройство 28, причем вторая шина управления 24, вторая шина данных 25 и вторая шина адреса 26 образуют вторую системную шину 22, а второе постоянное запоминающее устройство 27 и второе оперативное запоминающее 28 образуют второй модуль доступа и хранения данных 20.
Первая группа входов-выходов ведомого процессора 17 соединена с третьей группой входов-выходов центрального процессора 1, группа управляющих выходов ведомого процессора 17 посредством второй шины управления 24 соединена с группой управляющих входов второго дешифратора адресов ввода-вывода 23; вторая группа входов-выходов ведомого процессора 17 посредством второй шины данных 25 соединена с группой выходов второго постоянного запоминающего устройства 27, с группой входов-выходов второго оперативного запоминающего устройства 28, с группой входов модуля выходов 21; первая группа информационных выходов ведомого процессора 17 посредством второй шины адреса 26 соединена с группой входов второго постоянного запоминающего устройства 27, с группой входов второго оперативного запоминающего устройства 28, с группой входов второго дешифратора адресов ввода-вывода 23; вторая группа информационных выходов ведомого процессора 17 соединена с группой входов модуля последовательного асинхронного вывода 18; третья группа входов-выходов ведомого процессора 17 соединена с первой группой входов-выходов модуля потокового интерфейса обмена данными 19. Первый, второй и третий выходы второго дешифратора адресов ввода-вывода 23 соединены соответственно с управляющими входами второго постоянного запоминающего устройства 27, второго оперативного запоминающего устройства 28 и модуля выходов 21, группа выходов которого соединена с первой группой входов управляемого объекта 30; группа выходов модуля последовательного асинхронного вывода 18 соединена с группой входов устройства контроля 29, вторая группа входов-выходов модуля потокового интерфейса обмена данными 19 соединена со второй группой входов-выходов управляемого объекта 30.
Функциональное назначение модулей, входящих в состав УУ 31, описано ниже. ЦП 2 предназначен для реализации основной логики работы и сконфигурирован для приема множества сигналов, причем каждый сигнал соответствует оценке состояния, по меньшей мере, одного элемента.
Первый МДХД 3 предназначен для хранения передаваемых и/или принимаемых данных, идентификаторов команд управления, ассоциированных с конкретным устройством протоколов и/или алгоритмов, назначенных параметров, относящихся к периодическим командам управления. В состав первого МДХД 3 входят первое ПЗУ 4 и первое ОЗУ 5.
Первое ПЗУ 4 используется для хранения информации, которая не изменяется. Здесь могут храниться данные памяти программ и таблицы постоянных величин, необходимых для работы устройства управления для помехозащищенной PC. Первое ОЗУ 5 используется для хранения временной информации.
ПВ 6 и ПВы 7 используются для буферирования информации при обращении к внешним устройствам с целью обмена информационными и управляющими сигналами. ПВ 6 предназначен для подачи управляющих воздействий на УО 30, а ПВы 7 предназначен для чтения состояния элементов УО 30 с целью принятия решений о необходимости воздействия. Обычно для ПВ 6 и ПВы 7 отводится один и тот же один адрес в адресном пространстве ЦП 2.
По первой ШУ 8 передается информация, формируемая из сигналов записи и чтения, вырабатываемых ЦП 2, которая определяет логику обращения к устройствам, подключенным к ЦП 2. По первой ШД 9 передается информация в зависимости от операции, выполняемой ЦП 2 в данный момент (операция записи или чтения). По первой ША 10 передается информация, предназначенная для идентификации подключенных к первой ША 10 устройств, причем каждому из устройств назначается индивидуальный адрес.
Первый ДАВВ 12 предназначен для формирования сигналов разрешений доступа к соответствующим устройствам.
МПАВВы 13 предназначен для организации интерфейса с элементами, входящими в состав УО 30, и представляет собой канал двунаправленного асинхронного обмена данными.
МФ УКУ 14 предназначен для формирования и выдачи на У О 30 командных слов, слов данных или ответных слов в виде параллельного униполярного 16-разрядного кода, либо, наоборот, для кодирования поступающих от УО 30 16-разрядных кодов командных слов, ответных слов или слов данных в информационную посылку для передачи по первой ШД 9 в соответствии с используемым протоколом.
МУ ФКС 15 предназначен для взаимодействия с элементами, входящими в состав УО 30, и образующими функциональный модуль с соответствующим назначением.
ВП 17 предназначен для исполнения команд, приходящих от ЦП 2 по последовательному интерфейсу, и передачи последовательных управляющих воздействий на элементы, входящие в состав УО 30, но не связанные непосредственно с ЦМ 1.
МПАВ 18 предназначен для выдачи контрольной информации на УК 29 для слежения за состоянием УО 30, и представляет собой канал последовательной асинхронной передачи данных.
МПИ ОД 19 предназначен для сопряжения информационных потоков элементов, входящих в состав УО 30, и представляет собой устройство, осуществляющее двунаправленный синхронный обмен данными с УО 30 по специализированному протоколу.
Модули 20, 21, 23, 24, 25, 26, входящие в состав ВМ 16, аналогичны по назначению и исполнению соответствующим модулям ЦП 2.
Кроме того, соединение модулей 4, 5, 6, 7, 12, 14, 15 посредством первой СШ 11 с ЦП 2 образует общее адресное пространство ЦМ 1, что свидетельствует об организации централизованного доступа в ЦМ 1 и обеспечивает стандартное обращение к подчиненным модулям ЦП 2 в целях управления.
Кроме того, соединение модулей 21, 23, 27, 28 посредством второй СШ 22 с ВП 17 образует общее адресное пространство ВМ 16, что свидетельствует об организации централизованного доступа в ВМ 16 и обеспечивает стандартное обращение к подчиненным модулям ВП 17 в целях управления.
Работа заявляемого устройства поясняется с помощью алгоритмов, представленных на фиг.5 и 6.
Основой алгоритма работы в условиях непрогнозируемого изменения объема и характера обрабатываемой информации является протокол взаимодействия ЦП 2 с периферийными устройствами, входящими в состав УУ 31, разрешая или запрещая передачу сигналов между ними в зависимости от реализуемой задачи с учетом правил обмена управляющими воздействиями, требующимися для функционирования УО 30.
На фиг.5 представлен укрупненный алгоритм работы ЦП 2. Работа происходит следующим образом.
При включении в блоке 2.1 происходит задание начальных установок модулям 7, 12, 13, 14, 15, 17, и инициализация значений параметров управления.
Далее в блоке 2.2 производится детальный опрос подчиненных модулей 5, 6, 13, 14, 17 с целью определения правильно (без ошибок) функционирующих модулей.
В блоке 2.3 происходит сравнение ожидаемых и полученных значений параметров функционирования. Если в блоке 2.3 выявляется несоответствие между ожидаемым и полученным значением параметров функционирования, происходит переход к блоку 2.4, в противном случае происходит переход к блоку 2.7.
В блоке 2.4 проверяется критичность отклонений несоответствий между ожидаемым и полученным значением параметров. Если в блоке 2.4 было выявлено недопустимое отклонение, программа прерывает работу с выдачей соответствующего сообщения об ошибке в блок 17. Если в блоке 2.4 было выявлено допустимое отклонение, в блоке 2.5 программа делает перезапись параметров в соответствующие модули, затем в блоке 2.6 проверяется счетчик количества перезаписей. Если количество перезаписей не превышает контрольную величину, программа возвращается в блок 2.3. Если количество попыток превышает контрольную величину, программа выдает сообщение об ошибке в блок 17 и завершает свою работу.
Далее в блоке 2.7 программа инициализирует несколько независимых подпрограмм функционирования основной программы, которые можно классифицировать следующим образом:
- аппаратные прерывания (начало в блоке 2.8);
- программные прерывания (начало в блоке 2.12);
- фоновые задачи (начало в блоке 2.14).
Выполнение подпрограммы аппаратного прерывания начинается в блоке 2.8. Если происходит прием сообщения от подчиненного модуля 13 либо 14, программа прерывает выполнение фоновых задач и производит проверку необходимости выполнения действия, связанного с прерыванием. Если в блоке 2.8 не требуется выполнение действия, происходит возврат в основную программу. Если в блоке 2.8 требуется выполнение действия, то далее в блоке 2.9 выполняется требуемое действие и происходит переход к блоку 2.10.
В блоке 2.10 происходит проверка текущего состояния ЦП 2. Если требуется очередная смена состояния ЦП 2 в результате приема сообщения от модулей 13 либо 14, то происходит переход к блоку 2.11. Если смены текущего состояния не требуется, происходит возвращение в основную программу.
В блоке 2.11 происходит фиксация информации о смене состояния и определяется номер следующего состояния. Далее происходит возвращение в основную программу.
Выполнение подпрограммы программного прерывания начинается в блоке 2.12. Происходит проверка необходимости оценки некоторой очереди выполняемых событий либо необходимости отправления очередной команды на УО 30. Если в блоке 2.12 не требуется выполнение действия, происходит возврат в основную программу.
Если в блоке 2.12 выявлена необходимость выполнения действия, происходит переход к блоку 2.13, где выполняется требуемое действие. Затем происходит переход к блоку 2.10.
В блоке 2.10 происходит проверка текущего состояния ЦП 2. Если в блоке 2.10 требуется очередная смена состояния ЦП 2 в результате исполнения действия в блоке 2.13, то происходит переход к блоку 2.11. Если смены текущего состояния не требуется, происходит возвращение в основную программу.
Выполнение подпрограммы фоновых задач начинается в блоке 2.14. ЦП 2 опрашивает все контролируемые соединения. По полученным данным делается вывод о наличии или отсутствии ошибок в функционировании контролируемых блоков. Если в блоке 2.15 было обнаружение несоответствия между ожидаемым и полученным значением, в блоке 2.16 на управляющий объект согласно протоколу управления выдается кодовая последовательность с сообщением об ошибке.
Далее цикл опроса повторяется с периодичностью Δt, определяемой целевой функцией системы.
На фиг.6 представлен укрупненный алгоритм работы ВП 17. Работа происходит следующим образом.
При включении в блоке 17.1 происходит инициализация и задание начальных значений параметров работы ВП 17 в соответствии с априорными установками.
Далее в блоке 17.2 производится прием команды от ЦП 2, определяющей режим дальнейшей работы ВП 17.
В блоке 17.3 производится инициализация модулей 18, 19, 21, 23, 28, подчиненных ВП 17, в соответствии с указаниями, полученными от ЦП 2.
В блоке 17.4 производится выдача сигналов управления на МПИ ОД 19 с целью получения необходимых данных от УО 30 для передачи в ЦП 2.
В блоке 17.5 производится выдача сигналов управления на МВы ВП 21 с целью передачи необходимых данных в УО 30, где в соответствии с этими данными происходит установка сигналов соответствующих функциональных модулей УО 30.
В блоке 17.6 производится отправка данных в МПАВ 18 с целью доведения информации об осуществляемых операциях до УК 29.
Далее ВП 17 переходит в режим ожидания команды от ЦП 2.
Структура межсоединений в УУ 31 обеспечивает реализацию задач управления и обслуживания разнородных функциональных модулей, оперативный контроль и согласованное взаимодействие между различными типами модулей. При этом управление организуется по единым принципам с использованием современных информационных технологий.
Кроме того, все модули, входящие в устройство, находятся в общем адресном пространстве, что позволяет организовать централизованное управление и контроль работоспособности отдельных модулей с выдачей информации в устройство контроля. Периодическое поступление информации о работоспособности отдельных компонент обеспечивает оперативный контроль за управляемым объектом и позволяет осуществлять различные управляющие воздействия на неисправные модули. УУ 31 также обеспечивает реализацию функций для идентификации PC и предоставляет возможности для программного изменения конфигурации управляемой PC по командам от внешнего устройства благодаря наличию устройств доступа и хранения данных.
Таким образом, УУ 31 в совокупности предоставляет функции управления, необходимые для определения технического состояния отдельных элементов и эффективности функционирования помехозащищенной PC в целом, обеспечивает локализацию и устранение неисправностей в работе отдельных элементов и системы в целом.
При реализации полезной модели учитывалось, что функциональные возможности, сопоставленные с этапами алгоритма работы, могут быть достигнуты только с помощью комбинации программного и аппаратного обеспечения. Использование режима прямого цифрового управления позволило применить более эффективные принципы регулирования и управления и выбрать их оптимальный вариант, а также реализовать оптимизирующие функции и адаптацию к переменным параметрам объекта управления.
Предлагаемое устройство с центральным 1 и ведомым 16 модулями управления может быть реализовано на следующих элементах:
- процессоры ЦП 2 и ВП 17 могут быть реализованы на базе специализированного цифрового элемента, включающего высокопроизводительное ядро и Flash-память [8, 9];
- модули доступа и хранения данных 3, 20 могут быть реализованы на базе энергозависимых и/или энергонезависимых запоминающих устройств [7, 8];
- модуль формирования униполярного кода управления 14 может быть реализован на базе специализированных цифровых элементов - контроллеров оконечного устройства для мультиплексных линий связи [11] либо на элементах ПЛИС [10] (программируемых логических интегральный схем);
- модули последовательного асинхронного ввода-вывода 13 и последовательного асинхронного вывода 18 могут быть реализованы как один из стандартных стыков RS 232/422/485 на базе специализированных цифровых элементов [6, 8, 10] или на базе зарубежных и отечественных цифровых элементов стандартной логики;
- модуль управления формирователем контрольного сигнала 15, дешифраторы адресов 12, 23, порты ввода-вывода 6, 7 могут быть реализованы на базе зарубежных и отечественных цифровых элементов стандартной логики.
Улучшение функциональных возможностей устройства управления PC достигается за счет того что, введение новых модулей, обеспечивает преобразование информации управления в форму, понятную управляемому объекту, с целью обеспечения информационной совместимости протоколов обмена между функциональными модулями, входящими в состав PC и не связанными межсоединениями. Кроме того, взаимодействие центрального и ведомого процессоров, сконфигурированных на базе многофункциональной высокоинтегрированной системы обработки данных, включающей высокопроизводительное ядро и Flash-память, позволяет вести обработку данных в разных временных масштабах в соответствии с целевой функцией объекта управления.
Алгоритм работы устройства управления PC поддерживается архитектурой заявляемого устройства и укладывается в приемлемые затраты ресурсов для реализации необходимой логики. При этом в работе заявляемого устройства предусмотрено тестирование ошибок, связанных с логическими нарушениями при задании исходных данных правил обмена.
Таким образом, заявляемое устройство обеспечивает улучшение функциональных возможностей систем управления помехозащищенной PC и будет особенно эффективным для управления системами со значительным уровнем априорной неопределенности параметров с целью обеспечения дополнительной защиты системы в условиях специальных воздействий и преднамеренных помех.
Источники информации:
1. Олссон Г. «Цифровые системы автоматизации и управления» / Олссон Г., Пиани Дж. // СПб.: Невский диалект, 2001. - 557 с.
2. Советов Б.Я. «Моделирование систем» / Советов Б.Я. Яковлев С.А. // Учеб. для вузов - 3-е изд., перераб. и доп., М.: Высш. шк., 2001. - 343 с.
3. Кестер У. «Проектирование систем цифровой и смешаной обработки сигналов» / М.: Техносфера, 2010. - 328 с.
4. Микушин А.В. «Занимательно о микроконтроллерах» / СПб.: БХВ-Петербург, 2006. - 432 с.
5. Мелехин В.Ф. «Вычислительные машины, системы и сети: учебник для студ. высш. учеб. заведений» / В.Ф. Мелехин, Е.Г. Павловский // 2-е изд., стер. - М.: Академия, 2007. - 560 с.
6.  - радиоэлектронные Компоненты компании "MAXIM".
7.  - радиоэлектронные Компоненты компании "Texas Instruments".
8.  - радиоэлектронные Компоненты компании "ATMEL".
9.  - радиоэлектронные Компоненты компании "Silicon Labs".
10.  - радиоэлектронные Компоненты компании "ALTERA".
11.  радиоэлектронные Компоненты компании УП "Завод ТРАНЗИСТОР", Минск.