УСТРОЙСТВО ПОИСКА СИГНАЛА ТРЕВОГИ В МНОГОКАНАЛЬНОЙ ИЗМЕРИТЕЛЬНОЙ СИСТЕМЕ

Полезная модель относится к области приборостроения и может быть использована в многоканальных измерительных системах с кодовым разделением сигналов тревожной сигнализации.
Известно устройство управления многоканальной измерительной системой содержит генератор тактовых импульсов 1, счетчик импульсов 2, блок вычисления интервала поиска 3, блок формирования фундаментальной матрицы 4, блок расчета матриц канонических групповых параметров 5, блок прогнозирования 6, блок хранения критериальных функций 9, дешифратор задания номера варианта управления 10, блок вычисления критериальных функций 8, блок принятия решений 11, делитель частоты 7, блок сравнения критериальных функций 12, многоканальный ключ 13, цифровой компаратор 14, триггер 15 (описание изобретения к патенту РФ №2395831, МПК G05D 1/00, опубликовано 27.07.2010 г., бюл. №21).
Недостатком данного устройства является низкая достоверность выбора канала с объектом слежения.
Наиболее близким по технической сущности к предлагаемой полезной модели является устройство поиска широкополосных сигналов, описанное в патенте РФ №2376703, МПК H04B 1/10 (опубликовано 20.12.2009, бюл. №35), принятое за прототип. Данное устройство содержит линейную часть, согласованный фильтр, предварительный фильтр, линию задержки, аттенюаторы, фазовращатели, сумматор, детектор, блок сравнения с порогом, генератор тактовых импульсов, блок управления переключением каналов, логический элемент «И», компаратор.
Недостатком устройства является низкое быстродействие, поскольку для определения канала с сигналом тревоги необходимо осуществить последовательный контроль всех каналов путем перебора кодовых структур согласованного фильтра.
Технический результат - повышение быстродействия поиска сигнала тревоги в многоканальной измерительной системе (МКИС) путем двухэтапного контроля каналов с различными кодовыми структурами.
Этот результат достигается тем, что в предложенное устройство введены дополнительно:
для обеспечения первого (предварительного) этапа контроля каналов - блок синхронизации, первый управляющий выход которого подключен к установочным входам блока триггеров и линии задержки, N реверсивных регистров (по числу контролируемых каналов), суммирующие входы которых подключены к первому выходу компаратора, а вычитающие выходы - к второму выходу компаратора, последовательно соединенные блок опроса, информационные входы которого подключены к соответствующим выходам реверсивных регистров, второй шифратор, второй блок памяти, блок считывания и блок элементов ИЛИ, выходы которого подключены к входам блока управления переключением каналов, а вторая группа входов блока элементов ИЛИ соединена с информационными выходами блока синхронизации, второй управляющий выход которого подключен к установочным входам N реверсивных регистров, синхронизирующий вход каждого из которых подключен к соответствующему выходу (из группы N синхронизирующих выходов) блока синхронизации, третий, четвертый и пятый управляющие выходы которого соединены с управляющими входами соответственно блока опроса, второго блока памяти и блока считывания;
для обеспечения второго этапа поиска канала с сигналом тревоги - последовательно соединенные преобразователь и первый блок элементов И, блок триггеров, выходы которого соединены с вторыми входами первого блока элементов И, элемент ИЛИ, входы которого соединены с соответствующими входами сброса блока триггеров и подключены к выходам первого блока элементов И, последовательно соединенные линия задержки, второй блок элементов И, первый шифратор и первый блок памяти, управляющий вход которого совместно с управляющим входом второго блока элементов И соединены с выходом элемента ИЛИ, управляющий вход линии задержки совместно с третьим входом первого блока элементов И подключены к дополнительному выходу предварительного фильтра.
На фиг.1 представлена структурная электрическая схема устройства ускоренного поиска отказов.
Устройство автоматического поиска каналов радиосвязи содержит перестраиваемый согласованный фильтр 1, предварительный фильтр 2, преобразователь 3, блок 4 управления переключением каналов, блок 5 триггеров, первый блок 6 элементов И, элемент ИЛИ 7, линия 8 задержки, второй блок 9 элементов И, первый шифратор 10, первый блок 11 памяти, блок 12 синхронизации, блок 13 элементов ИЛИ, компаратор 14, N реверсивных регистров 15.1÷15.N (по числу контролируемых каналов), блок 16 опроса, второй шифратор 17, второй блок 18 памяти и блок 19 считывания.
На фиг.2 представлен возможный вариант структурной электрической схемы блока 12 синхронизации. Блок 12 синхронизации в своем составе содержит кнопка 20 “Пуск”, дифференцирующая цепь 21, первый генератор 22 тактовых импульсов, первый счетчик 23, группа N элементов И 24.1÷24.N, элемент 25 задержки, первый умножитель 26 частоты импульсов, элемент И 27, второй умножитель 28 частоты импульсов, элемент ИЛИ 29, второй счетчик 30, первый электронный ключ 31, RS - триггер 32, схема 33 сравнения, регистр 34, второй генератор 35 тактовых импульсов и второй электронный ключ 36.
На фиг.3 представлен возможный вариант структурной электрической схемы блока 16 опроса. Блок 16 опроса в своем составе содержит два десятичных счетчика-делителя 37, 38 с инверсными дешифрованными выходами (причем разрядность первого счетчика 37 равна числу анализируемых каналов N, а второго счетчика 38 - разрядности реверсивных регистров 15.1-15.N), инвертор 39, N блоков элементов ИЛИ - НЕ 40.1 - 40.N (причем каждый блок содержит количество четырехвходовых элементов ИЛИ - НЕ равное разрядности реверсивных регистров 15.1-15.N), элементов ИЛИ 41.1-41.N,N RS - триггеров 42.1-42.N и элемент ИЛИ - НЕ 43.
A
B
Выход перестраиваемого согласованного фильтра 1 подключен к информационному входу компаратора 14, на опорные входы которого подается пороговое напряжение U и U. Первый выход компаратора 14 подключен к суммирующим входам реверсивных регистров 15.1÷15.N, а второй выход компаратора 14 - к вычитающим входам реверсивных регистров 15.1÷15.N Синхронизирующие входы реверсивных регистров 15.1÷15.N соединены с соответствующими выходами блока 12 синхронизации. В исходное состояние реверсивные регистры 15.1÷15.N устанавливаются при подаче на их установочные входы с второго выхода блока 12 синхронизации импульсов логической “единицы” в количестве, равном половине разрядности данных регистров.
Выходы реверсивных регистров 15.1÷15.N соединены с информационными входами блока 16 опроса. Счетный вход блока 16 опроса подключен к третьему выходу блока 12 синхронизации. Выходы блока 16 подключены через дешифратор 17 к входам второго блока 18 памяти. Выходы элементов памяти блока 18 через блок 19 считывания подключены ко второй группе входов блоков блока 13 элементов ИЛИ.
В целом, блоки 14÷18 предназначены для обеспечения предварительного этапа определения канала с сигналом тревоги. Блоки 2÷11 предназначены для обеспечения второго этапа выбора канала с сигналом тревоги.
Поиск сигнала тревожной информации в МКИС с кодовым уплотнением каналов и выбор канала, по которому передается сигнал, по критерию максимума корреляционной функции (на выходе согласованного фильтра 1 при его настройке на определенную кодовую комбинацию) осуществляется в два этапа. На первом этапе все каналы предварительно контролируются в течение времени τ, значительно меньше среднего времени T, необходимого для вынесения решения о наличии сигнала в канале, то есть τ<<T. Затем все каналы (кодовые комбинации) упорядочиваются в порядке убывания уровня сигнала на выходе согласованного фильтра так, что в первые ячейки памяти будет записан номер канала, обеспечивающий максимальный выходной уровень согласованного фильтра 1, во вторую ячейку - канал с несколько меньшим уровнем и т.д. Если при упорядочивании встречаются каналы с равными уровнями, то они упорядочиваются произвольно. На втором этапе все каналы контролируются в течении времени T в порядке записи их номеров в ячейках памяти.
X1
A
B
A
B
Устройство работает следующим образом. На первом этапе поиска сигнала тревожной информации на первом управляющем выходе блока 12 синхронизации отсутствует, следовательно, на установочные входы блока 5 триггеров и линии 8 задержки импульс положительной полярности не подается и тракт выбора канала в составе блоков 6÷11 находится в состоянии покоя. С информационных выходов блока 12 синхронизации через блок 13 элементов ИЛИ на вход блока 4 управления переключением каналов поступает кодовая комбинация, соответствующая номеру первого канала. По команде, поступающей со второго управляющего выхода блока 12 регистры 15.1÷15.N устанавливаются в исходное состояние, при котором на триггерах данных регистров записано определенное число “единиц” (как правило, равное половине разрядности регистров 15.1÷15.N). С выхода согласованного фильтра 1, настроенного на кодовую комбинацию первого канала, напряжение с уровнем U подается на вход компаратора 14, где сравнивается с двумя пороговыми напряжениями U и U, причем U<U.
X1
X1
B
Если напряжение U канала превышает верхний порог, то есть U>U, то положительное напряжение будет присутствовать на первом выходе компаратора 14, подключенного к суммирующим входам реверсивных регистров 15.1÷15.N. В этом случае при поступлении тактовых импульсов на синхронизирующий вход регистра 15.1 число “единиц” в нем будет увеличиваться.
A
X1
B
В случае, если U<U<U, положительное напряжение на выходах компаратора будет отсутствовать, а при отступлении тактовых импульсов на реверсивный регистр 15.1 число “единиц” на его выходах не изменится.
T
T
X1
После поступления n тактовых импульсов (частота следования которых и их количество n определяют время τ предварительного контроля канала) на вход первого реверсивного регистра 15.1, то есть после того как в реверсивном регистре 15.1 будет записана информация об уровне U в первом канале, происходит перенастройка кодовой комбинации согласованного фильтра 1 на обработку сигнала второго канала. При этом с информационных выходов блока 12 синхронизации поступит кодовая комбинация на вход блока 13 элементов ИЛИ и с его выхода на блок 4 управления переключением каналов.
Далее аналогичным образом контролируется второй и последующие каналы.
После предварительного анализа N-го канала с третьего управляющего выхода блока 12 поступает импульс в блок 16 опроса.
Блок 16 опроса работает следующим образом. Напряжением с кнопки 20 “Пуск” счетчики 37, 38 устанавливаются в начальное состояние, a RS - триггеры 42.1-42.N - в нулевое. При поступлении первого тактового импульса с блока 12 синхронизации на счетный вход первого счетчика 37 на первом инверсном выходе 40.1 вырабатывается уровень “0”, а на остальных инверсных выходах счетчика 37, которые соединены со всеми первыми входами элементов ИЛИ - НЕ блоков 40.1-40.N устанавливается уровень “0”. На остальных инверсных выходах счетчика 38, которые соединены с каждым вторым входом второго, третьего и последующего элемента ИЛИ - НЕ блоков 40.1-40.N соответственно, установится уровень “1”. На третьи выходы элементов ИЛИ - НЕ блоков 40.1-40.N подается информация с выходов реверсивных регистров 15.1-15.N (первый выход реверсивного регистра 15.1 соединен с третьим входом первого элемента ИЛИ - НЕ блока 40.1, второй - с третьим входом второго элемента ИЛИ - НЕ блока 40.1 и т.д.). Такая реализация блока 16 опроса позволяет осуществить последовательный опрос всех первых, вторых и т.д. выходов реверсивных регистров 15.1-15.N.
Выход каждого RS - триггера 42.1-42.N соединен со всеми четвертыми входами элементов ИЛИ - НЕ каждого блока 40.1-40.N соответственно.
X1
При отсутствии “единицы” на первом выходе какого-либо из регистров, например 15.1, что соответствует равенству нулю напряжения на выходе согласованного фильтра 1 при опросе первого канала, то есть U=0 при первом такте (как было показано выше) на остальных входах первого элемента ИЛИ - НЕ блока 40.1 будет подан уровень “0”. На выходе данного элемента ИЛИ - НЕ вырабатывается уровень “1”, на выходах остальных элементов ИЛИ - НЕ блока 40.1 вырабатывается уровень “0”. Выхода этих элементов блока 40.1 соединены со всеми входами блока 41.1 ИЛИ соответственно. На его выходе вырабатывается уровень “1”, который поступит на RS - триггер 42.1 и установит его в единичное состояние. С выхода RS - триггера 42.1 уровень “1” подается на все четвертые входы элементов ИЛИ - НЕ блока 40.1 и тем самым исключается повторный выбор номера канала при следующих тактах опроса. Набор выбранного канала (уровень “1”) в данном случае с выхода блока 41.1 ИЛИ, на остальных выходах блоков 41.2-41.N ИЛИ установится уровень “0”, поступает на входы блока 17 шифратора. С выхода шифратора 17 информация в виде двоичного кода о номере канала с минимальным уровнем, например, первого, поступает в первые ячейки памяти блока 18.
Все выходы блоков 41.1-41.N ИЛИ соединены с N входами блока 43 ИЛИ - НЕ соответственно. При наличии в выходном коде “единицы”, то есть при наличии номера выбранного канала на выходе блока 43 ИЛИ - НЕ вырабатывается уровень “0”, который подается на разрешающий вход блока 17 шифратора. Таким образом, исключается возможность записи в блок 18 памяти нулевых комбинаций. После этого опрашивается первый выход реверсивного регистра 15.2 и т.д. После опроса таким образом всех первых выходов реверсивных регистров опрашивается вторые и т.д. выходы реверсивных регистров 15.1-15.N.
Такая реализация блока 16 позволяет “различить” и последовательно записать в блок 18 памяти кодовые комбинации соответствующие номерам каналов с равными уровнями сигналов. Таким образом, в блоке 18 памяти будут записаны коды номеров каналов в порядке убывания уровня сигнала, причем код номера канала с максимальным уровнем сигнала будет записан в первые ячейки памяти блока 18 памяти, с несколько меньшим уровнем - во вторые ячейки памяти блока 18 памяти и т.д. После этого начинается второй этап контроля и поиска оптимальных каналов.
По команде с блока 12 синхронизации блок 19 считывания осуществляет подключение выходов первых ячеек памяти блока 18 через блок 13 элементов ИЛИ к входам блока 4 управления переключением каналов. Согласованный фильтр 1 настраивается на кодовую комбинацию, соответствующую каналу с максимальной вероятностью нахождения в нем сигнала тревоги (по результатам первого этапа контроля). Одновременно с началом второго этапа поиска с блока 12 синхронизации поступает импульс в блок 5 на S входы RS-триггеров (на схеме не показаны) и на установочный вход линии 8 задержки.
Сигнал с выхода согласованного фильтра 1 поступает на предварительный фильтр 2, с выхода которого сигнал определенного уровня поступает на вход преобразователя 3, преобразующего уровень сигнала в определенное количество “единиц”. Эти “единицы” поступают на инверсные входы элементов И блока 6. Вторые входы первого блока 6 элементов И соединены с выходами блока 5 триггеров, на третьи входы поступает импульс с преобразователя 2 в момент образования кодовой комбинации.
После анализа первого из записанных во второй блок 18 памяти канала, согласованный фильтр 1 настраивается на кодовую комбинацию канала, номер которого записан во вторых ячейках памяти блока 18 и т.д.
Если уровень сигнала в анализируемом канале окажется выше уровней сигналов всех предыдущих каналов, то есть число “единиц” с выхода преобразователя 3 окажется больше числа “единиц”, записанных в блоке 5 триггеров, то откроется такое количество элементов И первого блока 6, которое равно разности чисел, записанных в блоке 5 триггеров и поступающих с выхода преобразователя 3 “единиц”. Импульсы с выходов первого блока 6, поступая на входы сброса блока 5 триггеров, перебросят триггеры в нулевое состояние.
Если уровень сигнала анализируемого канала не является самым высшим среди всех пересмотренных каналов, то элементы И первого блока 6 не откроются.
Если уровень сигнала в анализируемом канале окажется выше, чем в пересмотренных каналах, то на управляющие входы элементов И второго блока 9 с выхода элемента ИЛИ 7, входы которого соединены с выходами элементов И первого блока 6, поступит импульс. Так как информационные входы каждого из элементов И второго блока 9 соединены с соответствующими выходами линии 8 задержки, то с выхода одного из элементов И (его номер соответствует номеру анализируемого канала) на первый шифратор 10 поступит импульс. Этот импульс преобразуется в двоичную кодовую комбинацию, содержащую информацию о номере канала, с наибольшей вероятностью содержащим сигнал тревоги (из числа просмотренных); данная информация о номере канала записывается в блок 11 памяти.
T
T
Блок 12 синхронизации работает следующим образом. При нажатии кнопки 20 “Пуск” напряжение подается на дифференцирующую цепь 21, формирующую по перепаду напряжения импульс, поступающий на установочные входы реверсивных регистров 15.1÷15.N. Кроме того, напряжение с кнопки 20 “Пуск” запускается первый генератор 22 тактовых импульсов. Подсчет числа тактовых импульсов осуществляет первый счетчик 23, с выхода которого кодовая информация поступает на информационные выходы блока 12 синхронизации и далее на вторую группу входов блока 13 элементов ИЛИ. Выходы счетчика 23 соединены также с соответствующими входами (прямыми или инверсными) N элементов И 24.1÷24.N (по числу реверсивных регистров 15.1÷15.N). Импульс с выхода генератора 22 поступает также на элемент задержки 25 (для задержки на время перестройки согласованного фильтра 1 на очередную кодовую комбинацию) и далее на первый умножитель 26 частоты импульсов, коэффициент умножения n, которого равен половине числа разрядов реверсивных регистров 15.1÷15.N. С выхода умножителя 26 тактовые импульсы поступают на управляющий вход каждого из элементов И 24.1÷24.N. При этом откроется тот элемент И 24.j (jє{1,N}, номер которого соответствует кодовой комбинации с выхода счетчика 23 и с открытого элемента И 24.j n тактовых импульсов поступят на синхронизирующий вход соответствующего реверсивного регистра 24.j.
T
T
При формировании (N+1)-го тактового импульса генератором 22 соответствующая кодовая комбинация откроет элемент И 27, прямые и инверсные входы которого соединены с соответствующими выходами счетчика 23. Импульс с выхода элемента И 27 поступит на вторые входы генератора 22 тактовых импульсов (для его остановки) и счетчика 23 (для сброса в “нулевое” состояние), а также на вход второго умножителя 28 частоты импульсов, коэффициент умножения 2·n которого равен числу разрядов реверсивных регистров 15.1÷15.N.2·n тактовых импульсов с выхода умножителя 28 поступает на управляющий вход блока 16 опроса, а также через элемент ИЛИ 29 на первый вход (информационный) второго счетчика 30. Кодовая комбинация с выхода счетчика 30 через открытый первый электронный ключ 31 поступает на управляющий вход второго блока 18 памяти, обеспечивая подключение соответствующих ячеек памяти к выходу шифратора 17. Электронный ключ 31 открывается при подаче напряжения с прямого выхода RS-триггера 32, устанавливаемого в состояние логической “1” напряжением, подаваемым на S-вход при нажатии кнопки 20 “Пуск”.
T
T
Выходной сигнал электронного ключа 31 поступает также на первый вход схемы 33 сравнения, на второй вход которой поступает информация с выхода регистра 34 о числе 2·n, равном разрядности реверсивных регистров 15.1÷15.N. При появлении на выходе счетчика 30 кодовой комбинации, соответствующей числу 2·n, с выхода схемы 33 сравнения поступает сигнал на второй вход счетчика (для сброса его “нулевое” состояние), на R выход RS - триггера 32 (для перевода его с состояние логического “нуля”) и на установочные входы блока 5 триггеров и линии 8 задержки.
Напряжение с инверсного выхода RS - триггера 32 запускает второй генератор 35 тактовых импульсов. Импульсы, период следования которых Т соответствует времени анализа каналов на втором этапе поиска, с выхода генератора 35 через элемент ИЛИ 29 поступает на информационный вход счетчика 30, с выхода которого кодовая комбинация через открытый электронный ключ 36 поступает на управляющий вход блока 19 считывания. Открытое состояние электронного ключа 36 обеспечивается подачей напряжения на его второй вход с инверсного выхода RS - триггера 32. Таким образом, согласованный фильтр 1 будет перестраиваться на кодовые комбинации в порядке убывания вероятностей нахождения в соответствующих каналах сигнала тревоги. Предполагаемое устройство реализует алгоритм двухэтапного поиска сигнала тревоги в МКИС автоматами с линейной тактикой (в качестве которых выступают реверсивные регистры, подключенные к выходу компаратора), осуществляющими последовательную процедуру Вальда.
К примеру, T - время полного анализа одного канала T=1 сек., τ - время предварительного анализа одного канала (во много раз меньше времени полного анализа одного канала T); например, τ=0,05 сек. При числе каналов N=10 время их полного анализа прототипом будет равно 10 сек.
В предполагаемом устройстве время предварительного анализа этих каналов равно N·τ=0,5 сек. Для вынесения окончательного решения о наличии сигнала тревоги в канале необходим второй этап контроля в течении времени T в уже установленном порядке убывания выходного напряжения согласованного фильтра 1. Общее время, необходимое для нахождения сигнала тревоги в канале равно 1,5 сек. Следовательно, прототип «определяет» канал с сигналом за 10 сек., а предполагаемое устройство - за 1,5 сек.
На практике, данная процедура позволяет уменьшить время поиска каналов с сигналом тревоги в 1,5…2,4 раза (по сравнению с последовательны просмотром каналов, присутствующим в прототипе). Кроме того, данное устройство обеспечивает увеличение достоверности поиска сигнала тревоги, так как анализ каналов осуществляется в два этапа (по сравнению с прототипом, где канал анализируется в один этап).