СПОСОБ ЗАПИСИ И СЧИТЫВАНИЯ ДАННЫХ

1. Способ записи и считывания данных в или из индексированного массива (1) данных, который включает в себя структуру (2) данных и относящуюся к ней индексную структуру (3), причем блок (4) обработки принимает подлежащие записи данные в открытом тексте и посредством доступа для записи записывает в структуру (2) данных и актуализирует индексные данные в индексной структуре (3), и причем блок (4) обработки определяет подлежащие считыванию данные или их ячейку памяти посредством доступа к индексным данным (3) и считывает подлежащие считыванию данные посредством доступа для считывания из структуры (2) данных и предоставляет в открытом тексте, отличающийся тем, что данные в структуре (2) данных и индексные данные в индексной структуре (3) сохраняют в зашифрованном виде и что доступ для записи/считывания блока (4) обработки к индексной структуре (3) и к структуре (2) данных осуществляют через по меньшей мере один блок (6, 7) шифрования и дешифрования, с помощью которого данные зашифровывают или расшифровывают посредством потокового шифрования.
2. Способ по п. 1, отличающийся тем, что генерирование потока шифрования осуществляют с применением по меньшей мере одного регистра (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью, который для своей инициализации заполняется определенной битовой последовательностью.
3. Способ по п. 1 или 2, отличающийся тем, что для каждого доступа для записи применяют другой поток шифрования.
4. Способ по п. 2, отличающийся тем, что для инициализации регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью применяют, соответственно, по меньшей мере одну первую битовую последовательность (14) и одну вторую битовую последовательность (15).
5. Способ по п. 4, отличающийся тем, что первую и вторую битовую последовательность (14, 15) логически связывают с помощью операции исключающее ИЛИ (17), и получаемую из логической связи битовую последовательность для инициализации подают на регистр (13) сдвига с обратной связью.
6. Способ по п. 4, отличающийся тем, что по меньшей мере один первый регистр (21, 24) сдвига с обратной связью для его инициализации заполняют первой битовой последовательностью (14), и по меньшей мере один второй регистр (22, 25) сдвига с обратной связью для его инициализации заполняют второй битовой последовательностью (15).
7. Способ по п. 4, отличающийся тем, что в качестве первой битовой последовательности (14) выбирают индексное число, ассоциированное с подлежащим шифрованию или дешифрованию блоком данных.
8. Способ по п. 4, отличающийся тем, что вторую битовую последовательность (15) генерируют из однозначного идентификатора банка данных.
9. Способ по п. 4, отличающийся тем, что для инициализации регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью дополнительно применяют третью битовую последовательность (16).
10. Способ по п. 9, отличающийся тем, что третью битовую последовательность генерируют из однозначного идентификатора соответствующего пользователя.
11. Способ по п. 9, отличающийся тем, что третью битовую последовательность (16) используют для инициализации третьего регистра (23, 26) сдвига с обратной связью.
12. Способ по п. 4, отличающийся тем, что регистры (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью одновременно заполняют соответствующей битовой последовательностью (14, 15, 16).
13. Способ по п. 2, отличающийся тем, что для обратной связи (ых) регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) применяют по меньшей мере одну логическую схему исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1).
14. Способ по п. 2, отличающийся тем, что регистры (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью таким образом соединены друг с другом, что в зависимости от состояния одного регистра сдвига с обратной связью по меньшей мере одну логическую схему исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1) другого регистра подключают или отключают.
15. Способ по п. 2, отличающийся тем, что по меньшей мере один регистр (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью содержит множество элементов (FF1, FF2,…; FFp1, FFp2,…; FFpp1, FFpp2,…) памяти, включенных в формирующий код ряд, причем выход последнего в ряду элемента памяти соединен в контур с входом первого в ряду элемента памяти, причем обратную связь с помощью по меньшей мере одной логической схемы исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1) осуществляют таким образом, что первый вход логической схемы исключающее ИЛИ соединен с выходом элемента (FF2) памяти, находящегося в формирующем код ряду, второй вход соединен с выходом другого элемента (FF5) памяти, находящегося в формирующем код ряду, и выход соединен с входом элемента (FF3) памяти, следующего в формирующем код ряду за элементом памяти, соединенным с первым входом логической схемы исключающее ИЛИ.
16. Способ по п. 15, отличающийся тем, что в линию, соединяющую второй вход по меньшей мере одной логической схемы исключающее ИЛИ (XORp1) и выход другого элемента (FF5)_ памяти находящегося в формирующем код ряду (21, 24)_ включена логическая схема И (UNDp1) таким образом, что выход логической схемы И (UNDp1) соединен с вторым входом логической схемы исключающее ИЛИ (XORp1), первый вход логической схемы И (UNDp1) соединен с выходом другого элемента (FF5) памяти, находящегося в формирующем код ряду, и второй вход логической схемы И (UNDp1) соединен с выходом программирующего код элемента (FFр2) памяти, причем в качестве программирующего код элемента памяти применяют элемент памяти другого регистра (22, 25) сдвига с обратной связью, и предпочтительно выход элемента (FF9) памяти, находящегося в формирующем код ряду (21, 24), соединен с входом инвертора (INV), и выход инвертора (INV) соединен со входом другого элемента (FF1) памяти, находящегося в формирующем код ряду (21, 24).
17. Способ по п. 1 или 2, отличающийся тем, что массив (1) данных представляет собой банк данных.
18. Способ по п. 1 или 2, отличающийся тем, что данные, передаваемые между блоком (4) обработки и пользовательским вычислительным устройством (8), передают в зашифрованном виде.
19. Способ по п. 18, отличающийся тем, что зашифрованную передачу данных между блоком (4) обработки и пользовательским вычислительным устройством (8) осуществляют с применением соответствующего ассоциированного с пользовательским вычислительным устройством (8) и с массивом (1) данных блока (11) шифрования и дешифрования, с помощью которого данные зашифровывают или соответственно расшифровывают посредством потокового шифрования.
20. Способ по п. 1 или 2, отличающийся тем, что любую передачу данных от и к блоку (4) обработки осуществляют через по меньшей мере один блок (6, 7, 11) шифрования и дешифрования, с помощью которого данные зашифровываются или соответственно расшифровывают посредством потокового шифрования.
21. Устройство для записи и считывания данных в или из индексированного массива (1) данных, который включает в себя структуру (2) данных и относящуюся к ней индексную структуру (3), содержащее блок (4) обработки, в котором могут приниматься подлежащие записи данные в открытом тексте и который имеет доступ для записи к структуре (2) данных, чтобы записывать данные в структуру (2) данных, и который взаимодействует с индексной структурой (3), чтобы актуализировать индексные данные в индексной структуре (3), и который имеет доступ к индексным данным, чтобы определять подлежащие считыванию данные или их ячейку памяти, и который имеет доступ для считывания к структуре (2) данных, чтобы считывать подлежащие считыванию данные из структуры (2) данных и предоставлять в открытом тексте, отличающееся тем, что блок (4) обработки соединен со структурой (2) данных и с индексной структурой (3) через по меньшей мере один блок (6, 7) шифрования и дешифрования, выполненный с возможностью шифрования и дешифрования данных посредством потокового шифрования, так что доступ для записи/считывания блока (4) обработки к индексной структуре (3) и к структуре (2) данных осуществляется через по меньшей мере один блок (6, 7) шифрования и дешифрования.
22. Устройство по п. 21, отличающееся тем, что блок (6, 7) шифрования и дешифрования для генерирования потока шифрования содержит по меньшей мере один регистр (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью, на который для его инициализации подается, соответственно, определенная битовая последовательность.
23. Устройство по п. 22, отличающееся тем, что предусмотрены средства для генерации и/или сохранения по меньшей мере одной первой битовой последовательности (14) и одной второй битовой последовательности (15), которые таким образом взаимодействуют со (и) регистром(ами) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью, что по меньшей мере одна первая битовая последовательность (14) и вторая битовая последовательность (15) применяются для инициализации(ых) регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью.
24. Устройство по п. 23, отличающееся тем, что первая битовая последовательность (14) подается на по меньшей мере один первый регистр (21, 24) сдвига с обратной связью для его инициализации, а вторая битовая последовательность (15) подается на по меньшей мере один второй регистр (22, 25) сдвига с обратной связью для его инициализации.
25. Устройство по п. 23, отличающееся тем, что средства выполнены с возможностью генерации и/или сохранения первой битовой последовательности (14) для генерирования первой битовой последовательности (14) из индексного числа, ассоциированного с подлежащим шифрованию или подлежащим дешифрованию блока данных.
26. Устройство по любому из пп. 23-25, отличающееся тем, что средства для генерации и/или сохранения второй битовой последовательности (15) выполнены с возможностью генерирования второй битовой последовательности (15) из однозначного идентификатора банка (1) данных.
27. Устройство по любому из пп. 23-25, отличающееся тем, что предусмотрены средства для генерации и/или сохранения по меньшей мере одной третьей битовой последовательности (16), которые с регистром(ами) (13; 21, 22, 23; 24, 25; 24, 25, 26) взаимодействуют таким образом, что также третья битовая последовательность (16) применяется для инициализации регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью.
28. Устройство по п. 27, отличающееся тем, что третья битовая последовательность (16) генерируется из однозначного идентификатора соответствующего пользователя.
29. Устройство по п. 27, отличающееся тем, что третья битовая последовательность (16) используется для инициализации третьего регистра (23, 26) сдвига с обратной связью.
30. Устройство по любому из пп. 23-25, отличающееся тем, что регистры (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью одновременно заполняются соответствующей битовой последовательностью.
31. Устройство по любому из пп. 22-25, отличающееся тем, что для обратной связи регистра(ов) (13; 21, 22, 23; 24, 25; 24, 25, 26) применяется по меньшей мере одна логическая схема исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1).
32. Устройство по п. 31, отличающееся тем, что регистры (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью таким образом соединены друг с другом, что в зависимости от состояния одного регистра сдвига с обратной связьюпо меньшей мере одна логическая схема исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1) другого регистра сдвига подключается или отключается.
33. Устройство по п. 31, отличающееся тем, что по меньшей мере один регистр (13; 21, 22, 23; 24, 25; 24, 25, 26) сдвига с обратной связью содержит множество формирующих код включенных в ряд элементов (FF1, FF2,…; FFp1, FFp2,…; FFpp1, FFpp2,…) памяти, причем выход последнего в ряду элемента памяти соединен с входом первого в ряду элемента памяти в контур, причем обратная связь с помощью по меньшей мере одной логической схемы исключающее ИЛИ (XORp1, XORp2, XORp3, XORp4, XORpp1, XORppp1) выполняется таким образом, что первый вход логической схемы исключающее ИЛИ соединен с выходом элемента (FF2) памяти, находящегося в формирующем код ряду, второй вход соединен с выходом другого элемента (FF5) памяти, находящегося в формирующем код ряду, и выход соединен с входом элемента (FF3) памяти, следующего в формирующем код ряду за элементом памяти, соединенным с первым входом логической схемы исключающее ИЛИ.
34. Устройство по п. 33, отличающееся тем, что в линию, соединяющую второй вход по меньшей мере одной логической схемы исключающее ИЛИ (XORp1) и выход другого элемента (FF5) памяти, находящегося в формирующем код ряду (21; 24), включена логическая схема И (UNDp1) таким образом, что выход логической схемы И (UNDp1) соединен с вторым входом логической схемы исключающее ИЛИ (XORp1), первый вход логической схемы И (UNDp1) соединен с выходом другого элемента (FF5) памяти, находящегося в формирующем код ряду (21; 24), и второй вход логической схемы И (UNDp1) соединен с выходом элемента (FFр2) памяти, программирующего код, и предпочтительно выход элемента (FF9) памяти, находящегося в формирующем код ряду (21; 24), соединен со входом инвертора (INV), и выход инвертора (INV) соединен с входом другого находящегося в формирующем код ряду (21; 24) элемента (FF1) памяти, причем в качестве программирующего код элемента памяти применяется элемент памяти другого регистра (22; 25) сдвига с обратной связью.
35. Устройство по п. 33 или 34, отличающееся тем, что предусмотрено множество логических схем исключающее ИЛИ (XORp1, p2, p3, p4), первый вход которых, соответственно, запитывается с выхода находящегося в формирующем код ряду (21; 24) элемента (FF1, 2, 3, 4) памяти, и второй вход которых, соответственно, запитывается с выхода другого находящегося в формирующем код ряду (21; 24) элемента (FF8, 15, 20, 23) памяти, который удален от соединенного с первым входом элемента (FF1, 2, 3, 4) памяти в направлении потока ряда (21; 24) на некоторое количество элементов памяти, которое, соответственно, соответствует различному простому числу, которое больше, чем 1, но не является частичной величиной общего числа включенных в ряд (21; 24) элементов (FF1, 2,…n) памяти.
36. Устройство по любому из пп. 33 или 34, отличающееся тем, что предусмотрено множество программирующих код элементов (FFp1, p2, p3, p4,…pn) памяти, ассоциированных, соответственно, с логической схемой И (UNDp1, p2, p3, p4) и логической схемой исключающее ИЛИ (XORp1, p2, p3, p4), и включено в ряд (22; 25), замкнутый в контур, и размещена по меньшей мере одна логическая схема исключающее ИЛИ (XORpp1), первый вход которой соединен с выходом элемента (FFр6) памяти, находящегося в программирующем код ряду (22; 25), второй вход которой соединен с выходом другого элемента (FFр5) памяти, находящегося в формирующем код ряду (22; 25), и выход которой соединен с входом элемента (FFp1) памяти, следующего в программирующем код ряду (22; 25) за элементом (FFp6) памяти, соединенным с первым входом логической схемы исключающее ИЛИ (XORpp1).
37. Устройство по любому из пп. 33 или 34, отличающееся тем, что в линию, соединяющую второй вход по меньшей мере одной логической схемы исключающее ИЛИ (XORpp1) и выход другого элемента (FFр3) памяти, находящегося в программирующем код ряду (22; 25), включена логическая схема И (UNDpр1) таким образом, что выход логической схемы И (UNDpр1) соединен со вторым входом логической схемы исключающее ИЛИ (XORpp1), первый вход логической схемы И (UNDpр1) соединен с выходом другого элемента (FFр3) памяти, находящегося в программирующем код ряду (22; 25), и второй вход логической схемы И (UNDpр1) соединен с выходом элемента (FFрр5) памяти, служащего для программирования программирующего код ряда (22; 25).
38. Устройство по любому из пп. 33 или 34, отличающееся тем, что предусмотрено множество служащих программированию программирующего код ряда (22; 25) элементов (FFpр1, pр2, pр3, pр4,…pрn) памяти, ассоциированных, соответственно, с логической схемой И (UNDpр1) и логической схемой исключающее ИЛИ (XORpр1), и включенно в ряд (23; 26), замкнутый в контур, и размещена по меньшей мере одна логическая схема исключающее ИЛИ (XORppp1), первый вход которой соединен с выходом элемента (FFрр1) памяти, находящегося в ряду (23; 26), второй вход которой соединен с выходом другого элемента (FFрр3) памяти, находящегося в ряду (23; 26), и выход которой соединен с входом элемента (FFpр2) памяти, следующего в ряду (23; 26) за элементом (FFpр1) памяти, соединенным с первым входом логической схемы исключающее ИЛИ (XORppp1).
39. Массив данных, в частности, банк (1) данных, включающий в себя структуру (2) данных, содержащую данные, и относящуюся к ней индексную структуру (3), содержащую индексные данные, причем данные в структуре (2) данных и индексные данные в индексной структуре (3) сохранены зашифрованными посредством потокового шифрования.