ТОКОВЫЙ ПОРОГОВЫЙ ЭЛЕМЕНТ «ВЫЧИТАТЕЛЬ ПО МОДУЛЮ ТРИ»
CURRENT THRESHOLD ELEMENT “MODULAR THREE SUBTRACTOR”

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.
В различных вычислительных и управляющих системах широко используются компараторы, реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами.
0
В патентах [15-18], статье [19], а также монографиях [20-23] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I. Заявляемое устройство «Токовый пороговый элемент «вычитатель по модулю три» относится к этому типу логических элементов.
Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте RU 2725165 «Токовый пороговый элемент «сумматор по модулю три», МПК H03K 19/013, H03K 19/017, 2020 г.). Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные биполярные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные биполярные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 10 токовое зеркало, согласованное с первой 11 шиной источников питания, выход которого связан с выходом 3 устройства, второе 12 токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 14, второй 15 и третий 16 выходы, вход которого соединен с первым 1 входом устройства, первый 14 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через первый 17 источник опорного тока, второй 15 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через второй 18 источник опорного тока, пятый 19 и шестой 20 входные биполярные транзисторы, эмиттеры которых объединены и связаны со второй 13 шиной источников питания через третий 21 источник опорного тока, база пятого 19 входного биполярного транзистора подключена к объединенным эмиттерам первого 4 и третьего 7 входных биполярных транзисторов, а также первому 14 входу второго 12 токового зеркала, седьмой 22 и восьмой 23 входные биполярные транзисторы, эмиттеры которых объединены и подключены к третьему 16 входу второго 12 токового зеркала, база седьмого 22 входного биполярного транзистора подключена к объединенным эмиттерам второго 5 и четвертого 8 входных биполярных транзисторов, а также второму 15 входу второго 12 токового зеркала, коллекторы первого 4 и второго 5 входных биполярных транзисторов согласованы со второй 13 шиной источников питания, третий 24 источник напряжения смещения подключен к базе шестого 20 входного биполярного транзистора, четвертый 25 источник напряжения смещения соединен с базой восьмого 23 входного биполярного транзистора, коллекторы третьего 7, четвертого 8, шестого 20 и седьмого 22 входных биполярных транзисторов согласованы с первой 11 шиной источников питания, коллекторы пятого 19 и восьмого 23 входных биполярных транзисторов объединены и подключены ко входу первого 10 токового зеркала.
Существенный недостаток известного логического элемента состоит в том, что реализуемая им логическая функция не обладает функциональной полнотой, что позволяет синтезировать на его основе только существенно ограниченный набор логических устройств. Даже для двоичных устройств обязательным элементом функционально полного набора является логическая операция инверсия, для двух и более логических аргументов естественным обобщением инверсии является операция суммирования по mod2. Для двоичных переменных операции суммирования и вычитания по mod2 полностью тождественны, а при переходе к многозначным переменным операции суммирования и вычитания по modk являются самостоятельными логическими функциями и являются важными и неотъемлемыми элементами функциональной полноты. Схемотехническая реализация операций суммирования и вычитания по modk позволяет создать полный базис средств многозначной цифровой техники, функционирующей на принципах преобразования многозначных токовых сигналов. Применение многозначных пороговых функций и соответствующих им пороговых элементов, кроме реализации заданных логических функций, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.
Основная задача предлагаемого изобретения состоит в создании токового порогового элемента «вычитатель по модулю три», в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет обеспечить функциональную полноту базисных функций, повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [20-23].
Поставленная задача решается тем, что в логическом элементе (фиг. 1), содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные биполярные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные биполярные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 10 токовое зеркало, согласованное с первой 11 шиной источников питания, выход которого связан с выходом 3 устройства, второе 12 токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 14, второй 15 и третий 16 выходы, вход которого соединен с первым 1 входом устройства, первый 14 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через первый 17 источник опорного тока, второй 15 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через второй 18 источник опорного тока, пятый 19 и шестой 20 входные биполярные транзисторы, эмиттеры которых объединены и связаны со второй 13 шиной источников питания через третий 21 источник опорного тока, база пятого 19 входного биполярного транзистора подключена к объединенным эмиттерам первого 4 и третьего 7 входных биполярных транзисторов, а также первому 14 входу второго 12 токового зеркала, седьмой 22 и восьмой 23 входные биполярные транзисторы, эмиттеры которых объединены и подключены к третьему 16 входу второго 12 токового зеркала, база седьмого 22 входного биполярного транзистора подключена к объединенным эмиттерам второго 5 и четвертого 8 входных биполярных транзисторов, а также второму 15 входу второго 12 токового зеркала, коллекторы первого 4 и второго 5 входных биполярных транзисторов согласованы со второй 13 шиной источников питания, третий 24 источник напряжения смещения подключен к базе шестого 20 входного биполярного транзистора, четвертый 25 источник напряжения смещения соединен с базой восьмого 23 входного биполярного транзистора, коллекторы третьего 7, четвертого 8, шестого 20 и седьмого 22 входных биполярных транзисторов согласованы с первой 11 шиной источников питания, коллекторы пятого 19 и восьмого 23 входных биполярных транзисторов объединены и подключены ко входу первого 10 токового зеркала, предусмотрены новые элементы и связи - в схему введены первый 26 и второй 27 дополнительные входные биполярные транзисторы, третий 28, четвертый 29, пятый 30, шестой 31, седьмой 32 и восьмой 33 дополнительные входные биполярные транзисторы другого типа проводимости, первое 34 дополнительное токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 35 и второй 36 выходы, второе 37 и третье 38 дополнительные токовые зеркала, согласованные с первой 11 шиной источников питания, первый 39, второй 40, третий 41 и четвертый 42 дополнительные источники опорного тока, первый 43, второй 44, третий 45 и четвертый 46 дополнительные источники напряжения смещения, второй 2 вход устройства подключен ко входу первого 34 дополнительного токового зеркала, первый 35 выход первого 34 дополнительного токового зеркала соединен с объединенными эмиттерами первого 26 и третьего 28 дополнительных входных биполярных транзисторов, базой пятого 30 дополнительного входного биполярного транзистора и связан с первой 11 шиной источников питания через первый 39 дополнительный источник опорного тока, второй 36 выход первого 34 дополнительного токового зеркала соединен с объединенными эмиттерами второго 27 и четвертого 29 дополнительных входных биполярных транзисторов, базой седьмого 32 дополнительного входного биполярного транзистора и связан с первой 11 шиной источников питания через второй 40 дополнительный источник опорного тока, коллекторы первого 26 и второго 27 дополнительных входных биполярных транзисторов согласованы со второй 13 шиной источников питания, базы первого 26 и второго 27 дополнительных входных биполярных транзисторов объединены и подключены к первому 43 дополнительному источнику напряжения смещения, базы третьего 28 и четвертого 29 дополнительных входных биполярных транзисторов объединены и подключены ко второму 44 дополнительному источнику напряжения смещения, коллекторы третьего 28, четвертого 29, пятого 30 и седьмого 32 дополнительных входных биполярных транзисторов согласованы с первой 11 шиной источников питания, эмиттеры пятого 30 и шестого 31 дополнительных входных биполярных транзисторов объединены и связаны со второй 13 шиной источников питания через третий 41 дополнительный источник опорного тока, эмиттеры седьмого 32 и восьмого 33 дополнительных входных биполярных транзисторов объединены и связаны со второй 13 шиной источников питания через четвертый 42 дополнительный источник опорного тока, база шестого 31 дополнительного входного биполярного транзистора подключена к третьему 45 дополнительному источнику напряжения смещения, база восьмого 33 дополнительного входного биполярного транзистора подключена к четвертому 46 дополнительному источнику напряжения смещения, коллектор шестого 31 дополнительного входного биполярного транзистора соединен с выходом второго 37 дополнительного токового зеркала и со входом третьего 38 дополнительного токового зеркала, коллектор восьмого 33 дополнительного входного биполярного транзистора подключен ко входу второго 37 дополнительного токового зеркала, выход третьего 38 дополнительного токового зеркала соединен с входом второго 12 токового зеркала.
На чертеже фиг. 1 показана схема прототипа, а на чертеже фиг. 2 -схема заявляемого токового порогового элемента «вычитатель по модулю три» на биполярных транзисторах в соответствии с формулой изобретения.
На чертеже фиг. 3 в качестве примера представлена схема заявляемого токового порогового элемента «вычитатель по модулю три» фиг. 2 при его реализации на КМОП транзисторах. При этом было принято во внимание, что с точки зрения формальной теории электронных схем, КМОП-транзистор с n-каналом (p-каналом) как трехполюсник имеет такие же направления токов его выводов и напряжений между его выводами, что и n-p-n (p-n-p) биполярный транзистор.
На чертеже фиг. 4 приведены осциллограммы входных и выходных сигналов схемы «вычитатель по модулю три» фиг. 2.
Токовый пороговый элемент «вычитатель по модулю три» фиг. 2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные биполярные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные биполярные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 10 токовое зеркало, согласованное с первой 11 шиной источников питания, выход которого связан с выходом 3 устройства, второе 12 токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 14, второй 15 и третий 16 выходы, вход которого соединен с первым 1 входом устройства, первый 14 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через первый 17 источник опорного тока, второй 15 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через второй 18 источник опорного тока, пятый 19 и шестой 20 входные биполярные транзисторы, эмиттеры которых объединены и связаны со второй 13 шиной источников питания через третий 21 источник опорного тока, база пятого 19 входного биполярного транзистора подключена к объединенным эмиттерам первого 4 и третьего 7 входных биполярных транзисторов, а также первому 14 входу второго 12 токового зеркала, седьмой 22 и восьмой 23 входные биполярные транзисторы, эмиттеры которых объединены и подключены к третьему 16 входу второго 12 токового зеркала, база седьмого 22 входного биполярного транзистора подключена к объединенным эмиттерам второго 5 и четвертого 8 входных биполярных транзисторов, а также второму 15 входу второго 12 токового зеркала, коллекторы первого 4 и второго 5 входных биполярных транзисторов согласованы со второй 13 шиной источников питания, третий 24 источник напряжения смещения подключен к базе шестого 20 входного биполярного транзистора, четвертый 25 источник напряжения смещения соединен с базой восьмого 23 входного биполярного транзистора, коллекторы третьего 7, четвертого 8, шестого 20 и седьмого 22 входных биполярных транзисторов согласованы с первой 11 шиной источников питания, коллекторы пятого 19 и восьмого 23 входных биполярных транзисторов объединены и подключены ко входу первого 10 токового зеркала. В схему введены первый 26 и второй 27 дополнительные входные биполярные транзисторы, третий 28, четвертый 29, пятый 30, шестой 31, седьмой 32 и восьмой 33 дополнительные входные биполярные транзисторы другого типа проводимости, первое 34 дополнительное токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 35 и второй 36 выходы, второе 37 и третье 38 дополнительные токовые зеркала, согласованные с первой 11 шиной источников питания, первый 39, второй 40, третий 41 и четвертый 42 дополнительные источники опорного тока, первый 43, второй 44, третий 45 и четвертый 46 дополнительные источники напряжения смещения, второй 2 вход устройства подключен ко входу первого 34 дополнительного токового зеркала, первый 35 выход первого 34 дополнительного токового зеркала соединен с объединенными эмиттерами первого 26 и третьего 28 дополнительных входных биполярных транзисторов, базой пятого 30 дополнительного входного биполярного транзистора и связан с первой 11 шиной источников питания через первый 39 дополнительный источник опорного тока, второй 36 выход первого 34 дополнительного токового зеркала соединен с объединенными эмиттерами второго 27 и четвертого 29 дополнительных входных биполярных транзисторов, базой седьмого 32 дополнительного входного биполярного транзистора и связан с первой 11 шиной источников питания через второй 40 дополнительный источник опорного тока, коллекторы первого 26 и второго 27 дополнительных входных биполярных транзисторов согласованы со второй 13 шиной источников питания, базы первого 26 и второго 27 дополнительных входных биполярных транзисторов объединены и подключены к первому 43 дополнительному источнику напряжения смещения, базы третьего 28 и четвертого 29 дополнительных входных биполярных транзисторов объединены и подключены ко второму 44 дополнительному источнику напряжения смещения, коллекторы третьего 28, четвертого 29, пятого 30 и седьмого 32 дополнительных входных биполярных транзисторов согласованы с первой 11 шиной источников питания, эмиттеры пятого 30 и шестого 31 дополнительных входных биполярных транзисторов объединены и связаны со второй 13 шиной источников питания через третий 41 дополнительный источник опорного тока, эмиттеры седьмого 32 и восьмого 33 дополнительных входных биполярных транзисторов объединены и связаны со второй 13 шиной источников питания через четвертый 42 дополнительный источник опорного тока, база шестого 31 дополнительного входного биполярного транзистора подключена к третьему 45 дополнительному источнику напряжения смещения, база восьмого 33 дополнительного входного биполярного транзистора подключена к четвертому 46 дополнительному источнику напряжения смещения, коллектор шестого 31 дополнительного входного биполярного транзистора соединен с выходом второго 37 дополнительного токового зеркала и со входом третьего 38 дополнительного токового зеркала, коллектор восьмого 33 дополнительного входного биполярного транзистора подключен ко входу второго 37 дополнительного токового зеркала, выход третьего 38 дополнительного токового зеркала соединен со входом второго 12 токового зеркала.
На чертеже фиг. 3 в качестве примера приведена схема заявляемого токового порогового элемента «вычитатель по модулю три» для случая, когда в качестве первого 4, второго 5, третьего 7, четвертого 8, пятого 19, шестого 20, седьмого 22 и восьмого 23 входных биполярных транзисторов, а также первого 26, второго 27, третьего 28, четвертого 29, пятого 30, шестого 31, седьмого 32 и восьмого 33 дополнительных входных биполярных транзисторов используются полевые КМОП-транзисторы, причем исток каждого из вышеназванных полевых КМОП-транзисторов соответствует эмиттеру, затвор - базе, а сток - коллектору биполярного транзистора [19].
Рассмотрим работу предлагаемой схемы ЛЭ фиг. 2.
Вычитатель по модулю три (фиг. 2) может быть реализован следующим выражением:
Таблица истинности функции «Вычитатель по модулю три»:
x<sub>1</sub>
0
1
2
0
1
2
0
1
2
x<sub>2</sub>
0
1
2
x<sub>1</sub><sup>(</sup>³<sup>)</sup>x<sub>2</sub>
0
1
2
2
0
1
1
2
0
При значности 3 «сумматор по модулю три» [15] преобразуется в «вычитатель по модулю три» путем преобразования вычитаемого ( соответствии с таблицей истинности:
<img file="00000003.jpg" he="7" wi="5" img-content="undefined" img-format="jpg" />
0
1
2
<img file="00000004.jpg" he="7" wi="5" img-content="undefined" img-format="jpg" />
0
2
1
Это преобразование может быть описано формулой:
1
1
0
0
1
0
1
0
0
1
0
2
1
0
0
1
2
0
0
2
Входная переменная «x» в виде кванта втекающего тока поступает на первый 1 вход устройства и далее на вход второго 12 токового зеркала. Выходной сигнал с первого 14 выхода второго 12 токового зеркала подается на объединенные эмиттеры первого 4 и третьего 7 входных биполярных транзисторов, а также на базу пятого 19 входного биполярного транзистора, где вычитается втекающий ток первого 17 источника опорного тока. Режимы работы первого 4 и третьего 7 входных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Пятый 19 и шестой 20 входные биполярные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу шестого 19 входного биполярного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x c пороговым уровнем 3,5I. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I. При положительной разности сигналов x - 3,5Iток третьего 21 источника опорного тока через коллектор шестого 20 входного биполярного транзистора в виде кванта тока подается на вход первого 10 токового зеркала. Выходной сигнал со второго 15 выхода второго 12 токового зеркала подается на объединенные эмиттеры второго 5 и четвертого 8 входных биполярных транзисторов, а также на базу седьмого 22 входного биполярного транзистора, где вычитается втекающий ток второго 18 источника опорного тока. Режимы работы второго 5 и четвертого 8 входных биполярных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Седьмой 22 и восьмой 23 входные биполярные транзисторы образуют ДК, переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу восьмого 23 входного биполярного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x c пороговым уровнем 2,5I. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I. При отрицательной разности сигналов x - 2,5I ток с третьего 16 выхода второго 12 токового зеркала через коллектор восьмого 23 входного транзистора в виде тока, задаваемого выходным током третьего 16 выхода второго 12 токового зеркала подается на вход первого 10 токового зеркала, где суммируется с выходным током пятого 19 входного биполярного транзистора, а затем передается на выход 3 устройства. Входная переменная «x» в виде кванта втекающего тока поступает на второй 2 вход устройства и далее на вход первого 34 дополнительного токового зеркала. Выходной сигнал с первого 35 выхода первого 34 дополнительного токового зеркала подается на объединенные эмиттеры первого 26 и третьего 28 дополнительных входных биполярных транзисторов, а также на базу пятого 30 дополнительного входного биполярного транзистора, где вычитается втекающий ток первого 39 дополнительного источника опорного тока. Режимы работы первого 26 и третьего 28 дополнительных входных биполярных транзисторов задаются значениями напряжений первого 43 и второго 44 дополнительных источников напряжения смещения. Пятый 30 и шестой 31 дополнительные входные биполярные транзисторы образуют ДК, переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу шестого 31 дополнительного входного биполярного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x c пороговым уровнем 0,5I. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I. При положительной разности сигналов x - 0,5 ток третьего 41 дополнительного источника опорного тока через коллектор шестого 31 дополнительного входного биполярного транзистора в виде кванта тока подается на вход третьего 38 дополнительного токового зеркала. Выходной сигнал со второго 36 выхода первого 34 дополнительного токового зеркала подается на объединенные эмиттеры второго 27 и четвертого 29 дополнительных входных биполярных транзисторов, а также на базу седьмого 32 дополнительного входного биполярного транзистора, где вычитается втекающий ток второго 40 дополнительного источника опорного тока. Режимы работы второго 27 и четвертого 29 дополнительных входных биполярных транзисторов задаются значениями напряжений первого 43 и второго 44 дополнительных источников напряжения смещения. Седьмой 32 и восьмой 33 дополнительные входные биполярные транзисторы образуют ДК, переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу восьмого 33 дополнительного входного биполярного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной xc пороговым уровнем 1,5I. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I. При отрицательной разности сигналов x - 1,5 ток четвертого 42 дополнительного источника опорного тока через коллектор восьмого 33 дополнительного входного биполярного транзистора в виде кванта тока подается на вход второго 37 дополнительного токового зеркала, где преобразуется в равный ему втекающий ток. Ток с выхода второго 37 дополнительного токового зеркала вычитается из кванта тока с коллектора четвертого 31 дополнительного входного биполярного транзистора и подается на вход третьего 38 дополнительного токового зеркала, где преобразуется в равный ему втекающий ток, а затем передается на вход второго 12 токового зеркала.
Показанные на фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.
Таким образом, рассмотренное схемотехническое решение токового порогового элемента «вычитатель по модулю три» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент US 5.742.154, 1998 г.
2. Патентная заявка US 2007/0018694, 2007 г.
3. Патент US 6.414.519, 2002 г.
4. Патент US 6.566.912, 2003 г.
5. Патент US 6.700.413, 2004 г.
6. Патентная заявка US 2004/0263210, 2004 г.
7. Патент US 6.680.625, 2004 г.
8. Патент SU 1621164, 1991 г.
9. Патент US 6.573.758, 2003 г.
10. Патент US 5.155.387, 1992 г.
11. Патент US 4.713.790, 1987 г.
12. Патент US 5.608.741, 1997 г.
13. Патент US 4.185.210, fig.2, 1980 г.
14. Патент US 3.040.192, fig.1. 1962 г.
15. Патент RU 2725165, fig.2, 2020 г.
16. Патент RU 2729887, fig.2, 2020 г.
17. Патент RU 2725165, fig.2, 2020 г.
18. Патент RU 2725149, fig.2, 2020 г.
19. Current Threshold Elements of Cyclic Shift for Constructing Specialized IP-Memory Modules in Automation and Systems for Tolerance Control of Analog Signals / N. V. Butyrlagin, N. I. Chernov, N. N. Prokopenko and V. Ya. Yugai, Journal of Physics: Conference Series, Volume 1443, International Conference for Young Scientists, Issues of Physics and Technology in Science, Power Industry and Medicine, 30 September to 5 October 2019, Tomsk, Russia, pp. 1-7. DOI: 10.1088/1742-6596/1443/1/012010.
20. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.
21. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004г., 118 с.
22. Чернов Н.И., Прокопенко Н. Н., Бутырлагин Н.В., Югай В.Я. Двузначные и многозначные токовые логические элементы и вычислительные модули: монография. - М.: СОЛОН-Пресс, 2022. - 268 с.
23. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. - Изд. 2-е. - М.: Издательство БИНОМ 2014. - с. 126.