Интегральная схема кольцевого генератора

Интегральная схема кольцевого генератора
Полезная модель относится к микроэлектронике, а более конкретно к конструкции интегральной схемы кольцевых генераторов на основе цифровых логических элементов.
Известны интегральные схемы кольцевых генераторов, построенные на нечетном количестве простейших логических элементов-инверторов 1. Такие кольцевые генераторы широко используются в микроэлектронике для измерения задержек переключения элементов цифровых логических интегральных схем и в качестве генераторов, управляемых напряжением в системах фазовой автоподстройки частоты 2.
Известны также конструкции интегральных схем кольцевых генераторов с четным числом каскадов, которые используются в контролируемых напряжением генераторах для телекоммуникационных систем синтезаторов частот 3. Данрад конструкция кольцевого генератора по технической сущности является наиболее близкой к заявленной техническим решением и выбирается в качестве прототипа. Конструкция кольцевого генератора-прототипа имеет следующие существенные недостатки. Во-первых, в интегральном выполнении кольцевой генератор занимает значительную площадь на кристалле. Во-вторых, генерируемая частота является сравнительно невысокой и определяется временем задержки сравнительно большего числа схемных элементов.
Техническим результатом настоящей полезной модели является уменьшение нлощади, занимаемой кольцевыми генераторами для генерации многофазных сигналов в интегральных телекоммуникационных системах.
Другим техническим результатом настоящего изобретения является новыщение частоты генерируемых сигналов.
Еще одним техническим результатом настоящего изобретения является уменьщение потребляемой мощности.
Эти технические результаты достигнуты в интегральной схеме кольцевого генератора, содержащей на общей полупроводниковой подложке N каскадов, где N - четное число, в котором каждый каскад выполнен в виде триггера с первым и вторым входами и первым и вторым выходами, сформированного на полупроводниковой подложке в виде структуры, включающей полевые транзисторы с изолированным затвором, отличающаяся тем, что каскады выполнены в виде парафазных R-S триггеров с R и S входами, подключенными к затворам, и прямыми и инверсным выходами, подключенными к стоковым областям полевых транзисторов, в котором R и S входы первого каскада соединены с инверсным и прямым выходами N-oro каскада, R и S входы которого соедршены металлизацией с прямым и инверсным выходами (N-l)-ro каскада.
Отличием конструкции интегральной схемы кольцевого генератора согласно настоящей полезной модели является то, что каскады выполнены в виде парафазных R-S триггеров с R и S входами, подключенными к затворам, и прямыми и инверсным выходами, подключенными к стоковым областям полевых транзисторов, в котором R и S входы первого каскада соединены с инверсным и прямым выходами N-oro каскада, R и S входы которого соединены металлизацией с прямым и инверсным выходами (N-l)-ro каскада.
Отличием второго варианта кольцевого генератора согласно настоящей полезной модели является то, что каждый каскад выполнен из структур двухвходовых логических элементов И-НЕ CMOS типа.
Отличием третьего варианта кольцевого генератора согласно настоящей полезной модели является то, что он имеет несколько внешних выходных контактных площадок для сигналов со сдвигом фаз.
На фиг. 1 приведено схематическое изображение конструкции кольцевого генератора (вид сверху) согласно настоящего изобретения.
На фиг.2 нриведено схематическое изображение разреза фрагмента структуры кольцевого генератора согласно настоящей полезной модели.
Кольцевой генератор согласно настоящей полезной модели содержит на полупроводниковой подложке 1 N-каскадов (на фиг.1 ), выполненных в виде RSтриггеров с R и S входами 3 и 4, прямыми 5 и инверсными 6 выходами, представляющими собой структуры, включающие полевые транзисторы 101, 102, 103 и 104 со стоковыми областями 121, 122, 123 и 124 и затворами 131, 132, 133 и 134 соответственно. Прямой 5 и инверсный 6 выходы первого каскада и всех остальных каскадов (за исключением N-ro) подключены соответственно к R-входу 3 и S-входу 4 второго каскада и всех последующих каскадов (так как изображено на фиг.1). Прямой 5 и инверсный 6 выходы N-oro каскада подключены соответственно к Rвходу 3 и S-входу 4 первого каскада. Согласно одному из возможных вариантов выполнения кольцевого генератора согласно настоящего изобретения может иметь несколько внешних выходов 7 и 8 для сигналов со сдвигом фаз, подключенных к выходам 5 и 6 ячеек 10. Каждый каскад кольцевого генератора согласно настоящего изобретения может быть выполнен только на двух двухвходовых логических элементах И-НЕ (см. фиг.2). В качестве примера конкретного воплощения настоящего изобретения такими логическими элементами могут быть широко известные CMOS элементы 4. Выполнение каскадов кольцевого генератора на R-S триггерах позволяет уменьшить площадь, занимаемую на кристалле интегральной схемы, уменьщить потребляемую мощность и обеспечить высокое быстродействие за счет упрощения электрической схемы, уменьшения количества логических элементов и уменьшения величин паразитных емкостей.
Кольцевой генератор согласно настоящего изобретения работает следующим образом. При подключении кольцевого генератора к источнику питания триггерные схемы устанавливаются на некоторое время в одно из двух возможных устойчивых состояний. Если ячейка 10 первого каскада оказывается в состоянии, когда на выходе 5 имеет место напряжение логической 1, то на инверсном выходе 6 будет иметь место напряжение логического О. Эти напряжения, поданные соответственно на входы 3 и 4 ячейки 10 второго каскада устанавливают ее R-S-триггер в противоположное состояние, когда на выходах 5 и 6 второго каскада кольцевого генератора после завершения переходных процессов будет иметь место соответственно напряжение логического О и напряжение логической 1. Таким образом, все нечетные каскады (первый и третий на фиг.1) установятся в состояние, на выходе 5 будет иметь место логическая 1, а на выходе 6 будет иметь место логический О. Все четные каскады (второй и четвертый на фиг.1) установятся в противоположное состояние, когда на выходе 5 будет иметь место логический О, а на выходе 6 будет иметь место логическая 1.
Поскольку выходы 5 и 6 последнего N-oro (на фиг. 1 - четвертого каскада) в отличие от предыдущих каскадов соединены с 4 и 5 входами первого каскада, то RS триггер ячейки 10 перебросится в состояние, противоположное исходному. В этом новом состоянии на нормальном выходе 5 после завершения переходного процесса будет иметь место напряжение логического О, а на инверсном выходе 6 ячейки 10 будет иметь место напряжение логической 1. Эти напряжения передаются на входы 3 и 4 соответственно ячейки 10 второго каскада и перебрасывают соответствующий R-S триггер в противоположное состояние. Процесс переброса триггеров последовательно передается по последовательной цепи генератора состояния и, следовательно, в цепи возникают периодические колебания напряжения. Частота генерируемого сигнала будет определяться количеством каскадов N и величиной задержки переключения R-S триггера. В свою очередь задержка переключения R-S триггера складывается из задержек составляющих инверторов (см. фиг.2) с учетом паразитных элементов CMOS схем, внутрисхемных соединений и внешних нагрузок, подключаемых к внешним выводам 7 и 8. Поскольку в кольцевом генераторе предусмотрена возможность выполнения нескольких внешних выходов 7 и 8, то, во-первых, представляется возможным снимать с выхода парафазные сигналы, и, во-вторых, получать сигналы сдвинутые по фазе.
Благодаря малой площади и малой потребляемой мощности кольцевой генератор согласно настоящего изобретения может найти широкое применение в интегральных телекоммуникационных системах.
1.A.Hajimiri, S.Limotyrakis, T.Lee, Jitter and Phase Noise in Ring Oscillators, IEEE Journal of Solid-State Circuits, vol.34, N 6, June 1999, p. 791, фиг. 1.
2.S.Lee, B.Kim, K.Lee, A Novel High-Speed Ring Oscillator for Multiphase Clock Generation Using Negative Skew Delay Scheme, IEEE Journal of Solid-State Circuits, vol.32, N 2, Feb. 1997, pp. 289-291.
3.C.Park and B.Kim, A Low-Noise, 900-MHz VCO in 0,6 mm CMOS, IEEE Journal of Solid-State Circuits, vol.34, N 5, May 1999, p.588, фиг. 4.
Литература