ПРЕОБРАЗОВАТЕЛЬ КОДА

Полезная модель относится к вычислительной технике и может быть использована в системах цифрового преобразования, управления, упаковки и передачи информации.
Известен «Преобразователь кода» (RU 2253944 опубл. 10.06.2005 г.) содержащий мультиплексор, RS-триггер, блок управления. Выполненный на тактируемом срезом m-разрядном счетчике и дешифраторе.
Наиболее близким к заявляемому преобразователю кода является «Устройство управления» (RU 2298624 С2 опубл. 10.05.2007 г) содержащее блок набора кодов, блок управления, блок памяти, n схем сравнения кодов, n выходов, преобразователь кода и сдвиговый регистр. Вход синхронизации сдвигового регистра подключен к первому выходу блока управления, информационные входы соединены с соответствующими выходами блока набора кодов и соответствующими входами блока управления. Выходы разрядов - с соответствующими входами первого числа схем сравнения
кодов, входы второго числа каждой из которых подключены к соответствующим выходам соответствующей группы выходов преобразователя кода. Входы преобразователя кода подключены к соответствующим выходам блока памяти. Входы синхронизации схем сравнения кодов подключены к второму выходу блока управления, а выходы соединены с соответствующими выходами устройства.
Недостатками известных устройств являются отсутствие мультиканальности известных устройств.
Технический результат предлагаемого преобразователя кода заключается в том, что достигается мультиканальность на выходе устройства, а также расширение функциональных возможностей в связи с тем, что в преобразователе кода используется двухстраничная независимая в работе на прием - первое регистровое ОЗУ и передачу информации - второе регистровое ОЗУ, тем самым достигается возможность передачи информации на выход, не связанной с временными интервалами начала и конца цикла приема информации.
Сущность предлагаемой полезной модели состоит в том, что преобразователь кода обеспечивает преобразование цифровых сигналов в виде параллельного кода в параллельно-последовательный код по нескольким выходным каналам и содержит регистр записи, устройство формирования сигналов управления.
Новым в предлагаемом преобразователе кода является введение дешифратор адреса, первого регистрового ОЗУ, второго регистрового ОЗУ, генератора опорной частоты, устройство упаковки информации, линейка сдвиговых регистров. Вход дешифратора адреса является первым входом преобразователя кода, выход дешифратора адреса шиной соединен с первым входом регистра записи. Выход регистра записи шиной соединен с первым входом первого регистрового ОЗУ, второй вход первого регистрового ОЗУ является вторым входом преобразователя кода, выход первого регистрового ОЗУ шиной подключен к первому входу второго регистрового ОЗУ. Первый
вход устройства формирования сигналов управления является управляющим входом преобразователя кода. Первый выход устройства формирования сигналов управления соединен со вторым входом регистра записи, второй выход устройства формирования сигналов управления, соединен со вторым входом второго регистрового ОЗУ, выход второго регистрового ОЗУ шиной соединен с первым входом линейки сдвиговых регистров, выход которой подключен ко второму входу устройства упаковки информации. Выход генератора опорной частоты соединен с первым входом устройства упаковки информации, ко второму входу устройства формирования сигналов управления и ко второму входу линейки сдвиговых регистров, причем выход устройства упаковки информации является выходом преобразователя кодов.
На фиг.1 изображена функциональная схема преобразователя кода. Преобразователь кода состоит из дешифратора адреса 1, регистра записи 2, первого регистрового оперативного запоминающего устройства (ОЗУ) 3, второго регистрового ОЗУ 4, устройство формирования сигналов управления 5, генератора опорной частоты 6, устройства упаковки информации 7, линейки сдвиговых регистров 8.
Вход дешифратора адреса 1 является первым входом преобразователя кода, выход дешифратора адреса 1 шиной соединен с первым входом регистра записи 2. Выход регистра записи 2 шиной соединен с первым входом первого регистрового ОЗУ 3, второй вход первого регистрового ОЗУ 3 является вторым входом преобразователя кода, выход первого регистрового ОЗУ 3 шиной подключен к первому входу второго регистрового ОЗУ 4. Первый вход устройства формирования сигналов управления 5 является управляющим входом преобразователя кода. Первый выход устройства формирования сигналов управления 5 соединен со вторым входом регистра записи 2, второй выход устройства формирования сигналов управления 5, соединен со вторым входом второго регистрового ОЗУ 4, выход второго регистрового ОЗУ 4 шиной соединен с первым входом
линейки сдвиговых регистров 8, выход которой подключен ко второму входу устройства упаковки информации 7. Выход генератора опорной частоты 6 соединен с первым входом устройства упаковки информации 7, ко второму входу устройства формирования сигналов управления 5 и ко второму входу линейки сдвиговых регистров 8, причем выход устройства упаковки информации 7 является выходом преобразователя кодов.
Предлагаемый преобразователь кода работает следующим образом:
На вход 1 дешифратора адреса 1 поступает адресная информация А0...А9, для формирования адресов записи, с выхода которого сформированные стробы адресов записи А0...А2 по входному импульсу записи поступающему с устройства формирования сигналов управления 5 поступают в регистр записи 2, где сохраняются до следующего цикла передачи адресной информации.
Информация в параллельном коде поступает в первое регистровое ОЗУ 3 и записывается стробами адресов А0...А2, поступающими с регистра записи 2. Информация с первого регистрового ОЗУ 3 перезаписывается для хранения по входному тактовому импульсу, поступающему с устройства формирования сигналов управления 5, во второе регистровое ОЗУ 4, а первое регистровое ОЗУ 3 обнуляется для приема и хранения новой информации. На управляющий вход устройства формирования сигналов управления 5 поступает входной импульс управления, а на второй его вход с генератора опорной частоты 6 сигнал с частотой f1, где формируются два сигнала управления, импульс записи, поступающий на второй вход регистра записи 2 и тактовый импульс, поступающий на второй вход второго регистрового ОЗУ 4. С выхода второго регистрового ОЗУ 4 информация поступает на линейку сдвиговых регистров 8, где с частотой f1 происходит преобразование параллельного шестнадцатиразрядного кода D0...D15 в одноканальный последовательный код той же разрядности, который передается в устройство упаковки информации 7.
Последовательный шестнадцатиразрядный код D0...D15 с выхода линейки сдвиговых регистров 8 поступает в устройство упаковки информации 7, где с частотой f1, поступающей с генератора опорной частоты 6, происходит упаковка информации в виде мультиканального параллельно-последовательного кода в пять шин t1...t5. Упакованная в устройстве упаковки информации 7, поступает на выход преобразователя кода
Таким образом, достигается многоканальность устройства и расширение его функциональных возможностей.