АДАПТИВНАЯ СИСТЕМА ОБРАБОТКИ ДАННЫХ

Полезная модель относится к вычислительной технике и может быть использована в измерительно-вычислительных комплексах на основе мультипроцессорных вычислительных систем.
Задачей полезной модели является уменьшение аппаратных затрат на техническую реализацию системы за счет упрощения средств подключения системы к выходной магистрали.
1
1
n
Для этого в систему, содержащую блок памяти заявок, входную магистраль передачи сигналов, линейку обработки из М модулей обработки и М селекторов каналов, N-1 линеек обработки из  модулей обработки и М блоков выбора каналов, N выходных магистралей передачи сигналов, магистраль задания режимов работы системы, регистр задания режимов работы, выходную магистраль передачи сигналов системы, кросс-магистраль передачи сигналов и N магистральных кросс-блоков, введен выходной кросс-блок.
1
1
n
n
Из существующего уровня техники известна адаптивная система обработки данных [1], содержащая блок памяти заявок, входную магистраль передачи сигналов, магистраль задания режимов работы системы, регистр задания режимов работы, линейку обработки из М модулей обработки и М селекторов каналов, N-1 линеек обработки, каждая из которых содержит M модулей обработки и М соответствующих им блоков выбора каналов, N выходных магистралей передачи сигналов, мультиплексор/демультиплексор выходных магистралей, выходную магистраль передачи сигналов системы.
(Патент на полезную модель №105487 U1, кл. G06F 15/16 от 25.02.2011, опубл. 10.06.2011. Бюл. №16, 2011).
Недостатком известной системы является использование мультиплексора/демультиплексора выходных магистралей для подключения системы к выходной магистрали, что усложняет реализацию системы.
1
1
n
n
В качестве прототипа принята известная из существующего уровня техники адаптивная система обработки данных [2], содержащая блок памяти заявок, входную магистраль передачи сигналов, линейку обработки из М модулей обработки и М селекторов каналов, N-1 линеек обработки из M модулей обработки и М блоков выбора каналов, N выходных магистралей передачи сигналов, магистраль задания режимов работы системы, регистр задания режимов работы, мультиплексор/демультиплексор выходных магистралей, выходную магистраль передачи сигналов системы, кросс-магистраль передачи сигналов и N магистральных кросс-блоков.
(Патент на полезную модель №109305 U1, кл. G06F 15/16 от 12.05.2011, опубл. 10.10.2011. Бюл.№28, 2011).
Недостатком прототипа является использование мультиплексора/демультиплексора выходных магистралей для подключения системы к выходной магистрали, что усложняет реализацию системы.
Задачей, на решение которой направлена заявляемая полезная модель, является уменьшение аппаратных затрат на техническую реализацию системы за счет упрощения средств подключения системы к выходной магистрали.
Данная задача решается тем, что в систему введен выходной кросс-блок для связи кросс-магистрали с выходной магистралью передачи сигналов системы.
Техническим результатом, обеспечиваемым приведенной совокупностью признаков, является уменьшение аппаратных затрат на техническую реализацию адаптивной системы обработки данных.
Сущность системы поясняется чертежами, на которых изображено:
на фиг.1 - схема системы;
на фиг.2 - схема подключения магистралей передачи сигналов в системе;
на фиг.3 - схема выходного кросс-блока;
на фиг.4 - схема организации передач данных от выходной магистрали передачи сигналов i-ой линейки обработки на выходную магистраль передачи сигналов системы;
на фиг.5 - схема мультиплексора/демультиплексора выходных магистралей.
Адаптивная система обработки данных содержит (фиг.1) блок 1 памяти заявок, входную магистраль 2 передачи сигналов, одну линейку 3 обработки, N-1 линеек 4 обработки, магистраль 5 задания режимов работы системы, регистр 6 задания режимов работы, выходной кросс-блок 8, выходную магистраль 9 передачи сигналов системы, кросс-магистраль 10 передачи сигналов.
1
1
n
n
Линейка 3 обработки содержит выходную магистраль 11 передачи сигналов, магистральный кросс-блок 12, M модулей 7 обработки и M соответствующих им селекторов 13 каналов. Каждая из N-1 линеек 4 обработки содержит выходную магистраль 11 передачи сигналов, магистральный кросс-блок 12, M модулей 7 обработки и М соответствующих им блоков 14 выбора каналов.
Каждый селектор 13 каналов имеет шинный вход 15, подключенный к входной магистрали 2 передачи сигналов и шинный выход 16, подключенный к входу модуля 7 обработки.
Каждый модуль 7 обработки имеет К шинных выходов 17, подключенных к выходной магистрали 11 передачи сигналов и вход 18 установки режима работы, подключенный к соответствующему выходу регистра 6 задания режимов работы. Входы регистра 6 задания режимов работы подключены к магистрали 5 задания режимов работы.
Каждый блок 14 выбора каналов имеет шинный вход 19, подключенный к выходной магистрали 11 передачи сигналов предыдущей линейки обработки, и шинный выход 20, подключенный к модулю 7 обработки.
Кросс-магистраль 10 передачи сигналов (фиг.2) содержит шину 21 сигналов запроса, шину 22 сигналов занятости, шину 23 сигналов приема, шину 24 сигналов выдачи, шину 25 адреса, шину 26 данных и шину 27 сигналов захвата/ответа.
Магистральный кросс-блок 12 имеет первый шинный вход/выход, подключенный к кросс-магистрали 10 и второй шинный вход/выход, подключенный к выходной магистрали 11 линейки 3 (4) обработки. Первый шинный вход/выход имеет вывод 28 запроса, вывод 29 занятости, вывод 30 приема, вывод 31 выдачи, выводы 32 адреса, выводы 33 данных, вывод 34 захвата и вывод 34' ответа. Второй шинный вход/выход имеет вывод 35 запроса, вывод 36 занятости, вывод 37 приема, вывод 38 выдачи, выводы 39 адреса, выводы 40 данных, вывод 41 захвата.
Выходная магистраль 11 передачи сигналов каждой линейки содержит шину 42 сигналов запроса, шину 43 сигналов занятости, шину 44 сигналов приема, шину 45 сигналов выдачи, шину 46 адреса, шину 47 данных и шину 48 сигналов захвата/ответа.
Выходной кросс-блок 8 имеет первый шинный вход/выход, подключенный к кросс-магистрали 10 и второй шинный вход/выход, подключенный к выходной магистрали 9 передачи сигналов системы. Первый шинный вход/выход имеет вывод 28 запроса, вывод 29 занятости, вывод 30 приема, вывод 31 выдачи, выводы 32 адреса, выводы 33 данных, вывод 34 захвата и вывод 34' ответа. Второй шинный вход/выход (фиг.2) имеет вывод 35 запроса, вывод 36 занятости, вывод 37 приема, вывод 38 выдачи, выводы 39 адреса, выводы 40 данных, вывод 41 захвата.
Выходной кросс-блок 8 по структуре соответствует магистральному кросс-блоку 12 [2, фиг.3] и содержит (фиг.3) приемопередатчик 49 адреса с первым и вторым двунаправленными входами/выходами 50 и 51 и первым и вторым управляющими входами 52 и 53, приемопередатчик 54 данных с первым и вторым двунаправленными входами/выходами 55 и 56 и первым и вторым управляющими входами 57 и 58, дешифратор 59 адреса выдачи с информационными входом 60 и выходом 61 и инверсным управляющим входом 62, дешифратор адреса 63 приема с информационными входом 64 и выходом 65 и управляющим входом 66, шесть двухвходовых схем 67…72 И, три из которых 67, 71 и 72 имеют по одному инверсному входу, два RS-триггера 73 и 74 и три шинных формирователя 75…77 с управляющими входами 78…80, информационными однонаправленными входами 81…83 и выходами 84…86 и двунаправленными входами/выходами 87…89.
К выводу 29 занятости первого шинного входа/выхода выходного кросс-блока 8 подключена шина 22 сигналов занятости кросс-магистрали 10 передачи сигналов. К выводу 30 приема первого шинного входа/выхода выходного кросс-блока 8 подключена шина 23 сигналов приема кросс-магистрали 10 передачи сигналов. К выводам 32 адреса первого шинного входа/выхода выходного кросс-блока 8 подключена шина 25 адреса кросс-магистрали 10 передачи сигналов. К выводам 33 данных первого шинного входа/выхода выходного кросс-блока 8 подключена шина 26 данных кросс-магистрали 10 передачи сигналов. К выводу 34 захвата первого шинного входа/выхода выходного кросс-блока 8 подключена линия захвата шины 27 сигналов захвата/ответа кросс-магистрали 10 передачи сигналов. К выводу 34' ответа первого шинного входа/выхода выходного кросс-блока 8 подключена линия ответа шины 27 сигналов захвата/ответа кросс-магистрали 10 передачи сигналов.
Выходная магистраль 9 передачи сигналов системы содержит шину 90 сигналов запроса, шину 91 сигналов занятости, шину 92 сигналов приема, шину 93 сигналов выдачи, шину 94 адреса, шину 95 данных и шину 96 сигналов захвата/ответа.
Шина 90 сигналов запроса выходной магистрали 9 передачи сигналов системы подключена к выводу 35 запроса второго шинного входа/выхода выходного кросс-блока 8. Шина 91 сигналов занятости выходной магистрали 9 передачи сигналов системы подключена к выводу 36 занятости второго шинного входа/выхода выходного кросс-блока 8. Шина 92 сигналов приема выходной магистрали 9 передачи сигналов системы подключена к выводу 37 приема второго шинного входа/выхода выходного кросс-блока 8. Шина 93 сигналов выдачи выходной магистрали 9 передачи сигналов системы подключена к выводу 38 выдачи второго шинного входа/выхода выходного кросс-блока 8. Шина 94 адреса выходной магистрали 9 передачи сигналов системы подключена к выводам 39 адреса второго шинного входа/выхода выходного кросс-блока 8. Шина 94 данных выходной магистрали 9 передачи сигналов системы подключена к выводам 40 данных второго шинного входа/выхода выходного кросс-блока 8. Шина 96 сигналов захвата/ответа выходной магистрали 9 передачи сигналов системы подключена к выводу 41 захвата/ответа второго шинного входа/выхода выходного кросс-блока 8.
Модули 7 обработки, селекторы 13 каналов, блоки 14 выбора каналов, реализуются так же, как в прототипе с использованием стандартных интегральных микросхем, например серий К555, К1533, К580, К589 [3, 4].
В выходном кросс-блоке 8 и магистральном кросс-блоке 12 для реализации узлов 61, 63, 67…74 могут быть использованы стандартные логические микросхемы, например серий К555, К1533, для реализации приемопередатчиков 49 и 54 - микросхемы приемопередатчиков с двумя двунаправленными шинами, например серий К580, К589, для реализации шинных формирователей 75…77 - микросхемы приемопередатчиков с одной двунаправленной шиной и двумя однонаправленными шинами, например серии К589 [3, 4].
РАБОТА СИСТЕМЫ
В предлагаемой системе так же, как и в прототипе, в качестве входных заявок могут быть использованы идентифицированные наборы параметров/данных, последовательно поступающие в блок памяти заявок от многоканальных систем сбора информации. Кроме этого, в качестве заявок в системе могут выступать промежуточные результаты обработки данных. Каждая заявка представляет собой совокупность номера (адреса) канала и значения параметра по этому каналу, закодированных двоичными кодами. Номер канала используется в качестве идентификатора программ обработки. С вычислительной точки зрения заявка вызывает на исполнение некоторую связанную с ней вычислительную задачу, которая реализуется соответствующей программой обработки (например, фильтрации, усреднения, прогнозирования, калибровки и др.).
В предлагаемой системе при организации обработки потока заявок должны быть реализованы следующие процессы:
1. Прием заявок на обработку первой линейкой обработки системы.
2. Обработка информации в линейках обработки.
3. Передача промежуточных результатов от одного модуля обработки к другому в одной линейке обработки.
4. Передача промежуточных результатов обработки от предыдущей линейки обработки к последующей линейке обработки.
5. Транзитная передача промежуточных результатов.
6. Выдача результатов обработки i-ой  линейки на выход системы.
Процессы 1…5 в предлагаемой системе реализуются аналогично процессам 1…4, 6 прототипа [2]. Отличие от прототипа состоит в реализации процесса 6.
Процесс 6 (выдача результатов обработки любой линейки на выход системы) в предлагаемой системе выполняется за счет того, что к выходной магистрали i-ой  линейки с помощью выходного кросс-блока подключается выходная магистраль передачи сигналов системы.
Работа системы при выдаче результатов обработки i-ой линейки на выход системы.
Работа системы в данном режиме поясняется фиг.4. В работе системы при выдаче результатов обработки любой линейки на выход системы можно выделить следующие этапы, выполняемые последовательно в одном цикле шины с помощью аппаратной логики i-го магистрального и выходного кросс-блоков:
- Захват выходной магистрали 11 i-ой линейки обработки передающим модулем 7 обработки i-ой линейки.
- Подключение выходной магистрали 11 i-ой линейки к кросс-магистрали 10 с помощью i-го магистрального кросс-блока 12.
- Захват кросс-магистрали 10 i-ым магистральным кросс-блоком 12 i-ой линейки обработки.
- Подключение кросс-магистрали 10 к выходной магистрали 9 системы с помощью выходного кросс-блока 8.
- Выдача информации на оконечное устройство, подключенное к выходной магистрали 9 передачи сигналов системы.
- Освобождение кросс-магистрали 10, выходной магистрали 11 i-ой линейки и выходной магистрали 9 передачи сигналов системы.
Захват выходной магистрали 11 i-ой линейки обработки передающим модулем 7 обработки i-ой линейки.
Для выдачи результатов обработки от любого модуля 7 обработки i-ой линейки (передающего модуля) на выходную магистраль 9 системы, в передающем модуле 7 обработки i-ой линейки так же, как и в прототипе, выполняется команда, по которой формируется требование на подключение выходной магистрали 11 i-ой линейки к этому модулю 7 обработки. В результате выполнения данной команды выходная магистраль 11 i-ой линейки оказывается захваченной передающим модулем 7 обработки i-ой линейки обработки. При этом шины выходной магистрали 11 находятся в следующих состояниях: на шине 43 сигналов занятости - логическая единица; на шине 44 сигналов приема - логический ноль; на шине 45 сигналов выдачи - логическая единица (признак выдачи информации от передающего модуля обработки); на шине 46 адреса - адресная информация, в т.ч. адрес передающей i-ой линейки и адрес выходного кросс-блока 8; на шине 47 данных - результаты обработки, полученные в модуле обработки i-ой линейки обработки; на линии захвата в начале шины 48 захвата/ответа - логический ноль, поступающий от магистрального кросс-блока, подключенного к данной выходной магистрали 11. Далее производится подключение выходной магистрали 11 i-ой линейки к кросс-магистрали 10 с помощью i-го магистрального кросс-блока 12.
Подключение выходной магистрали 11 i-ой линейки к кросс-магистрали 10 с помощью i-го магистрального кросс-блока 12.
После того, как выходная магистраль 11 i-ой линейки захвачена, передающий модуль 7 обработки выставляет на шине 46 адреса этой магистрали адрес (номер) i-ой линейки (от которой передаются данные) и адрес (номер) выходного кросс-блока 8 (которому предназначены данные). Одновременно с этим на шине 33 данных выходной магистрали 11 i-ой линейки выставляются данные, предназначенные для передачи, а на шине 45 сигналов выдачи появляется единичный сигнал выдачи (признак того, что передающий модуль обработки готов выдать информацию). Информация с шин 45…47 поступает на одноименные выводы 38…40 второго шинного входа/выхода магистрального кросс-блока 12 i-ой линейки обработки. Сигнал выдачи используется для подключения кросс-блока на передачу информации от выходной магистрали к кросс-магистрали, если этот сигнал равен единице, или на передачу информации от кросс-магистрали к выходной магистрали, если сигнал равен нулю. Единичный сигнал выдачи с вывода 38 поступает на управляющий вход 66 дешифратора 63 адреса приема, разрешая его работу и на инверсный управляющий вход 62 дешифратора 59 адреса выдачи, запрещая его работу. При совпадении адреса, поступающего на вход 64 дешифратора 63 адреса приема с адресом, назначенным данному кросс-блоку для приема данных от выходной магистрали 11, на выходе 65 дешифратора 63 появляется логическая единица, которая поступает на входы схем 67 и 69 И. Далее происходит процесс захвата кросс-магистрали 10 i-ым магистральным кросс-блоком 12 i-ой линейки обработки.
Захват кросс-магистрали 10 i-ым магистральным кросс-блоком 12 i-ой линейки обработки.
В исходном состоянии на выходах первого и второго RS-триггеров 73 и 74 имеются логические нули. Если кросс-магистраль 10 занята, то на вход 87 первого шинного формирователя 75 через вывод 29 первого шинного входа/выхода передающего магистрального кросс-блока с шины 22 сигналов занятости кросс-магистрали 10 поступает логическая единица, которая проходит на выход 84 первого шинного формирователя 75, т.к. на управляющий вход 78 этого шинного формирователя приходит логический ноль с выхода первого RS-триггера 73. При этом запрещается работа первой схемы 67 И, первый RS-триггер 73 не может быть установлен в единичное состояние и кросс-магистраль передающим магистральным кросс-блоком 12 не захватывается, поэтому передача откладывается до освобождения кросс-магистрали. Если кросс-магистраль 10 свободна, то на вход 87 первого шинного формирователя 75 через вывод 29 первого шинного входа/выхода магистрального кросс-блока поступает логический ноль с шины 22 сигналов занятости кросс-магистрали 10, который проходит на выход 84 первого шинного формирователя 75, т.к. на управляющий вход 78 этого шинного формирователя приходит ноль с выхода первого RS-триггера 73. При этом разрешается работа первой схемы 67 И, первый RS-триггер 73 устанавливается в единичное состояние, происходит распространение сигнала захват/ответ по шине 27 кросс-магистрали 10 через линию 34 захвата первого шинного входа/выхода, вторую схему 68 И и линию 34' ответа, что необходимо для арбитража на кросс-магистрали 10. Логическая единица с первого RS-триггера 73 поступает на управляющий вход 78 первого шинного формирователя 75, подключая однонаправленный вход 81 этого формирователя к его двунаправленному входу/выходу 87 и попадает через вывод 29 первого шинного входа/выхода на шину 22 занятости кросс-магистрали 10, сообщая другим кросс-блокам о занятости этой магистрали. Эта же логическая единица поступает на первые управляющие входы 52 и 57 приемопередатчиков 49 адреса и 54 данных, организуя в них режим передачи информации от выходной магистрали на кросс-магистраль. При этом шина 46 адреса и шина 47 данных выходной магистрали 11 соответственно через выводы 39 и 40 второго шинного входа/выхода, вторые входы/выходы 51 и 56 и первые входы/выходы 50 и 55 приемопередатчиков 49 и 54, выводы 39 и 40 первого шинного входа/выхода подключаются к шине 25 адреса и шине 26 данных кросс-магистрали 10. Адрес и данные от передающего модуля 7 обработки оказываются выставленными на захваченной кросс-магистрали 10. Далее происходит подключение кросс-магистрали 10 к выходной магистрали 9 системы с помощью выходного кросс-блока 8.
Подключение кросс-магистрали 10 к выходной магистрали 9 системы с помощью выходного кросс-блока 8.
После того, как кросс-магистраль 10 захвачена передающим магистральным кросс-блоком 12, адрес (номер) i-ой линейки (от которой передаются данные) и адрес (номер) выходного кросс-блока (которому предназначены данные), выставленные на шине 25 адреса кросс-магистрали 10, а также данные, выставленные на шине 26 данных кросс-магистрали 10 поступают на все магистральные кросс-блоки 12 системы и на выходной кросс-блок 8. Через выводы 32 первого шинного входа/выхода всех кросс-блоков адрес поступает на первый вход 50 приемопередатчика 49 адреса и на вход 60 дешифратора 59 выдачи, через выводы 33 данные поступают на первый вход 55 приемопередатчика 54 данных. В выходном кросс-блоке 8 происходит дешифрирование адреса с помощью дешифратора 59 адреса. В случае занятости выходной магистрали 9 передачи сигналов системы сигнал выдачи на шине 93 выдачи и сигнал занятости на шине 91 занятости равны единице, при этом на инверсном управляющем входе 62 дешифратора 59 адреса действует запрещающий сигнал, сигнал на выходе 61 дешифратора 59 адреса равен нулю, и захват магистрали откладывается до ее освобождения. Если выходная магистраль 9 системы не занята передачей информации, то сигнал занятости на шине 91 занятости этой магистрали равен нулю и сигнал выдачи на шине 93 выдачи и, соответственно, на выводе 38 выдачи выходного кросс-блока 8 и на инверсном управляющем входе 62 дешифратора 59 выдачи равен нулю. При этом с выхода 61 дешифратора 59 адреса выдается разрешающий сигнал логической единицы, переводящий приемопередатчики адреса 49 и данных 54 выходного кросс-блока в режим выдачи информации на выходную магистраль системы 9. Далее происходит выдача информации на оконечное устройство, подключенное к выходной магистрали 9 передачи сигналов системы.
Выдача информации на оконечное устройство, подключенное к выходной магистрали 9 передачи сигналов системы.
В выходном кросс-блоке 8 разрешающий сигнал с выхода 61 дешифратора 59 адреса поступает на первые управляющие входы 53 и 58 приемопередатчиков 49 адреса и 54 данных, на второй вход четвертой схемы 70 И и на прямой вход пятой схемы 71 И. При этом на первый вход четвертой схемы 70 И приходит логический ноль с однонаправленного выхода 86 третьего шинного формирователя 77, запрещая ее работу до выдачи оконечным устройством, подключенным к выходной магистрали системы 9 сигнала приема по окончании приема информации. С этого же выхода 86 логический ноль поступает на вход R второго RS-триггера 74, разрешая его установку в единичное состояние и на инверсный вход пятой схемы 71 И, разрешая ее работу. С выхода пятой схемы 71 И логическая единица поступает на вход S второго RS-триггера 74, устанавливая его в единичное состояние. Если выходная магистраль системы 9 свободна, то с шины 91 этой магистрали через ввод 36 занятости второго шинного входа/выхода выходного кросс-блока 8 на инверсный вход шестой схемы 72 И подается логический ноль, разрешая ее работу, поэтому логическая единица с выхода второго RS-триггера 74 проходит на выход шестой схемы 72 И, далее на вывод 41 запроса второго шинного входа/выхода и попадает на шину 96 захвата/ответа выходной магистрали 9 системы для реализации арбитража на ней. Адрес и данные с вторых выходов 51 и 53 приемопередатчиков 49 адреса и 54 данных через выводы 39 и 40 второго шинного входа/выхода попадают на шины 94 адреса и 95 данных выходной магистрали системы 9 и, соответственно, на все оконечные устройства, подключенные к этой магистрали. Далее производится захват выходной магистрали системы 9 одним из оконечных устройств и передача информации от передающего модуля i-ой линейки к оконечному устройству. Для этого в оконечных устройствах производится дешифрирование адреса и при совпадении адреса в оконечном устройстве осуществляется прием данных от модуля обработки 7 i-ой линейки через выходную магистраль 11 этой линейки, через передающий магистральный кросс-блок 12, через кросс-магистраль 10, через выходной кросс-блок 8, через выходную магистраль 9 системы. При этом по шине 91 занятости выходной магистрали 9 системы выдается единичный сигнал занятости, который запрещает работу шестой схемы 72 И и прерывает распространение сигнала захват/ответ. Выходная магистраль 9 системы оказывается захвачена оконечным устройством, через выходной кросс-блок 8 осуществляется прием информации, выставленной на кросс-магистрали 10. По окончании приема информации оконечное устройство выдает сигнал подтверждения приема, по которому производится освобождение кросс-магистрали 10, выходной магистрали 11 i-ой линейки и выходной магистрали 9 передачи сигналов системы.
Освобождение кросс-магистрали 10, выходной магистрали 11 i-ой линейки и выходной магистрали 9 передачи сигналов системы.
Сигнал приема в системе используется для сообщения передающему модулю обработки об окончании приема данных оконечным устройством. До окончания передачи на кросс-магистрали 10 не выставлен единичный сигнал приема, и в передающем магистральном кросс-блоке 12 на вход 88 второго шинного формирователя 76 через вывод 30 первого шинного входа/выхода магистрального кросс-блока поступает логический ноль с шины 23 сигналов приема кросс-магистрали 10. Этот логический ноль проходит на выход 85 второго шинного формирователя 76, т.к. на управляющий вход 79 этого шинного формирователя приходит логический ноль с выхода четвертой схемы 70 И. Логический ноль на выходе четвертой схемы 70 И обусловлен тем, что на вход этой схемы подается логический ноль с выхода 61, запрещенного к работе дешифратора 59 адреса выдачи. Логический ноль с выхода третьей схемы 69 И поступает на вход R первого RS-триггера 73 и на управляющий вход 80 третьего шинного формирователя 77. При этом третий шинный формирователь через однонаправленный выход 86 и двунаправленный вход/выход 89, через вывод 37 второго шинного входа/выхода подключает шину 44 сигналов приема к входу R второго RS-триггера 74, к входу четвертой схемы 70 И и к инверсному входу пятой схемы 71 И. Таким образом, передающий магистральный кросс-блок оказывается подготовлен к приему подтверждения окончания приема информации оконечным устройством. По окончании приема приема информации оконечное устройство выдает на шину 92 приема выходной магистрали 9 системы единичный сигнал подтверждения приема, который поступает через вывод 37 второго шинного входа/выхода выходного кросс-блока на двунаправленный вход/выход 89 третьего шинного формирователя 77 и далее с выхода 86 на вход R второго RS-триггера 74, на вход четвертой схемы 70 И и на инверсный вход пятой схемы 71 И. При этом второй RS-триггер 74 оказывается в нулевом состоянии, а на выходе шестой схемы 72 И появляется логический ноль, который через вывод 41 второго шинного входа/выхода выходного кросс-блока поступает на линию захвата шины 96 захвата/ответа выходной магистрали 9 системы, освобождая ее. Одновременно с этим логическая единица с выхода четвертой схемы 70 И поступает на управляющий вход 79 второго шинного формирователя, подключая однонаправленный вход 82 этого формирователя к его двунаправленному входу/выходу 88 и попадает через вывод 30 первого шинного входа/выхода выходного кросс-блока на шину 23 сигналов приема кросс-магистрали 10. В передающем магистральном кросс-блоке данная логическая единица с вывода 30 первого шинного входа/выхода поступает на двунаправленный вход/выход 88 и далее на однонаправленный выход 85 второго шинного формирователя 76, т.к. с выхода четвертой схемы 70 И на управляющий вход 79 этого формирователя поступает логический ноль, и двунаправленный вход/выход 88 поэтому подключен к однонаправленному выходу 85 этого шинного формирователя. С выхода 85 логическая единица поступает на вход третьей схемы 69 И. С выхода третьей схемы 69 И логическая единица поступает на вход R первого RS-триггера 73, обнуляя его. Логический ноль с выхода первого RS-триггера 73 запрещает работу второй схемы 68 И, освобождая этим шину 27 сигналов захвата/ответа кросс-магистрали 10, отключает приемопередатчики 49 адреса и 54 данных от кросс-магистрали 10 и выходной магистрали 11, а также отключает первый шинный формирователь от шины 22 сигналов занятости кросс-магистрали 10, освобождая ее. Кроме этого, логическая единица с выхода третьей схемы 69 И поступает на управляющий вход 80 третьего шинного формирователя, подключая его однонаправленный вход 83 к двунаправленному входу/выходу 89 и попадает через вывод 37 второго шинного входа/выхода передающего магистрального кросс-блока на шину 44 сигналов приема выходной магистрали 11 i-ой линейки, сообщая передающему модулю 7 обработки о завершении приема данных. Передающий модуль обработки освобождает выходную магистраль и снимает сигнал занятости с шины 43 выходной магистрали 11 i-ой линейки.
Таким образом, в результате перечисленных действий происходит выдача результатов обработки i-ой  линейки на выход системы.
При этом время, затрачиваемое в предлагаемой системе на подключение кросс-магистрали к выходной магистрали i-ой линейки обработки и к выходной магистрали системы и на передачу данных, так же как и в прототипе, соизмеримо с временем цикла выходной магистрали.
ОЦЕНКА ПОЛОЖИТЕЛЬНОГО ТЕХНИЧЕСКОГО ЭФФЕКТА ОТ ПРИМЕНЕНИЯ ПОЛЕЗНОЙ МОДЕЛИ
Оценку положительного технического эффекта целесообразно провести путем сравнения аппаратных затрат на реализацию средств подключения системы к выходной магистрали в прототипе и в предлагаемой системе. Для этого можно использовать оценку сложности цифровых узлов по Квайну. Суть этой оценки заключается в подсчете числа входов всех логических элементов и цифровых узлов, входящих в схему - чем больше входов, тем сложнее схема. Кроме этого, при реализации схемы на конкретных интегральных микросхемах (ИМС), подсчитывается число корпусов микросхем - чем больше корпусов микросхем, тем сложнее устройство.
В прототипе подключение выходной магистрали к системе производится с помощью мультиплексора/демультиплексора выходных магистралей, возможная реализация которого представлена на фиг.5.
Мультиплексор/демультиплексор выходных магистралей содержит четыре мультиплексора/демультиплексора N→1/1→N (первый, второй, третий, шестой MUX/DMUX), один мультиплексор/демультиплексор NXm→m/m→NXm (четвертый MUX/DMUX), один мультиплексор/демультиплексор NXn→n/n→NXn (пятый MUX/DMUX), N-разрядный регистр запросов, приоритетный шифратор NXk, дешифратор адреса выдачи mX1, m-разрядный приемопередатчик адреса и n-разрядный приемопередатчик данных, три двухвходовые схемы И, один RS-триггер.
MUX
MUX
Число информационных и управляющих входов логических элементов и цифровых узлов в мультиплексоре/демультиплексоре выходных магистралей прототипа без учета распределения устройств по корпусам ИМС и с учетом использования стандартных ИМС r-разрядных двунаправленных приемопередатчиков и мультиплексоров/демультиплексоров r→1/1→r, типовых микросхем RS-триггеров (два в одном корпусе), типовых элементов И (четыре в одном корпусе) указано в таблице 1.
Таблица 1
№п/п
Цифровой узел
Без учета ИМС
С учетом ИМС
R<sub>инф</sub>
R<sub>упр</sub>
Число ИМС
Q<sub>инф</sub>
Q<sub>упр</sub>
1
регистр запросов
N
-
N/r<sub>RG</sub>
N
-
2
приоритетный шифратор
N
-
N/r<sub>CD</sub>
N
-
3
первый MUX/DMUX
N
k
N/r<sub>MUX</sub>
N
k
4
второй MUX/DMUX
N
k
N/r<sub>MUX</sub>
N
k
5
третий MUX/DMUX
Nm
k
m/r<sub>MUX</sub>
Nm
km/r<sub>MUX</sub>
6
четвертый MUX/DMUX
Nn
k
n/r<sub>MUX</sub>
Nn
kn/r<sub>MUX</sub>
7
пятый MUX/DMUX
N
k
N/r<sub>MUX</sub>
N
k
8
шестой MUX/DMUX
N
k
N/r<sub>MUX</sub>
N
k
9
DC адреса выдачи
m
1
m/r<sub>DC</sub>
m
1
10
приемопередатчик адреса
m
2
m/r<sub>ППА</sub>
m
2m/r<sub>ППА</sub>
11
приемопередатчик данных
n
2
n/r<sub>ППД</sub>
n
2n/r<sub>ППД</sub>
12
RS-триггер
2
-
0,5
2
-
13
первая схема И
2
-
0,25
2
-
14
вторая схема И
2
-
0,25
2
-
15
третья схема И
2
-
0,25
2
-
где N - число линеек обработки в системе;
m - количество разрядов адреса;
n - количество разрядов данных;
2
k=logN - количество разрядов выходного кода шифратора;
RG
r - разрядность микросхемы регистра;
CD
r - разрядность микросхемы приоритетного шифратора;
DC
r - разрядность микросхемы дешифратора;
ППА
ППА
r, r - разрядность приемопередатчиков адреса и данных;
MUX
r - разрядность микросхемы мультиплексора/демультиплексора.
инф
упр
R, R - число информационных и управляющих входов без учета распределения по корпусам ИМС;
инф
упр
Q, Q - число информационных и управляющих входов с учетом использования стандартных ИМС.
Общее число информационных и управляющих входов логических элементов и цифровых узлов в мультиплексоре/демультиплексоре выходных магистралей прототипа без учета распределения по корпусам ИМС составляет:
прот
инф
упр
2
R=R+R=N(6+m+n)+2m+n+13+6logN.
MUX
MUX
Общее число информационных и управляющих входов логических элементов и цифровых узлов в мультиплексоре/демультиплексоре выходных магистралей прототипа с учетом использования стандартных ИМС r-разрядных двунаправленных приемопередатчиков и мультиплексоров/демультиплексоров r→1/1→r, типовых микросхем RS-триггеров (два в одном корпусе), типовых элементов И (четыре в одном корпусе), составляет:
Общее число корпусов ИМС для реализации мультиплексора/демультиплексора выходных магистралей в прототипе составляет:
.
В предлагаемой системе подключение выходной магистрали к системе производится с помощью выходного кросс-блока, возможная реализация которого представлена фиг.3.
Выходной кросс-блок содержит три одноразрядных шинных формирователя с одной двунаправленной шиной и двумя однонаправленными шинами, дешифратор адреса выдачи mХ1, дешифратор адреса приема mX1, m-разрядный приемопередатчик адреса, n-разрядный приемопередатчик данных, шесть двухвходовых схем И, два RS-триггера.
Число информационных и управляющих входов логических элементов и цифровых узлов в выходном кросс-блоке предлагаемой системы без учета распределения устройств по корпусам ИМС и с учетом использования стандартных ИМС r-разрядных двунаправленных приемопередатчиков и шинных формирователей, типовых микросхем RS-триггеров (два в одном корпусе), типовых элементов И (четыре в одном корпусе) указано в таблице 2.
Таблица 2
№п/п
Цифровой узел
Без учета ИМС
С учетом ИМС
R<sub>инф</sub>
R<sub>упр</sub>
Число ИМС
Q<sub>инф</sub>
Q<sub>упр</sub>
1
первый шинный формирователь
2
1
1
2
1
2
второй шинный формирователь
2
1
1
2
1
3
третий шинный формирователь
2
1
1
2
1
4
DC адреса выдачи
m
1
m/r<sub>DC</sub>
m
1
5
DC адреса приема
m
1
m/r<sub>DC</sub>
m
1
6
приемопередатчик адреса
m
2
m/r<sub>ППА</sub>
m
2m/r<sub>ППА</sub>
7
приемопередатчик данных
n
2
n/r<sub>ППД</sub>
n
2n/r<sub>ППД</sub>
8
первый RS-триггер
2
-
0,5
2
-
9
второй RS-триггер
2
-
0,5
2
-
10
первая схема И
2
-
0,25
2
-
11
вторая схема И
2
-
0,25
2
-
12
третья схема И
2
-
0,25
2
-
13
четвертая схема И
2
-
0,25
2
-
14
пятая схема И
2
-
0,25
2
-
15
шестая схема И
2
-
0,25
2
-
Общее число информационных и управляющих входов логических элементов и цифровых узлов в выходном кросс-блоке предлагаемой системы без учета распределения по корпусам ИМС составляет:
предл
инф
упр
R=R+R=3m+n+31.
Общее число информационных и управляющих входов логических элементов и цифровых узлов в выходном кросс-блоке предлагаемой системы с учетом использования стандартных ИМС r-разрядных двунаправленных приемопередатчиков и шинных формирователей, типовых микросхем RS-триггеров (два в одном корпусе), типовых элементов И (четыре в одном корпусе) составляет:
.
Общее число ИМС для реализации выходного кросс-блока предлагаемой системы:
.
Выигрыш, заключающийся в уменьшении сложности предлагаемых средств подключения системы к выходной магистрали передачи сигналов по сравнению с прототипом составляет:
а) Без учета распределения устройств по корпусам ИМС:
.
б) С учетом использования стандартных ИМС r-разрядных двунаправленных приемопередатчиков, r-разрядных шинных формирователей, типовых микросхем RS-триггеров (два в одном корпусе), типовых элементов И (четыре в одном корпусе):
.
в) Выигрыш по общему числу корпусов ИМС:
.
Численное значение выигрыша от применения предлагаемых средств подключения системы к выходной магистрали передачи сигналов системы в зависимости от значения числа линеек обработки в системе, количества разрядов шин адреса, данных и разрядности стандартных ИМС представлено в таблице 3.
Таблица 3
N
1
2
3
4
5
m
32
n
32
R<sub>прот</sub>
185,00
256,00
326,58
397,00
467,32
R<sub>предл</sub>
159
r<sub>RG</sub>
8
r<sub>CD</sub>
8
r<sub>DC</sub>
8
r<sub>MUX</sub>
4
8
4
8
4
8
4
8
4
8
r<sub>ППА</sub>
4
8
4
8
4
8
4
8
4
8
r<sub>ППД</sub>
4
8
4
8
4
8
4
8
4
8
Q<sub>прот</sub>
207,00
191,00
277,00
273,00
367,00
350,02
448,70
425,00
527,00
498,86
Q<sub>предл</sub>
187
171
187
171
187
171
187
171
187
171
I<sub>прот</sub>
38,5
22
39,75
22,75
41
23,5
42,25
24,25
43,5
25
I<sub>предл</sub>
29,5
21,5
29,5
21,5
29,5
21,5
29,5
21,5
29,5
21,5
η1
1,164
1,610
2,054
2,497
2,939
η2
1,107
1,117
1,481
1,596
1,963
2,047
2,399
2,485
2,818
2,917
η3
1,305
1,023
1,347
1,058
1,390
1,093
1,432
1,128
1,475
1,163
N
6
7
8
9
10
m
32
n
32
R<sub>прот</sub>
537,58
607,81
678,00
748,17
818,32
R<sub>предл</sub>
159
r<sub>RG</sub>
8
r<sub>CD</sub>
8
r<sub>DC</sub>
8
r<sub>MUX</sub>
4
8
4
8
4
8
4
8
4
8
r<sub>ППА</sub>
4
8
4
8
4
8
4
8
4
8
r<sub>ППД</sub>
4
8
4
8
4
8
4
8
4
8
Q<sub>прот</sub>
608,70
572,02
678,70
644,69
753,15
717,00
827,00
789,04
900,40
860,86
Q<sub>предл</sub>
187
171
187
171
187
171
187
171
187
171
I<sub>прот</sub>
44,75
25,75
46
26,5
47,25
27,25
48,5
28
49,75
28,75
I<sub>предл</sub>
29,5
21,5
29,5
21,5
29,5
21,5
29,5
21,5
29,5
21,5
η1
3,381
3,823
4,264
4,705
5,147
η2
3,255
3,345
3,629
3,770
4,028
4,193
4,422
4,614
4,815
5,034
η3
1,517
1,198
1,559
1,233
1,602
1,267
1,644
1,302
1,686
1,337
Как видно из таблицы, выигрыш от применения полезной модели при числе линеек обработки в системе от 1 до 10 и разрядности адреса и данных m=n=32 при использовании стандартных 4-х или 8-ми разрядных приемопередатчиков составляет:
а) без учета распределения устройств по корпусам ИМС:
2
б) с учетом использования стандартных микросхем: η=1,1…5,0;
3
в) по числу корпусов интегральных микросхем: η=1,02…1,69.
3
1
2
В качестве примечания следует отметить, что для реализации мультиплексора/демультиплексора выходных магистралей прототипа и выходного кросс-блока предлагаемой системы могут быть использованы современные интегральные средства цифровой схемотехники, в частности, ПЛИС. В этом случае по количеству корпусов интегральных микросхем при различных значениях числа линеек обработки и разрядности адреса и данных выигрыша практически не будет, т.е. η≈1, т.к. и мультиплексор/демультиплексор выходных магистралей прототипа и выходной кросс-блок предлагаемой системы могут быть реализованы каждый одной микросхемой ПЛИС. Однако соотношения сложности η и η схем рассматриваемых устройств при их реализации на ПЛИС сохраняются, и эти соотношения проявляются в сложности разработки соответствующих схем. Таким образом, и в этом случае, предлагаемое решение оказывается менее затратным за счет уменьшения аппаратной сложности устройств системы.
ЛИТЕРАТУРА
1. С.В.Погребной, В.А.Курчидис, А.В.Соколов. Патент на полезную модель №105487 U1, кл. G06F 15/16 от 25.02.2011, опубл. 10.06.2011. Бюл. №16, 2011.
2. С.В.Погребной, В.А.Курчидис, А.О.Анисимов, А.А.Ильиных, В.Б.Тихонов. Патент на полезную модель №109305 U1, кл. G06F 15/16 от 12.05.2011, опубл. 10.10.2011. Бюл. №28, 2011.
3. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. - М.: Радио и связь, 1990. -304 с.: ил.
4. Пухальский Г.И. Проектирование микропроцессорных устройств: Учебное пособие для вузов. - СПб.: Политехника, 2001. - 544 с.: ил.
ЧЕРТЕЖИ
Фиг.1 - схема системы:
1 - блок памяти заявок; 2 - входная магистраль передачи сигналов; 3 - первая линейка обработки; 4 - N-я линейка обработки; 5 - магистраль задания режимов работы системы; 6 - регистр задания режимов работы модулей обработки; 7 - модуль обработки; 8 - выходной кросс-блок; 9 - выходная магистраль передачи сигналов системы; 10 - кросс-магистраль передачи сигналов; 11 - выходная магистраль передачи сигналов линейки обработки; 12 - магистральный кросс-блок; 13 - селектор каналов; 14 - блок выбора каналов; 15 - шинный вход; 16 - шинный выход; 17 - шинный выход; 18 - вход установки режима; 19 - шинный вход; 20 - шинный выход.
Фиг.2 - схема подключения магистралей передачи сигналов в системе:
Кросс-магистраль 10 передачи сигналов: 21 - шина сигналов запроса; 22 - шина сигналов занятости; 23 - шина сигналов приема; 24 - шина сигналов выдачи; 25 - шина адреса; 26 - шина данных; 27 - шина сигналов захвата/ответа.
Первый шинный вход/выход выходного кросс-блока 8 и магистрального кросс-блока 12: 28 - вывод сигналов запроса; 29 - вывод сигналов занятости; 30 - вывод сигналов приема; 31 - вывод сигналов выдачи; 32 - выводы адреса; 33 - выводы данных; 34 - вывод линии захвата; 34' - вывод линии ответа.
Второй шинный вход/выход выходного кросс-блока 8 и магистрального кросс-блока 12: 35 - вывод сигналов запроса; 36 - вывод сигналов занятости; 37 - вывод сигналов приема; 38 - вывод сигналов выдачи; 39 - выводы адреса; 40 - выводы данных; 41 - вывод линии запроса.
Выходная магистраль 11 передачи сигналов линейки обработки: 42 - шина сигналов запроса; 43 - шина сигналов занятости; 44 - шина сигналов приема; 45 - шина сигналов выдачи; 46 - шина адреса; 47 - шина данных; 48 - линия сигналов захвата; 48' - линия сигналов ответа.
Выходная магистраль 9 передачи сигналов системы: 90 - шина сигналов запроса; 91 - шина сигналов занятости; 92 - шина сигналов приема; 93 - шина сигналов выдачи; 94 - шина адреса; 95 - шина данных; 96 - линия сигналов захвата.
Фиг.3 - схема выходного кросс-блока:
Первый шинный вход/выход выходного кросс-блока 8: 28 - вывод сигналов запроса; 29 - вывод сигналов занятости; 30 - вывод сигналов приема; 31 - вывод сигналов выдачи; 32 - выводы адреса; 33 - выводы данных; 34 - вывод линии захвата; 34' - вывод линии ответа.
Второй шинный вход/выход выходного кросс-блока 8: 35 - вывод сигналов запроса; 36 - вывод сигналов занятости; 37 - вывод сигналов приема; 38 - вывод сигналов выдачи; 39 - выводы адреса; 40 - выводы данных; 41 -вывод линии запроса.
Узлы выходного кросс-блока 8: 49 - приемопередатчик адреса; 50 - первый вход/выход; 51 - второй вход/выход; 52 - первый управляющий вход; 53 - второй управляющий вход; 54 - приемопередатчик данных; 55 - первый вход/выход; 56 - второй вход/выход; 57 - первый управляющий вход; 58 - второй управляющий вход; 59 - дешифратор адреса выдачи; 60 - вход; 61 - выход; 62 - инверсный управляющий вход; 63 - дешифратор адреса приема; 64 - вход; 65 - выход; 66 - управляющий вход; 67 - первая схема И; 68 - вторая схема И; 69 - третья схема И; 70 - четвертая схема И; 71 - пятая схема И; 72 - шестая схема И; 73 - первый RS-триггер; 74 - второй RS-триггер; 75 - первый шинный формирователь; 76 - второй шинный формирователь; 77 - третий шинный формирователь; 78 - управляющий вход; 79 - управляющий вход; 80 - управляющий вход; 81 - однонаправленный вход; 82 - однонаправленный вход; 83 - однонаправленный вход; 84 - однонаправленный выход; 85 - однонаправленный выход; 86 - однонаправленный выход; 87 - двунаправленный вход/выход; 88 - двунаправленный вход/выход; 89 - двунаправленный вход/выход; m - количество разрядов адреса; n - количество разрядов данных;
Фиг.4 - схема организации передач данных от выходной магистрали передачи сигналов i-ой линейки обработки на выходную магистраль передачи сигналов системы:
10 - кросс-магистраль передачи сигналов; 8 - выходной кросс-блок; 9 - выходная магистраль передачи сигналов системы; 11 - выходная магистраль передачи сигналов линейки обработки; 12 - магистральный кросс-блок.
Кросс-магистраль 10 передачи сигналов: 21 - шина сигналов запроса; 22 - шина сигналов занятости; 23 - шина сигналов приема; 24 - шина сигналов выдачи; 25 - шина адреса; 26 - шина данных; 27 - шина сигналов захвата/ответа.
Первый шинный вход/выход выходного кросс-блока 8 и магистрального кросс-блока 12: 28 - вывод сигналов запроса; 29 - вывод сигналов занятости; 30 - вывод сигналов приема; 31 - вывод сигналов выдачи; 32 - выводы адреса; 33 - выводы данных; 34 - вывод линии захвата; 34' - вывод линии ответа.
Второй шинный вход/выход выходного кросс-блока 8 и магистрального кросс-блока 12: 35 - вывод сигналов запроса; 36 - вывод сигналов занятости; 37 - вывод сигналов приема; 38 - вывод сигналов выдачи; 39 - выводы адреса; 40 - выводы данных; 41 - вывод линии захвата.
Выходная магистраль 11 передачи сигналов линейки обработки: 42 - шина сигналов запроса; 43 - шина сигналов занятости; 44 - шина сигналов приема; 45 - шина сигналов выдачи; 46 - шина адреса; 47 - шина данных; 48 - линия сигналов захвата.
Выходная магистраль 9 передачи сигналов системы: 90 - шина сигналов запроса; 91 - шина сигналов занятости; 92 - шина сигналов приема; 93 - шина сигналов выдачи; 94 - шина адреса; 95 - шина данных; 96 - линия сигналов захвата.
Узлы выходного кросс-блока 8 и магистрального кросс-блока 12: 49 - приемопередатчик адреса; 50 - первый вход/выход; 51 - второй вход/выход; 52 - первый управляющий вход; 53 - второй управляющий вход; 54 - приемопередатчик данных; 55 - первый вход/выход; 56 - второй вход/выход; 57 - первый управляющий вход; 58 - второй управляющий вход; 59 - дешифратор адреса выдачи; 60 - вход; 61 - выход; 62 - инверсный управляющий вход; 63 - дешифратор адреса приема; 64 - вход; 65 - выход; 66 - управляющий вход; 67 - первая схема И; 68 - вторая схема И; 69 - третья схема И; 70 - четвертая схема И; 71 - пятая схема И; 72 - шестая схема И; 73 - первый RS-триггер; 74 - второй RS-триггер; 75 - первый шинный формирователь; 76 - второй шинный формирователь; 77 - третий шинный формирователь; 78 - управляющий вход; 79 - управляющий вход; 80 - управляющий вход; 81 - однонаправленный вход; 82 - однонаправленный вход; 83 - однонаправленный вход; 84 - однонаправленный выход; 85 - однонаправленный выход; 86 - однонаправленный выход; 87 - двунаправленный вход/выход; 88 - двунаправленный вход/выход; 89 - двунаправленный вход/выход; m - количество разрядов адреса; n - количество разрядов данных;
Фиг.5 - схема мультиплексора/демультиплексора выходных магистралей:
Первый шинный вход/выход мультиплексора/демультиплексора выходных магистралей: 97 - вывод сигналов запроса; 98 - вывод сигналов занятости; 99 - вывод сигналов приема; 100 - вывод сигналов выдачи; 101 - выводы адреса; 102 - выводы данных; 103 - вывод линии захвата.
Второй шинный вход/выход мультиплексора/демультиплексора выходных магистралей: 104 - вывод сигналов запроса; 105 - вывод сигналов занятости; 106 - вывод сигналов приема; 107 - вывод сигналов выдачи; 108 - выводы адреса; 109 - выводы данных; 110 - вывод линии запроса.
Узлы мультиплексора/демультиплексора выходных магистралей: 111-регистр запросов; 112 - приоритетный шифратор; 113 - первый мультиплексор/демультиплексор; 114 - второй мультиплексор/демультиплексор; 115 - третий мультиплексор/демультиплексор; 116 - четвертый мультиплексор/демультиплексор; 117 - пятый мультиплексор/демультиплексор; 118 - шестой мультиплексор/демультиплексор; 119 - первая схема И; 120 - приемопередатчик адреса; 121 - первый вход/выход; 122 - второй вход/выход; 123 - первый управляющий вход; 124 - второй управляющий вход; 125 - приемопередатчик данных; 126 - первый вход/выход; 127 - второй вход/выход; 128 - первый управляющий вход; 129 - второй управляющий вход; 130 - дешифратор адреса выдачи; 131 - вход; 132 - выход; 133 - управляющий вход; 134 - вторая схема И; 135 - RS-триггер; 136 - третья схема И; N - число линеек обработки; m - количество разрядов адреса; n - количество разрядов данных; k - количество разрядов выходного кода шифратора.