СИСТЕМА И СПОСОБ ДЛЯ МАЛОМОЩНОЙ ЛОГИКИ ЧИСЛОВОЙ ШИНЫ В ПАМЯТИ

1. Способ, содержащий этапы, на которых:
принимают запрос, чтобы обратиться к запоминающему устройству, причем запоминающее устройство включает в себя декодер, множество формирователей числовых шин и множество числовых шин, при этом каждая числовая шина ассоциативно связана с формирователем числовой шины из множества формирователей числовых шин;
декодируют запрос так, чтобы определить адрес, ассоциативно связанный с запросом; и
выборочно запитывают формирователь числовой шины из множества формирователей числовых шин, чтобы обратиться к адресу запоминающего устройства, но без запитки других числовых шин из множества числовых шин, при этом формирователь числовой шины ассоциативно связан с конкретной числовой шиной, которая связана с адресом.
2. Способ по п.1, в котором выборочная запитка формирователя числовой шины содержит этап, на котором выборочно активируют, по меньшей мере, одно из верхнего ключа и нижнего ключа конкретной числовой шины, чтобы подключить формирователь числовой шины к источнику питания.
3. Способ по п.2, в котором верхний ключ содержит p-канальный транзистор, а нижний ключ содержит n-канальный транзистор.
4. Способ по п.1, дополнительно содержащий этап, на котором отключают питание каждого из множества формирователей числовых шин запоминающего устройства.
5. Способ по п.1, в котором выборочная запитка формирователя числовой шины содержит этап, на котором выборочно активируют p-канальный транзистор инвертора формирователя числовой шины, чтобы зарядить локальную емкость с помощью диффузионной емкости, ассоциативно связанной с множеством формирователей числовых шин.
6. Способ по п.5, в котором выборочная запитка формирователя числовой шины содержит этап, на котором заряжают верхний ключ и нижний ключ от питающей емкости и локальной виртуальной земли, соответственно.
7. Способ по п.1, в котором запоминающее устройство содержит статическое оперативное запоминающее устройство (SRAM).
8. Способ по п.1, в котором запоминающее устройство содержит кэш-память.
9. Способ по п.1, в котором запоминающее устройство содержит кэш-память второго уровня.
10. Электронное устройство, содержащее:
память, включающую в себя множество числовых шин;
множество формирователей числовых шин, подключенных к памяти, причем каждый формирователь числовой шины ассоциативно связан с числовой шиной из множества числовых шин памяти, при этом питание в каждом из множества формирователей числовых шин отключено в состоянии по умолчанию, за исключением периода обращения к числовой шине;
декодер, подключенный к множеству формирователей числовых шин, чтобы принимать запрос на обращение к памяти, чтобы декодировать запрос на обращение к памяти, чтобы определять адрес, ассоциативно связанный с запросом на обращение к памяти, при этом декодер запитывает выбранный формирователь числовой шины, но не другие формирователи числовой шины из множества формирователей числовых шин, в ответ на запрос на обращение к памяти.
11. Электронное устройство по п.10, в котором память содержит кэш-память.
12. Электронное устройство по п.10, дополнительно содержащее менеджер питания, чтобы выборочно активировать выбранный формирователь числовой шины в ответ на определение адреса, ассоциативно связанного с запросом на обращение к памяти.
13. Электронное устройство по п.10, в котором память включает в себя множество банков памяти, при этом каждый из множества банков памяти включает в себя пару под-банков, причем пара под-банков совместно использует предварительно декодированные данные.
14. Электронное устройство по п.10, в котором каждый формирователь числовой шины включает в себя транзистор с высоким порогом напряжения (VT).
15. Электронное устройство по п.10, в котором каждый формирователь числовой шины содержит:
первый И-элемент, включающий в себя первый вход, чтобы принимать сигнал активации, второй вход, чтобы принимать синхронизирующий сигнал, и выход;
второй И-элемент, включающий в себя первый вход и второй вход, чтобы принимать предварительно кодированные данные, и выход;
И-НЕ-элемент, включающий в себя силовой вывод, первый вход, подключенный к выходу первого И-элемента, второй вход, подключенный к выходу второго И-элемента, и выход;
инвертор, включающий в себя силовой вывод, вход, подключенный к выходу И-НЕ-элемента, и выход, подключенный к выбранной числовой шине;
верхний ключ, включающий в себя первый вывод, подключенный к выводу напряжения питания, управляющий вывод и второй вывод, подключенный к силовому выводу инвертора; и
нижний ключ, включающий в себя первый вывод, подключенный к выводу напряжения питания, управляющий вывод и второй вывод, подключенный к силовому выводу И-НЕ-элемента;
при этом декодер формирует сигнал активации числовой шины, подключенный к управляющим выводам верхнего ключа и нижнего ключа, чтобы выборочно запитать формирователь числовой шины.
16. Процессорночитаемый носитель, заключающий в себе процессорночитаемые команды, при этом процессорночитаемые команды содержат:
команды, чтобы декодировать запрос на обращение к памяти, чтобы определять адрес памяти, соответствующий выбранной числовой шине памяти, включающей в себя множество числовых шин; и
команды, чтобы выборочно запитывать формирователь числовой шины, ассоциативно связанный с выбранной числовой шиной, без приложения питания к другим числовым шинам из множества числовых шин, в ответ на определение адреса памяти.
17. Процессорночитаемый носитель по п.16, причем память содержит кэш-память второго уровня.
18. Процессорночитаемый носитель по п.16, в котором процессорночитаемые команды включают в себя команды, чтобы выполнить операцию чтения для выбранной числовой шины.
19. Процессорночитаемый носитель по п.16, в котором процессорночитаемые команды включают в себя команды, чтобы выполнить операцию записи для выбранной числовой шины.
20. Запоминающее устройство, содержащее:
средство хранения, включающее в себя множество числовых шин;
средство декодирования ввода адреса, чтобы определять адрес памяти, соответствующий выбранной одной из множества числовых шин; и
средство запитывания выбранной одной из множества числовых шин, но не других числовых шин из множества числовых шин, в ответ на определение адреса памяти.
21. Запоминающее устройство по п.20, дополнительно содержащее:
средство переключения, чтобы выборочно подключать средство декодирования к выводу источника питания.
22. Процессор, содержащий:
первое множество транзисторов с высоким порогом напряжения (VT), при этом каждый VT-транзистор из первого множества транзисторов с высоким VT включает в себя первый вывод, подключенный к первому выводу источника питания, управляющий вывод и второй вывод;
второе множество транзисторов с высоким VT, при этом каждый VT-транзистор из второго множества транзисторов с высоким VT включает в себя первый вывод, второй вывод, подключенный ко второму выводу источника питания, и управляющий вывод;
память, включающую в себя множество числовых шин;
множество формирователей числовых шин, подключенных к памяти, при этом каждый формирователь числовой шины из множества формирователей числовых шин ассоциативно связан с числовой шиной из множества числовых шин, причем каждый формирователь числовой шины включает в себя вход данных, первый силовой вход, второй силовой вход и выход, при этом каждый формирователь числовой шины подключен к соответствующему одному из первого множества транзисторов с высоким VT и соответствующему одному из второго множества транзисторов с высоким VT; и
контроллер питания, подключенный к управляющем выводу каждого из первого множества транзисторов с высоким VT и к управляющем выводу каждого из второго множества транзисторов с высоким VT, причем контроллер питания активирует источник питания на выбранной числовой шине посредством активации одного транзистора с высоким VT из первого множества транзисторов с высоким VT и одного транзистора с высоким VT из второго множества транзисторов с высоким VT за раз, в ходе работы.
23. Процессор по п.22, в котором память содержит статическое оперативное запоминающее устройство (SRAM).
24. Процессор по п.22, в котором каждый формирователь числовой шины из множества формирователей числовых шин включает в себя первый силовой вход, подключенный ко второму выводу соответствующего одного из первого множества транзисторов с высоким VT, второй силовой вход, подключенный к первому выводу соответствующего одного из второго множества транзисторов с высоким VT.
25. Процессор по п.22, в котором каждый транзистор из первого множества транзисторов с высоким VT содержит p-канальный транзистор.
26. Процессор по п.22, в котором каждый формирователь числовой шины из множества формирователей числовых шин включает в себя логику, чтобы обрабатывать предварительно декодированные данные.
27. Портативное устройство, содержащее:
контроллер дисплея;
интерфейс ввода, чтобы принимать пользовательский ввод;
приемопередатчик, чтобы принимать цифровые сигналы; и
процессор цифровых сигналов, подключенный к приемопередатчику, к интерфейсу ввода и к процессору дисплея, при этом процессор цифровых сигналов включает в себя оперативное запоминающее устройство, включающее в себя множество цифровых шин, декодер, чтобы декодировать запрос на обращение к памяти, чтобы определять числовую шину, ассоциативно связанную с запросом на обращение к памяти, причем процессор цифровых сигналов включает в себя менеджер питания, чтобы выборочно питать числовую шину, без приложения питания к другим числовым шинам из множества числовых шин.
28. Портативное устройство по п.27, дополнительно содержащее:
аудиоусилитель, чтобы усиливать аудиосигнал;
микрофонный усилитель; и
кодек, подключенный к аудиоусилителю, микрофонному усилителю и процессору цифровых сигналов.