ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО НА ОСНОВЕ ИЗМЕНЕНИЯ СОПРОТИВЛЕНИЯ

1. Запоминающее устройство на основе изменения сопротивления, содержащее:
первую ячейку запоминающего устройства, включающую в себя элемент с изменяемым сопротивлением;
линию слова, подключенную к первой ячейке запоминающего устройства, причем линия слова возбуждается на основе сигнала адреса;
первую битовую линию, подключенную к первой ячейке запоминающего устройства и пересекающую линию слова, причем первая битовая линия выбирается на основе сигнала адреса;
первый инвертор, включающий в себя первый входной контактный вывод, первый выходной контактный вывод и первый и второй контактные выводы напряжения;
второй инвертор, включающий в себя второй входной контактный вывод, второй выходной контактный вывод и третий и четвертый контактные выводы напряжения, причем второй входной контактный вывод подключается к первому выходному контактному выводу, второй выходной контактный вывод подключается к первому входному контактному выводу;
первый МОП-транзистор, подключенный к первому выходному контактному выводу;
второй МОП-транзистор, подключенный ко второму выходному контактному выводу;
третий МОП-транзистор, подключенный к первому контактному выводу напряжения;
четвертый МОП-транзистор, подключенный к третьему контактному выводу напряжения;
пятый МОП-транзистор, имеющий путь тока, один конец которого подключается к первому контактному выводу напряжения, причем пятый МОП-транзистор имеет затвор, на который подается первый сигнал;
вторую битовую линию, подключенную к другому концу упомянутого пути тока; и
шестой МОП-транзистор, подключенный между второй битовой линией и первой битовой линией, причем шестой МОП-транзистор
имеет затвор, на который подается второй сигнал,
при этом, до того, как шестой МОП-транзистор включается посредством второго сигнала, пятый МОП-транзистор включается посредством первого сигнала.
2. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором первый контактный вывод напряжения подает ток во вторую битовую линию, тем самым заряжая вторую битовую линию.
3. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором первый сигнал включает в себя сигнал разрешения считывания, который разрешает операцию считывания, и второй сигнал включает в себя сигнал выбора столбца, который выбирает первую битовую линию.
4. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором пятый МОП-транзистор включает в себя транзистор, который ограничивает ток считывания, протекающий через первую ячейку запоминающего устройства, и шестой МОП-транзистор включает в себя транзистор выбора столбца, который выбирает первую битовую линию.
5. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором пятый МОП-транзистор включается через формирование первого сигнала посредством использования одного из сигнала адреса и сигнала, сформированного из сигнала адреса.
6. Запоминающее устройство на основе изменения сопротивления по п. 1, дополнительно содержащее седьмой МОП-транзистор, подключенный между второй битовой линией и другим концом упомянутого пути тока пятого МОП-транзистора, причем к затвору седьмого МОП-транзистора прикладывается неизменяющееся постоянное напряжение.
7. Запоминающее устройство на основе изменения сопротивления по п. 1, дополнительно содержащее схему, которая подает опорный ток во второй выходной контактный вывод,
при этом данные, сохраненные в первой ячейке запоминающего устройства, сохраняются в первом и втором инверторах на основе разности между опорным током и током считывания, протекающим через первый выходной контактный вывод в ходе операции считывания.
8. Запоминающее устройство на основе изменения сопротивления по п. 1, дополнительно содержащее матрицу ячеек запоминающего устройства, которая включает в себя множество ячеек запоминающего устройства, размещаемых в матричной форме, причем каждая из ячеек запоминающего устройства имеет элемент с изменяемым сопротивлением, причем ячейки запоминающего устройства в матрице ячеек запоминающего устройства включают в себя первую ячейку запоминающего устройства.
9. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором элемент с изменяемым сопротивлением включает в себя элемент с магнитным туннельным переходом (MTJ), сопротивление которого изменяется посредством, по меньшей мере, одного из подачи тока в него и приложения напряжения к нему.
10. Запоминающее устройство на основе изменения сопротивления, содержащее:
первую ячейку запоминающего устройства, включающую в себя элемент с изменяемым сопротивлением;
линию слова, подключенную к первой ячейке запоминающего устройства, причем линия слова возбуждается на основе сигнала адреса;
первую битовую линию, подключенную к первой ячейке запоминающего устройства и пересекающую линию слова, причем первая битовая линия выбирается на основе сигнала адреса;
первый инвертор, имеющий первый входной контактный вывод, первый выходной контактный вывод и первый и второй контактные выводы напряжения;
второй инвертор, имеющий второй входной контактный вывод, второй выходной контактный вывод и третий и четвертый контактные выводы напряжения, причем второй входной контактный вывод подключается к первому выходному контактному выводу, второй выходной контактный вывод подключается к первому входному контактному выводу;
первый МОП-транзистор, подключенный к первому выходному контактному выводу;
второй МОП-транзистор, подключенный ко второму выходному контактному выводу;
третий МОП-транзистор, подключенный к первому контактному выводу напряжения;
четвертый МОП-транзистор, подключенный к третьему контактному выводу напряжения;
пятый МОП-транзистор, имеющий путь тока, один конец которого подключается к затвору третьего МОП-транзистора, причем пятый МОП-транзистор имеет затвор, на который подается первый сигнал;
вторую битовую линию, подключенную к другому концу упомянутого пути тока пятого МОП-транзистора; и
шестой МОП-транзистор, подключенный между второй битовой линией и первой битовой линией, причем шестой МОП-транзистор имеет затвор, на который подается второй сигнал,
при этом, до того, как шестой МОП-транзистор включается посредством второго сигнала, пятый МОП-транзистор включается посредством первого сигнала.
11. Запоминающее устройство на основе изменения сопротивления по п. 10,
в котором ток подается с упомянутого одного конца пути тока пятого МОП-транзистора во вторую битовую линию, тем самым заряжая вторую битовую линию.
12. Запоминающее устройство на основе изменения сопротивления по п. 10,
в котором первый сигнал включает в себя сигнал разрешения считывания, который разрешает операцию считывания, и второй сигнал включает в себя сигнал выбора столбца, который выбирает первую битовую линию.
13. Запоминающее устройство на основе изменения сопротивления по п. 10,
в котором пятый МОП-транзистор включает в себя транзистор, который ограничивает ток считывания, протекающий через первую ячейку запоминающего устройства, и шестой МОП-транзистор включает в себя транзистор выбора столбца, который выбирает первую битовую линию.
14. Запоминающее устройство на основе изменения сопротивления по п. 10,
в котором пятый МОП-транзистор включается через формирование первого сигнала посредством использования одного из сигнала адреса и сигнала, сформированного из сигнала адреса.
15. Запоминающее устройство на основе изменения сопротивления по п. 10, дополнительно содержащее седьмой МОП-транзистор, подключенный к упомянутому одному концу пути тока пятого МОП-транзистора,
при этом, до того, как шестой МОП-транзистор включается, включается седьмой МОП-транзистор.
16. Запоминающее устройство на основе изменения сопротивления по п. 10, дополнительно содержащее седьмой МОП-транзистор, подключенный между второй битовой линией и другим концом упомянутого пути тока пятого МОП-транзистора, причем к затвору седьмого МОП-транзистора прикладывается неизменяющееся постоянное напряжение.
17. Запоминающее устройство на основе изменения сопротивления по п. 10, дополнительно содержащее схему, которая прикладывает опорное напряжение к затвору четвертого МОП-транзистора,
при этом данные, сохраненные в первой ячейке запоминающего устройства, сохраняются в первом и втором инверторах на основе разности между соответствующими токами, протекающими через первый выходной контактный вывод и второй выходной контактный вывод в ходе операции считывания.
18. Запоминающее устройство на основе изменения сопротивления по п. 10, дополнительно содержащее матрицу ячеек запоминающего устройства, которая включает в себя множество ячеек запоминающего устройства, размещаемых в матричной форме, причем каждая из ячеек запоминающего устройства имеет элемент с изменяемым сопротивлением, причем ячейки запоминающего устройства в матрице ячеек запоминающего устройства включают в себя первую ячейку запоминающего устройства.
19. Запоминающее устройство на основе изменения сопротивления, содержащее:
ячейку запоминающего устройства, расположенную в местоположении, в котором локальная битовая линия и линия слова пересекают друг друга, причем ячейка запоминающего устройства имеет элемент с изменяемым сопротивлением, при этом ячейка запоминающего устройства подключается как к локальной битовой линии, так и к линии слова;
считывающий усилитель, который считывает данные, сохраненные в ячейке запоминающего устройства, посредством подачи тока считывания в ячейку запоминающего устройства; и
глобальную битовую линию, подключенную между локальной битовой линией и считывающим усилителем, причем глобальная битовая линия подает ток считывания, подаваемый посредством считывающего усилителя, в локальную битовую линию,
при этом считывающий усилитель заряжает глобальную битовую линию до того, как локальная битовая линия и глобальная битовая линия подключаются между собой.
20. Запоминающее устройство на основе изменения сопротивления по п. 19,
в котором считывающий усилитель инициирует заряд глобальной битовой линии в ответ на одно из команды активации, сигнала адреса, который обозначает локальную битовую линию и линию слова либо область, содержащую локальную битовую линию и линию слова, и сигнала, сформированного из сигнала адреса.