ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА С ВНЕКРИСТАЛЬНЫМ МАЖОРИТИРОВАНИЕМ И ВНУТРИКРИСТАЛЬНЫМ ДУБЛИРОВАНИЕМ

Вычислительная система с внекристальным мажоритированием и внутрикристальным дублированием, отличающаяся тем, что содержит три конфигурируемых процессора, в кристаллах которых синтезированы по два внутренних канала обработки информации, по одной схеме сравнения и по одному коммутатору, вне кристалла расположены семь мажоритарных элементов, пять элементов И, один элемент И-НЕ, один элемент ИЛИ, генератор тактовых импульсов, конфигурационное ПЗУ, устройство загрузки конфигурации, три входа загрузки конфигурации, вход данных, семь выходов данных, причем вход данных соединен с входами первого-второго внутренних каналов обработки информации первого-третьего конфигурируемых процессоров, выходы первого-второго внутреннего канала обработки информации первого конфигурируемого процессора соединены с первым-вторым входами схемы сравнения первого конфигурируемого процессора, кроме того, выход первого внутреннего канала обработки информации первого конфигурируемого процессора соединен с входом А коммутатора первого конфигурируемого процессора, с первым входом четвертого мажоритарного элемента и первым входом пятого мажоритарного элемента, в свою очередь, прямой выход схемы сравнения первого конфигурируемого процессора соединен с входом логических условий коммутатора первого конфигурируемого процессора, выход второго канала обработки информации первого конфигурируемого процессора соединен с вторым входом пятого мажоритарного элемента и первым входом седьмого мажоритарного элемента, инверсный выход схемы сравнения первого конфигурируемого процессора соединен с первым входом первого элемента И, первым входом второго элемента И и первым входом третьего элемента И, выходы первого-второго внутреннего канала обработки информации второго конфигурируемого процессора соединены с первым-вторым входами схемы сравнения второго конфигурируемого процессора, кроме того, выход первого внутреннего канала обработки информации второго конфигурируемого процессора соединен с входом А коммутатора второго конфигурируемого процессора, с вторым входом четвертого мажоритарного элемента и третьим входом пятого мажоритарного элемента, в свою очередь, прямой выход схемы сравнения второго конфигурируемого процессора соединен со входом логических условий коммутатора второго конфигурируемого процессора, выход второго канала обработки информации второго конфигурируемого процессора соединен с первым входом шестого мажоритарного элемента и вторым входом седьмого мажоритарного элемента, инверсный выход схемы сравнения второго конфигурируемого процессора соединен с вторым входом первого элемента И, вторым входом третьего элемента И и первым входом четвертого элемента И, выходы первого-второго внутреннего канала обработки информации третьего конфигурируемого процессора соединены с первым-вторым входами схемы сравнения третьего конфигурируемого процессора, кроме того, выход первого внутреннего канала обработки информации третьего конфигурируемого процессора соединен с входом А коммутатора третьего конфигурируемого
процессора, с третьим входом четвертого мажоритарного элемента и вторым входом шестого мажоритарного элемента, в свою очередь, прямой выход схемы сравнения третьего конфигурируемого процессора соединен со входом логических условий коммутатора третьего конфигурируемого процессора, выход второго канала обработки информации третьего конфигурируемого процессора соединен с третьим входом шестого мажоритарного элемента и третьим входом седьмого мажоритарного элемента, инверсный выход схемы сравнения третьего конфигурируемого процессора соединен с третьим входом первого элемента И, вторым входом второго элемента И и вторым входом четвертого элемента И, выход коммутатора первого конфигурируемого процессора соединен со вторым входом первого мажоритарного элемента, третьим входом второго мажоритарного элемента и третьим входом третьего мажоритарного элемента; выход коммутатора второго конфигурируемого процессора соединен с третьим входом первого мажоритарного элемента, вторым входом второго мажоритарного элемента и первым входом третьего мажоритарного элемента; выход коммутатора третьего конфигурируемого процессора соединен с первым входом первого мажоритарного элемента, первым входом второго мажоритарного элемента и вторым входом третьего мажоритарного элемента, выход первого элемента И соединен с первым входом элемента ИЛИ, выход второго элемента И соединен с вторым входом элемента ИЛИ, выход третьего элемента И соединен с третьим входом элемента ИЛИ, выход четверого элемента И соединен с четвертым входом элемента ИЛИ, выход элемента ИЛИ соединен с вторым входом пятого элемента И, выход генератора тактовых импульсов соединен с первым входом пятого элемента И и первым входом элемента И-НЕ, выход пятого элемента И соединен с вторым входом элемента И-НЕ и входами синхронизации четвертого-седьмого мажоритарных элементов, инверсный выход элемента И-НЕ соединен с входами синхронизации первого-третьего мажоритарных элементов, выход первого-седьмого мажоритарного элемента соединен с первым-седьмым выходом данных соответственно, выход ПЗУ конфигурации соединен с входом устройства загрузки конфигурации, выход устройства загрузки конфигурации соединен с первым-третьим входами загрузки конфигурации первого-третьего конфигурируемых процессоров соответственно.