КОМАНДА И ЛОГИКА ДЛЯ ОБЕСПЕЧЕНИЯ ФУНКЦИОНАЛЬНЫХ ВОЗМОЖНОСТЕЙ ЦИКЛА ЗАЩИЩЕННОГО ХЕШИРОВАНИЯ С ШИФРОМ

1. Процессор, содержащий:
каскад декодирования для декодирования первой команды для алгоритма защищенного хеширования с шифром, причем первая команда указывает данные источника и один или более операндов-ключей; и
один или более исполняющих блоков, выполненных с возможностью в ответ на декодированную первую команду:
выполнения над данными источника первоначальной перестановки;
выполнения над подвергшимися перестановке данными источника одной или более циклических итераций алгоритма защищенного хеширования с шифром с использованием указанного одного или более операндов-ключей, причем указанная одна или более циклических итераций составляют меньше 16; и
выполнения над зашифрованными данными перестановки, обратной первоначальной;
сохранения результата исполнения первой команды в регистре-адресате.
2. Процессор по п. 1, в котором первая команда предназначена для выполнения единственной циклической итерации алгоритма защищенного хеширования с шифром с использованием алгоритма шифра Фейстеля.
3. Процессор по п. 1, в котором первая команда предназначена для выполнения единственной циклической итерации алгоритма защищенного хеширования с шифром с использованием алгоритма Стандарта шифрования данных (DES).
4. Процессор по п. 1, в котором первая команда предназначена для выполнения циклической итерации алгоритма защищенного хеширования с шифром с использованием алгоритма Стандарта тройного шифрования данных (TDES), причем число циклов указано первой командой.
5. Процессор по п. 1, в котором указанный один или более операндов-ключей указывают один или более 48-разрядных ключей.
6. Процессор по п. 1, в котором указанный один или более операндов-ключей указывают один или более 56-разрядных ключей.
7. Процессор по п. 1, в котором указанный один или более операндов-ключей указывают два TDES-ключа режима 2.
8. Процессор по п. 1, в котором указанная одна или более циклических итераций алгоритма защищенного хеширования с шифром содержат одну или более циклических итераций дешифрования, использующих один или более заданных ключей для воспрепятствования атаке.
9. Процессор по п. 1, в котором указанная одна или более циклических итераций алгоритма защищенного хеширования с шифром содержат одну или более циклических итераций TDES, использующих один или более заданных ключей для воспрепятствования атаке.
10. Процессор по п. 1, в котором первая команда указывает регистр-адресат в виде 64-разрядного операнда-адресата.
11. Процессор по п. 1, в котором первая команда неявным образом указывает регистр-адресат в виде пары 32-разрядных регистров-адресатов.
12. Процессор по п. 1, в котором первая команда указывает регистр-адресат в виде регистрового операнда-адресата по технологии SIMD.
13. Процессор по п. 12, в котором первая команда указывает указанный регистр-адресат по технологии SIMD также в качестве регистрового операнда для данных источника.
14. Способ, содержащий этапы, на которых:
декодируют первую команду для защищенного хеширования с шифром, причем первая команда указывает данные источника и один или более операндов-ключей;
выполняют над данными источника первоначальную перестановку;
выполняют, в ответ на первую команду, над подвергшимися перестановке данными источника одну или более циклических итераций алгоритма защищенного хеширования с шифром с использованием указанного одного или более операндов-ключей, причем указанная одна или более циклических итераций составляют меньше 16; и
выполняют над указанными зашифрованными данными перестановку, обратную первоначальной;
сохраняют результат исполнения первой команды в регистре-адресате в соответствии с форматом, указанным командой.
15. Способ по п. 14, в котором указанные одна или более циклических итераций алгоритма защищенного хеширования с шифром содержат одну или более циклических итераций дешифрования, использующих один или более заданных ключей для воспрепятствования атаке.
16. Способ по п. 14, дополнительно содержащий этап, на котором:
выполняют одну или более циклических итераций дешифрования с использованием одного или более заданных ключей для воспрепятствования атаке.
17. Способ по п. 16, дополнительно содержащий этап, на котором:
осуществляют случайный выбор из набора заданных ключей для воспрепятствования атаке.
18. Способ по п. 16, дополнительно содержащий этап, на котором:
осуществляют выбор из собственного набора заданных ключей для воспрепятствования атаке.
19. Способ по п. 14, в котором первая команда указывает регистр-адресат в виде 64-разрядного операнда-адресата.
20. Способ по п. 14, в котором первая команда неявным образом указывает регистр-адресат в виде пары 32-разрядных регистров-адресатов.
21. Способ по п. 14, в котором первая команда указывает регистр-адресат в виде регистрового операнда-адресата по технологии SIMD.
22. Способ по п. 21, в котором первая команда указывает упомянутый регистр-адресат по технологии SIMD также в виде регистрового операнда для данных источника и упомянутого одного или более операндов-ключей.
23. Способ по п. 14, в котором первая команда указывает формат сохранения последней итерации.
24. Способ по п. 23, дополнительно содержащий этапы, на которых:
выполняют над результатом исполнения первой команды, сохраненным в регистре-адресате, первоначальную перестановку;
выполняют, в ответ на вторую команду, над подвергшимся перестановке результатом исполнения первой команды вторую одну или более циклических итераций алгоритма защищенного хеширования с шифром, выполняемого в режиме дешифрования с использованием второго одного или более операндов-ключей, при этом вторая одна или более циклических итераций составляют меньше 16; и
выполняют над зашифрованными данными дешифрования перестановку, обратную первоначальной.
25. Способ по п. 14, дополнительно содержащий этапы, на которых:
выполняют над результатом исполнения первой команды, сохраненным в регистре-адресате, первоначальную перестановку;
выполняют, в ответ на вторую команду, над результатом исполнения первой команды, сохраненным в регистре-адресате, вторую одну или более циклических итераций алгоритма защищенного хеширования с шифром, выполняемого в режиме шифрования с использованием второго одного или более операндов-ключей, при этом вторая одна или более циклических итераций составляют меньше 16; и выполняют над указанными зашифрованными данными шифрования перестановку, обратную первоначальной.
26. Способ, содержащий этапы, на которых:
декодируют первую команду для защищенного хеширования с шифром, причем первая команда указывает данные источника и один или более операндов-ключей;
выполняют над данными источника первоначальную перестановку;
выполняют, в ответ на первую команду, над подвергшимися перестановке данными источника одну или более циклических итераций алгоритма защищенного хеширования с шифром с использованием указанного одного или более операндов-ключей в соответствии с номером цикла, указанным первой командой, причем указанная одна или более циклических итераций составляют меньше 16; и
выполняют над указанными зашифрованными данными перестановку, обратную первоначальной;
сохраняют один или более результатов исполнения первой команды в регистре-адресате в соответствии с расписанием форматов, указанным командой.
27. Способ по п. 26, дополнительно содержащий этапы, на которых:
выполняют над последним результатом исполнения первой команды, сохраненным в регистре-адресате, первоначальную перестановку;
выполняют, в ответ на вторую команду, над подвергшимся перестановке последним результатом исполнения первой команды вторую одну или более циклических итераций алгоритма защищенного хеширования с шифром, выполняемого в режиме дешифрования, с использованием второй одной или более операндов-ключей, при этом вторая одна или более циклических итераций составляют меньше 16; и
выполняют над указанными зашифрованными данными дешифрования перестановку, обратную первоначальной.
28. Способ по п. 27, дополнительно содержащий этап, на котором:
осуществляют выбор указанного второго одного или более операндов-ключей из собственного набора заданных ключей для воспрепятствования атаке.
29. Вычислительная система, содержащая:
память для хранения назначений ресурсов для запросов балансировки нагрузки по набору ресурсов обработки данных; и
процессор, содержащий:
каскад декодирования для декодирования первой команды для алгоритма защищенного хеширования с шифром, причем первая команда указывает данные источника и один или более операндов-ключей; и
один или более исполняющих блоков, выполненный с возможностью в ответ на декодированную первую команду:
выполнения над данными источника первоначальной перестановки;
выполнения над подвергшимися перестановке данными источника одной или более циклических итераций алгоритма защищенного хеширования с шифром с использованием указанного одного или более операндов-ключей, причем указанная одна или более циклических итераций составляют меньше 16; и
выполнения над указанными зашифрованными данными перестановку, обратную первоначальной; и
сохранения результата исполнения первой команды в регистре-адресате, подлежащем использованию при генерировании назначения ресурса на основании запроса из запросов балансировки нагрузки по указанному набору ресурсов обработки данных.
30. Система по п. 29, в которой первая команда предназначена для выполнения единственной циклической итерации алгоритма защищенного хеширования с шифром с использованием алгоритма шифра Фейстеля (Feistel).
31. Система по п. 29, в которой первая команда предназначена для выполнения единственной циклической итерации алгоритм защищенного хеширования с шифром с использованием алгоритма Стандарта шифрования данных (DES).
32. Система по п. 29, в которой первая команда указывает регистр-адресат в виде 64-разрядного операнда-адресата.
33. Система по п. 29, в которой первая команда неявным образом указывает регистр-адресат в виде пары 32-разрядных регистров-адресатов.
34. Система по п. 29, в которой первая команда указывает регистр-адресат в виде регистрового операнда-адресата по технологии SIMD.
35. Система по п. 29, в которой указанная одна или более циклических итераций алгоритма защищенного хеширования с шифром содержат одну или более циклических итераций TDES, использующих один или более ключей из набора заданных ключей для воспрепятствования атаке.