Топологический метод анализа дефектов

КОМПЬЮТЕРНАЯ ИНЖЕНЕРИЯ И ТЕХНИЧЕСКАЯ ДИАГНОСТИКА

УДК 519.713:681.326

ТОПОЛОГИЧЕСКИЙ МЕТОД АНАЛИЗА ДЕФЕКТОВ

ХАХАНОВА И.В., ЧУГУРОВ И.Н., ПАРФЕНТИЙА.Н.

Предлагается быстродействующий метод моделирования неисправностей, использующий предварительное разбиение модели цифрового устройства на линии сходящихся разветвлений (СР) и древовидные структуры (ДС), ориентированный на обработку цифровых проектов большой размерности вентильного уровня описания.

1. Введение

Актуальность работы определяется необходимостью значительного повышения быстродействия средств моделирования неисправностей для проектируемых цифровых систем на кристаллах программируемой логики. Рынку электронных технологий необходимы новые подходы, позволяющие на порядок повысить быстродействие анализа цифровых устройств на стадии их проектирования в целях построения тестов проверки неисправностей. Предлагаемый топологический метод анализа дефектов решает проблему оценки качества тестов проектируемых цифровых изделий на основе микросхем, имеющих сотни тысяч вентилей.

Объект анализа — цифровое устройство, реализованное в кристалле программируемой логики, спецификация которого представлена на языке VHDL.

Цель исследования — разработка быстродействующего метода моделирования дефектов для оценки качества автоматически синтезируемых тестов цифровых устройств, имплементируемых в ПЛИС.

Задачи исследования: 1. Теоретическое обоснование топологического метода анализа цифровых схем. 2. Разработка метода моделирования неисправностей, основанного на раздельной обработке СР и ДС. 3. Алгоритмическая реализация метода моделирования на основе реконфигурирования модели устройства в процессе анализа неисправностей и применения процедур обратного прослеживания в целях существенного уменьшения времени оценки качества тестов.

Топологический метод анализа является дальнейшим развитием и усовершенствованием обратного дедуктивно-параллельного моделирования неисправностей; специализированных алгоритмов повышения быстродействия анализа неисправностей [1-

3]; дедуктивной модели транспортирования неисправностей [4,5]; параллельного метода обработки списков дефектов функционального элемента [4,6] и алгоритма о братного прослеживания примитивов [7] при обработке цифрового устройства.

2. Модель анализа неисправностей

Модель дедуктивно-параллельного синхронного анализа неисправностей дискретного объекта позволяет за одну итерацию обработки схемы вычислять все дефекты, проверяемые на двоичном тест-векторе. Она описывается следующим уравнением [3,4]:

L = T © F,

где F = (Fm+i,Fm+2,...,F1,...Fn)(i = m + 1,n) - функции исправного поведения устройства; m — число его входов; Y1 = F1(X11,...,X1j,...,X1ni) — ni -входовой i-й элемент схемы, реализующий F1 для определения состояния линии (выхода) Y1 на тествекторе Tt; Ху - j-й вход i-го элемента; тест

T = (Ti,T2,...,Tt,...,Tk) — упорядоченная совокупность двоичных векторов, доопределенная в процессе исправного моделирования на множестве входных, внутренних и выходных линий, объединенная в матрицу

T = [Tti]

T11,T12v. .,T11,.. •,T1n

TtbTt2v .,Tt1,... ,Ttn

TkbTk2v -,Tk1,. ..,Tkn

невходная координата которой определяется моделированием функции Tt1 = Y1 = F1

на тест-векторе Tt; L = (Li,L2,...,Lt,...,Lk) — множество дедуктивных схем или моделей, определяемых выражением (1), где

Lt =

—дедуктивная функция (Д Ф) параллельного моделирования неисправностей на тесте Tt, соответствующая исправному элементу F1, которая дает возможность вычислять список входных неисправностей, транспортируемых на выход элемента F1 [8].

Понятие синхронности введенной модели (1) определяется условием: At = (t j+i -1 j) >> т >> Т1, когда интервал времени между сменой входных наборов (tj+i -tj), подаваемых на схему, намного больше максимальной задержки схемы т и элемента "ч . Это позволяет исключить время как несущественный параметр [8], что используется в технологиях моделирования и синтеза тестов.

С учетом разбиения теста на составляющие векторы уравнение (1) получения ДФ для Tt є T принимает

69

РИ, 2003, № 4

следующий вид: Lt = Tt © F. Если функциональное описание цифрового устройства представлено компонентами (примитивами), формирующими состояния всех линий схемы, то в качестве формулы преобразования исправной модели примитива F; на тест-векторе Tt в дедуктивную функцию Ltj выступает выражение

Ltl = Tt ©Fj = fti[(Xu ©Ttl),(X12 ©Tt2),...

...,

которое является основой дедуктивного анализа цифровых проектов [3, 6].

В целях описания алгоритма анализа дефектов на основе выражения (4) вводятся следующие определения.

Определение 1. Вектор проверяемых на тест-векторе Tt є T нулевых (единичных) дефектов

S0 = (S10,...,S°,...,Sn) (S1 = (Sl sl sn)) есть упорядоченное в соответствии с нумерацией линий схемы множество одиночных константных неисправностей, где единичное значение координаты вектора s0 = 1; (sj = 1) свидетельствует о проверке дефекта = 0 (= 1) линии с номером i на текущем входном наборе Tt є T и непроверке этой неисправности в противном случае, когда s0 = 0; (s1 = 0).

Определение 2. Вектор проверенных на тесте Т нулевых (единичных) дефектов

D0 =

есть упорядоченное в соответствии с нумерацией линий схемы множество одиночных константных неисправностей, где единичное значение координаты вектора d0 = 1; (D1 = 1) свидетельствует о проверке дефекта = 0 (= 1) линии с номером i на хотя бы одном наборе Tt є T и непроверке этой неисправности в противном случае, когда D0 = 0; (Dl = 0) .

Определение 3. Матрица проверяемых на тест-векторе Tt є T дефектов M = [Mjj], размерностью n x n , есть форма задания списка одиночных константных неисправностей, где ее координаты первоначально инициируются в соответствии с выражением

[Mj]

0 ^ (1 * j);

1 ^ (1 = j).

В процессе моделирования тест-вектора нулевые координаты матрицы могут доопределяться единицами Mjj = 1, что соответствует проверке неисправностей, инверсных состояниям координат тествектора Tti є Tt.

Определение 4. Линия называется невходной X , если она является выходной Y или внутренней Z, т. е. не относится к внешним входам X схемы. Невходная линия является выходной Y, если она соединена с выходным контактом схемы.

С учетом введенных определений практическая реализация выражения (4) оформляется в следующий алгоритм дедуктивно-параллельного анализа дефектов только линий сходящихся разветвлений.

1. Определение начального значения индекса обрабатываемого тест-вектора t=0.

Инициализация векторов проверенных дефектов: V1(d0 = 0; d1 = 0).

2. Определение номера очередного входного набора t=t+1 для Tt є T. Если входных наборов нет (t > k) — конец моделирования.

3. Исправное моделирование всех примитивов F;(i = й) схемы на входном наборе xtX є xt в целях доопределения невходных координат вектора

TtX є Tt:

TtX = f

Идентичность вектора исправного моделирования линий в двух соседних итерациях Tt = Tt является условием перехода к следующему пункту.

Примечание. Для моделирования последовательностных схем и организации событийности используется анализ пары соседних векторов (Tt_1,Tt). Примитив F; (i = 1,n) моделируется, если на линиях выполняется условие [TX1 (F; ) ф TtX (Fi)] — наличие изменений на входах рассматриваемого элемента.

4. Инициализация матрицы проверяемых на тествекторе дефектов M = [Mjj] в соответствии с выражением (5). Инициализация векторов проверяемых дефектов Vi(s° = 0; sj = 0). Реконфигурирование всех примитивов F; (1 = 1,n) на основе применения формулы (4) для текущего вектора исправного

состояния Tt є T в целях получения дедуктивной схемы Lt ^ V1(Ltj = Tt © Fj).

5. Параллельное моделирование неисправностей с помощью полученных дедуктивных функций Lt; є Lt путем выполнения регистровых операций над строками матрицы проверяемых дефектов М в целях доопределения координат, соответствующих невходным линиям схемы.

6. Формирование векторов проверяемых дефектов путем применения формул:

s0 =

VieY VieY

ко всем строкам матрицы, соответствующим выходным наблюдаемым линиям схемы.

7. При идентичности списков неисправностей в двух соседних итерациях (s0 v s1)r_1 = (s0 v s1)r (r — индекс итерации) определяется качество тествектора Tt є T по формуле

70

РИ, 2003, № 4

1 n 0 1

Q

Z11 i=1

и осуществляется переход к следующему пункту, иначе, если наблюдается исчезновение проверяемых неисправностей в итерации r по сравнению с

r-1: 3i[(S° v s1 =1)Г 1 &(S° v S' = 0)Г], выполняется исключение таких дефектов из процесса моделирования по правилу

(S0 = si = 0) ^ Vi[(s0 V s1 = 1)Г“1 &(S0 Vs1 = 0)Г]. (9) Переход к п. 5.

8. Формирование векторов проверенных дефектов в соответствии с выражением

D0 = D0 v S0, D1 = D1 v S1

и вычисление качества теста по формуле 1 n

Q

2n i=1

Переход к п. 2.

Предложенная алгоритмическая реализация ориентирована как на табличное описание примитивов произвольной сложности RTL-уровня, так и на вентильное представление цифровых систем. Быстродействие алгоритма практически инвариантно компилятивным и интерпретативным моделям циф -ровых устройств, однако чисто интерпретативная реализация является более технологичной с позиции программирования.

3. Топологический ОДП-метод моделирования

Проведем модификацию процедуры суперпозиции в сторону обратного прослеживания дефектов на топологии схемы. Использованию процедуры обратной суперпозиции или обратного прослеживания в общем случае препятствует невозможность выполнения одномерной активизации, которая может быть проиллюстрирована двумя вариантами некорректности, представленными следующим примером.

Пример 1. Выполним анализ схем (рис. 1) в целях определения множества проверяемых дефектов на заданных тест-векторах с помощью процедуры обратной суперпозиции.

Рис. 1. Ложная проверка и непроверка дефектов

Для обеих схем активизация неисправностей на линиях а и b дает некорректные результаты их проверки.

В левой схеме константная неисправность 21 ложно проверяется на одномерном пути 2-5-6 с помощью процедуры обратного прослеживания. Однако при

этом не учитывается тот факт, что данный дефект изменяет состояние линии 4 с 1 на 0, что создает условия запрета транспортирования неисправности на выход схемы. Поэтому неисправность на линии а — 21 является ложнопроверяемой на наборе (101) при рассмотрении ее транспортирования по одномерному пути активизации.

Правая схема является примером альтернативной ситуации — к выходу 6 нет одномерного пути транспортирования дефектов с внешних входов и, в частности, от линии b. Тем не менее, неисправность на упомянутой линии — 21 проверяется, поскольку ее присутствие создает кратный дефект на линиях 4 и 5, который изменяет состояние выходной линии схемы. В обоих случаях имеется существенная некорректность, которая не позволяет использовать только идею одномерности при отслеживании пути транспортирования неисправностей от выходов ко входам схемы. Однако учитывая, что некорректность связана исключительно с одномерной активизацией неисправностей сходящихся разветвлений, необходимо сначала выполнить только их обработку, а затем исключить из рассмотрения, сделав структуру схемы древовидной и пригодной для одномерного обратного прослеживания. Естественно, для этого на стадии предварительного анализа (блок P, рис.2) следует выполнить дополнительную процедуру определения всех сходящихся разветвлений.

Рис. 2. Алгоритм топологического моделирования

Поскольку далее будет рассматриваться анализ неисправностей в привязке к топологиии схемы цифрового устройства, то естественным представляется назвать алгоритм анализа топологическим. Таким образом, топологический с обратным прослеживанием дедуктивно -параллельный алгоритм (ТОДП) моделирования цифровых систем (см.рис. 2) можно представить шагами:

1. Анализ исправного поведения цифрового устройства на заданном входном наборе.

РИ, 2003, № 4

71

2. Преобразование схемы на текущем тест-векторе в дедуктивную модель.

3. Моделирование неисправностей СР сходящихся разветвлений по дедуктивной модели схемы.

4. Обратное прослеживание проверяемых неисправностей примитивов по Д С дедуктивной модели.

П. 3 ориентирован на обработку только сходящихся разветвлений, количество которых значительно меньше остальных линий; п. 4 — на моделирование неисправностей линий, относящихся к древовидным подграфам. Теоретическим обоснованием применения последнего пункта является доказательство следующих теорем и формулировка след стий из них.

Лемма. Сходящиеся разветвления r1 є R1 в комбинационной схеме являются причиной появления кратных дефектов на входах примитивов.

Доказательство. Пусть комбинационная схема не имеет сходящихся разветвлений. В этом случае она представлена древовидной структурой. Тогда пересечение подграфов-предшественников (экстраобразов) для любых входов примитивного элемента равно пустому множеству

f*

Это справедливо для примитивов первого уровня, где входы элементов являются входами схемы, занумерованными различными идентификаторами линий. Если примитив находится внутри схемы, то в силу древовидности (12) любые два входа не будут иметь хотя бы одного общего предшественника. Иначе нарушится условие древовидности графовой структуры. Таким образом, два любых входа примитива древовидной схемы, не имея общих предшественников, не будут иметь и общих неисправностей на конкретном двоичном входном наборе, которые могут быть протранспортированы через рассматриваемый элемент.

Теорема 1. Для древовидной структурыдедуктивной схемы инверсный вход примитива И: Xi є L запрещает транспортирование всех неисправностей, принадлежащих линиям-предшественникам.

Доказательство. Во-первых, инверсия на входе может иметь место на примитиве, имеющем две и более входные линии, во-вторых, она означает вычитание списка неисправностей, принадлежащего данному входу, учитывая изоморфизм XiXj « Xj \Xi. Но согласно лемме, пересечение двух списков линий-предшественников, относящихся ко входам одного примитива, равно пустому множеству (12). Следовательно, вычитание списка линий-предшественников никогда не уменьшит мощность любого другого списка, относящегося к неинверсному входу рассматриваемого элемента. Таким образом, для древовидных структур комбинационных схем всегда будет выполняться условие:

f *(Xi)\f*(Xj) = f*(Xi) ^ f*(Xi) n f*(Xj) = 0.

Теорема 2. Если в древовидной структуре дедуктивной схемы L существует примитив И, имеющий более одного неинверсного входа XiXj, то такой элемент запрещает транспортирование всех неисправностей, принадлежащих линиям-предшественни-кам всех его входов.

Доказательство. Наличие двух и более неинверсных, прямых входов в дедуктивном элементе означает пересечение списков линий, являющихся предшественниками для рассматриваемых входов. Но поскольку, согласно лемме, входы одного примитива Д С не имеют общих предшественников, то отсюда следует, что пересечение упомянутых списков будет всегда равно пустому множеству:

f*(Xi)nf*(Xj) = 0^XiXj .

Если же дедуктивный элемент имеет и входы с инверсией, то согласно теореме 1 вычитание из полученного пустого множества предшественников любого непустого, принадлежащего входу с инверсией, дает также пустой результат.

Следовательно, дедуктивный элемент И, имеющий более одного неинверсного входа, не пропустит через себя неисправности линий предшественников.

Следствия: 1) Инверсный вход дедуктивного элемента И запрещает активизацию всех неисправностей линий-предшественников, относящихся к данному входу. 2) Если дедуктивный примитив имеет более одного неинверсного входа, то все его входы следует определить инверсными. 3) Дедуктивный элемент И пропустит неисправности линий-предшественников только по неинверсному входу, который должен быть единственным. 4) Дедуктивный элемент ИЛИ не может иметь инверсных входов. 5) Сходящееся разветвление отмечается инверсией (кружком на линии ветвления), если его неисправность не проверяется на тествекторе. 6) Инверсия на линии, входной или выходной, является условием разрыва активизации неисправностей и прекращения обратного прослеживания дефектов по рассматриваемой ветви древовидной структуры. 7) Проверяемую на тествекторе линию сходящегося разветвления (на топологическом рисунке схемы далее отмечается жирным кружочком) при выполнении процедуры обратного прослеживания следует рассматривать как наблюдаемый выход схемы. 8) Интерпретация результата топологического моделирования: неисправности линий, не отмеченные знаками инверсий на дедуктивной модели схемы, проверяются.

В качестве иллюстрации основных шагов топологического моделирования ниже предлагаются следующие два примера.

Пример 2. Пусть дано цифровое устройство (рис. 3, первая схема, при рассмотрении сверху вниз), содержащее 3 сходящихся разветвления.

Устройство имеет 16 линий, в том числе 7 входов, на них подается тест-вектор 1011111, для которого

72

РИ, 2003, № 4

следует определить проверяемые дефекты константного типа. Состояния линий после исправного моделирования представлены в скобках. Результат процесса преобразования исправной модели устройства в дедуктивную и моделирование неисправностей линий СР зафиксирован на второй схеме. Здесь определено, что все неисправности разветвлений (2, 10, 13), инверсные по отношению к исправному состоянию этих линий, являются проверяемыми. Факт проверки отмечен на схеме дополнительно черными кружочками.

т т

3

Рис. 3. Моделирование схемы с разветвлениями

Процедура обратного прослеживаниия неисправностей в целях определения списка проверяемых заключается в построении максимальных древовидных подграфов, ограниченных на топологии прозрачными кружочками. Черные кружочки есть проверяемые линии разветвлений, которые следует рассматривать на третьей схеме (см. рис. 3) как наблюдаемые выходы. Здесь же обозначены все неисправности, проверяемые на тест-векторе: {2, 8, 9, 10, 11, 12, 13, 14, 15, 16}. Знакдефекта определяется инверсией по отношению к состоянию исправного поведения линии. Для моделирования данного цифрового устройства истинным является утверждение: неисправности линий, не отмеченные прозрачными кружочками (знаками инверсии), проверяются.

Пример 3. Определить список проверяемых на тест-векторе 10111 неисправностей для цифрового устройства, представленного на рис. 4, содержащего 2 сходящихся разветвления.

Рис. 4. Схема с двумя разветвлениями РИ, 2003, № 4

Здесь интерес представляет непроверка неисправностей линий 9 и 10 наряду с фактом проверяемости линий 7 и 8, благодаря наличию сходящегося разветвления 8, моделирование неисправности которого показало, что она транспортируется на внешний выход 11.

Пример 4. Определить список проверяемых на тест-векторе 10111 неисправностей для цифрового устройства, представленного на рис. 5.

Рис. 5. Схема с непроверяемым разветвлением

Результат топологического моделирования показал, что непроверка сходящегося разветвления 8 запрещает транспортирование всех дефектов, которые относятся к линиям-предшественникам упомянутого разветвления. Поэтому проверяемыми зафиксированы неисправности только для линий 10 и 11. Иначе проверяются дефекты тех линий, которые не отмечены знаками инверсий.

На рис. 6 представлена структура эволюционного развития методов моделирования неисправностей. В основу положены дедуктивный (Д) и параллельный (П) алгоритмы. Далее был разработан универсальный, но относительно медленный, дедуктивнопараллельный метод (ДП). Затем был реализован ОД П-метод, ориентированный на быструю обработку моделей цифровых систем. Последний был модифицирован к ТОДП-методу, который ориентирован на вентильный уровень представления цифровых систем. При этом в описании устройства предварительно осуществляется поиск множества сходящихся разветвлений и выделение древовидных структур как дополнение к СР. Для моделирования сходящихся разветвлений используется универсальный дедуктивно-параллельный алгоритм, для анализа древовидных структур — ОДП- и ТОДП-методы. Такое разделение функций обработки цифровых схем большой размерности позволяет как минимум на порядок повысить быстродействие моделирования неисправностей по сравнению с базовыми методами (дедуктивный и параллельный).

Методы

моделирования

Рис. 6. Эволюция методов моделирования

73

4. Заключение

Предложенный метод моделирования неисправностей ориентирован на обработку цифровых устройств на основе ПЛИС, содержащих миллионы вентилей. Тестовые эксперименты программной реализации метода на сотнях цифровых комбинационных и последовательностных схем дали хорошие результаты по быстродействию по сравнению с традиционными алгоритмами параллельного и дедуктивного моделирования. Отдельные примеры анализа быстродействия разработанного метода (обработка тест-примеров на 1000 входных последовательностей, IBM PC 500 МГц, 256 Мбайт) и существующих базовых показаны на рис. 7. Ускорение моделирования составляет не менее десяти раз. На рис. 8 представлены результаты анализа быстродействия трех реализованных методов моделирования цифровых схем на одном и том же компьютере при обработке 1000 векторов. Показано преимущество ТОДП-метода перед (обратным) дедуктивно-параллельным. Выигрыш в быстродействии более существенен для схем большой размерности. Число сходящихся разветвлений в тест-схемах в среднем составляет 20% от общего количества линий.

Рис. 7. Анализ быстродействия систем моделирования

Время, м:с

Рис. 8. Анализ быстродействия методов моделирования

Анализ дефектов топологическим методом требует линейных затрат памяти и времени в функции от числа линий и квадратичных затрат для обработки сходящихся разветвлений:

Q = (r2/W) + 2n + n(1 - r/n), где (r2/W) - время моделирования неисправностей r сходящихся раз -

ветвлений; 2n = nr + np, nr = n — время реконфигурирования примитивов схемы на входном наборе; np = n — время поиска подграфов линий, соответствующих непроверяемым сходящимся разветвлениям; n(1 - 3r) — время выполнения процедуры суперпозиции на множестве линий схемы без сходящихся разветвлений и предшественников для непроверяемых СР.

Выигрыш в быстродействии предложенного метода тем больше, чем меньше сходящихся разветвлений в схеме цифрового устройства.

Таким образом, основным результатом данной работы является усовершенствование дедуктивнопараллельного метода моделирования неисправностей цифровых систем, заключающееся в:

1) создании обобщенной модели процесса дедуктивно-параллельного анализа цифровой схемы, ориентированного на обработку сходящихся разветвлений;

2) разработке топологического алгоритма моделирования неисправностей по древовидной структуре цифровой системы, имеющего линейную вычислительную сложность в зависимости от числа линий схемы.

Литература: 1. Wang X., Hill F.G., Mi Zh. A sequential circuit faulf simulation by surrogate fault propagation // Proc. 1989 IEEE International test conference, IEEE Computer society, 1989. P. 9-18. 2. Nishida T., Miyamoto S, Kozawa T, Satoh K. RFSIM: Reduced fault simulator // IEEE Transactions on computer-aided design. 1987. Vol. CAD-6, No 3. P. 392-402. 3. Hahanov VI, Babich A.V., Hyduke S.M. Test Generation and Fault Simulation Methods on the Basis of Cubic Algebra for Digital Devices. Proceedings of the Euromicro Symposium on Digital Systems Design DSD2001. Warsaw, Poland. September, 46, 2001. P. 228-235. 4. ХахановВ.И, ХакХМ. Джахирул, Масуд М.Д. Мехеди. Модели анализа неисправностей цифровых систем на основе FPGA, CPLD // Технология и конструирование в электронной аппаратуре. 2001. № 2. С. 3-11. 5. Levendel Y.H., MenonP.R. Comparison of fault simulation methods — Treatment of unknown signal values // Journal of digital systems. 1980. Vol. 4. P. 443-459. 6. Abramovici M, Breuer M.A. and Friedman A.D. Digital systems testing and testable design. Computer Science Press. 1998. 652 p. 7. Убар P.P. Анализ диагностических тестов для комбинационных цифровых схем методом обратного прослеживания неисправностей / / Автоматика и телемеханика. 1977. №8. C.168-176. 8. Автоматизированное проектирование цифровых устройств / С.С.Бадулин, Ю.М.Барнаулов и др./ Под ред. С.С. Бадулина. М.: Радио и связь. 1981. 240 с.

Поступила в редколлегию 11.12.2003

Рецензент: д-р техн. наук, проф. Кривуля Г.Ф.

Хаханова Ирина Витальевна, канд. техн. наук, доцент кафедры АПВТ ХНУРЭ. Научные интересы: проектирование и диагностика цифровых устройств. Увлечения: английский язык, гитара. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 70-21-326. E-mail: hahanov@kture.kharkov.ua

Чугуров Игорь Николаевич, соискатель кафедры АПВТ ХНУРЭ. Научные интересы: техническая диагностика цифровых устройств. Увлечения: баскетбол, футбол, автопутешествия. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 70-21-326. E-mail: hahanov@kture.kharkov.ua

Парфентий Александр Николаевич, аспирант кафедры АПВТ ХНУРЭ. Научные интересы: техническая диагностика цифровых устройств. Увлечения: путешествия. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 70-21-326. E-mail: hahanov@kture.kharkov.ua

РИ, 2003, № 4

74