БЫСТРОДЕЙСТВУЮЩИЙ ОПЕРАЦИОННЫЙ УСИЛИТЕЛЬ С ДИФФЕРЕНЦИРУЮЩИМИ ЦЕПЯМИ КОРРЕКЦИИ ПЕРЕХОДНОГО ПРОЦЕССА
HIGH-SPEED OPERATIONAL AMPLIFIER WITH DIFFERENTIATED TRANSIENT CORRECTION CIRCUITS

Изобретение относится к области радиотехники и микроэлектроники и может быть использовано в различных аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков.
В современной радиоэлектронной аппаратуре, приборостроении и измерительной технике находят применение быстродействующие операционные усилители (ОУ), которые определяют динамические параметры многих аналоговых интерфейсов, АЦП, драйверов линий связи и т.п.
Методам повышения максимальной скорости нарастания выходного напряжения ОУ (SR) с различной архитектурой посвящено значительное количество патентов, монографий и статей, в т.ч.  [1-19].
В современной микроэлектронике широкое распространение получили операционные усилители с двухкаскадной архитектурой, которая включает входной дифференциальный каскад (ДК), два токовых зеркала и буферный усилитель [1-19]. Предлагаемое изобретение относится к данному классу устройств.
Ближайшим прототипом (фиг. 1) заявляемого устройства является ОУ по патенту US 5.374.897, fig. 2, 1994 г. Кроме этого данная схема представлена в US 6.542.032, fig.2, 2003 г., US 5.512.859, fig.4, 1996 г., US 2005/0024149, fig.2, fig. 4, 2005 г. ОУ-прототип (фиг. 1) содержит первый 1 и второй 2 входы устройства, потенциальный выход устройства 3, токовый выход устройства 4, связанный со входом буферного усилителя 5, а также токовыми выходами первого 6 и второго 7 токовых зеркал, которые согласованы соответственно с первой 8 и второй 9 шинами источника питания, первый 10 входной транзистор, эмиттер которого связан с первой 8 шиной источника питания через первый 11 источник опорного тока, база подключена к первому 1 входу устройства, а коллектор согласован со второй 9 шиной источника питания, второй 12 входной транзистор, эмиттер которого связан со второй 9 шиной источника питания через второй 13 источник опорного тока, база подключена к первому 1 входу устройства, а коллектор согласован с первой 8 шиной источника питания, третий 14 входной транзистор, эмиттер которого связан с первой 8 шиной источника питания через третий 15 источник опорного тока, база подключена ко второму 2 входу устройства, а коллектор согласован со второй 9 шиной источника питания, четвертый 16 входной транзистор, эмиттер которого связан со второй 9 шиной источника питания через четвертый 17 источник опорного тока, база подключена ко второму 2 входу устройства, а коллектор согласован с первой 8 шиной источника питания, первый 18 выходной транзистор, база которого соединена с эмиттером первого 10 входного транзистора, а коллектор согласован с первой 8 шиной источника питания, второй 19 выходной транзистор, база которого соединена с эмиттером второго 12 входного транзистора, а коллектор согласован со второй 9 шиной источника питания, третий 20 выходной транзистор, база которого соединена с эмиттером третьего 14 входного транзистора, а коллектор соединен со входом первого 6 токового зеркала, четвертый 21 выходной транзистор, база которого соединена с эмиттером четвертого 16 входного транзистора, а коллектор соединен со входом второго 7 токового зеркала, первый 22 корректирующий конденсатор, связанный со входом буферного усилителя 5.
p1
p2
p3
p4
Следует отметить, что архитектура ОУ фиг. 1 с двумя токовыми зеркалами и входным дифференциальным каскадом на комплементарных биполярных транзисторах, включающем четыре эмиттерных повторителя на транзисторах 10, 12, 14 и 16, достаточно популярна в современной электронике и является основой многих быстродействующих серийных аналоговых микросхем [1-19]. Однако из-за наличия паразитных емкостей C, C, C, C  в цепи эмиттеров вышеназванных входных эмиттерных повторителей известные схемы ОУ не реализуют предельные параметры по максимальной скорости нарастания выходного напряжения (SR). Действительно, входной положительный импульсный сигнал большой амплитуды на базах первого 14 и второго 16 входных транзисторов в ОУ со 100% отрицательной обратной связью передается на базу первого 20 выходного транзистора входного каскада как «пилообразное» напряжение:
б
0
p3
U=(I/C)⋅t,      (1)
0
р3
где I – статический ток третьего 11 источника опорного тока; С – суммарная паразитная емкость в эмиттере первого 14 входного транзистора, зависящая от паразитной емкости третьего 11 источника опорного тока  и емкости коллектор-база первого 20 выходного транзистора.
0
р1
р4.
Как следствие, это ограничивает производную тока коллектора первого 20 выходного транзистора (см. уравнение (1)), далее – производную выходного тока первого 6 токового зеркала и тока перезаряда первого 22 корректирующего конденсатора ОУ. Эти эффекты  ограничивают предельные значения  SR ОУ. Данный недостаток присущ всем известным архитектурам ОУ рассматриваемого класса [1-19]. На практике он минимизируется за счет увеличения численных значений  I, что увеличивает входные токи ОУ и его общее энергопотребление. Возможно также применение более высокочастотных и, как следствие более дорогих технологий, уменьшающих паразитные емкости С –С
Таким образом, существенный недостаток известного ОУ фиг. 1 состоит в том, что при его инвертирующем или неинвертирующем включении с традиционными резисторами общей отрицательной обратной связи, он имеет невысокую скорость нарастания выходного напряжения в режиме большого сигнала. Это обусловлено малыми значениями токов перезаряда его первого корректирующего конденсатора 22. По многим причинам этот ток не может выбираться большим. Кроме этого, ОУ-прототип фиг. 1 характеризуется разными значениями SR выходного напряжения при положительной и отрицательной полярностях большого входного импульсного сигнала.
Основная задача предлагаемого изобретения состоит в повышении предельных значений SR без ухудшения энергетических параметров ОУ в статическом режиме, а также без использования дорогостоящих СВЧ технологических процессов его изготовления.
Поставленная задача достигается тем, что в операционном усилителе фиг.1, содержащем первый 1 и второй 2 входы устройства, потенциальный выход устройства 3, токовый выход устройства 4, связанный со входом буферного усилителя 5, а также токовыми выходами первого 6 и второго 7 токовых зеркал,  которые согласованы соответственно с первой 8 и второй 9 шинами источника питания, первый 10 входной транзистор, эмиттер которого связан с первой 8 шиной источника питания через первый 11 источник опорного тока, база подключена к первому 1 входу устройства, а коллектор согласован со второй 9 шиной источника питания,  второй 12 входной транзистор, эмиттер которого связан со второй 9 шиной источника питания через второй 13 источник опорного тока, база подключена к первому 1 входу устройства, а коллектор согласован с первой 8 шиной источника питания, третий 14 входной транзистор, эмиттер которого связан с первой 8 шиной источника питания через третий 15 источник опорного тока, база подключена ко второму 2 входу устройства, а коллектор согласован со второй 9 шиной источника питания, четвертый 16 входной транзистор, эмиттер которого связан со второй 9 шиной источника питания через четвертый 17 источник опорного тока, база подключена ко второму 2 входу устройства, а коллектор согласован с первой 8 шиной источника питания, первый 18 выходной транзистор, база которого соединена с эмиттером первого 10 входного транзистора, а коллектор согласован с первой 8 шиной источника питания, второй 19 выходной транзистор, база которого соединена с эмиттером второго 12 входного транзистора, а коллектор согласован со второй 9 шиной источника питания, третий 20 выходной транзистор, база которого соединена с эмиттером третьего 14 входного транзистора, а коллектор соединен со входом первого 6 токового зеркала, четвертый 21 выходной транзистор, база которого соединена с эмиттером четвертого 16 входного транзистора, а коллектор соединен со входом второго 7 токового зеркала, первый 22 корректирующий конденсатор, связанный со входом буферного усилителя 5, предусмотрены новые элементы и связи – эмиттер первого 18 выходного транзистора связан с эмиттером четвертого 21 выходного транзистора, эмиттер второго 19 выходного транзистора подключен к эмиттеру третьего 20 выходного транзистора, причем между базами первого 18 и второго 19 выходных транзисторов  включен второй 23 корректирующий конденсатор, а между базами третьего 20 и  четвертого 21 выходных транзисторов включен третий 24 корректирующий конденсатор.
На чертеже фиг. 1 показана схема ОУ-прототипа, а на чертеже фиг. 2 – схема заявляемого быстродействующего операционного усилителя в соответствии с формулой изобретения.
1
11
2
15
3
13
4
17
23
24
p1
p3
p2
p4
22
На чертеже фиг. 3 приведена схема заявляемого ОУ фиг. 2 в неинвертирующем включении со 100% отрицательной обратной связью в среде LTspice на n-p-n биполярных транзисторах ОАО «Интеграл» (г. Минск, Беларусь) при t=27°C, напряжениях на шинах питания ±10 В, источниках опорного тока I(I)=I(I)=I(I)=I(I)=100 мкА, емкостях второго 23 и третьего 24 корректирующих конденсаторов Ск1(С)=Ск2(С) = 0, емкостях паразитных конденсаторов Ск01(С)=Ск02(С)=Ск03(С)=Ск04(С)=2 пФ, емкости первого 22 корректирующего конденсатора Ск0(С)=5 пФ, сопротивлении резистора в высокоимпедансном узле R1=1 ГОм.
На чертеже фиг. 4 представлены логарифмические амплитудно-частотные характеристики (ЛАЧХ) разомкнутого и замкнутого ОУ фиг. 3.
23
24
p1
p3
p2
p4
На чертеже фиг. 5 приведены графики переднего фронта переходного процесса в ОУ фиг. 3 при разных значениях емкостей второго 23 и третьего 24 корректирующих конденсаторов Ск1(С)=Ск2(С)= 0/20 пФ/30 пФ и фиксированной емкости паразитных конденсаторов Ск01(С)=Ск02(С)=Ск03(С)=Ск04(С)=2 пФ.
23
24
p1
p3
p2
p4
На чертеже фиг. 6 представлены графики переднего фронта переходного процесса в ОУ фиг. 3, который в отличие от фиг. 5, имеет увеличенные масштабы при разных значениях емкостей второго 23 и третьего 24  корректирующих конденсаторов Ск1(С)=Ск2(С)= 0/20 пФ/30 пФ и фиксированной емкости паразитных конденсаторов Ск01(С)=Ск02(С)=Ск03(С)= =Ск04(С)=2 пФ.
23
24
p1
p3
p2
p4
На чертеже фиг. 7 представлены графики заднего фронта переходного процесса в ОУ фиг. 3 при разных значениях емкостей второго 23 и третьего 24 корректирующих конденсаторов Ск1(С)=Ск2(С)= 0/20 пФ/30 пФ и фиксированной емкости паразитных конденсаторов Ск01(С)=Ск02(С)=Ск03(С)=Ск04(С)=2 пФ.
23
24
p1
p3
p2
p4
На чертеже фиг. 8 представлены графики заднего фронта переходного процесса в ОУ фиг. 3 в увеличенном масштабе при разных значениях емкостей второго 23 и третьего 24 корректирующих конденсаторов 23 и 24 Ск1(С)=Ск2(С)=0/20 пФ/30 пФ и фиксированной емкости паразитных конденсаторов Ск01(С)=Ск02(С)=Ск03(С)=Ск04(С)=2 пФ.
23
24
p1
p3
p2
p4
На чертеже фиг. 9 показаны графики переднего фронта переходного процесса в ОУ фиг. 3 при емкостях второго 23 и третьего 24 корректирующих конденсаторов Ск1(С)=Ск2(С)=0/3 пФ /20 пФ/30 пФ для случая, когда емкости паразитных конденсаторов имеют уменьшенное значение: Ск01(С)=Ск02(С)=Ск03(С)=Ск04(С)=1 пФ за счет использования СВЧ технологических процессов.
23
24
p1
p3
p2
p4
На чертеже фиг. 10 приведены графики заднего фронта переходного процесса в ОУ фиг. 3 при емкостях второго 23 и третьего 24 корректирующих конденсаторов Ск1(С)=Ск2(С)=0/3 пФ /20 пФ/30 пФ и уменьшенных емкостях паразитных конденсаторов Ск01(С)=Ск02(С)=Ск03(С)=Ск04(С)=1 пФ.
Быстродействующий операционный усилитель с дифференцирующими цепями коррекции переходного процесса фиг. 2 содержит первый 1 и второй 2 входы устройства, потенциальный выход устройства 3, токовый выход устройства 4, связанный со входом буферного усилителя 5, а также токовыми выходами первого 6 и второго 7 токовых зеркал,  которые согласованы соответственно с первой 8 и второй 9 шинами источника питания, первый 10 входной транзистор, эмиттер которого связан с первой 8 шиной источника питания через первый 11 источник опорного тока, база подключена к первому 1 входу устройства, а коллектор согласован со второй 9 шиной источника питания,  второй 12 входной транзистор, эмиттер которого связан со второй 9 шиной источника питания через второй 13 источник опорного тока, база подключена к первому 1 входу устройства, а коллектор согласован с первой 8 шиной источника питания, третий 14 входной транзистор, эмиттер которого связан с первой 8 шиной источника питания через третий 15 источник опорного тока, база подключена ко второму 2 входу устройства, а коллектор согласован со второй 9 шиной источника питания, четвертый 16 входной транзистор, эмиттер которого связан со второй 9 шиной источника питания через четвертый 17 источник опорного тока, база подключена ко второму 2 входу устройства, а коллектор согласован с первой 8 шиной источника питания, первый 18 выходной транзистор, база которого соединена с эмиттером первого 10 входного транзистора, а коллектор согласован с первой 8 шиной источника питания, второй 19 выходной транзистор, база которого соединена с эмиттером второго 12 входного транзистора, а коллектор согласован со второй 9 шиной источника питания, третий 20 выходной транзистор, база которого соединена с эмиттером третьего 14 входного транзистора, а коллектор соединен со входом первого 6 токового зеркала, четвертый 21 выходной транзистор, база которого соединена с эмиттером четвертого 16 входного транзистора, а коллектор соединен со входом второго 7 токового зеркала, первый 22 корректирующий конденсатор, связанный со входом буферного усилителя 5. Эмиттер первого 18 выходного транзистора связан с эмиттером четвертого 21 выходного транзистора, эмиттер второго 19 выходного транзистора подключен к эмиттеру третьего 20 выходного транзистора, причем между базами первого 18 и второго 19 выходных транзисторов  включен второй 23 корректирующий конденсатор, а между базами третьего 20 и  четвертого 21 выходных транзисторов включен третий 24 корректирующий конденсатор.
Рассмотрим работу предлагаемого быстродействующего ОУ фиг. 2.
р1
c23
11
(+)
При большом импульсном сигнале на инвертирующем входе 1 ОУ первый 10 входной транзистор практически мгновенно запирается, а паразитный конденсатор С заряжается током первого 11 источника опорного тока, к которому добавляется значительный импульсный ток i>>I через второй 23 корректирующий конденсатор:
01
11
c23
c23
(+)
(+)
(+)
i=I+i ≈ i.     (2)
A
вых.1
c23
(+)
(+)
Как следствие, потенциал на базе первого 18 выходного транзистора u имеет «более прямоугольную форму», что приводит к быстрому изменению его тока эмиттера и, как следствие, тока эмиттера четвертого 21 выходного транзистора, а также входного и выходного токов второго 7 токового зеркала. В результате первый 22 корректирующий конденсатор перезаряжается относительно большим импульсным током i≈i, что повышает максимальную скорость нарастания выходного напряжения ОУ.
вых.1
(+)
При необходимости, для ограничения максимального значения импульсного тока i, между эмиттерами первого 18 и четвертого 21 выходных транзисторов может включаться первый ограничивающий резистор (на фиг. 2 не показан). Для ограничения максимального выходного тока, перезаряжающего первый 22 корректирующий конденсатор при другой полярности входного импульсного сигнала, между эмиттерами второго 19 и третьего 20 выходных транзисторов может включаться второй ограничивающий резистор. Таким образом, предлагаемая схема ОУ фиг. 2 допускает независимую регулировку SR при разных полярностях входного импульсного сигнала.
О высоком быстродействии заявляемого ОУ свидетельствуют графики переходных процессов на чертежах фиг. 5 - фиг. 10, из которых можно определить, что максимальная скорость нарастания выходного напряжения предлагаемого ОУ увеличивается до 2000-4000 В/мкс. Это более чем в 50-100 раз превышает SR ОУ-прототипа, не имеющего дифференцирующих цепей коррекции.
Таким образом, в сравнении с ОУ-прототипом, предлагаемый ОУ обладает существенными преимуществами по динамическим параметрам в режиме большого сигнала. При этом, данный положительный эффект обеспечивается за счет введения второго 23 и третьего 24 корректирующих конденсаторов сравнительно небольшой емкости, которые не требуют увеличения тока потребления ОУ в статическом режиме, а также соединения эмиттеров транзисторов 18, 21 и 19 и 20 в соответствии с формулой изобретения.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент US 5.399.991, fig. 2, 1995 г.
2. Патентная заявка US  2005/0024149, fig. 4, 2005 г.
3. Патент US 6.492.870, fig. 2, 2002 г.
4. Патент US 6.278.326, fig.11, 2001 г.
5. Патент US 6.294.958, 2001 г.
6. Патентная заявка US 2004/0232968, fig. 12, 2004 г.
7. Патент US 6.429.744, 2002 г.
8. Патент US 5.510.754, fig. 2, 1996 г.
9. Патентная заявка US 2004/0212430, fig. 2, 2004 г.
10. Патентная заявка US 2002/0011875, fig. 1, 2002 г.
11. Патент US 6.542.032, fig.2, fig.3, 2003 г.
12. Патент US 5.150.074, fig. 1, 1992 г.
13. Патент US 5.374.897, fig. 4, 1994 г.
14. Патент US 5.512.859, fig. 4, 1996 г.
15. Патент US 6.459.338, fig. 2, 2002 г.
16. Патент US 6.262.633, fig. 2a, 2001 г.
17. Патентная заявка US 2005/0128000, fig. 2, 2005 г.
18. Патент US 6.710.655, fig. 3, 2004 г.
19.Патентная заявка US 2010/0225393, fig. 1B, 2010 г.