УСТРОЙСТВО ДЛЯ ПОСТРОЕНИЯ ПРОГРАММИРУЕМЫХ ЦИФРОВЫХ МИКРОПРОЦЕССОРНЫХ СИСТЕМ
DEVICE FOR CONSTRUCTION OF PROGRAMMABLE DIGITAL MICROPROCESSOR SYSTEMS

Предлагаемое устройство служит для построения программируемых контроллеров и систем логико-программного управления и регулирования технологическими объектами в различных отраслях производства и на транспорте, а также средств решения логических задач.
Известно устройство, содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный двоичный код на своем выходе, выходной блок для записи и хранении полученных результатов, поступающих из многоканального операционного и коммутационно-вычислительного блоков, программный блок, где хранится программа работы устройства, блок оперативной памяти для хранения промежуточных результатов вычислений, блок синхронизации, блок условных переходов [1].
Недостатком данного устройства является функциональная ограниченность и относительно невысокое быстродействие из-за большого количества необходимых тактов и отсутствия ускоренного переноса при вычислении арифметических функций.
Наиболее технически близким является устройство, содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для хранения полученных результатов, поступающих из многоканального операционного и коммутационно-вычислительного блоков, программный блок, где хранится программа работы устройства, блок оперативной памяти для хранения промежуточных результатов вычислений, блок синхронизации, блок ускоренного переноса с соответствующими связями [2].
Недостатком данного устройства является относительно сложная структура, функциональная ограниченность из-за невозможности обращения к повторяющимся операциям в зависимости от результатов предыдущих вычислений, относительно низкое быстродействие по причине большого количества тактов, требующихся при арифметических и других операциях.
Целью предлагаемого изобретения является упрощение устройства, повышение его функциональных возможностей и быстродействия.
С этой целью в устройство для построения программируемых микропроцессорных систем, содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов в ячейки памяти, и передачи их через цифроаналоговые преобразователи на электронные устройства и электроприводные механизмы, программный блок, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элементов И-ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, пяти элементов И, ячейки памяти, элементов ИЛИ и НЕ, при этом первые входы двух И элемента И-ИЛИ соединены соответственно с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а также к выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного вторым входом с соответствующим выходом блока синхронизации, а выходом с управляющим входом ячейки памяти, информационный вход которой связан с выходом элемента ИЛИ, второй вход последнего подключен к выходу пятого элемента И, второй вход которого соединен с определенной шиной программного блока, первый вход пятого элемента И подключен к выходу элемента НЕ, а вход последнего связан с вторым входом четвертого элемента И и с соответствующей шиной программного блока, первый вход четвертого элемента И подключен к инверсному выходу ячейки памяти, а его выход соединен с первым входом элемента ИЛИ, прямой выход ячейки памяти связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующими выходами блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти для управления записью информации, многоканальный операционный блок, содержащий управляемый элемент, девять элементов И, семь элементов ИЛИ, первый и второй дешифраторы, управляемую ячейку памяти, управляемый триггер, электронный выключатель, элементы ИЛИ-НЕ, НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и n параллельно работающих логических каналов, имеющих одинаковую структуру, каждый из которых содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре элемента И, два элемента ИЛИ, два счетных триггера, при этом в каждом логическом канале многоканального операционного блока выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, связанного вторым входом с первым входом первого элемента И, а выход первого элемента ИЛИ соединен с первым входом третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к второму входу первого элемента И и к счетному входу второго счетного триггера, выход последнего соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, при этом в многоканальном операционном блоке выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами первого и седьмого элементов И, причем два входа первого элемента И подключены к одному из выходов второго дешифратора и выходу третьего элемента ИЛИ, входы которого соединены с двумя соответствующими выходами первого дешифратора, первый и второй входы второго элемента И связаны с одним из выходов блока синхронизации и с определенным выходом первого дешифратора, а выход соединен с управляющим входом управляемого триггера, первый вход второго элемента ИЛИ подключен к выходу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй вход соединен с выходом третьего элемента И, входы которого соединены с соответствующим выходом второго дешифратора и с выходом первого элемента НЕ, вход которого связан с выходом третьего элемента ИЛИ, первый вход седьмого элемента И подключен к соответствующему выходу второго дешифратора, а вторые входы шестого и седьмого элементов И связаны соответственно с прямым и инверсным выходами управляемой ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ дискретного модуля ДМ, а управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, первый вход которого подключен вместе с первыми входами вторых элементов И всех логических каналов к соответствующей командной шине программного блока, второй вход четвертого элемента И вместе с вторыми входами третьих элементов И всех логических каналов соединен с определенным выходом блока синхронизации, в многоканальном операционном блоке информационный вход управляемого триггера связан с прямым выходом управляемой ячейки памяти, инверсный выход управляемого триггера подключен через одну из общих шин системы связи к выходному блоку, управляющий вход управляемого элемента соединен с определенной командной шиной программного блока и с первым входом пятого элемента ИЛИ, выход последнего подключен к первому входу девятого элемента И, в коммутационно-вычислительном блоке первые входы третьего и четвертого элементов И элемента И-ИЛИ подключены к соответствующим двум выходам первого дешифратора, а вторые входы связаны с выходом управляемого элемента многоканального операционного блока и с выходом второго элемента ИЛИ последнего логического канала, входы первого и второго дешифраторов многоканального операционного блока подключены к соответствующим командным шинам программного блока, выход второго элемента ИЛИ первого логического канала соединен с вторым входом второго элемента И второго логического канала, выход второго элемента ИЛИ второго логического канала связан с вторым входом второго элемента И третьего логического канала и т.д. до последнего логического канала, второй вход второго элемента И первого логического канала подключен к выходу второго элемента ИЛИ многоканального операционного блока, где второй вход девятого элемента И связан с выходом третьего элемента ИЛИ, входы восьмого элемента И соединены с выходами блока синхронизации и шестого элемента ИЛИ, а выход связан с первым входом четвертого элемента ИЛИ, выход которого подключен к входам сброса в «0» вторых счетных триггеров всех логических каналов, входы пятого элемента И соединены с определенной командной шиной программного блока и соответствующим выходом блока синхронизации, а выход связан с вторым входом четвертого элемента ИЛИ и с входами сброса в «0» первых счетных триггеров всех логических каналов, систему связи, содержащую общие шины, первый и второй электронные ключи, логический элемент, формирующий сигналы на своих выходах аналогично первым четырем выходам первого дешифратора многоканального операционного блока, логический модуль ЛМ структура которого и его функционирование определяется логическими функциями , , , где  и  являются входами логического модуля ЛМ и связаны с соответствующими командными шинами программного блока, а С', С'', С°, С''' - это выходы логического модуля ЛМ и соединены выходом С''' с первым входом шестого элемента ИЛИ многоканального операционного блока, а также с соответствующими входами модулей сдвига разрядов МСР в каждом логическом канале, причем модуль сдвига разрядов МСР1 находится во всех логических каналах, кроме первого и последнего, и реализует логические функции , , где У'1 и У'2 являются выходами модуля МСР1 и связаны с третьим и четвертым входами первого элемента ИЛИ данного и последующего логических каналов, переменные b', b'', С', C'', t1 являются входными сигналами для МСР1, причем b',b'' поступают с выходов первых счетных триггеров данного и последующего логических каналов. С' и C'' поступают с выходов логического модуля ЛМ, t1 поступает с выхода элемента ИЛИ-НЕ многоканального операционного блока, модуль МСР2 в первом логическом канале реализует логические функции ,  и  где У1, У2 и У3 служат выходами модуля МСР2 и связаны с третьим и четвертым входами первого элемента ИЛИ первого логического канала и с четвертым входом первого элемента ИЛИ второго логического канала, а b1, b2, С', С'', С°, t1 являются входами модуля МСР2 и соединены с выходами первых счетных триггеров первого и второго логических каналов, с тремя выходами логического модуля ЛМ и с выходом элемента ИЛИ-НЕ многоканального операционного блока, модуль МСР3 вычисляет логические функции У1'''=bn·С''·t1 где сигнал У1''' поступает с выхода модуля МСР3 на третий вход первого элемента ИЛИ последнего логического канала, сигналы bn, С'', t1, поступают на входы модуля МСР3 соответственно с выхода первого счетного триггера последнего логического канала, с выхода логического модуля ЛМ и с выхода элемента ИЛИ-НЕ многоканального операционного блока, где управляющий вход электронного выключателя связан с выходом седьмого элемента ИЛИ, три входа которого подключены к двум соответствующим выходам первого дешифратора и к определенному выходу дешифратора блока выбора программ, второй вход шестого элемента ИЛИ связан с командной шиной программного блока, выход девятого элемента И соединен с первыми входами четвертых элементов И в каждом логическом канале вторые входы четвертых элементов И каждого логического канала вместе с информационными выходами электронного выключателя многоканального операционного блока связаны с общими шинами системы связи, а выходы четвертых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей системы связи и к соответствующим входам блока оперативной памяти и выходного блока, входы первого и второго электронных ключей связаны с определенными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами логического элемента системы связи, три входа которого объединены с соответствующими тремя входами первого дешифратора многоканального операционного блока и с тремя выходами программного блока, в коммутационно-вычислительном блоке входы элемента И-НЕ соединены с пятым выходом дешифратора и прямым выходом ячейки памяти, а выход связан с третьими входами четвертых элементов И всех логических каналов и с третьим входом первого элемента И блока оперативной памяти, а также с третьим входом элемента И выходного блока, шестой элемент И подключен входами к шестому выходу дешифратора и прямому выходу ячейки памяти, а выходом к первому входу элемента И счетчика импульсов программного блока, второй вход указанного последним элемента И связан с соответствующим выходом блока синхронизации, а выход подключен к управляющему входу электронного ключа счетчика импульсов блока программ, первый счетный триггер в каждом логическом канале имеет одинаковую схему и содержит ячейку памяти, первый и второй элементы ИЛИ, первый и второй элементы И, причем выходы первого и второго элементов И связаны с входами первого элемента ИЛИ, выход которого соединен с информационным входом ячейки памяти, инверсный выход последней подключен к первому входу второго элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, входы последнего связаны с входом элемента ИЛИ-НЕ многоканального операционного блока и с соответствующей командной шиной программного блока, входы первого элемента И первого счетного триггера подключены к определенной командной шине программного блока и к выходу третьего элемента ИЛИ многоканального операционного блока, прямые выходы ячейки памяти во всех счетных триггерах являются их выходами и связаны с определенными входами модулей сдвига разрядов МСР1, МСР2 и МСР3 в соответствующих логических каналах, вход управления ячейки памяти первого счетного триггера является его счетным входом и соединен с выходом третьего элемента И в каждом логическом канале, а вход сброса в «0» указанной ячейки памяти одновременно служит входом сброса в «0» первого счетного триггера и подключен во всех логических каналах к выходу пятого элемента И многоканального операционного блока, вновь введены в многоканальный операционный блок элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и восьмой элемент ИЛИ, который первым и вторым входами связан с вторым и третьим выходами второго дешифратора, а выходом соединен с первым входом шестого элемента И, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к определенной командной шине и к первой Т1 шине из числа общих шин системы связи, а выход связан с вторым входом пятого элемента ИЛИ, n одинаковых схемных фрагментов Ф1…Фn по числу логических каналов, каждый схемный фрагмент связан с соответствующим логическим каналом и содержит два логических элемента ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый, второй и третий входы элемента ИЛИ связаны с выходом первого элемента ИЛИ многоканального операционного блока, с вторым входом второго элемента И соответствующего логического канала и с соответствующим выходом дешифратора коммутационно-вычислительного блока, а выход соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу первого счетного триггера соответствующего логического канала, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходами соответствующих схемных фрагментов и соединены с информационными входами электронного выключателя и управляемого элемента многоканального операционного блока, второй управляющий вход управляемого элемента связан с определенным выходом программного блока, введен блок выбора программ состоящий из первого, второго и третьего электронных ключей, многоразрядного счетчика импульсов, постоянного запоминающего устройства ПЗУ, первого и второго элементов И, дешифратора, элемента ИЛИ, причем первый электронный ключ соединен информационными входами с общими шинами Т1…Tn системы связи, а своими выходами с установочными входами многоразрядного счетчика импульсов, выходы которого подключены к соответствующим входам постоянного запоминающего устройства ПЗУ, своими выходами связанного с информационными входами второго и третьего электронных ключей, выходы которых соединены соответственно с командными и адресными шинами программного блока, входы первого элемента И связаны с первым выходом дешифратора и с определенным выходом блока синхронизации, а выход соединен с управляющим входом первого электронного ключа, входы второго элемента И подключены к выходу элемента ИЛИ и к определенному выходу блока синхронизации, а выход связан со счетным входом многоразрядного счетчика импульсов, входы элемента ИЛИ соединены с вторым и третьим выходами дешифратора, которые подключены и к управляющим входам соответственно второго и третьего электронных ключей, три входа дешифратора соединены с двумя определенными командными шинами программного блока и с прямым выходом ячейки памяти коммутационно-вычислительного блока.
R
Устройство состоит из изображенных на фиг.1 входного блока, одна группа входов которого подключена к дискретным датчикам и источникам двоичного кода (на схеме не показаны) X1…X, а вторая группа входов соединена с адресными шинами C'12…C'j, связанного с коммутационно-вычислительным блоком 2, подключенным к блоку оперативной памяти 3, выходному блоку 4, программному блоку 5, блоку синхронизации 6, многоканальному операционному блоку 7, содержащему n логических каналов, первый и второй дешифраторы 8 и 9, последний связан с первым входом первого элемента И 10, подключенного вторым входом к выходу третьего элемента ИЛИ 11, второго элемента И 12, связанного первым входом с определенным выходом блока синхронизации, второго элемента ИЛИ 13, соединенного входом с третьим элементом И 14, первого элемента ИЛИ 15, выход которого связан с входами всех логических каналов, управляемый элемент 16, управляемую ячейку памяти 17, шестой элемент И 18, седьмой элемент И 19, четвертый элемент И 20, пятый элемент И 21, четвертый элемент ИЛИ 22, восьмой и девятый элемент И 72, И 73, шестой и седьмой элементы ИЛИ 74, ИЛИ 75, элемент ИЛИ-НЕ 76, электронный выключатель 77, элемент и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 79 и 103, восьмой элемент ИЛИ 101, управляемый триггер 102, пятый элемент ИЛИ 107, первый элемент НЕ 112 и изображенной на фиг.10 системы связи, имеющей общие шины 80, логический элемент (дешифратор) 81, связанный четырьмя выходами е1, е2, е3 и е4 с управляющими входами первого 82 и второго 83 электронных ключей, а также с двумя соответствующими входами блока оперативной памяти и выходного блока, блока выбора программ 86, логического модуля ЛМ и дискретного модуля ДМ.
Работа устройства осуществляется то тактам, сформированным в блоке синхронизации 6, каждый такт поделен на четыре четверти для фиксации переходных процессов в триггерах в третьей и четвертой четвертях такта при q1=1 и q2=1.
В блоке 7 выходы дешифраторов 8 и 9 обозначены соответственно е1…е7 и Д1…Д3. Значения сигналов (переменных) е1, е2, е3, и е4 в дешифраторах 8 и 81 одинаковы.
Система связи служит для организации обмена информации между блоками 1, 3, 4 и 7. При активизации сигнала е1 ключ 82 пропускает значение кода Q1…Qn с выходов входного блока 1 на входы логических каналов в блоке 7 по общим шинам 80 в виде информационных донных Т1…Tn+1. В случае активизации выхода е2 ключ 83 пропускает по общим шинам 80 код Р1…Pn с выходов блока 3 в виде Т1…Тn на входы элементов И 23 всех логических каналов. При активизации е3 либо е4, в блоке 7 активизируется выход О элемента ИЛИ 75 и выключатель 77 пропускает значение кода В1…Bn с выходов логических каналов, через схемные фрагменты Ф1…Фn на общие шины 80 в виде информационных данных Т1…Tn на входа рядов ячеек памяти соответственно в блок 3, либо в блок 4.
Через , , , , , , , , С1…С11 обозначены командные шины (сигналы) на выходах программного блока 5, связанные с соответствующими входами блоков 2, 7, 86, модулями ЛМ и ДМ управляемого элемента 16 и управляющие их работой.
Через C'12…C'j обозначены адресные шины (команды), определяющие адреса источников и приемников информации в блоках 1, 3 и 4 и поступающие с выходов программного блока 5.
X1…Xn, …, Xm…Xк - многоразрядные двоичные коды (сигналы), поступающие например с выходов аналого-цифровых преобразователей, где левые разряды являются младшими.
Хк+l…XR - входные дискретные сигналы от датчиков (кнопки, путевые выключатели и т.д.).
Т1…Tn+1- информационные данные (сигналы) на входах и выходах соответствующих электронных ключей, выключателей, блоков, а также на общих шинах 80 системы связи (фиг.10).
Входы блоков, логических каналов элементов и т.д. указаны входящими стрелками, а выходы - исходящими стрелками.
В закрытом состоянии все электронные ключи и выключатели имеют на выходах высокое сопротивление.
На фиг.2 изображена структура логических каналов. Каждый из n каналов состоит четвертого элемента И 23, связанного выходом с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 24, выход которого соединен с первым входом первого элемента ИЛИ 25, первого элемента И 26, соединенного первым входом с вторым входом второго элемента И 27, выход элемента 25 связан с входом третьего элемента И 28, выход которого подключен к счетному входу первого счетного триггера 29, выход которого связан со счетным входом второго счетного триггера 30, выходом соединенного с первым входом второго элемента ИЛИ 31, второй вход которого подключен к выходу элемента И 26 модуля сдвига разрядов двоичного кода МСР2 для первого канала, модуля сдвига разрядов МСР3 для последнего канала и модулей сдвига разрядов МСР1 для остальных каналов.
Пример входного блока 1 представлен на фиг.3 и содержит ряд электронных ключей 32 на входы которых поступают разряды двоичных кодов X1… Xn, …,Xm…Хк и которые поочередно, по соответствующему сигналу первого дешифратора 33, пропускают определенный двоичный код на выходы Q1…Qn в зависимости от значений адресных команд С'12…С'е, элементы И 34, на первые входы которых поступают биты информационных сигналов Хк+1…XR, вторые входы элементов И 34 подключены к выходам второго дешифратора 35 и в зависимости от значений адресных команд на соответствующих адресных шинах C'e+1…C'j при помощи активизации определенного выхода дешифратора 35 соответствующий бит информации появляется на выходе элемента ИЛИ 36, т.е. на выходе блока 1 для одноразрядных переменных.
Пример коммутационно-вычислительного блока 2 представлен на фиг.4, он состоит из дешифратора 37, подключенного входами к блоку программ 5, первыми двумя выходами дешифратор 37 соединен с входами первого и второго элементов И 38, И 39, а третьим и четвертым выходами подключен к входам двух элементов И элемента И-ИЛИ (2-2-2-2И-4ИЛИ) 40, выход которого соединен с входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41, выход последнего связан с входом третьего элемента И 42, подключенного выходом к управляющему входу ячейки памяти (триггера) 43, информационный вход которой соединен с выходом элемента ИЛИ 44, первый вход этого элемента связан с выходом четвертого элемента И 45, а второй вход подключен к выходу пятого элемента И 46, первый вход которого соединен с выходом элемента НЕ 47, элемента И-НЕ 106 и шестого элемента И 108 с соответствующими связями.
Пример блока оперативной памяти 3 представлен на фиг.5 и содержит ряды ячеек памяти 48, в один из которых записывается информационный код (данные) T1…Tn из общих шин 80 по команде е3 импульсу d2, поступающих на входы первого элемента И 70 с выхода дешифратора 81 системы связи и блока 6, адрес ячеек памяти формируется на адресных шинах С'12…C'e и выходах дешифратора 49. Считывание двоичного кода с выхода одного из рядов ячеек памяти 48 осуществляется электронным ключом 50 по сигналам с выхода дешифратора 49 в зависимости от значений сигналов на адресных шинах С'12…С'е, и по команде е2 считанный код поступает на общие шины 80 через ключ 83 системы связи, ряд однобитовых ячеек памяти 51, куда записываются результаты промежуточных вычислений булевых функций на выходе ячейки памяти 43 по команде с выхода элемента И 38 блока 2 и в соответствии с сигналами на адресных шинах C'e+1…C'j и выходах второго дешифратора 52, который определяет также ячейку памяти 51, откуда происходит считывание бита информации через элементы И 53 и ИЛИ 54, запись и считывание происходит на разных тактах работы устройства.
Пример структуры выходного блока 4 представлен на фиг.6, он состоит из рядов ячеек памяти 55, куда записываются значения двоичных кодов Т1…Tn с общих шин 80, которые формируются на выходах логических каналов через схемные фрагменты Ф1…Фn и выключатель 77 блока 7 по команде с выхода элемента И 71, на вход которого поступают сигналы е4 и d2 соответственно с выхода дешифратора 81 и из блока 6, адреса рядов ячеек памяти определяются сигналами на адресных шинах С'12…С'е, поступающих с выхода программного блока 5, и активизацией соответствующего выхода первого дешифратора 56, с выходов ячеек памяти 55 двоичный код может поступать, например, в информационные системы, цифроаналоговые преобразователи и т.д., однобитовые ячейки памяти 57 служат для записи результатов вычисления булевых функций, поступающих с выхода ячейки памяти в блоке 2 по команде с выхода элемента И 39 блока 2, адрес ячейки памяти 57 определяется сигналами на адресных шинах C'e+1…C'j и активизацией соответствующего выхода дешифратора 58. Переменные с выходов ячеек памяти 57 могут поступать на электроприводы, сигнализацию и т.д.
о
Пример схемы программного блока 5 представлен на фиг.7, он содержит постоянное запоминающее устройство ПЗУ 60, первый и второй электронные ключи 61 и 111, счетчик импульсов 59 (фиг.11), имеющий элемент И 109, соединенный входами с выходом элемента И 108 блока 2 и с выходом элемента И 64 блока 6, электронный ключ 85, управляющий и информационные входы которого связаны с выходом элемента 109 и с общими шинами 80, передающими информационные данные Т1…Tn, а выходы соединены с установочными входами счетных триггеров 84, реализующих счет импульсов, поступающих на счетный вход первого счетного триггера 84 с выхода первого элемента И 63 блока синхронизации 6, а выходы счетных триггеров являются выходами счетчика импульсов 59 и подключены к выходам ПЗУ 60, часть выходов которого адресными шинами С'12…C'j связаны с входами первого электронного ключа 61, с выходов которого сигналы (двоичные коды) с адресных шин C12…Cj поступают во все блоки, кроме 2, 6, и 7, а другая часть выходов ПЗУ 60 в виде командных (управляющих) шин С, , , , , , , , С1…С11 поступают на входы электронного ключа 111 и далее с выходов ключа 111 поступают на входы соответствующих блоков.
Функциональная взаимосвязь между входами и выходами электронного ключа 85 представлена ниже с использованием переменных Э и d2:
………
………
Где  и  - выходы электронного ключа 85, d2 - сигнал с выхода элемента 64 блока 6,
Т1…Tn - значения кодов на общих шинах 80 системы связи,
Э - значение выхода элемента И 108 блока 2.
Переменная (сигнал)  является инверсией С, аналогично для других переменных (сигналов).
Пример блока синхронизации 6 представлен на фиг.8, он содержит первый счетный триггер 62, подключенный прямым выходом к первому элементу И 63, а инверсным выходом к первым входам второго и третьего элементов И 64, И65, второй вход последнего подключен к выходу четвертого элемента И 66, вход которого связан с прямым выходом второго счетного триггера 67 и с выходом инвертора 68, вход последнего вместе с входами триггера 62, элемента И 63 и элемента И 64 подключены к генератору импульсов 69, выход элемента И 65 связан с входом сброса в «0» счетного триггера 67. Работа блока 6 поясняется диаграммами на фиг 9.
Все триггеры и ячейки памяти срабатывают по заднему фронту импульсов, поступающих на их управляющие, сбрасывающие и счетные входы. Перед началом работы все триггеры сброшены в «0».
Принцип работы блока 2 известен и состоит в реализации булевых функций И, ИЛИ, НЕ при С3=0 и функцию ИСКЛЮЧАЮЩЕЕ ИЛИ при С3=1, последовательно по тактам, а также в управлении соответствующими процессами в блоках 3, 4, 5, 7 и 86.
Активизация выхода или сигнала означает появление логической «1».
В блоке 7 при  и  на управляющих входах управляемого элемента 16 последний реализует логическую функцию ИЛИ, если  и , то элемент 16 реализует логическую функцию ИСКЛЮЧАЮЩЕЕ ИЛИ, а если  и , то элемент 16 реализует функцию ИСКЛЮЧАЮЩЕЕ ИЛИ двух последних разрядов двоичного кода на выходах схемных фрагментов Фn-1, Фn.
Работа устройства состоит в вычислении логических функций в блоке 2 с одновременной реализацией операций над многоразрядными двоичными кодами в блоке 7, и при необходимости устройство обеспечивает совместную работу блоков 2 и 7, например в случае исследования заданных и полученных (принятых) двоичных кодов и принятия решений по результатам логического анализа полученных результатов. Устройство работает по тактам, сформированным в блоке 6.
Работу устройства поясним на нескольких примерах. Допустим, что .
Сравним два двоичных числа А1 и А2 и допустим, что А1=А2 и оба выражены двоичным кодом 11001011. Допустим, число А1 находится в блоке 1 в виде X1…Xn и n=8, а число А2 хранится в блоке оперативной памяти 3 в значениях Р1…Pn и n=8, т.е. блок 7 имеет восемь логических каналов. Равенство чисел определим методом алгебраического сложения чисел А1 и -А2, представленного в дополнительном коде, примем, что  и .
На первом такте значения X1…Х8, при соответствующих значениях С'12…С'е и е1=1 поступят из блока 1 через ключ 82 на общие шины 80 системы связи и затем на входы четвертых элементов И 23 всех логических каналов блока 7, где по командам С9…С11 активизируется выход е1 дешифратора 8 и число А1 при единичном выходе элемента И 73 через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 24, ИЛИ 25, И 28 и d1=1 запишется в счетные триггеры 29.
На втором такте при соответствующих сигналах С'12…С'е и е2=1 в блоке 3 активизируется соответствующий выход дешифратора 49 и с выхода ключа 50 число А2 через ключ 83 и общие шины 80 системы связи поступит на входы элементов И 23 всех логических каналов и при Д1=1 по сигналу с выходов элементов И 10, ИЛИ 15 и ИСКЛЮЧАЮЩЕЕ ИЛИ инверсия числа А2 поступит на счетные входы счетных триггеров 29 всех логических каналов и при d1=1 реализуется поразрядно функция ИСКЛЮЧАЮЩЕЕ ИЛИ для чисел А1 и А2, при этом на выходах счетных триггеров 29 всех логических каналов устанавливаются единичные значения.
о
На третьем такте активизируется выход Д1 дешифратора 9 блока 7 и при С=1 логическая «1» с выхода элемента И 14 через элементы ИЛИ 13, И 27 первого канала поступит на соответствующие входы элементов ИЛИ 25, И 26 и логическая «1» с выхода элемента И 26 через элемент ИЛИ 31 первого канала появится на входе элемента И 27 второго логического канала, и далее через элементы И 27, И26 и ИЛИ 31 последующих каналов указанная логическая «1» образуется на выходах элементов ИЛИ 31 всех логических каналов и при импульсе d1=1 все счетные триггеры 29 переключатся в состояние «нуля» т.е. появился результат разности двух равных чисел, а все триггеры 30 - в состояние «1» и произошла запись информации с выхода элемента ИЛИ 31 последнего логического канала в ячейку памяти 17 по сигналу с выхода элемента И 20 блока 7.
На том же третьем такте при  логический «0» с выходов схемных фрагментов Ф1…Фn, через элемент ИЛИ 16, при соответствующих сигналах С9…С11 по команде е6 с выхода первого дешифратора 8 блока 7 поступает через элемент 40 на вход элемента 41 блока 2, где инвертируется при С1=1, и в третьей четверти такта при C2=1, d1=1 и С3=0 единичное значение сигнала с выхода элемента ИЛИ 44 запишется в ячейку памяти 43 по команде с выхода элемента И 42.
На четвертом такте логическая «1» с выхода ячейки памяти 43 при определенных командах С4…С6 и активизации соответствующего выхода дешифратора 37 блока 2 и выхода элемента И 39 при импульсе d2=l, поступающем с выхода элемента И 64 блока 6, запишется в определенную значениями С'е+1…C'j ячейку памяти 57 выходного блока 4 как информация о том, что А1=А2.
Рассмотрим второй пример, когда А1<А2 и A1=11001011, a A2 равно 10011011.
На первом такте по аналогии с первым примером число А1 записывается в счетные триггеры 29 по разрядам в каждый логический канал блока 7.
На втором такте при е2=1 аналогично первому примеру, только при Д1=1, инверсия числа A2 поступает на входы элементов И 28 и в третьей четверти такта (d1=1) единичное значение разрядов числа A2 меняют состояние счетных триггеров 29 на противоположное и на выходе триггеров 29 появляется результат, равный А1+Ā2 (10101111), при этом во втором логическом канале триггер 29 за два такта дважды поменял свое состояние, что привело к изменению состояния второго счетного триггера 30 с нулевого в единичное и произошла фиксация факта переноса из второго разряда в третий или из второго логического канала в третий, что происходит при аналогичных ситуациях во всех логических каналах блока 7.
На третьем такте по сигналам Д1 и Со логическая «1» через элементы И 14, ИЛИ 13, И27 первого канала поступает на второй и первый входы элементов ИЛИ 25, И 26 первого логического канала и с выхода элемента 26 через элемент ИЛИ 31 логическая единица поступает на вход элемента И 27 второго канала и далее на входы элементов ИЛИ 25, И 26, а с выхода элемента ИЛИ 31 логическая «1» как результат переноса поступила на вход элемента И 27 третьего логического канала и далее на входы элементов ИЛИ 25, И 28, И 26, с выхода последнего элемента логическая «1» через элемент ИЛИ 31 поступает на вход элемента И 27 четвертого канала и затем на входы элементов И 26, ИЛИ 25, И 28, далее перенос не проходит, т.к. на выходах триггеров 29 и 30 логические нули. Таким образом, элементы И 26 и ИЛИ 31 обеспечивают сквозной перенос из одного логического канала (разряда) в другой логический канал (разряд) сверху вниз, когда перенос имеется, затем при d1=l происходит изменение состояний триггеров 29 в первых четырех каналах и на выходах триггеров 29 всех логических каналов устанавливается результат алгебраической суммы А1+(-А2) в дополнительном коде 01011111, одновременно по сигналу с выхода элемента И 20 произойдет запись информации (0) с выхода триггера 30 через элемент ИЛИ 31 последнего канала в ячейку памяти 17 блока 7, при этом нулевое значение на выходе элемента ИЛИ 31 показывает, что А1<А2 и получен результат алгебраической суммы в дополнительном коде. На втором же такте в блок 2 при С1=1, С2=1 и С3…С6, равных «0», через элементы И 46 и ИЛИ 44 на информационный вход ячейки памяти 43 поступает логическая «1», которая при нулевом выходе элемента И-ИЛИ 40 записывается в ячейку 43 по сигналу на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41 через элемент И 42 на управляющий вход ячейки памяти 43 при d=1.
На третьем же такте по сигналу е7=1 с выхода дешифратора 8 блока 7 значение  с выхода второго элемента ИЛИ 31 последнего логического канала поступает на выход элемента И-ИЛИ 40 блока 2, и при С1=1 на выходе элемента И 41 имеется логический «0», что оставляет на выходе ячейки памяти 43 логическую «1».
На четвертом такте при  и е6=1 значение L1=1 с выхода элемента ИЛИ 16 блока 7 поступит через элемент И-ИЛИ 40 на вход элемента И 41, и при С 1=1 на выходе последнего образуется логический «0» и единичное значение на выходе ячейки 43 не изменится и полученный результат вычисления логической функции ·L1, подтверждающий, что А1<А2.
На пятом такте полученный выше результат с выхода ячейки памяти 43 блока 2 при соответствующей команде с выхода дешифратора 37 и d2=1 во второй четверти такта в соответствии с командой на выходе элемента И 39 запишется в выходной блок 4 в одну из ячеек памяти по соответствующему адресу C'e+1…C'j.
Дальше следовало бы описанным выше способом в блоке 2 вычислить логическую функцию L1·L2, и если А1>А2, то функция L1·L2 равнялась логической «1».
Вернемся к третьему такту, когда был получен результат алгебраической суммы двух чисел А1 и -А2 в дополнительном коде, и продолжим решение задачи по определению результата вычисления алгебраической суммы А1+(-А2).
На третьем такте при Со=1 завершится процесс переноса, образовавшийся на выходах триггеров 30 и элементов и 26, при этом через элементы И 27, ИЛИ 25, И 28 логических каналов по импульсу dl значения переносов поступят на счетные входы триггеров 29, и на их выходах появится результат сложения чисел А1 и А2. Если по абсолютному значению число А1 больше числа А2 т.е. |А1|>|А2|, то на четвертом такте следует прибавить к значению А1+А2 единицу и получим искомый результат А1+(-А2), а если |А1|<|А2| следует инвертировать результат сложения А1+А2 и тогда получим искомый результат сложения А1+(-А2).
С целью реализации выше приведенного алгоритма в многоканальный операционный блок 7 вводятся восьмой элемент ИЛИ 101 и соответствующие связи. Входы элемента ИЛИ 101 соединены с выходами Д2 и Д3 дешифратора 9, а выход подключен к определенному входу элемента И 18, другой вход которого связан с прямым выходом управляемой ячейки памяти 17, а выход элемента И 18 соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 103, выход К2 которого подключен к входу второго элемента ИЛИ 13, а выход К1 элемента И 19 связан с одним из входов первого элемента ИЛИ 15.
Предложенная схема работает следующим образом. Если |А1|>|А2|, то на третьем такте работы в ячейку памяти 17 блока 7 при Со=1 и импульсе d1=1 по сигналу с выхода элемента И 20 запишется единичный перенос из старшего разряда т.е. с выхода триггера 30 через элемент ИЛИ 31 последнего логического канала и на этом же такте произойдет сброс всех триггеров 30 в четвертой четверти такта при q2=l.
На четвертом такте при Д2=1, Со=1 и К2=1 в число А1+А2 запишется единичный перенос через элементы ИЛИ 13, И 27, ИЛИ 25, И 28 и на выходах триггеров 29 образуется значение искомой суммы А1+(-А2).
Если |А1|<|А2| или |А1|=|А2|, то на третьем такте в ячейку памяти 17 запишется «0» и триггеры 30 всех логических каналов сбросятся в «0», а на четвертом такте при Д2=1, К1=1 и К2=0 по сигналу с выхода элемента ИЛИ 15 произойдет инвертирование числа А1+А2 и на выходах триггеров 29 появится результат алгебраической суммы А1+(-А2).
Таким образом, в предлагаемом варианте алгоритма и предлагаемом изменении схемы алгебраическое сложение двух чисел А1+(-А2) потребовало четыре такта вместо шести, как в прототипе, что существенно повышает быстродействие устройства за счет сокращения в полтора раза числа тактов на выполнение этой операции.
Далее в прототипе полученный результат можно было записать в блок оперативной памяти 3 или в выходной блок 4 на следующем пятом такте. Предлагаемый алгоритм и соответствующая схема позволяют это сделать на том же четвертом такте, сокращая общее число тактов на реализацию алгебраического сложения и записи результата в блоки 3 или 4.
Для этого в блок 7 вводятся «n» одинаковых схемных фрагментов Ф1…Фn по числу логических каналов, каждый из которых (фиг.13) содержит два элемента ИЛИ 99 и ИСКЛЮЧАЮЩЕЕ ИЛИ 100, в каждом схемном фрагменте три входа элемента ИЛИ 99 связаны соответственно с выходом элемента ИЛИ 15 блока 7, с вторым входом элемента И 27 соответствующего логического канала и с седьмым выходом е'7 дешифратора 37 блока 2, выход элемента ИЛИ 99 соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 100, второй вход которого подключен к выходу триггера 29 соответствующего логического канала, а выход связан с определенными информационными входами электронного выключателя 77 и управляемого элемента 16 блока 7.
Вернемся к четвертому такту вычисления алгебраической суммы А1+(-А2). Если |А1|>|А2|, то при Д2=1 и К2=1 в блоке 7 с выхода элемента ИЛИ 13 на вход элемента И 27 первого логического канала поступит логическая «1» и путем сквозного переноса через элементы И 26 и ИЛИ 31 она поступит на входы определенных логических каналов и на входах и выходах элементов ИЛИ 99 соответствующих схемных фрагментов, и с учетом сигналов на выходах триггеров 29 на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 100 всех схемных фрагментов Ф1…ФП появится искомое значение суммы А1+(-А2), которое можно записать, например, в блок оперативной памяти 3 на этом же такте при сигнале е3=1 с выхода первого дешифратора 8 блока 7. При |А1|<|А2| и Д2=1,К1=1 на выходе элемента ИЛИ 15 блока 7 появится логическая «1», которая поступит на входы элементов ИЛИ 99 и затем на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 100 всех схемных фрагментов, при этом на выходах последних элементов появится результат суммы А1+(-А2), который через выключатель 77 при е3=1 можно записать в блок оперативной памяти 3. Введение схемных фрагментов повысило быстродействие устройства и за счет того, что при е'7=1, используя схемные фрагменты Ф1…Фn, можно за один такт произвести инверсию кода хранящегося на выходах триггеров 29 и при е3=1 записать эту инверсию например в блок оперативной памяти 3, что очевидно следует из анализа работы схемных фрагментов.
Управляемый триггер 102 блока 7, соединенный входом управления с выходом элемента И 12 и информационным входом с прямым выходом ячейки памяти 17, а выходом с шиной Tn+1, определяет знак разности двух чисел и позволяет сохранить этот знак на протяжении любого количества тактов работы устройства, когда состояние ячейки памяти 17 может меняться. Входы элемента И 12 связаны с определенным выходом дешифратора 8 блока 7 и с выходом элемента 66 блока синхронизации 6.
Модуль сдвига разрядов МСР1 для каждого логического канала в блоке 7, кроме первого и последнего, имеет два выхода У'1 и У'2 и пять входов t1, С', С'', b', b'', его работа определяется булевыми функциями:
Где первый выход У'1 соединен с третьим входом первого элемента ИЛИ 25 данного логического канала, второй выход У'2 связан с четвертым входом элемента ИЛИ 25 последующего канала, вход b' подключен к выходу счетного триггера 29 данного логического канала, вход b” соединен с выходом первого счетного триггера 29 последующего логического канала, входы С' и С” связаны с соответствующими выходами логического модуля ЛМ, t1 соединен с выходом элемента ИЛИ-НЕ 76.
Модуль сдвига разрядов МСР2 первого логического канала имеет три выхода У1, У2, У3 и шесть входов b1, b2, t1, С', С'', С°, и его работа определяется булевыми функциями:
Где первый выход У1 соединен с четвертым входом элемента ИЛИ 25 первого логического канала, второй выход У2 связан с третьим входом элемента ИЛИ 25 того же канала, третий выход УЗ подключен к четвертому входу элемента ИЛИ 25 второго логического канала, вход b1 связан с выходом первого счетного триггера 29 первого логического канала, вход b2 подключен к выходу счетного триггера 29 второго логического канала, входы С', С” соединены с соответствующими выходами логического модуля ЛМ, вход t1 связан с выходом элемента ИЛИ-НЕ 76 и вход С° подключен к соответствующему выходу логического модуля ЛМ, в котором выходы , , , , а  и  являются входными сигналами логического модуля ЛМ и поступают на его входы с выходов программного блока 5.
Модуль сдвига разрядов МСР3 последнего логического канала имеет один выход У1''' и три входа b n, С'', t1 и функционирует в соответствии с булевой функцией:
Где выход У1''' соединен с третьим входом элемента ИЛИ 25 последнего логического канала, вход bn связан с выходом триггера 29 последнего логического канала, вход С'' подключен к соответствующему выходу логического модуля ЛМ, вход t1 соединен с выходом элемента ИЛИ-НЕ 76 блока 7.
Сдвиг разрядов кода вниз от первого до последнего логического канала осуществляется по команде С'=1, при С''=0, t1=1, С°=0. В этом случае для модуля МСР2, если b1=1 и на выходе триггера 29 второго логического канала имеется логический «0», то в соответствии с функциями (3) и (5) на выходе У1 установится логическая единица и она также появится на выходе элемента ИЛИ 25, поступит на вход элемента И 28 и при d1=1 триггер 29 первого канала изменит свое состояние на нулевое. Одновременно при неравенстве сигналов на входах d1, d2 выход У3 активизируется и логическая «1» поступит на вход элемента И 28 и по окончании импульса d1 выход триггера 29 второго канала примет противоположное значение, т.е. значение, которое было на выходе триггера 29 первого логического канала. Одновременно в модулях МСР1 в соответствии с функцией (2) при неравенстве сигналов на выходах триггеров 29 данного и последующих логических каналов активизируется выход У'2 во всех модулях МСР1 и логическая «1» через соответствующие элементы ИЛИ 25 поступит на входы элементов И 28 соответствующих логических каналов, и на выходе триггера 29 каждого последующего канала появится значение выхода триггера 29 данного логического канала, т.е. произойдет сдвиг вниз разрядов кода, ранее записанного в триггеры 29.
Сдвиг разрядов кода вверх имеет место при наличии команды С''=1, когда С'=0, C°=0, t1=1. Тогда в соответствии с функциями (1)…(6) могут активизироваться выходы У2 в модуле МСР2, У'1 в модуле МСР1 и выход У1''' в модуле МСР3, при этом выход У2 активизируется, если входные сигналы b1, b2 на входах модуля МСР2 не равны, и в этом случае через элемент ИЛИ 25 на вход элемента И 28 первого логического канала поступит логическая «1» и триггер 29 первого канала примет значение триггера 29 второго логического канала. Одновременно для любого модуля МСР1 при неравенстве сигналов b', b'' активизируется выход У1' и логическая «1» через элемент ИЛИ 25 поступит на вход элемента И 28 данного канала, где находится соответствующий модуль МСР1, и на выходе триггера данного логического канала установится значение выхода триггера 29 последующего логического канала. Одновременно при bn=1 активизируется выход У1''' модуля МСР3 и на выходе элемента И 28 появится логическая «1» и триггер 29 последнего логического канала перейдет в состояние «0». Таким образом, произойдет сдвиг снизу вверх разрядов кода, записанного в триггеры 29.
Наличие логического модуля ЛМ в устройстве позволило организовать циклический сдвиг двоичных кодов вниз с переносом старшего разряда в младший разряд при значении С°=1, что непосредственно следует из анализа формулы (3), определяющей значение У1 в модуле МСР2.
Единичное значение прямого выхода ячейки памяти 17 в блоке 7 означает наличие переноса, например, после арифметического сложения n разрядов двух двоичных чисел, значение переноса в следующий n+1 разряд активизируется при Д3=1 на выходе дешифратора 9 блока 7 и поступит через элемент ИЛИ 13 не вход элемента И 27 первого логического канала блока 7.
Блок выбора программ 86 представлен на фиг.12 и состоит из первого электронного ключа 87, соединенного информационными входами с общими шинами 80 данных Т1…Tn, своими выходами с установочными входами многоразрядного счетчика импульсов 88, выходы которого подключены к соответствующим входам постоянного запоминающего устройства ПЗУ 89, связанного своими выходами с информационными входами второго 90 и третьего 91 электронных ключей, выходы этих ключей соединены соответственно с командными и адресными шинами программного блока, первого и второго элементов И 92 и И 93, причем своим выходом первый элемент И 92 связан с управляющим входом ключа 87, а своими входами с выходом четвертого элемента И блока синхронизации 6 и с первым 61 выходом дешифратора 94, выход элемента И 93 соединен со счетным входом счетчика 88, первый вход второго элемента И 93 подключен к выходу элемента ИЛИ 95, связанного входами с вторым б2 и третьим б3 выходами дешифратора 94, второй вход элемента И 93 соединен с выходом элемента И 63 блока 6, управляющие входы ключей 90 и 91 подключены к выходам б2 и б3 дешифратора 94, входы которого соединены с двумя командными шинами С'о, С''о, и к прямому выходу ячейки памяти 43 блока 2, выход 61 дешифратора 94 также связан с третьим входом элемента ИЛИ 75 блока 7. Выходы дешифратора 94 активизируются, только когда α=0.
Допустим, что в одном из фрагментов программы необходимо из множества чисел, представленных в двоичном коде и хранящихся например во входном блоке 1 отобрать нечетные числа и поместить их в ячейки памяти блока 3 по заранее определенным произвольным адресам. Двоичные коды этих адресов записываются в ПЗУ 89, а код первого адреса хранится в блоке оперативной памяти 3. Ячейка памяти 43 блока 2 устанавливается в нулевое состояние.
На первом такте считывается первое число из входного блока 1, допустим, оно нечетно и при С1=0 нечетное число при С1=0,  запишется по сигналу с выхода элемента И 73 блока 7 в триггеры 29 логических каналов, и на следующем такте при С1=1 логический «0» сохранится в ячейке памяти 43, и на следующем такте при соответствующих командах б1=1, α=0, е2=1 значение кода первого адреса по шинам T1…Tn из блока 3 запишется через ключ 87 в счетчик 88. На следующем такте при б3=1, α=0 адрес ячейки памяти, куда следует записать нечетное число, появится на выходе ключа 91, т.е. на адресных шинах, а ключ 61 блока 5 закроется и произойдет запись нечетного числа с выходов триггеров 29 через схемные фрагменты и общие шины 80 в блок 3 при е3=1. Одновременно под действием сигнала б3 и счетного импульса с выхода блока 6 в двоичный код счетчика 88 прибавится единица и активируется на выходе ПЗУ 89 новый адрес для записи второго нечетного числа.
Если второе число окажется четным, то при С1=0 и Т1=0 это число не запишется в триггеры 29 логических каналов, и если С1=1, в ячейку 43 блока 2 запишется логическая «1» и вышеописанный процесс не повторится.
В отличие от прототипа, где нечетные или другие числа можно записывать только по адресам, которые шли последовательно с разницей в единицу, в предлагаемом устройстве за счет введения ПЗУ89 появилась возможность записывать указанные числа по адресам в любом порядке, что расширяет функциональные возможности устройства. Для определения четных чисел в блок 7 введен элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 79, входы которого подключены к первой шине Т1 и командной шине С1, а выход связан с входом элемента ИЛИ 107, что сократило число тактов при определении четного числа и записи его в логические каналы при С1=1.
Электронные ключи 61 и 111 в блоке 5 включены, если соответствующие сигналы б3=0 и б2=0, иначе они выключены (закрыты).
В отличие от аналога обращение к той или иной части памяти ПЗУ89 может зависеть от результата вычислений, который появляется в виде Т1…Tn на общих шинах 80, что и определяет ту часть памяти в ПЗУ, к которой следует обратиться в зависимости от результатов вычислений.
Элемент И-НЕ 106 в блоке 2, имеющий связь своими входами с соответствующими выходами дешифратора, и ячейки памяти 43, а выходом - с определенными входами элементов И 23, И 70, И 71 в блоках 7, 3, 4, позволяет подавать или блокировать запись двоичного кода в указанные блоки в зависимости от значений выходного сигнала на выходе ячейки памяти 43.
Связь между общими шинами 80, передающими информационные сигналы T1…Tn с установочными входами счетных триггеров 84 через электронный ключ 85 блока 5, позволяет реализовывать программу работы устройства в зависимости от результатов анализа в блоке 2 полученных данных на выходе логических каналов блока 7, т.к. сигнал управления работой ключа 85 поступает с выхода элемента И 108, имеющего связь своим входами с выходами ячейки памяти 43 и дешифратора в блоке 2. Причем предлагаемая структура упрощает общую схему устройства, например, отсутствием по сравнению с прототипом связей между ключом 85 и адресными шинами при сохранении функциональных возможностей.
Представленная на фиг.2 в первом логическом канале схема первых счетных триггеров 29 одинакова для всех логических каналов и состоит из ячейки памяти 29-1, первого и второго элементов ИЛИ 29-2 и 29-5, первого и второго элементов И 29-3 и 29-4 с соответствующими связями. При этом выходы элементов И 29-3, И 29-4 соединены с входами элемента ИЛИ 29-2, выход которого связан с информационным входом ячейки памяти 29-1, инверсный вход последней подключен к первому входу элемента И 29-4, второй вход которого соединен с выходом элемента ИЛИ 29-5. Входными сигналами счетного триггера 29 являются , , Я', t1, q1, поступающие соответственно с двух входов логического модуля ЛМ, выходов элементов ИЛИ 11, ИЛИ-НЕ 76, И 21 блока 7, выходными сигналами триггеров 29 являются b1…bn для всех логических каналов, поступающие через схемные фрагменты Ф1…Фn на информационные входы выключателя 77 и управляемого элемента 16 блока 7 и на соответствующие входы модулей сдвига разрядов МСР1, МСР2, МСР3. При значении сигналов  или t1=1,  или Я'=0 первый счетный триггер 29 работает в режиме счетного триггера и его функционирование описано на предыдущих страницах.
Если  и t1=0, триггер 29 работает как управляемый триггер, куда информация поступает с выхода элементов ИЛИ 29-3, И 29-2 и хранится в ячейке памяти 29-1 при поступлении импульса с выхода элемента И 28 в каждом логическом канале. При Я'=1,  и Д=1 в ячейку памяти 29-1 через элементы И 10, ИЛИ 15, ИЛИ 25 в ячейку памяти 29-1 по импульсу с выхода элемента И 28 запишется логическая «1» с выхода элемента ИЛИ 29-2 и на следующих тактах при Я'=1, , Д1=1, и d'=1 произойдет поразрядно вычисление булевой функции И от двоичных кодов последовательно по тактам, поступающим на входы элементов И 23 всех логических каналов. При этом количество последовательно поступающих двоичных кодов не ограничено.
Если Я'=1, , Д1=1, то по импульсу dl=l, поступающему с выхода элемента И 66 блока 6, в ячейку памяти 29-1 запишется логический «0» и на последующих тактах при Я'=1, , Д1=0 и d=1 произойдет поразрядное вычисление логической функции ИЛИ от двоичных кодов последовательно по тактам, поступающим на входы элементов И 23 всех логических каналов.
Введенный дискретный модуль ДМ (Фиг.14) содержит первый и второй элементы И 110 и 113, элемент НЕ 114, причем входы первого элемента ИЛИ 104 соединены с выходами первых счетных триггеров 29 предпоследнего и последнего каналов, выход второго элемента ИЛИ 105 соединен с информационным входом управляемой ячейки памяти 17 многоканального операционного блока 7. Модуль ДМ позволяет запоминать значения знаковых разрядов двух двоичных кодов, хранящихся в счетных триггерах 29 предпоследнего и последнего логических каналов многоканального операционного блока 7, где первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 103 позволяет инвертировать сигнал на выходе элемента И 18 по команде .
Технико-экономический эффект от использования устройства по сравнению с прототипом заключается в повышении логического быстродействия за счет уменьшения числа тактов при арифметических операциях и записи результатов операций в блок оперативной памяти, в расширении функциональных возможностей путем изменения порядка выполнения программы с учетом результатов произведенных вычислений и возможности произвольного выбора адресов ячеек памяти для записи двоичных кодов, выбранных по тем или иным смысловым признакам, а также в упрощении устройства при сохранении его функциональных возможностей, например, путем сокращения линий связи в программном блоке.
Источники информации
1. Патент РФ на изобретение №2273042, бюл. №9 от 27.03.08 г.
2. Патент РФ на изобретение №2319192, бюл. №7 от 10.03.08 г.