РЕКОНФИГУРИРУЕМАЯ ШИНА СИНХРОННОГО ИНТЕРФЕЙСА ПЕРЕДАЧИ ПОСЛЕДОВАТЕЛЬНЫХ ПОТОКОВ ДАННЫХ

Полезная модель (ПМ) относится к многопроцессорным вычислительным системам и может быть применена для синхронизации передачи данных в реконфигурируемых вычислительных системах (РВС).
Известен «Интерфейс реструктурирования кадров для цифровых потоков, мультиплексированным временным мультиплексированием цифровых потоков, поступающих с различными скоростями» (Патент РФ 2112320, МПК 6 H04L 7/00, G06F 13/00, 1998 г.), содержащий средства обнаружения элементарных позиций в поступающих кадрах, занятых сигналами, образующими контейнеры для обработки из указанных поступающих кадров, причем средства обнаружения элементарных позиций в поступающих кадрах оснащены входом STM для приема случайных кадров, генератор развертки, настроенный таким образом, что сигналы, образующие контейнеры для обработки, располагаются на определенных временных позициях в выходящих реструктурированных кадрах, причем для каждого контейнера для обработки предусмотрен блок буферной памяти, снабженный входом STM для приема поступающих кадров, входом команды записи, соединенным с выходом НЕа средств обнаружения элементарных позиций в поступающих кадрах, занятых сигналами, образующими указанный контейнер для обработки, входом команды считывания, соединенным с выходом HLa средств блокировки определенных переходов синхросигнала, указывающих временные позиции, занятые рассматриваемым контейнером для обработки в выходящих реструктурированных кадрах, при этом средства блокировки определенных переходов синхросигнала имеют
+
а
b
с
d
первый вход HL′a, соединенный с выходом генератора развертки, вырабатывающей указанный синхросигнал, и второй вход, подключенный к выходу средств формирования запроса на выравнивание контейнера для обработки в выходящих реструктурированных кадрах, причем средства формирования запроса на выравнивание содержат первый вход, соединенный с выходом НЕа указанных средств обнаружения в поступающих кадрах элементарных позиций в поступающих кадрах, занятых сигналами, составляющими упомянутый контейнер для обработки в выходящих реструктурированных кадрах, и вторым входом, соединенным с выходом HLa указанных средств блокировки, средства мультиплексирования, снабженные входами, подключенными к выходам объекта различных блоков буферной памяти, связанных с различными контейнерами для обработки, входом, подключенным к выходу источника сигналов уплотнения и/или обслуживания, входом, подключенным к выходу средств вычисления величины сигналов индексации упомянутых контейнеров для обработки в выходящих реструктурированных кадрах, входом команд, подключенным к выходу SV упомянутого генератора развертки, и выходом STM, являющимся выходом интерфейса, при этом средства вычисления величины сигналов индексации снабжены, в свою очередь, первым входом, соединенным с выходом С средств формирования запроса на выравнивание, и вторым входом SV, соединенным с выходом бит (Δ,Δ,Δ,Δ) буферного ЗУ соответствующего обрабатываемого контейнера.
Признаками аналога, совпадающими с существенными признаками заявляемой ПМ являются: генератор развертки (в заявляемой ПМ - подсистема синхронизации шины синхронного интерфейса), средства мультиплексирования, снабженные входами, подключенными к выходам объекта различных блоков буферной памяти, связанных с различными контейнерами для обработки, входом, подключенным к выходу источника сигналов уплотнения и/или обслуживания, входом, подключенным к выходу средств вычисления величины сигналов индексации упомянутых
+
контейнеров для обработки в выходящих реструктурированных кадрах, входом команд, подключенным к выходу SV упомянутого генератора развертки, и выходом STM, являющимся выходом интерфейса, (в заявляемой ПМ - первая система связей, соединяющая ортогональными связями синхронные реконфигурируемые приемопередатчики, выполненные посредством встроенных в решающие программируемые логические схемы, расположенные в узлах двумерной решетки реконфигурируемой многопроцессорной вычислительной системы, аппаратных средств), средство формирования запроса на выравнивание (в заявляемой ПМ - управляющая программируемая логическая схема).
Причиной, препятствующими получению технического результата, являются низкое быстродействие и невозможность реструктурирования множества цифровых потоков одновременно, так как аналог предназначен для режима временного мультиплексирования цифровых потоков.
Известна «Система коммутации процессорных элементов» (патент РФ №2126990, МПК 6 G06F 15/163), содержащая блок управления, отличающаяся тем, что дополнительно введены блок-дешифратор, блок процессоров и системы ключей, блок системы ключей и блок выходного канала, причем первый и второй управляющие выходы блока управления соединены соответственно с первым и вторым управляющими входами блока-дешифратора, с первого по пятый управляющие выходы которого соединены соответственно с первого по пятый управляющими входами блока процессоров и системы ключей, информационный выход которого соединен с информационным входом блока системы ключей, управляющий вход которого соединен с третьим управляющим выходом блока управления, информационный выход блока системы ключей соединен с информационным входом блока выходного канала, а первый и второй управляющие входы "Сброс" и "Пуск" блока управления являются внешними входами системы.
Признаками аналога, совпадающими с существенными признаками заявляемой ПМ являются: блок управления (в заявляемой ПМ -управляющая программируемая логическая схема), блок процессоров и системы ключей (в заявляемой ПМ - синхронные реконфигурируемые приемопередатчики, выполненные посредством встроенных в решающие программируемые логические схемы, расположенные в узлах двумерной решетки реконфигурируемой многопроцессорной вычислительной системы), блок системы ключей и блок выходного канала (в заявляемой ПМ - вторая система связей, соединяющая синхронные реконфигурируемые приемопередатчики управляющей программируемой логической схемы и синхронные реконфигурируемые приемопередатчики первой в реконфигурируемой многопроцессорной вычислительной системе решающей программируемой логической схемы).
Причинами, препятствующими получению технического результата, являются: потеря синхронизации при каждой коммутации ключей в случае применения в аналоге синхронной передачи потоков данных, неконтролируемая электрическая длина путей распространения сигналов в аналоге при коммутации системы ключей.
Из всех известных технических решений наиболее близким является «Базовый модуль РВС» (Левин И.И. Семейство высокопроизводительных реконфигурируемых вычислительных систем // Материалы 7-й Российской конференции с международным участием «НОВЫЕ ИНФОРМАЦИОННЫЕ ТЕХНОЛОГИИ В ИССЛЕДОВАНИИ СЛОЖНЫХ СТРУКТУР», г. Томск, Россия, 2-5 сентября 2008 г. 11 с.), содержащий шестнадцать программируемых логических интегральных схем (ПЛИС), образующих решающее поле, расположенных в узлах двумерной решетки 4×4, и соединенных между собой ортогональной системой связей по близко действию посредством каналов LVDS, ПЛИС контроллера базового модуля, специальные ресурсы семейства микросхем Vertex 5, поддерживающие алгоритм оптимальной битной и кадровой синхронизации.
Признаками прототипа, совпадающими с существенными признаками заявляемой ПМ являются: шестнадцать программируемых логических интегральных схем, образующих решающее поле, расположенные в узлах двумерной решетки 4×4 (в заявляемой ПМ - программируемые логические схемы, расположенные в узлах двумерной решетки реконфигурируемой многопроцессорной вычислительной системы), ортогональная система связей по близкодействию посредством каналов LVDS (в заявляемой ПМ - первая система связей, соединяющая ортогональными связями синхронные реконфигурируемые приемопередатчики), ПЛИС контроллера базового модуля (в заявляемой ПМ - управляющая программируемая логическая схема), специальные ресурсы семейства микросхем Vertex 5, поддерживающие алгоритм оптимальной битной и кадровой синхронизации (в заявляемой ПМ - синхронные реконфигурируемые приемопередатчики),
Причиной, препятствующей получению технического результата является: неконтролируемая электрическая длина ортогональных связей по близкодействию посредством каналов LVDS и, как следствие, неоднозначность синхронизации слов в передаваемых потоках цифровых данных.
Задачей предлагаемой ПМ является синхронизация слов потоков данных в первой системе связей, реализовавшихся для текущей конфигурации реконфигурируемой многопроцессорной вычислительной системы (РВС), шины синхронного интерфейса так, что передача одного слова данных по любой из ортогональных связей происходит за одинаковое количество тактов частоты системы глобальной синхронизации РВС.
Технический результат достигается тем, что в известное устройство введена дополнительная третья система связей, соединяющая блоки ввода/вывода общего назначения управляющей программируемой логической схемы с блоками ввода/вывода общего назначения каждой решающей программируемой логической схемы в реконфигурируемой
многопроцессорной вычислительной системе, выполненная передающими линиями, равными по электрической длине.
Для достижения технического результата в реконфигурируемую шину синхронного интерфейса передачи последовательных потоков данных, содержащую первую систему связей, соединяющую ортогональными связями синхронные реконфигурируемые приемопередатчики, выполненные посредством встроенных в решающие программируемые логические схемы, расположенные в узлах двумерной решетки реконфигурируемой многопроцессорной вычислительной системы, аппаратных средств, вторую систему связей, соединяющую синхронные реконфигурируемые приемопередатчики управляющей программируемой логической схемы и синхронные реконфигурируемые приемопередатчики первой в реконфигурируемой многопроцессорной вычислительной системе решающей программируемой логической схемы, подсистему синхронизации шины синхронного интерфейса, вырабатывающую сигналы сопровождающей тактовой частоты для потоков данных, причем опорный генератор подсистемы синхронизации шины синхронного интерфейса и системы глобальной синхронизации реконфигурируемой вычислительной системы единый, введена дополнительная третья система связей, соединяющая блоки ввода/вывода общего назначения управляющей программируемой логической схемы с блоками ввода/вывода общего назначения каждой решающей программируемой логической схемы в реконфигурируемой многопроцессорной вычислительной системе, выполненная передающими линиями, равными по электрической длине.
Заявляемая ПМ представлена на чертежах:
Фиг.1 - структурная схема реконфигурируемой шины синхронного интерфейса передачи последовательных потоков данных.
Фиг.2 - структурная схема ортогональной связи между двумя смежными решающими ПЛИС.
Фиг.3 - варианты реализации временной диаграммы работы шины синхронного интерфейса передачи последовательных потоков данных.
На фиг.1 представлена структурная схема реконфигурируемой шины синхронного интерфейса передачи последовательных потоков данных. Первая система связей 1 соединяет решающие ПЛИС 2 и 3 ортогональными связями в реконфигурируемую вычислительную систему (РВС). Решающие ПЛИС 2 и 3 расположены в узлах двумерной решетки. На фиг.1 ПЛИС, периодично повторяющиеся в РВС условно не показаны. Вторая система связей 4 соединяет управляющую ПЛИС 5 с первой решающей ПЛИС 3. Третья система связей 6 соединяет управляющую ПЛИС 4 с каждой решающей ПЛИС 2 и 3. Связи третьей системы 6 выполнены физическими линиями передачи равной электрической длины. Первая система связей 1 и вторая система связей 4 тактируются подсистемой синхронизации шины синхронного интерфейса, вырабатывающей сигналы сопровождающей тактовой частоты. Третья система связей тактируется системой глобальной тактовой синхронизации РВС. Линии, передающие сопровождающие тактовые сигналы входят в состав первой системы связей и второй системы связей. На фиг.1 подсистема синхронизации синхронного интерфейса и система глобальной тактовой синхронизации РВС условно не показаны.
На фиг.2 представлены две смежные решающие ПЛИС 2, в каждой из которых условно показан один канал передачи/приема последовательного потока данных, состоящий из синхронных реконфигурируемых приемопередатчиков 7, выполненных аппаратными средствами ПЛИС (например, семейств Virtex4 и Virtex5 производства фирмы Xilinx /Virtex-4 User Guide, UG070 (v1.6) October 6, 2006, Virtex-5 User Guide, UG190 (v3.0) February 2, 2007). Современные ПЛИС позволяют сконфигурировать несколько сотен каналов передачи/приема. Синхронные реконфигурируемые приемопередатчики 7 смежных ПЛИС соединены ортогональными связями первой системы связей 1.
Синхронный интерфейс передачи последовательных потоков данных работает следующим образом:
При каждой реконфигурации шины синхронного интерфейса пары приемопередатчиков 7 соединенные системой связей 1 (Фиг.2) конфигурируются в пары приемников и передатчиков (в зависимости от решаемой РВС задачи) и выполняют алгоритм взаимной синхронизации (тренировки). Необходимость применения алгоритма тренировки обусловлена наличием разброса значений задержек распространения сигналов по передающим линиям первой системы связей и, как следствие, несинфазностью сигналов как по отношению друг к другу, так и по отношению к сопровождающему тактовому сигналу.
Тренировка происходит последовательно в два этапа: синхронизация бит и синхронизация слов посредством пошагового введения контролируемых задержек в пути распространения сигналов данных. На этапе синхронизации бит длительность шага задержки много меньше длительности бита передаваемых данных. Результат синхронизации бит - установление фронтов сопровождающего тактового сигнала в центрах периодов бит данных каждой связи первой системы связи. На этапе синхронизации слов длительность шага задержки кратна длительности бита данных. Результат синхронизации слов - границы слов данных в последовательном потоке на передающей и приемной сторонах установлены идентично. Общий результат алгоритма тренировки - первая система связей связей корректно передает данные в пределах подсистемы тактовой синхронизации реконфигурируемой шины.
Управляющая ПЛИС 5 по третьей системе связей 6 подает команду приемопередатчикам 7, сконфигурированным в режим передачи, на передачу одного слова данных и ожидает от приемопередатчиков, сконфигурированных в режим приема, сигнал о приеме этого слова. Связи третьей системы связей равны по электрической длине, поэтому обращение управляющей ПЛИС 5 к каждой решающей ПЛИС одинаково. Время в
системных тактах от команды на передачу до сообщения о приеме - есть задержка распространения. Управляющая ПЛИС 5 фиксирует длину связи в терминах системных тактов для каждой пары приемопередатчиков в каждой связи первой системы связей, сортирует их по убыванию, определяя максимальную длину связи. Управляющая ПЛИС 5 для ортогональных связей системы связей 1, реализовавшимся с длиной, меньше максимальной, по второй 4 и первой 1 системам связей 4 конфигурирует в приемопередатчиках дополнительные такты ожидания системной частоты так, что все связи второй системы связей передают одно слово данных за равное количество тактов.
Приведенная выше заявляемая ПМ применительно к прототипу «Базовый модуль РВС» выглядит следующим образом:
Прототип выполнен на ПЛИС семейства Virtex-5 XC5VLX110 фирмы Xilinx.
Необходимость применения алгоритма тренировки и последующей синхронизации слов в последовательных потоках данных вызвана:
1 - синхронные интерфейсы передачи последовательных потоков данных применяются в высокоскоростных устройствах обмена информацией с информационной полосой одного физического канала до 1200М6/С и выше, что соответствует длительности одного бита 833пс и менее / Virtex-5 Data Sheet: DC and Switching Characteristics, DS202 (v3.3) June 26, 2007/;
2 - длительность задержек распространения сигналов по передающим линиям ортогональных связей и разброс их значений сравнимы с длительностью передаваемого бита. Длины передающих линий ортогональных связей находятся в диапазоне от 6 мм до 76 мм, что, при средней удельной задержке распространения сигналов в условиях печатной платы 6.7пс/мм /Александр Акулин, Целостность сигналов на печатной плате и волновое сопротивление проводников, Технологии в электронной промышленности, № 1, 2007, с.52-55/, соответствует задержкам распространения от 40.2пс до 509.2пс;
3 - длительность задержек распространения сигналов по внутренним цепям подключения аппаратных приемопередатчиков 7 в структуре ПЛИС превышает длительность бита данных, неодинакова для сигналов данных и сигналов сопровождающей тактовой частоты /16-Channel, DDR LVDS Interface with Real-Time Window Monitoring. XAPP860 (v1.0) October 13, 2006/, и составляет от 1396пс до 1818пс для сигналов данных, йот 2894пс до 3609пс для сигналов сопровождающей тактовой частоты интерфейса;
4 - длительность задержек распространения сигналов по внутренней структуре ПЛИС зависит от величины напряжения питания, температуры, старения и имеет разные величины для разных корпусов одного и того же семейства ПЛИС.
В процессе синхронизации бит в путь распространения сигнала данных приемопередатчик, сконфигурированный для приема потоков данных, вводит дополнительную задержку. Задержка вводится пошагово, по 75пс каждый шаг, до тех пор, пока фронты сопровождающего тактового сигнала не будут установлены в серединах периодов бит сигналов данных. Всего доступно для реализации 64 шага. Этим обеспечивается фиксация логических уровней в потоке данных.
В процессе синхронизации слов приемопередатчик, сконфигурированный для приема потоков данных, пошагово сдвигает границу начала слова данных в принимаемом последовательном потоке до тех пор, пока границы слов данных в последовательном потоке на передающей и приемной сторонах не будут установленными идентично. Этим обеспечивается идентичность границ слов данных на передающей и приемной сторонах ортогональных связей.
На фиг.3 приведены временные диаграммы работы ортогональной связи между двумя смежными ПЛИС после успешного окончания тренировки. Тактовая частота, как это заявлено для прототипа, глобальной системы синхронизации 300МГц (период 3333пс) 8, частота сопровождающего тактового сигнала подсистемы синхронизации
реконфигурируемой шины синхронного интерфейса 1200МГц 9 (длительность бита данных равна 833пс). На выходе ортогональной связи, вследствие действия указанных выше задержек распространения сигналов, начало диаграммы сопровождающего тактового сигнала находится в диапазоне от 2934пс, лучший случай 10, до 4118пс, худший случай 11. Начало диаграммы сопровождающего сигнала соответствует границе слова данных в последовательном потоке. Диаграмма сигнала данных не приведена, так как после выполнения тренировки интерфейса синхронизация данных в потоке к сопровождающему тактовому сигналу достигнута. Корректно принятые шиной синхронного интерфейса данные могут захватываться аппаратурой РВС с точностью ±один такт частоты глобальной системы синхронизации.
Неоднозначность реализуемых задержек в ортогональных связях снижает надежность работы РВС.
Предлагаемая ПМ устраняет неоднозначность задержек.
Управляющая ПЛИС посредством дополнительно введенной третьей системы связей измеряет задержку распространения сигналов в ортогональных связях. Третья система связей выполнена передающими линиями равной электрической длины, подключена к блокам ввода/вывода ПЛИС общего назначения и тактируется сигналами системы глобальной синхронизации 8 с периодом 3333пс, фиг.3. Время задержки распространения сигнала по внутренней структуре ПЛИС при подключении блоков ввода/вывода общего назначения примерно 1000пс, то есть обращение управляющей ПЛИС к приемопередатчикам по третьей системе связей происходит одновременно и синфазно. Управляющая ПЛИС передает по второй системе связей измеренные значения реализовавшиеся в данной конфигурации длин ортогональных связей в РВС. РВС вводит такты ожидания в тракт передачи/приема данных, выравнивая длины ортогональных связей и обеспечивая длительность передачи/приема одного
слова данных по любой ортогональной связи за одинаковое количество тактов частоты глобальной системы синхронизации.
Дополнительно введенная третья система связей предлагаемой реконфигурируемой шины синхронного интерфейса передачи последовательных потоков данных позволяет синхронизировать потоки данных так, что передача одного слова данных по любой из ортогональных связей происходит за одинаковое количество тактов частоты системы глобальной синхронизации решающих ПЛИС.
Возможность установления одинаковых задержек в ортогональных связях повышает надежность РВС в целом, так как длина вычислительных конвейеров, распределенных на несколько решающих ПЛИС всегда может быть однозначно определена.
При проектировании печатной платы устройства, применяющего шину синхронного интерфейса передачи последовательных потоков данных, нет необходимости в геометрическом выравнивание длин передающих линий первой системы связей, что упрощает процесс проектирования и конструкцию печатной платы.