СПОСОБ И УСТРОЙСТВО СИНХРОНИЗАЦИИ НЕЛИНЕЙНЫХ РЕКУРРЕНТНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ

1. Способ синхронизации нелинейных рекуррентных последовательностей, заключающийся в передаче синхропоследовательности, сформированной на основе нелинейных рекуррентных последовательностей, приеме нелинейной рекуррентной последовательности, отличающийся тем, что при передаче синхропоследовательность формируется на основе нелинейных рекуррентных последовательностей и разделяется на две ветви обработки: в первой происходит квантование элементов принятой последовательности, а во второй после дискретизации, задержки, формирования опорной кодовой последовательности в аналоговом виде, считывания аналоговых значений, квантования, задержки, корректировки считанных аналоговых значений, задержки откорректированных аналоговых значений, повторной корректировки аналоговых значений, квантования, запоминания, повторного формирования опорной кодовой последовательности, дополнительно введено формирование управляющего воздействия при сравнении опорной кодовой последовательности с откорректированной на продолжительности 2n-m тактов обработки и генерирование псевдослучайной последовательности синхронной с принимаемой, поразрядное сравнение значений элементов последовательности, полученной в первой ветви обработки, со значениями элементов последовательности, полученной во второй ветви обработки на продолжительности m-тактов, формирование управляющего воздействия по результатам сравнения на продолжительности m-тактов и разрешении считывания синхропоследовательности с выхода устройства синхронизации нелинейных рекуррентных последовательностей.
2. Устройство синхронизации нелинейных рекуррентных последовательностей, содержащее дискретизатор, выделитель тактовой частоты корректора блока формирования уточненных предсказанных значений первого коммутатора, второго коммутатора, блок аналоговых линий задержек, блок квантователей, блок цифровых линий задержек, блок управления, генератор опорных кодовых последовательностей, генератор опорного сигнала цифрового нелинейного узла усложнения, отличающееся тем, что дополнительно ведены второй блок квантователей, блок обработки сигнала и блок оценочных значений, при этом приемный информационный вход дискретизатора в параллель соединен с входом выделителя тактовой частоты и является входом устройства; первый управляющий выход выделителя тактовой частоты в параллель соединен с управляющими входами блока формирования уточненного предсказанного значения, первого коммутатора, блока цифровых линий задержек, блока управления, генератора опорных кодовых последовательностей, генератора опорного сигнала; второй управляющий выход выделителя тактовой частоты в параллель соединен с управляющими входами дискретизатора и блока аналоговых линий задержек; выход дискретизатора подключен к приемному информационному входу корректора; первый, второй и третий информационные входы корректора подключены соответственно к первому, второму и третьему информационным выходам первого коммутатора; первый, второй и третий информационные выходы корректора подключены соответственно к первому, второму и третьему информационным входам блока аналоговых линий задержек, выходы которого соединены соответственно с четвертым, пятым и шестым информационными входами первого коммутатора; первый, второй и третий информационные входы блока формирования уточненных предсказанных значений в параллель соединены с первым, вторым и третьим информационными входами блока квантователей и подключены к первому, второму и третьему информационным выходам генератора опорных кодовых последовательностей соответственно; четвертый, пятый и шестой информационные входы блока формирования уточненных предсказанных значений подключены к четвертому, пятому и шестому информационным выходам первого коммутатора соответственно; первый, второй и третий информационные выходы блока формирования уточненных предсказанных значений соединены с первым, вторым и третьим информационными входами первого коммутатора соответственно; четвертый, пятый и шестой информационные выходы блока формирования уточненных предсказанных значений в параллель соединены с четвертым, пятым и шестом информационными входами блока квантователей и с первым, вторым и третьим информационными входами генератора опорных кодовых последовательностей соответственно; первый, второй и третий выходы блока квантователей соединены соответственно с первым, вторым и третьим входом блока цифровых линий задержек, выходы которого подключены соответственно к первому, второму и третьему информационным входам блока управления; управляющий выход блока управления соединен с управляющим входом второго коммутатора; четвертый, пятый и шестой выходы блока квантователей в параллель соединены с четвертым, пятым и шестым информационными входами блока управления соответственно и с первым, вторым и третьим входом второго коммутатора соответственно; первый, второй и третий выходы генератора опорного сигнала подключены соответственно к четвертому, пятому и шестому входам второго коммутатора; первый, второй и третий выходы второго коммутатора соединены в параллель с первым, вторым и третьим информационными входами генератора опорного сигнала соответственно и с первым, вторым и третьим входами цифрового нелинейного узла усложнения соответственно; первый вход второго блока квантователей в параллель соединен с первым входом дискретизатора и первым входом выделителя тактовой частоты; второй вход второго блока квантователей в параллель соединен с третьим входом блока обработки сигналов, четвертым входом генератора опорных кодовых последовательностей, первым входом блока оценочных значений, первым входом генератора опорного сигнала, седьмым входом блока формирования уточненных предсказанных значений, четвертым входом первого коммутатора и вторым выходом умножителя тактовой частоты; выход второго блока квантователей соединен с первым входом блока обработки сигналов; второй вход блока обработки сигналов соединен с выходом цифрового нелинейного узла усложнения; третий вход блок обработки сигналов в параллель соединен со вторым входом второго блока квантователей, четвертым входом генератора опорных кодовых последовательностей, первым входом блока оценочных значений, первым входом генератора опорного сигнала, седьмым входом блока формирования уточненных предсказанных значений, четвертым входом первого коммутатора и вторым выходом выделителя тактовой частоты; выход блока обработки сигналов соединен с пятым входом блока оценочных значений; первый вход блока оценочных значений в параллель соединен со вторым входом второго блока квантователей, с третьим входом блока обработки сигналов четвертым входом генератора опорных кодовых последовательностей, первым входом генератором опорного сигнала, седьмым входом блока формирования уточненных предсказанных значений, четвертым входом первого коммутатора и вторым выходом выделителя тактовой частоты; второй вход блока оценочных значений в параллель соединен с первым выходом второго коммутатора, вторым входом генератора опорного сигнала, первым входом цифрового нелинейного узла усложнения; третий вход блока оценочных значений в параллель соединен со вторым выходом второго коммутатора, третьим входом генератора опорного сигнала, вторым входом цифрового нелинейного узла усложнения; четвертый вход блока оценочных значений в параллель соединен с третьим выходом второго коммутатора, четвертым входом генератора опорного сигнала, третьим входом цифрового нелинейного узла усложнения; выход блока оценочных значений является выходом устройства.