Генератор трехфазного цифрового синусоидального сигнала с регулированием фазы

Полезная модель относится к цифровой преобразовательной технике и может быть использована для синтеза цифрового синусоидального сигнала с регулированием фазы в электроприводах постоянного и переменного тока с цифровым управлением.
Известен генератор трехфазных синусоидальных сигналов (Патент СССР №1543534, Н03В В 27/00, опубл. 15.02.1990, БИПМ №6), содержащий блок управления, генератор переменной частоты, реверсивный счетчик, блоки постоянной памяти, цифроаналоговые преобразователи, сумматоры, блок коррекции.
Основным недостатком данного устройства является наличие аналогового преобразования и блоков постоянной памяти, что не позволяет получить схему в интегральном исполнении.
Наиболее близким по технической сущности к заявляемому техническому решению является генератор трехфазного цифрового синусоидального сигнала (Патент РФ №196141, Н03В 19/00, опубл. 18.02.2020, БИПМ №5), в котором используется формирование трех фаз цифрового синусоидального сигнала с фиксированным 120-градусным фазовым сдвигом.
Однако в данном устройстве отсутствует возможность изменения фазового сдвига трехфазной системы синусоид.
Технический результат, получаемый при реализации заявляемой полезной модели, выражается в расширении функциональных возможностей за счет формирования трехфазной системы цифрового синусоидального сигнала с регулированием фазы.
Это достигается тем, что в устройство генератора трехфазного цифрового синусоидального сигнала, содержащее задающий генератор, выход которого соединен со счетчиком импульсов двоичного кода, выход старшего разряда соединен со входом делителя-счетчика шестифазного кода, введен блок суммирования, на вторые входы которого поступают сигналы кода, задающего величину фазового сдвига, на первые входы которого поступают сигналы со счетчика импульсов двоичного кода и делителя-счетчика шестифазного кода, выходы блока суммирования соединены с логическими блоками, выходы которых поступают на вторые входы коммутаторов, на первые входы которых поступают выходы блока суммирования, сигналы с блоков инвертирования и формирователя, выходы коммутаторов подаются на двухвходовой двоичный сумматор, выходной код которого и определяет трехфазный цифровой синусоидальный сигнал с регулированием фазы.
На фиг. 1 приведена структурная электрическая схема предлагаемого устройства; на фиг. 2 - структурная электрическая схема блока суммирования; на фиг. 3 - структурная электрическая схема 1-го канала, на фиг. 4 - диаграмма работы предлагаемого устройства, на фиг. 5 - диаграмма заданного фазового сдвига трехфазной системы цифровых синусоидальных сигналов определяемая цифровым кодом В={В';В''}.
Генератор цифрового синусоидального сигнала с регулированием фазы (фиг. 1) содержит задающий генератор прямоугольных импульсов фиксированной частоты 1, k-разрядный счетчик импульсов двоичного кода 2, делитель-счетчик шестифазного кода 3, формирователь сигнала 5, блоки инвертирования 4 и 6, логические блоки 7, 8, 9, блок суммирования 13 (фиг. 2), идентичные каналы 1-й, 2-й, 3-й, которые состоят из коммутаторов 10, 11 и двухвходового двоичного цифрового сумматора 12 (фиг. 3).
Предлагаемое устройство работает следующим образом.
k
Импульсы стабильной частоты ƒ = const с задающего генератора поступают на вход k - разрядного двоичного счетчика. Выход двоичного счетчика  с выходным кодом изменяющимся от 0 до (2-1) поступает на вход блока суммирования, k-й разряд двоичного счетчика 2 поступает на вход делителя-счетчика шестифазного кода 3, выходы которого  являются входами блока суммирования, на вторые входы которого поступает код задания фазового сдвига В={В';В''}, где младший разряд  - в двоичном коде и старший разряд  - в многофазном коде.
1
6
1U…
6U
1V
6V
1W…
6W
В блоке суммирования 13 сигналы А' и В' поступают на двухвходовой двоичный цифровой сумматор, где реализуется арифметическая операция сложения, выходной сигнал переноса р поступает на сумматор переноса. Сигналы А'' и В'' поступают на двухвходовой сумматор многофазного кода, выходной код {m…m} которого поступает на сумматор переноса, где выполняется операция суммирования с сигналом переноса р, результатом которого являются сигналы  формирующиеся по следующим зависимостям:  которые поступают на логические блоки 7, 8, 9 имеющие по шесть выходных сигналов сc, c…c, ccпредставленных следующими логическими зависимостями:
1U…
6U
1V
6V
1W…
6W
1…
k
k+1
k+2
Выходные сигналы сc, c…c, cc логических блоков 7, 8, 9 поступают на вторые входы коммутаторов 10, 11. Сигналы  поступают на логический блок, где по зависимостям:  формируются старшие дополнительные двоичные два разряда для сигнала С'. Результаты сложения {cс} вместе с сигналами с логического блока c, с образуют двоичный цифровой код сигнала
1…
k
k-1
k+2
1
2
k
k+1
k+2
=1
На первые входы коммутатора 10 поступают сигналы  с блока суммирования 13, инвертированные сигналы  с блока инвертирования 4 и сигналы  Сигнал D' формируется в блоке 5, на вход которого поступают сигналы  с блока суммирования 13, в соответствии с заданными логическими выражениями  и поступает на блок инвертирования 6. Сигналы D'=(dd, d, d) с формирователя 5, инвертированные сигналы  с блока инвертирования 6 и сигналы D'={d=d=…=d=d=d=1} поступают на первые входы коммутатора 11. На вторые входы коммутаторов 10, 11 поступают сигналы с логических блоков 7, 8 и 9, которые управляют работой коммутаторов 10 и 11 (в каждом канале) таким образом, что на выходе сумматора 12 образуются двоичные цифровые коды синусоид с заданным кодом В={В';В''} фазовым сдвигом. Коммутаторы 10, 11, пропускают на выходы коды
Свых и Dвых, которые поступают на входы двоичного сумматора 12, где реализуется арифметическая операция сложения, выходы которого являются шинами выходного сигнала.
Все преобразования в устройстве выполняются в дискретном виде и возможна полная реализация в интегральном исполнении.