РЕЗЕРВИРОВАННАЯ МНОГОКАНАЛЬНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА

Предлагаемое изобретение относится к вычислительной технике и может быть использовано при построении надежных вычислительно-управляющих устройств, к примеру, цифрового управляющего модуля комплекса энергопреобразующего системы электропитания космическим аппаратом.
Известно вычислительное устройство смешанного резервирования [1] (аналог). Устройство смешанного резервирования состоит из двух включенных вычислительных каналов и одного выключенного, находящегося в холодном резерве. При отказе в одном из работающих каналов автоматически включается третий канал, находившийся в холодном резерве, и сигналы трех каналов мажоритируются. При отказе двух работающих каналов включается третий канал, находящийся в холодном резерве, который формирует выходной сигнал.
Недостаток устройства смешанного резервирования заключается в том, что в условиях несанкционированных воздействий (электромагнитные наводки, электрический разряд, радиационные воздействия) сбой может произойти одновременно в двух работающих каналах и в результате мажоритирования может сформироваться несанкционированный сигнал. В случае отказа двух работающих каналов и подключении третьего, находившегося в холодном резерве, формирование выходного сигнала происходит без мажоритации. Кроме того, два одновременно работающих канала увеличивают потребление электроэнергии в два раза.
Известна резервированная двухпроцессорная вычислительная система [2] (аналог), содержащая два идентичных канала, в каждом из которых первый выход процессора подключен к первому входу первого коммутатора; системный генератор, выход которого подключен к первому входу процессора; триггер, выход которого подключен к первому входу элемента ИЛИ-НЕ, выход которого подключен ко второму входу первого коммутатора; импульсный генератор, подключенный через временной анализатор исправности к первому входу триггера и первому входу счетчика сбоев, первый выход которого подключен ко второму входу элемента ИЛИ-НЕ; схему начальной установки, выход которой подключен ко второму входу процессора, второму входу счетчика сбоев, первому входу элемента ИЛИ, причем выходы элемента ИЛИ подключены ко второму входу временного анализатора исправности и второму входу триггера; схему сравнения, первый вход которой подключен ко второму выходу счетчика сбоев первого канала, второй вход - ко второму выходу счетчика сбоев второго канала, первый выход схемы сравнения подключен к третьему входу элемента ИЛИ-НЕ первого канала, а второй - к третьему входу элемента ИЛИ-НЕ второго канала; устройство аварийного запуска, первый вход которого подключен к выходу схемы начальной установки, второй вход подключен ко второму выходу процессора, а выходы - ко второму входу импульсного генератора и второму входу элемента ИЛИ; второй и третий коммутаторы и устройство памяти, при этом первый вход второго коммутатора первого канала подключен к третьему выходу процессора первого канала, четвертый выход которого подключен к первому входу третьего коммутатора второго канала, выход первого коммутатора первого канала подключен ко второму входу третьего коммутатора второго канала, второму входу второго коммутатора первого канала и является выходом первого канала системы; выход второго коммутатора первого канала подключен к выходу третьего коммутатора первого канала и входу устройства памяти первого канала; первый вход второго коммутатора второго канала подключен к третьему выходу процессора второго канала, четвертый выход которого подключен к первому входу третьего коммутатора первого канала; выход первого коммутатора второго канала подключен ко второму входу второго коммутатора второго канала, второму входу третьего коммутатора первого канала и является выходом второго канала системы; выход второго коммутатора второго канала подключен к выходу третьего коммутатора второго канала и входу устройства памяти второго канала.
После поступления сигнала RES от схемы начальной установки, все устройства системы устанавливаются в исходное состояние и к выходу подключается процессор первого канала, а второй канал отключается коммутатором. В каждом канале совместно с основной задачей периодически в фиксированные интервалы времени решается диагностическая задача (осуществляется самодиагностика работоспособности устройств системы) и формируется короткий импульс исправности TestOK, который обнуляет (устанавливают в исходное состояние) временной анализатор исправности. В случае отсутствия сигналов TestOK (отказа в работе канала) подключается к выходу работоспособный процессор (канал), и отключается вышедший из строя. Второй канал, являющийся резервным, в случае выхода из строя основного, начинает выполнение задачи, используя информацию, записанную в устройство памяти резервного канала.
Недостаток системы [2] заключается в том, что в системе, в случае отказа одного канала, отсутствует возможность уменьшения вероятности ложной выдачи результата вычислений (команды), так как выдача результата осуществляется на основе вычислений только одного канала.
Известна резервированная многоканальная вычислительная система [3] (прототип), содержащая три идентичных канала, в каждом канале первый выход процессора подключен к первому входу первого коммутатора. К первому входу процессора подключен системный генератор. Импульсный генератор подключен к временному анализатору исправности. Выход схемы начальной установки подключен к первому входу импульсного генератора, первому входу устройства аварийного запуска, ко второму входу процессора и первому входу элемента ИЛИ. Выход элемента ИЛИ подключен ко второму входу временного анализатора исправности. Второй выход процессора подключен ко второму входу устройства аварийного запуска. Первый выход устройства аварийного запуска подключен ко второму входу импульсного генератора, а второй выход - ко второму входу элемента ИЛИ. Первый вход второго коммутатора подключен к третьему выходу процессора. Выход первого коммутатора подключен ко второму входу второго коммутатора и является выходом соответствующего канала. Выходы второго и третьего коммутаторов соединены и подключены к входу устройства памяти. Четвертый выход процессора первого канала подключен к первому входу третьего коммутатора второго канала, а четвертый выход процессора второго канала подключен к первому входу третьего коммутатора первого канала. Выход первого коммутатора первого канала подключен ко второму входу третьего коммутатора второго канала, а выход первого коммутатора второго канала подключен ко второму входу третьего коммутатора первого канала. Выход четвертого коммутатора соединен с выходами второго и третьего коммутаторов и с входом устройства памяти соответствующего канала. Выход временного анализатора исправности первого, второго и третьего каналов подключены соответственно к первому, второму и третьему входам элемента ИЛИ, выход которого подключен к первому входу устройства формирования сигналов выборки канала. Вторые выходы процессоров первого, второго и третьего каналов подключены соответственно ко второму, третьему и четвертому входам устройства формирования сигналов выборки. Первый, второй и третий выходы устройства формирования сигналов выборки канала подключены ко вторым входам первых коммутаторов соответствующих каналов и являются управляющими выходами для подключения напряжения питания на соответствующие каналы от источников вторичного питания. Пятый выход процессора первого канала подключен к первому входу четвертого коммутатора третьего канала. Пятый выход процессора второго канала подключен к первому входу третьего коммутатора третьего канала. Третий выход процессора третьего канала подключен к первому входу второго коммутатора третьего канала. Четвертый выход процессора третьего канала подключен к первому входу четвертого коммутатора первого канала. Пятый выход процессора третьего канала подключен к первому входу четвертого коммутатора второго канала. Выход первого коммутатора первого канала дополнительно подключен ко второму входу четвертого коммутатора третьего канала. Выход первого коммутатора второго канала дополнительно подключен ко второму входу третьего коммутатора третьего канала. Выход первого коммутатора третьего канала дополнительно подключен ко второму входу четвертого коммутатора второго канала, второму входу четвертого коммутатора первого канала и является выходом третьего канала.
В момент подачи напряжения на систему схема начальной установки формирует сигнал Res# (изменение состояния из логического нуля в логическую единицу). При этом разрешается работа процессорам, устройствам аварийного запуска, импульсным генераторам, временным анализаторам исправности, а устройство формирования сигналов выборки канала устанавливает сигналы OE в состояние, при котором на все каналы подается напряжение питания от вторичных источников. За счет задержки включения, процессор, выходящий первый на режим, сформирует сигнал TestOK и при помощи устройства формирования сигналов выборки канала оставит напряжения питания на своем канале и снимет с двух других. Таким образом, данный канал перейдет в рабочий режим, а два других будут в холодном резерве. При отказе в работающем канале (отсутствии импульсов TestOK) устройство формирования сигналов выборки канала подключит питание к следующему каналу и отключит питание от двух других. В случае отказа канала, на который произошло переключение, аналогично подключится следующий канал и отключатся два других.
Недостаток системы [3] заключается в том, что при использовании холодного резервирования увеличивается время переключения системы на резервный канал, что вынуждает использовать более быстродействующие процессоры.
Технический результат - уменьшение времени переключения системы на резервный канал за счет введения устройства определения рабочего канала и устройства управления режимом процессора и питанием канала.
Технический результат достигается тем, что в резервированной многоканальной вычислительной системе, содержащей три идентичных канала, введены устройства определения рабочего канала и устройство управления режимом процессора и питанием канала. В каждом канале второй выход процессора подключен к первому входу первого коммутатора. К третьему входу процессора подключен системный генератор. Импульсный генератор подключен к временному анализатору исправности. Выход схемы начальной установки подключен к первому входу импульсного генератора, второму входу устройства аварийного запуска, ко второму входу процессора и второму входу элемента ИЛИ. Выход элемента ИЛИ подключен ко второму входу временного анализатора исправности. Второй выход процессора подключен к первому входу устройства аварийного запуска.
Первый выход устройства аварийного запуска подключен ко второму входу импульсного генератора, а второй выход - к первому входу элемента ИЛИ. Первый выход процессора подключен к первому входу первого коммутатора и является выходом соответствующего канала. Выходы первого, второго и третьего коммутаторов соединены и подключены к входу устройства памяти.
Первый вход второго коммутатора первого канала подключен к первому выходу процессора второго канала; первый вход третьего коммутатора первого канала подключен к первому выходу процессора третьего канала; первый вход второго коммутатора второго канала подключен к первому выходу процессора первого канала; первый вход третьего коммутатора второго канала подключен к первому выходу процессора третьего канала; первый вход второго коммутатора третьего канала подключен к первому выходу процессора второго канала; первый вход третьего коммутатора третьего канала подключен к первому выходу процессора первого канала. Выход временного анализатора исправности первого, второго и третьего каналов подключены соответственно к первому, второму и третьему входам устройства определения рабочего канала, первый, второй, третий и четвертый выходы которого подключены соответственно к первому, второму, третьему и четвертому входам устройства управления режимом процессора и питанием канала. Вторые выходы процессоров первого, второго и третьего каналов подключены соответственно ко пятому, шестому и седьмому входам устройства управления режимом процессора и питанием канала. Первый, второй и третий выходы устройства управления режимом процессора и питанием канала подключены к первым входам процессоров соответствующих каналов и являются управляющими выходами для установки режима работы соответствующих процессоров каждого канала; четвертый, пятый и шестой входы устройства определения рабочего канала подключены соответственно к первому, второму и третьему выходам устройства управления режимом процессора и питанием канала; четвертый, пятый и шестой выходы устройства управления режимом процессора и питанием канала являются управляющими выходами для подключения напряжения питания на соответствующие каналы от источников вторичного питания; третий выход процессора первого канала подключен ко второму входу третьего коммутатора третьего канала. Третий выход процессора второго канала подключен ко второму входу второго коммутатора третьего канала. Третий выход процессора третьего канала подключен ко второму входу первого коммутатора третьего канала. Четвертый выход процессора первого канала подключен ко второму входу второго коммутатора второго канала. Четвертый выход процессора второго канала подключен ко второму входу первого коммутатора второго канала. Четвертый выход процессора третьего канала подключен ко второму входу третьего коммутатора второго канала. Пятый выход процессора первого канала подключен ко второму входу первого коммутатора первого канала. Пятый выход процессора второго канала подключен ко второму входу второго коммутатора первого канала. Пятый выход процессора третьего канала подключен ко второму входу третьего коммутатора первого канала.
На фиг. 1 приведена структурная схема предлагаемой системы. На фиг. 2 приведен вариант реализации устройства управления режимом процессора и питанием канала. На фиг. 3 приведена временная диаграмма работы устройства управления режимом процессора и питанием канала. На фиг. 4 приведена временная диаграмма работы системы. На фиг. 5 приведен вариант реализации устройства определения рабочего канала.
Резервированная многоканальная вычислительная система, представленная на фиг. 1, содержит три идентичных канала 14, устройство определения рабочего канала 1, устройство управление режимом процессора и питанием канала 2. Каждый канал содержит схему начальной установки 3, системный генератор 4, процессор 5, элемент ИЛИ 8, импульсный генератор 7, временной анализатор исправности 9, устройство аварийного запуска 6, первый коммутатор 10, второй коммутатор 11, третий коммутатор 12, устройство памяти 13. Выходы коммутаторов 10, 11, 12 соединены и подключены к устройству памяти 13. Импульсный генератор 7 подключен к схеме начальной установки 3, временному анализатору исправности 9, устройству аварийного запуска 6, которое подключено к схеме начальной установки 3, процессору 5. элементу ИЛИ 8, соединенному со схемой начальной установки 3, процессором 5 и временным анализатором исправности 9. Процессор 5 соединен с системным генератором 4, первым коммутатором 10, вторым коммутатором 11. В системе, кроме того, процессор 5 первого канала соединен со вторым коммутатором 11 второго канала и третьим коммутатором 12 третьего канала; процессор 6 второго канала соединен с первым коммутатором 10 второго канала и со вторыми коммутаторами 11 первого и третьего каналов; процессор 5 третьего канала соединен с первым коммутатором 10 третьего канала и третьими коммутаторами 12 первого и второго каналов; временные анализаторы 8 каждого канала подключены к устройству определения рабочего канала 1, который соединен с устройством управления режимом процессора и питанием канала 2, которое соединено с процессорами 5 и источниками питания первого, второго и третьего каналов соответственно. Кроме того, устройство управления режимом процессора и питанием канала соединено с процессорами 5 каждого канала. Первый выход процессора 5 каждого канала подключен к первому коммутатору 10 и является выходом соответствующего канала. Первый выход процессора 5 первого канала подключен ко второму коммутатору 11 второго канала и к третьему коммутатору 12 третьего канала. Первый выход процессора 5 второго канала подключен ко второму коммутаторам 11 первого и третьего каналов. Первый выход процессора 5 третьего канала подключен к третьим коммутаторам 12 первого и второго каналов.
Источник питания каждого канала содержит в своем составе управляемые и неуправляемые преобразователи напряжения. Управляемые преобразователи позволяют с помощью сигналов SCP от устройства управления режимом процессора и питанием канала 2 отключать или подключать напряжения питания канала (системный генератор 4, процессор 5, схема начальной установки 3, устройство аварийного запуска 6, импульсный генератор 7, элемент ИЛИ 8, временной анализатор исправности 9). Неуправляемые преобразователи необходимы для подачи напряжения питания на устройства, которые не допускают по своему функциональному назначению снятие напряжения в процессе функционирования (устройство определения рабочего канала 1, устройство управления режимом процессора и питанием канала 3, коммутаторы 10-12, память 13). Неуправляемые преобразователи каждого канала объединены по выходам через развязывающие диоды.
В момент подачи напряжения на систему схема начальной установки 3 формирует сигнал Res# (изменение состояния из логического нуля в логическую единицу). При этом разрешается работа процессорам 5, устройствам аварийного запуска 6, импульсным генераторам 7, временным анализаторам исправности 9, а устройство управления режимом процессора и питанием канала 2 устанавливает сигналы SCP в состояние, при котором на все каналы подается напряжение питания от вторичных источников. Время выхода на режим процессоров каналов за счет выбора задержки разнесено. В этом случае тот процессор, который первым выйдет на режим и сформирует сигнал исправности TestOK, при помощи устройства управления режимом процессора и питанием канала 2 оставит напряжение питания на всех каналах, а другие два по сформированным импульсам SCM от устройства управления режимом процессора и питанием канала перейдут в режим пониженного энергопотребления (фиг. 3). Таким образом, данный канал перейдет в рабочий режим, а другие два перейдут в горячий резерв. При отказе в работающем канале (отсутствии импульсов TestOK) временной анализатор 9 сформирует импульс ErrS, который поступит на вход устройства определения рабочего канала, в результате чего будет сформирован импульс Err, который поступит в устройство управления режимом процессора и питанием канала 2. При этом устройство 2 установит сигналы SCP, отвечающих за питание канала и отключит соответствующий канал, а затем снова сформирует импульс SCP подключив питание канала, после чего установит сигналы SCM, таким образом, что текущий канал перейдет в горячий резерв; процессор канала находящегося в горячем резерве перейдет в рабочий режим; третий процессор останется в горячем резерве (фиг. 4). Импульсы TestOK можно прерывать программно, что позволяет с требуемой периодичностью выбирать работающие каналы. Количество переключений между каналами не ограничено.
Промежуточные результаты вычислений периодически записываются в устройства памяти всех каналов. Это позволяет продолжить решение задачи на резервном канале без потери информации.
Следует отметить, что если в резервированной многоканальной вычислительной системе в качестве памяти каналов использовать трехпортовые ОЗУ, то можно упростить систему за счет исключения связей устройств памяти с процессорами. Если использовать энергонезависимую память и подключать ее по команде от процессора, то можно снизить энергопотребление и дополнительно повысить надежность системы.
Используемые устройства памяти могут быть реализованы на оперативных запоминающих устройствах (СОЗУ) типа 1658РУ1У, обладающих требуемыми объемом памяти, быстродействием. Схемы устройства определения рабочего канала и устройства управления режимом процессора и питанием канала могут быть реализованы на микросхемах серии 1594Т (1594ТМ2Т, 1594ЛН1Т, 1594ЛЛ1Т, 1594ЛЕ4Т) и микросхеме 530ЛИ3 ММ, либо на логических элементах в составе базового матричного кристалла.
Принципиальное отличие предлагаемой резервированной многоканальной вычислительной системы, представленной на фиг. 1, от прототипа заключается во введении устройства определения рабочего канала 1 и устройства управления режимом процессора и питанием канала 2 и дополнительных связей, что способствовало уменьшению времени переключения на резервный канал.
Список использованных источников
1. Патент 2339994, РФ, МКИ G06F 11/18, 2006 г. (аналог).
2. Патент 2460121, РФ, МКИ G06F 11/20, 2012 г. (аналог).
3. Патент 2527191, РФ, МКИ G06F 11/20, 2014 г. (прототип).