УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ОПТИМАЛЬНОГО ПЕРИОДА ТЕХНИЧЕСКОГО ОБСЛУЖИВАНИЯ ИЗДЕЛИЯ

Предлагаемая полезная модель относится к вычислительной технике и может быть использована в технике, где необходимо определять время наступления постепенного отказа, определять оптимальные по критерию минимума простоя периоды технического обслуживания и осуществлять гибкую стратегию технического обслуживания.
Известно устройство для определения оптимального периода технического обслуживания изделия, содержащее пять сумматоров, блок умножения, блок нелинейности, четыре элемента памяти, интегратор, два таймера, блок деления, три элемента задержки, два триггера, элемент ИЛИ, два компаратора, три ключа, при этом первый вход первого сумматора является первым входом устройства, первый вход блока умножения является вторым входом устройства, первый вход первого элемента памяти является третьим входом устройства, первый вход элемента ИЛИ является четвертым входом устройства, второй вход первого сумматора подключен к выходу блока умножения, второй вход которого соединен с первым входом интегратора и выходом блока нелинейности, первый вход которого подключен к выходу первого элемента памяти, второй вход которого подключен к выходу первого триггера, первому входу второго триггера, входу таймера, второму входу блока нелинейности, второму входу интегратора, выход которого соединен со вторым входом второго сумматора, первый вход которого подключен к первому входу четвертого сумматора, выходу таймера, входу третьего элемента задержки, выход второго сумматора соединен с первым входом третьего сумматора, второй вход которого подключен к выходу первого и второму входу четвертого сумматора, выход третьего сумматора подключен ко второму входу блока деления, первый вход которого соединен с выходом четвертого сумматора и входом второго элемента задержки, выход которого соединен с входом второго элемента памяти, управляющий вход которого подключен к выходу второго триггера, управляющим входам третьего, четвертого элементов памяти, первого, второго, третьего ключей, входу второго таймера, второму входу второго триггера, первый вход второго триггера соединен с соединен с выходом первого компаратора, вход которого соединен с входом четвертого элемента памяти и выходом первого элемента задержки, вход которого подключен к выходу блока деления, выход четвертого элемента памяти соединен со входом второго ключа, выход которого является первым выходом устройства, выход второго элемента памяти соединен со входом первого ключа, выход которого соединен со вторым входом второго компаратора, первый вход которого подключен к выходу пятого сумматора, первый вход которого подключен к выходу второго таймера, выход третьего элемента задержки подключен к входу третьего элемента памяти, выход которого подключен к входу третьего ключа, выход которого подключен к второму входу пятого сумматора и является вторым выходом устройства, выход второго компаратора соединен со вторым входом элемента ИЛИ, выход которого подключен к второму входу первого триггера / патент РФ №2206123, МПК G07С 3/08, 2003/.
Устройство позволяет определить период технического обслуживания изделия с учетом интенсивности постепенных отказов, но не учитывает внезапные отказы возникающие при работе изделия под током и в выключенном состоянии. Таким образом, устройство имеет ограниченную область применения.
Наиболее близким по технической сущности к предлагаемому техническому решению является устройство для определения оптимального периода технического обслуживания изделия содержащее блок памяти, два блока деления блок нелинейности, два блока умножения, вычитатель, четыре элемента задержки, таймер, три сумматора, два компаратора, мультивибратор, элемент ИЛИ, три элемента памяти, три ключа, причем первый выход блока памяти соединен с первым входом второго блока деления, второй вход которого подключен к выходу второго блока умножения, первый и второй вход которого объединены и подключены к входу первого элемента задержки, входу таймера, первому входу интегратора, первому входу вычитателя, выход второго блока деления соединен с входом блока нелинейности, выход которого подключен к второму входу интегратора и второму входу первого блока умножения, первый вход которого подключен к второму выходу блока памяти, выход интегратора подключен к второму входу вычитателя и второму входу третьего сумматора, первый вход которого подключен к выходу второго сумматора, первому входу первого блока деления, входу четвертого блока задержки, второй вход второго сумматора соединен с входом с выходом вычитателя, первый вход второго сумматора подключен к выходу первого сумматора и первому входу первого компаратора, второй вход которого подключен к четвертому выходу блока памяти, первый и второй входы первого сумматора подключены к третьему выходу блока памяти и выходу первого блока умножения соответственно, второй вход первого компаратора подключен к четвертому входу блока памяти, первый вход первого блока умножения подключен к второму выходу блока памяти, первый вход таймера соединен с управляющими входами первого, второго, третьего элементов памяти, первого, второго, третьего ключей, вторым входом триггера, выходом мультивибратора, второй вход таймера соединен с выходом второго элемента задержки, вход которого подключен к первому входу к первому входу триггера, вход которого соединен с пятым входом блока памяти, выход третьего сумматора подключен ко второму входу первого блока деления, выход которого подключен к входу третьего элемента задержки и второму входу второго компаратора, выход которого соединен с вторым входом элемента ИЛИ, выход которого подключен к входу мультивибратора, первый вход второго компаратора соединен с выходом третьего элемента задержки и входом второго элемента памяти, выход которого подключен к входу второго ключа, выход которого является вторым выходом устройства, выход вычитателя подключен к входу четвертого элемента задержки, выход которого соединен с входом третьего элемента памяти, выход которого подключен к входу третьего ключа, выход которого является третьем выходом устройства, выход первого элемента задержки соединен с входом первого элемента памяти, выход которого подключен к входу первого ключа, выход которого является первым выходом устройства / патент РФ №2347272, МПК G07С 3/08, 2009/.
Устройство позволяет определить период технического обслуживания изделия с учетом интенсивности постепенных отказов (интенсивность распределена по закону Релея, который не всегда приемлем) и не учитывает внезапные отказы возникающие при работе изделия под током и в выключенном состоянии.
Задачей, на решение которой направлена заявляемая полезная модель, является расширение области применения устройства за счет учета интенсивности постепенных отказов для заданной вероятности безотказной работы, интенсивности внезапных отказов возникающих при работе изделия под током и в выключенном состоянии.
Для достижения указанного технического результата в известное устройство содержащее блок памяти, таймер, вычитатель, два сумматора, компаратор, два блока деления, два блока умножения, элемент памяти, ключ, согласно полезной модели дополнительно введены, второй, третий и четвертый вычитатели, третий и четвертый блоки деления, третий блок умножения, первый и второй блоки определения абсолютного значения, блок извлечения квадратного корня, причем первый выход блока памяти подключен к таймеру, первый вход первого вычитателя подключен к третьему выходу блока памяти, вторые входы первого и второго вычитателей объединены и подключены к второму выходу блока памяти, первый вход второго вычитателя подключен к четвертому выходу блока памяти, первый и второй входы блока первого блока деления, подключены соответственно к шестому и пятому выходам блока памяти, выходы первого и второго вычитателей через первый и второй блоки определения абсолютного значения подключены к первым входам второго и третьего блоков деления соответственно, второй вход второго блока деления подключен к выходу таймера и второму входу ключа, второй вход третьего блока деления подключен к пятому выходу блоку памяти, выходы второго и третьего блоков деления подключены соответственно к первому и второму входу третьего вычитателя, выход которого подключен к первому входу четвертого блока деления, на второй вход которого поступает сигнал с выхода первого блока деления, выход четвертого блока деления подключен ко второму входу компаратора, первый вход которого подключен к седьмому выходу блока памяти, выход компаратора соединен с первым входом ключа и первым входом элемента памяти, выход ключа подключен к второму входу элемента памяти, выход которого является первым выходом устройства, второй вход сумматора подключен к восьмому выходу блока памяти, девятый и десятый выходы блока памяти подключены к первому и второму входам четвертого вычитателя соответственно, первый и второй входы первого умножителя подключены к одиннадцатому и двенадцатому выходам блока памяти, выход четвертого вычитателя и первого блока умножения подключены к первому и второму входам второго блока умножения соответственно, выход которого подключен к первому входу первого сумматора, выход которого соединен с первым и вторым входами второго сумматора, выход которого подключен к первому входу третьего блока умножения, на первый вход которого поступает сигнал с выхода элемента памяти, выход третьего блока умножения соединен с входом блока извлечения квадратного корня, выход которого является вторым выходом устройства.
На фиг.1 приведена схема предлагаемого устройства; на фиг.2 - схема блока памяти.
Устройство содержит блок памяти 1, таймер 2, первый и второй вычитатели 3 и 4 соответственно, первый блок деления 5, первый и второй блоки определения абсолютного значении 6 и 7 соответственно, второй и третий блоки деления 8 и 9 соответственно, третий вычитатель 10, четвертый блок деления 11, компаратор 12, ключ 13, элемент памяти 14, первый сумматор 15, четвертый вычитатель 16, первый и второй блоки умножения 17 и 18 соответственно, второй сумматор 19, пятый блок деления 20, блок извлечения квадратного корня 21, причем первый выход блока памяти 1 подключен к датчику таймера 2, первый вход первого вычитателя 3 соединен с третьим выходом блока памяти 1, вторые входы первого 3 и второго 4 вычитателей объединены и подключены ко второму выходу блока памяти 1, первый вход второго вычитателя 4 соединен с четвертым выходом блока памяти 1, первый и второй входы первого блока деления 5, подключены соответственно к шестому и пятому выходам блока памяти 1, выходы первого 3 и второго 4 вычитателей через первый 6 и второй 7 блоки определения абсолютного значения соединены с первыми входами второго 8 и третьего 9 блоков деления соответственно, второй вход второго блока деления 8 подключен к выходу таймера 2 и второму входу ключа 13, второй вход третьего блока деления 9 соединен с пятым выходом блока памяти 1, выходы второго 8 и третьего 9 блоков деления подключены соответственно к первому и второму входу третьего вычитателя 10, выход которого подключен к первому входу четвертого блока деления 11, второй вход которого связан с выходом первого блока деления 5, выход четвертого блока деления 11 соединен со вторым входом компаратора 12, первый вход которого подключен к седьмому выходу блока памяти 1, выход компаратора 12 соединен с первым входом ключа 13 и первым входом элемента памяти 14, выход ключа 13 подключен ко второму входу элемента памяти 14, выход которого является первым выходом устройства, второй вход сумматора 15 подключен к восьмому выходу блока памяти 1, девятый и десятый выходы блока памяти 1 подключены к первому и второму входам четвертого вычитателя 16 соответственно, первый и второй входы первого умножителя 17 подключены к одиннадцатому и двенадцатому выходам блока памяти 1, выход четвертого вычитателя 16 и первого блока умножения 17 подключены к первому и второму входам второго блока умножения 18 соответственно, выход которого подключен к первому входу первого сумматора 15, выход которого соединен с первым и вторым входом второго сумматора 19, выход которого подключен к второму входу третьего блока умножения 20, первый вход которого связан с выходом элемента памяти 14, выход третьего блока умножения 20 подключен к входу блока извлечения квадратного корня 21, выход которого является вторым выходом устройства.
Блок памяти 1 содержит второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый элементы памяти 22 - 32 соответственно.
Устройство работает следующим образом.
1
0
2
д
3
4
то
6
7
1-ε
8
то
9
т
10
вык..
11
в
12
т
5
0
д
то
1-ε
то
т
вык.
в
т
0
д
то
1-ε
то
т
вык.
в
т
5
вых
0
д
то
1-ε
д
0
д
0
0
0
то
д
0
д
0
то
д
0
0
то
д
0
0
то
1-ε
д
0
0
то
1-ε
по
д
ТО
т
вык.
в
Т
Т
вык
в
Т
в
Т
Т
вык
то
в
т
Т
вык
то
в
т
Т
вык
по
по
то
в
т
Т
вык
п.опт.
На вход 1 блока памяти 1 поступает номинальное значение определяющего параметра W. На вход 1 блока памяти 1 поступает допустимое значение определяющего параметра W (верхняя либо нижняя граница параметра). На вход 1 поступает текущее значение параметра W. На вход 1 поступает значение t, т.е предыдущее значение времени начала технического обслуживания (ТО) при котором было определено W. На вход 1 поступает значение D дисперсии определяющего параметра. На вход 1 поступает u значение квантиля стандартного нормального распределения (соответствующее вероятности безотказной работы). На вход l поступает значение τ, среднее время проведения одной профилактики. На вход 1 поступает λ - интенсивность внезапных отказов при работе под током. На вход 1 поступает значение λ - интенсивность внезапных отказов в выключенном состоянии. На вход 1 поступает значение Т - среднее время устранения одной неисправности. На вход 1 поступает значение t - время работы изделия под током. На вход 1 поступает управляющий сигнал, необходимый для записи в элементы памяти 22-32 сигналов W, W, W, t, D, u, τ, λ, λ, Т, t. Значения W, W, W, t, D, u, τ, λ, λ, Т, t с входов элементов памяти поступают соответственно на второй, третий, четвертый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый выходы блока памяти 1. Управляющий сигнал с входа 1 поступает на первый выход блока памяти 1. По управляющему сигналу, поступающему с первого выхода блока памяти 1 на вход таймера 2, таймер включается в работу и на его выходе формируется сигнал U=t, который поступает на второй вход второго блока деления 8, на второй вход ключа 13. Со второго выхода блока памяти 1 значение W поступает на второй вход первого вычитателя 3 и второй вход второго вычитателя 4. С третьего входа блока памяти 1 значение W поступает на первый вход первого вычитателя 3. С четвертого выхода блока памяти 1 значение W поступает на первый вход второго вычитателя 4. С пятого выхода блока памяти 1 значение t поступает на второй вход первого блока деления 5 и второй вход третьего блока деления 9. С седьмого выхода блока памяти 1 значение u поступает на 1 первый вход компаратора 12. Значение сигнала W-W с выхода первого вычитателя 3 поступает на вход первого блока определения абсолютного значения 6, с выхода которого сигнал |W-W| поступает на первый вход второго блока деления 8. Значение сигнала W-W с выхода второго вычитателя 4 поступает на вход второго блока определения абсолютного значения 7, с выхода которого сигнал |W-W| поступает на первый вход третьего блока деления 9. Значение сигнала D/t=σ с выхода первого блока деления 5 поступает на второй вход четвертого блока деления 11. Значение сигналов (|W-W|)/t с выхода второго блока деления 8, (|W-W|)/t c выхода третьего блока деления 9 поступает соответственно на первый и второй входы третьего вычитателя 10. Значение сигнала (|W-W|)/t-(|W-W|)/t с выхода третьего вычитателя 10 поступает на первый вход четвертого блока деления 11. Значение сигнала (|W-W|)/t-(|W-W|)/t/σ с выхода четвертого блока деления 11 поступает на второй вход компаратора 12, где сравнивается с значением u. Как только в момент времени t сигнал (|W-W|)/t-(|W-W|)/t/σ станет равным u на выходе компаратора 12 появится управляющий сигнал, который поступит на управляющие входы ключа 13 и элемента памяти 14. В элементе памяти 14 запишется значение t, которое поступит с таймера 2 через открытый ключ 13. В результате на первом выходе устройства(выход элемента памяти 14) будет максимальное значение t=T времени наступления постепенного отказа изделия в течении которого значение определяющего параметра W не выйдет за границу допустимого значения W с заданной вероятностью безотказной работы. С восьмого выхода блока памяти 1 значение сигнала τ поступает на второй вход сумматора 15. Значения сигналов λ, λ с выходов девять, десять блока памяти 1 поступают на первый и второй входы четвертого вычитателя 16 соответственно. Значение сигналов Т, t с выходов одиннадцать и двенадцать блока памяти 1 поступают на первый и второй входы первого блока умножения 17 соответственно. Значение сигналов (λ-λ) с выхода четвертого вычитателя 16, Tt. с выхода первого блока умножения 17 поступают соответственно на первый и второй входы второго блока умножения 18, с выхода которого сигнал Tt(λ-λ) поступает на первый вход сумматора 15. Сигнал (τ+Tt(λ-λ)) с выхода первого сумматора 15 поступает на первый и второй входы второго сумматора, выходной сигнал которого 2(τ+Tt(λ-λ)) поступает на первый вход третьего блока умножения 20, на первый вход которого поступает сигнал Т с выхода элемента памяти 14. Сигнал 2 2Т(τ+Tt(λ-λ)) с выхода третьего блока умножения 20 поступает на блок вычисления квадратного корня 21, на выходе которого получается сигнал . В результате на втором выходе устройства (выход блока вычисления квадратного корня) появится значение времени Т, соответствующее оптимальному периоду технического обслуживания
Таким образом, предлагаемое устройство позволяет определить оптимальный период технического обслуживания изделия с учетом интенсивности постепенных отказов для заданной вероятности безотказной работы, интенсивности внезапных отказов, возникающих при работе изделия под током и в выключенном состоянии. Устройство успешно прошло испытание и используется при планировании технического обслуживания изделий.