СИСТЕМА, СПОСОБ И УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ ОШИБКИ В МУЛЬТИПРОЦЕССОРНЫХ СИСТЕМАХ

1. Способ синхронизации состояния нескольких вычислительных модулей в электронной системе, каждый из которых имеет процессор для хэширование данных состояния каждого из множества вычислительных модулей, включает сравнение хэшей процессоров для обработки данных состояния и повторную синхронизацию нескольких вычислительных модулей на основе, по крайней мере, сравнения хэшей.
2. Способ по п.1, далее включающий хэширование данных о состоянии памяти для каждого из множества вычислительных модулях, сравнение хэшей памяти для данных о состоянии памяти и повторную синхронизацию нескольких вычислительных модулей на основе, по крайней мере, сравнения хэшей памяти.
3. Способ по п.1, отличающийся тем, что хэширование данных состояние процессора включает вычисление контрольной суммы данных состоянии процессора.
4. Способ по п.2, отличающийся тем, что хэширование данных о состоянии памяти включает вычисление контрольной суммы данных о состоянии памяти.
5. Способ по п.1, дополнительно содержащий определитель большинства вычислительных модулей, имеющих тот же процессор данных о состоянии и по крайней мере один из меньшинства вычислительных модулей, имеющих другой процессор данных состояния.
6. Способ по п.1, в котором повторная синхронизация включает отправку данных состояния процессора от первого вычислительнльного модуля ко второму вычислительному модулю.
7. Способ по п.5, в котором повторная синхронизация включает отправку данных состояния апрцессрпа от первого вычислительного модуля большинства к вычислительному модулю меньшинства.
8. Способ по п.7, в котором повторная синхронизация дополнительно включает сравнение состояния данных второго вычислительного модуля большинства с состоянием данных из первого вычислительного модуля большинства или вычислительного модуля меньшинства после отправки данных состояния процессора от первого вычислительного модуля большинства на вычислительный модуль меньшинства, и маркировку погрешности на основе сравнения данных о состоянии.
9. Способ по п.6, отличающийся тем, что отправка данных состояния процессора включает отправку данных состояния процессора по соединениям, непосредственно соединяющим первый вычислительный модуль со вторым вычислительным модулем.
10. Способ по п.2, в котором хэштрование состояния памяти данных для каждого из множества вычислительных модулей включает хэширование части состояния памяти данных для каждого из множества вычислительных модулей.
11. Способ по п.2, в котором способ выполняется через равные промежутки времени в процессе работы электронной системы.
12. Способ по п.11, в котором при каждом очередном интервале производят хэширование только заданной части состояния памяти данных в каждом вычислительном модуле.
13. Способ по п.12, в котором данные о состоянии памяти разделены, по меньшей мере, на первую часть памяти и вторую часть памяти, и при последовательных регулярных интервалах времени хэшируют первую часть памяти для каждого вычислительного модуля, а затем хэшируют вторую часть памяти для каждого вычислительного модуля
14. Способ по п.13, в котором последовательно сравнивают объемы хэширования для всех частей памяти данных о состоянии в течение множества последовательных регулярных интервалав.
15. Способ по п.1, в котором каждый из вычислительных модулей содержит процессорное ядро многоядерного процессора.
16. Способ по п.1, далее включающий выявление вычислительного модуля, который перестал отвечать на запросы, и его перезагрузку.
17. Отказоустойчивый вычислительный аппарат, состоящий из нескольких вычислительных модулей, причем каждый вычислительный модуль включает в себя процессор данных состояния и модуль хэширования, при этом последний выполнен с возможностью генерирования объема хэшей данных состояние процессора, а отказоустойчивой блок проверки выполнен с возможностью приема множества объемов хэш для определения, синхронизирован ли каждый вычислительный модуль с другими модулями вычислений.
18. Отказоустойчивый вычислительный аппарат по п.17, дополнительно содержащий блок проверки когерентности памяти, выполненный для проверки согласованности множества порций памяти, включенных в несколько вычислительных модуей.
19. Отказоустойчивый вычислительный аппарат по п.17, в котором каждый из процессоров множества вычислительных модулей содержит данные о состоянии памяти, а модуль хэширования дополнительно выполнен с возможностью генерировать объемы хэширования данных о состоянии памяти, а множество объемов хэш, считываемых отказоустойчивым аппаратом, включают проверку хэш объемов для данных о состоянии памяти.
20. Отказоустойчивый вычислительный аппарат по п.19, в котором модуль хэширования дополнительно выполнен с возможностью выбирать только заданную часть памяти для хэширования для каждого вычислительного модуля.
21. Отказоустойчивый вычислительный аппарат по п.19, содержащий таймер, настроенный на запуск генерации хэширования состояния памяти данных на регулярной основе.
22. Отказоустойчивый вычислительный аппарат по п.21, в котором регулярные интервалы составляют 2, 5, 10, 20 или 30 миллисекунд.
23. Отказоустойчивый вычислительный аппарат по п.21, в котором модуль хэширования выполнен с возможностью выбирать только часть памяти от вычислительного модуля для хэширования в каждом из последовательных интервалов.
24. Отказоустойчивый вычислительный аппарат по п.23, в котором память каждого вычислительного модулья имеет, по меньшей мере, первую часть памяти и вторую часть памяти, а модуль хэширования сконфигурирован для последовательного хэширования первой части памяти, а затем второй части памяти от каждого вычислительного модуля при последовательнох регулярных промежутках времени.
25. Отказоустойчивый вычислительный аппарат по п.17, в котором каждый из множества вычислительных модулях функционально соединен, по меньшей мере, с одним другим модулем вычисления в нескольких вычислительных модулях одного или более соединений.
26. Отказоустойчивый вычислительный аппарат по п.17, дополнительно содержащий модуль повторной синхронизации для отправки данных состояния процессора или состояния памяти от первого вычислительного модуля большинства к вычислительному модулю меньшинства, когда объем хэш из модуля большинствоа и модуль меньшинства не совпадают.
27. Отказоустойчивый вычислительный аппарат по п.26, в котором модуль повторной синхронизации дополнительно выполнен с возможностью сравнил данных состояния второго вычислительного модуля большинства с данными состояния первого вычислительного модуля большинства или модулем меньшинства после отправки данных состояния процессора от первого вычислительныого модуля большинства в вычислительный модуль меньшинства, и обозначении ошибки на основе сравнения данных о состоянии.
28. Отказоустойчивый вычислительный аппараты по п.17, в котором отказоустойчивый блок проверки дополнительно выполнен с возможностью идентификации вычислительного модуля, который перестал отвечать на запросы, и его перезагрузки.
29. Отказоустойчивый вычислительный аппарат, состоящий из нескольких вычислительных модулей, причем каждый вычислительный модуль включает процессор, средство для хэширования, выполненное с возможностью формирования объема хэшей данных состоянии процессора; средства для сравнения множества объемов хэш, а также средство для определения, синхронизирован ли процессор в каждом вычислительном модуле с процессорами других модулей вычислений.
30. Отказоустойчивый вычислительный аппарат по п.29, в котором средство для сравнения включает вентильную матрицу (FPGA), запрограммированную на сравнение объемов хэш данных о состоянии процессора.
31. Отказоустойчивый вычислительный аппарат по п.29, в котором средство для сравнения включает отказоустойчивый блок проверки.
32. Отказоустойчивый вычислительный аппарат по п.29, в котором средство для определения ошибки включает один или более модулей повторной синхронизации.
33. Вне временной, считываемый компьютером носитель, содержащий команды, сохраненные на нем, которые вызывают схему обработки для выполнения способа, включающего хэширование данных состояния процессора для каждого из множества вычислительных модулей, сравнение хэшей для обработки данных состояния и повторную синхронизацию нескольких вычислительных модулей на основе, по крайней мере, сравнения хэшей.
34. Считываемый компьютером носитель по п.33, дополнительно включающий команды, которые инициируют схему обработки для хэширования данных состояния памяти каждого из множества вычислительных модулей, сравнение хэшей памяти для данных о состоянии памяти и повторную синхронизацию нескольких вычислительных модулей на основе, по крайней мере, сравнения хэшей памяти.