ЦЕПЬ ОБРАБОТКИ ДАННЫХ С ЭЛЕМЕНТАРНЫМ ПРОЦЕССОРОМ, УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ, СОДЕРЖАЩЕЕ МАТРИЦУ ТАКИХ ЦЕПЕЙ, И МАТРИЧНЫЙ ДАТЧИК, СОДЕРЖАЩИЙ ТАКОЕ УСТРОЙСТВО

1. Цепь обработки данных, отличающаяся тем, что содержит:
- модуль (ЛМ) обработки данных, содержащий две цепи (Inv1, Inv2) преобразования сигналов, каждая из которых имеет вход для сигнала и выход для сигнала, и набор управляемых ключей (R1, W1, R2, W2), соединенных с входами и выходами указанных цепей преобразования, причем модуль обработки данных дополнительно содержит вход (Н) для двоичного сигнала и выход (F) для двоичного сигнала,
- модуль памяти (dRAM), содержащий набор емкостей (Ccell), подключенных к структуре шины памяти (шине dRAM) через другой набор ключей (М1, …, Mi, …, Мр), и выполненный с возможностью запоминания двоичных значений, причем шина соединена с модулем обработки данных,
- набор входов для сигналов управления управляемыми ключами,
причем модуль обработки данных выполнен с возможностью осуществления, в ответ на заданные последовательности сигналов управления, по меньшей мере, следующих операций:
- сохранения в емкости двоичного значения, поступающего на вход,
- считывания из емкости сохраненного в ней двоичного значения и его подачи на выход, и
- логического комбинирования двоичных данных, сохраненных, по меньшей мере, в двух емкостях.
2. Цепь обработки данных по п.1, отличающаяся тем, что цепи (Inv1, Inv2) преобразования сигналов представляют собой инверторы, передаточная характеристика которых имеет форму перевернутого сигмоида.
3. Цепь обработки данных по п.2, отличающаяся тем, что вход и выход первой цепи (Inv1) преобразования сигналов соединены со структурой шины памяти через соответствующие управляемые ключи (R1 и W1).
4. Цепь обработки данных по п.2, отличающаяся тем, что модуль обработки данных содержит две цепи (Inv1, Inv2) преобразования сигналов, причем вход одной из них соединен с выходом второй через первый управляемый ключ (W2), а вход второй соединен с выходом первой через второй управляемый ключ (R2).
5. Цепь обработки данных по п.3, отличающаяся тем, что содержит вход для компенсирующего напряжения (Vinf), соединенный со входом первой цепи (Inv1) преобразования сигналов через емкость (Cinf).
6. Цепь обработки данных по п.3, отличающаяся тем, что содержит вход для компенсирующего напряжения (Vinf), соединенный со структурой шины памяти через емкость (Cinf).
7. Цепь обработки данных по п.5, отличающаяся тем, что компенсирующее напряжение (Vinf) изменяемо.
8. Цепь обработки данных по п.3, отличающаяся тем, что, по меньшей мере, первая цепь преобразования сигналов образована компаратором, на положительный вход которого подается пороговое напряжение (Vseuil).
9. Цепь обработки данных по п.8, отличающаяся тем, что пороговое напряжение (Vseuil) изменяемо.
10. Цепь обработки данных по п.8, отличающаяся тем, что компаратор или каждый из компараторов выполнен на основе операционного усилителя с большой крутизной характеристики.
11. Цепь обработки данных по любому из пп.1-10, отличающаяся тем, что выполнена с возможностью логического комбинирования двоичных данных, сохраненных в емкостях (Ccell), в первой цепи (Inv1) преобразования сигналов под воздействием сигналов управления, замыкающих управляемые ключи модуля памяти и устанавливающих электрическое соединение между указанными емкостями (Ccell) и структурой шины памяти (шина dRAM).
12. Цепь обработки данных по п.11, отличающаяся тем, что тип логического комбинирования изменяется в зависимости от значения компенсирующего напряжения (Vinf).
13. Цепь обработки данных по п.11, отличающаяся тем, что тип логического комбинирования изменяется в зависимости от значения порогового напряжения (Vseuil).
14. Цепь обработки данных п.1, отличающаяся тем, что емкости (Ccell) расположены линейно с использованием единственной структуры шины памяти (шины dRAM), причем с каждой из емкостей связан единственный ключ (Mi).
15. Цепь обработки данных по п.1, отличающаяся тем, что емкости (Ccell) расположены в виде матрицы с использованием двух наборов линий (Xi, Yj) структуры шины памяти, пересекающихся между собой, причем с каждой из емкостей связана пара управляемых ключей (Та, Tb).
16. Цепь обработки данных по п.15, отличающаяся тем, что пара управляемых ключей содержит первый управляемый ключ (Та), два сигнальных контакта которого соединены с емкостью (Ccell) и со структурой шины памяти (шины dRAM), и второй управляемый ключ (Tb), два сигнальных контакта которого соединены с первой линией (Xi) и с управляющим входом первого управляемого ключа, а управляющий вход соединен со второй линией (Yj).
17. Цепь обработки данных по п.15 или 16, отличающаяся тем, что структура шины памяти (шины dRAM) сформирована путем сегментации шины на несколько частей - ствол шины dRAM, ветви шины dRAM, разделенных соответствующими управляемыми ключами.
18. Устройство для обработки данных, отличающееся тем, что содержит матрицу цепей обработки данных, охарактеризованных в любом из пп.1-17, и управляющий модуль, выполненный с возможностью подачи сигналов управления, общих для всех цепей обработки данных, на входы для сигналов управления.
19. Устройство по п.18, отличающееся тем, что каждый из модулей обработки данных выполнен с возможностью передачи двоичных данных на соседний с ним модуль обработки данных через управляемый ключ (SH).
20. Устройство по п.18, отличающееся тем, что каждый из модулей обработки данных выполнен с возможностью передавать двоичные данные на соседние с ним модули обработки данных и принимать от них двоичные данные через порты (N, Е, W, S; NW, NE, SE, SW), соединенные с емкостями соответствующего ему модуля памяти.
21. Устройство по п.20, отличающееся тем, что порты (N, Е, W, S) соединяют модуль обработки данных с четырьмя соседними модулями обработки данных, расположенными в четырех основных направлениях, причем порты соседних модулей соединены между собой попарно.
22. Устройство по п.20, отличающееся тем, что порты (NW, NE, SE, SW) соединяют модуль обработки данных с восемью соседними модулями обработки данных, расположенными в четырех основных направлениях и четырех дополнительных направлениях, причем порты соседних модулей соединены между собой по четыре.
23. Матричный датчик, отличающийся тем, что содержит набор детектирующих ячеек в виде источников данных и устройство для обработки данных, охарактеризованное в любом из пп.18-22.
24. Матричный датчик по п.23, отличающийся тем, что для каждой из детектирующих ячеек предусмотрена связанная с ней цепь преобразования, вырабатывающая для каждого измерения последовательность двоичных значений, соответствующую измеренной величине.
25. Матричный датчик по п.23 или 24, отличающийся тем, что детектирующие ячейки представляют собой фоточувствительные ячейки.