ТРИГГЕРНОЕ УСТРОЙСТВО

Предлагаемая полезная модель относится к электронной технике и может быть использована в цифровых системах для построения сдвиговых регистров, управляемым по обоим фронтам тактовой частоты.
Известны триггерные устройства (См.: Угрюмов Е.П. Цифровая схемотехника: учеб. Пособие для вузов. - 3-е изд., перераб. и доп. - СПб.: БХВ-Петербург, 2010., рис. 3.9 г, стр. 159.), содержащие R-S триггер, прямой и инверсный выходы которого являются выходами устройства, S-вход которого подключен к выходу первой логической схемы И-НЕ, а R-вход - к выходу второй логической схемы И-НЕ, первые входы логических схем И-НЕ подключены к шине тактового импульса, второй вход первой логической схемы И-НЕ подключен к шине данных, при этом ее выход соединен со вторым входом второй логической схемы И-НЕ.
Недостатком устройства является отсутствие возможности записывать данные в триггер по фронту тактового импульса.
Наиболее близким техническим решением к предлагаемому является триггерное устройство (См.: Шило В.Л. Популярные цифровые микросхемы: Справочник. - 2-e изд. Исправленное. - М.: Радио и связь, 1989, рис. 1.54б, стр. 76.), содержащий D-тригтер, S-вход которого подключен к шине установки, R-вход подключен к шине сброса, D-вход подключен к шине данных, С-вход подключен к шине тактового входа, а прямой и инверсный выходы которого являются выходами устройства.
Недостатком устройства является низкая частота записи данных в триггерное устройство.
Задачей предлагаемой полезной модели является увеличение частоты записи данных в триггерное устройство.
Техническим результатом предлагаемой полезной модели является достижение возможности записывать данные в триггер по переднему и заднему фронтам тактового импульса.
Сущность полезной модели состоит в том, что триггерное устройство содержит D-триггер, S-вход которого подключен к шине установки, а R-вход - к шине сброса, D-вход подключен к шине данных, при этом прямой и инверсный выходы его являются выходами устройства.
Новым в предлагаемой полезной модели является введение вспомогательного D-триггера и логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, причем инверсный выход вспомогательного D-триггера подключен к его D-входу, а его прямой выход соединен с первым входом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которой подключен к шине тактовой частоты, а выход подключен к С-входам основного и вспомогательных триггеров.
Введение вспомогательного D-триггера, обеспечивающего совместно с логической схемой ИСКЛЮЧАЮЩЕЕ ИЛИ формирование импульсов на положительном и отрицательном фронтах тактовой частоты, позволило записывать данные в триггерное устройство по переднему и заднему фронтам тактового импульса, тем самым увеличивая частоту записи.
На Фиг. 1 представлена схема триггерного устройства.
На Фиг. 2 представлена временная диаграмма работы триггерного устройства.
Триггерное устройство содержит основной D-триггер 1, вспомогательный D-триггер 2 и логическую схему ИСКЛЮЧАЮЩЕЕ ИЛИ 3. При этом S-вход основного D-триггера 1 подключен к шине установки SET, а R-вход - к шине сброса RES, D-вход подключен к шине данных D, при этом прямой и инверсный выходы его являются выходами устройства Q и QN. Инверсный выход вспомогательного D-триггера 2 подключен к его D-входу, а его прямой выход соединен с первым входом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, второй вход которой подключен к шине тактовой частоты CLK, а выход подключен к С-входам основного и вспомогательного триггеров 1 и 2 соответственно.
Триггерное устройство функционирует следующим образом.
Положим, что в исходном состоянии основной и вспомогательный D-триггеры 1 и 2 находятся в нулевом состоянии, т.е. на их прямых выходах Q1 и Q2 присутствуют нулевые логические уровни. На входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 присутствуют нулевые уровни выхода Q2 вспомогательного D-триггера 2 и тактовой частоты, поэтому на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 будет нулевой уровень. Сигнал на входе установки SET взведет основной триггер 1 и на выходе Q устройства появится единичный уровень (момент Т1 на фиг. 2). Сигнал на входе сброса RES сбросит основной триггер 1 и на выходе Q устройства появится нулевой уровень (момент Т2 на фиг. 2).
В момент Т3 появится единичный уровень тактовой частоты CLK, который поступает на второй вход логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, на первом входе которой имеет место нулевой уровень с выхода Q2 вспомогательного D-триггера 2. На выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 появится положительный перепад напряжения, который перебросит вспомогательный D-тригтер 2 с определенной задержкой в единичное состояние. На входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установятся единичные уровни и ее выход с определенной задержкой перейдет в нулевое состояние, т.е. на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформируется короткий положительный импульс по положительному фронту тактовой частоты. Этот импульс перепишет значение шины данных D единичного уровня в основной D-триггер 1 и на выходе Q устройства появится единичный логический уровень (Т3 на фиг. 2)
В момент Т4 на шине данных D появляется нулевой уровень, но на состояние устройства это не влияет.
В момент Т5 появится нулевой уровень тактовой частоты CLK, который поступает на второй вход логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, на первом входе которой имеет место единичный уровень с выхода Q2 вспомогательного D-триггера 2. На выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 появится положительный перепад напряжения, который перебросит вспомогательный D-триггер 2 с определенной задержкой в нулевое состояние. На входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 установятся нулевые уровни и ее выход с определенной задержкой перейдет в нулевое состояние, т.е. на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформируется короткий положительный импульс по отрицательному фронту тактовой частоты. Этот импульс перепишет значение шины данных D нулевого уровня в основной D-триггер 1 и на выходе Q устройства появится нулевой логический уровень (Т5 на фиг. 2).
В момент Т6 на шине данных D появляется единичный уровень, но на состояние устройства это не влияет. В момент Т7 процесс аналогичен описанному в момент Т3.
Если бы в исходном состоянии вспомогательный D-триггер 2 находился в единичном состоянии, на входах логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 присутствовали противоположные уровни выхода Q2 вспомогательного D-триггера 2 и тактовой частоты.
На выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 был бы единичный уровень, который при положительном перепаде тактовой частоты перешел бы в нулевой уровень, не вызывая срабатывания вспомогательного D-триггера, т.к. он срабатывает от положительного фронта. Поэтому при следующем отрицательном перепаде тактовой частоты, на выходе логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформировался бы положительный импульс и устройство бы начало функционировать, как было описано ранее.
Ширины импульса с выхода логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 достаточно для срабатывания основного триггера 1, т.к. ширина импульса включает в себя задержку срабатывания вспомогательного D-триггера 2 (аналогичного основному D-триггеру 1) плюс задержку срабатывания логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3.
Таким образом, введение вспомогательного D-триггера 2, аналогичного основному D-триггеру 1, логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 и соответствующих связей, обеспечили формирование импульсов по каждому фронту тактовой частоты, достаточных для управления основным триггером 1, что позволило записывать данные в триггер по переднему и заднему фронтам тактового импульса, увеличивая таким образом частоту записи.
Это делает очень удобным применение триггера для построения сдвиговых регистров, управляемым по обоим фронтам тактовой частоты.