RISC-V

**RISC-V** (shqiptohet "rrezik-pesë"), është një standard i lirë dhe i hapur i arkitekturës së grupit të instruksioneve (ISA) bazuar në parimet e kompjuterit me grup të reduktuar instruksionesh (RISC). Ndryshe nga ISA-të pronësore si x86 dhe ARM, RISC-V përshkruhet si " e lirë dhe e hapur " sepse specifikimet e tij publikohen nën licenca të hapura dhe lejuese të burimit të hapur dhe mund të implementohen pa paguar tarifa.  
RISC-V u zhvillua në vitin 2010 në Universitetin e Kalifornisë, Berkeley si gjenerata e pestë e procesorëve RISC të krijuar në universitet që nga viti 1981.  Në vitin 2015, zhvillimi dhe mirëmbajtja e standardit iu transferua **RISC-V International**, një organizatë jofitimprurëse me bazë në Zvicër  me më shumë se 4,500 anëtarë që nga viti 2025. 

RISC-V është një arkitekturë e popullarizuar për mikrokontrolluesit dhe sistemet e integruara, me zhvillimin e implementimeve me performancë më të lartë që synojnë tregjet e celularëve, desktopëve dhe serverëve në vazhdim. ISA mbështetet nga disa shpërndarje kryesore të Linux-it, dhe kompani të tilla si SiFive, Andes Technology, SpacemiT, Synopsys, Alibaba (DAMO Academy), StarFive, Espressif Systems dhe Raspberry Pi ofrojnë sisteme komerciale në një çip (SoC) dhe mikrokontrollues (MCU) që përfshijnë një ose më shumë bërthama procesori të pajtueshme me RISC-V. 

## Historia 
Termi *RISC* daton rreth vitit 1980.  Përpara kësaj, kishte disa njohuri (shih John Cocke ) se kompjuterët më të thjeshtë mund të jenë efektivë, por parimet e dizajnit nuk ishin përshkruar gjerësisht. Kompjuterët e thjeshtë dhe efektivë kanë qenë gjithmonë me interes akademik dhe rezultuan në grupin e udhëzimeve RISC DLX për botimin e parë të *Arkitekturës së Kompjuterit: Një Qasje Sasiore* në vitin 1990, bashkautor i të cilit ishte David Patterson ,ku më vonë mori pjesë në krijimin e RISC-V. DLX ishte menduar për përdorim arsimor; akademikët dhe hobistët e zbatuan atë duke përdorur vargje portash të programueshme në terren (FPGA), por nuk ishte kurrë i menduar vërtet për perdorim komercial.

Krste Asanović në Universitetin e Kalifornisë, Berkeley, kishte një kërkesë kërkimore për një bërthamë CPU me burim të hapur, dhe në vitin 2010, ai vendosi të zhvillonte dhe publikonte të vetën, në një "projekt të shkurtër, tremujor gjatë verës" me disa nga studentët e tij të diplomuar. Disa alternativa të vendosura me burim të hapur ishin të disponueshme, por Asanović zgjodhi të mos i përdorte ato. CPU-të ARM dhe SuperH (versionet 2 dhe më të hershme) kishin grupe udhëzimesh në domenin publik me skedarë zbatimi VHDL,    ndërsa bërthamat e plota OpenRISC, OpenPOWER dhe OpenSPARC / LEON ishin gjithashtu të disponueshme ose si skedarë VHDL ose nga shitës të ndryshëm. Të gjitha këto opsione ekzistuese mbështeteshin nga Koleksioni i Kompilatorit GNU (GCC), një kompilator i njohur i softuerit të lirë, dhe kishin mbështetje për kernelin Linux .    Plani ishte të ndihmonte përdoruesit akademikë dhe industrialë.  David Patterson në Berkeley iu bashkua bashkëpunimit pasi ai ishte krijuesi i Berkeley RISC,  dhe RISC-V është gjenerata e pestë me të njëjtin emër e serisë së tij të gjatë të projekteve kërkimore bashkëpunuese të bazuara në RISC në Universitetin e Kalifornisë, Berkeley ( RISC-I dhe RISC-II të botuara në vitin 1981 nga Patterson, i cili i referohet  arkitekturës SOAR  nga viti 1984 si "RISC-III" dhe arkitekturës SPUR  nga viti 1988 si "RISC-IV"). Në këtë fazë, studentët ofruan softuerë fillestarë, simulime dhe dizajne CPU. 
[parapamje|Raven1 i pari sjell ST28nm në [Berkeley Wireless Research Center|Qendrën Kërkimore Pa Tel të Berkeley-t (BWRC) në qershor 2012]]
Autorët e RISC-V dhe institucioni i tyre fillimisht i siguruan dokumentet ISA  dhe disa dizajne CPU sipas licencave BSD, të cilat lejojnë që veprat derivative - të tilla si dizajnet e çipave RISC-V - të jenë ose të hapura dhe falas, ose të mbyllura dhe pronësore. Vetë specifikimi ISA (domethënë, kodimi i grupit të udhëzimeve) u botua në vitin 2011 si burim i hapur,  me të gjitha të drejtat e rezervuara. Raporti teknik aktual (një shprehje e specifikimit) u vendos më vonë nën një licencë Creative Commons për të lejuar përmirësimin nga kontribuesit e jashtëm përmes Fondacionit RISC-V dhe më vonë RISC-V International.

Një histori e plotë e RISC-V është publikuar në faqen e internetit të RISC-V International. 

### Themelet 
Përdoruesit komercialë kërkojnë që një ISA të jetë i qëndrueshëm përpara se ta përdorin atë në një produkt që mund të zgjasë për shumë vite. Për të adresuar këtë çështje, Fondacioni RISC-V u formua në vitin 2015 për të zotëruar, mirëmbajtur dhe publikuar pronën intelektuale që lidhet me përkufizimin e RISC-V.  Autorët dhe pronarët origjinalë ia kanë dorëzuar të drejtat e tyre fondacionit.Fondacioni drejtohej nga CEO Calista Redmond, e cila mori përsipër rolin në vitin 2019 pasi drejtoi projekte të infrastrukturës së hapur në IBM .  &#x5B; '** &#x5D; Në vitin 2024 ajo dha dorëheqjen si CEO. 

Anëtarët themelues të RISC-V ishin: Andes Technology, Antmicro, Bluespec, Ceva, Codasip, Cortus, Hungaria, Technologies, Espressif Systems, ETH Zurich, Google, IBM, ICT, IIT Madras, Lattice Semiconductor, LowRISC, Microchip Technology, Laboratori i Shkencave Kompjuterike dhe Inteligjencës Artificiale i MIT, Qualcomm, Rambus, Rumble Development, SiFive, Syntacore dhe Technolution. 

Që nga viti **2019**, **RISC-V International** i publikon lirshëm dokumentet që përcaktojnë RISC-V dhe lejon përdorim të pakufizuar të ISA-së për dizajnin e softuerit dhe harduerit. Megjithatë, vetëm anëtarët e **RISC-V International** mund të votojnë për të miratuar ndryshimet, dhe vetëm organizatat anëtare përdorin logon e regjistruar të markës tregtare .

**Linux Foundation Europe** filloi iniciativën **RISC-V Software Ecosystem (RISE)** më 31 maj 2023. Qëllimi i RISE është të rrisë disponueshmërinë e softuerit për **procesorë RISC-V me performancë të lartë dhe efikasitet energjetik**, që përdorin sisteme operative të nivelit të lartë për një gamë segmentesh tregu, duke bashkuar një numër të madh prodhuesish hardueri dhe softueri. **Red Hat, Samsung, Qualcomm, Nvidia, MediaTek, Intel dhe Google''' janë disa nga anëtarët fillestarë.

*

parapamje|Prototipi i procesorit RISC-V, janar 2013
Dizajnimi i CPU-së kërkon ekspertizë në disa specialitete: logjikë dixhitale elektronike, kompajlerë dhe sisteme operative . Për të mbuluar kostot e një ekipi të tillë, shitësit komercialë të pronësisë intelektuale (IP) të procesorëve, si Arm Ltd. dhe MIPS Technologies, aplikojnë te drejta autoriale për përdorimin e projekteve dhe patentave të tyre.    Ata gjithashtu shpesh kërkojnë marrëveshje konfidencialiteti përpara se të publikojnë dokumente që përshkruajnë avantazhet e detajuara të projekteve të tyre. Në shumë raste, ata kurrë nuk i përshkruajnë arsyet për zgjedhjet e tyre të projektimit.

RISC-V filloi me qëllimin për të krijuar një ISA praktike me burim të hapur, të përdorshme në mënyrë akademike dhe të zbatueshme në çdo dizajn hardueri ose softueri pa honorare.  : 1  Gjithashtu, shpjegohen arsyetimet justifikuese për secilin vendim të projektimit të projektit, të paktën në terma të përgjithshëm. Autorët e RISC-V janë akademikë që kanë përvojë të konsiderueshme në projektimin kompjuterik, dhe RISC-V ISA është një zhvillim i drejtpërdrejtë nga një seri projektesh akademike të projektimit kompjuterik, veçanërisht RISC i Berkeley-t . RISC-V u krijua pjesërisht për të ndihmuar të gjitha projekte të tilla.  : 1    Kërkesat e një baze të madhe kontribuesish janë pjesë e arsyes pse RISC-V u krijua për të adresuar shumë përdorime të mundshme.

Pohimi kryesor i projektuesve është se bashkësia e udhëzimeve është ndërfaqja kryesore në një kompjuter, pasi ndodhet në ndërfaqen midis harduerit dhe softuerit. Nëse një bashkësi e mirë udhëzimesh do të ishte e hapur dhe e disponueshme për përdorim nga të gjithë, atëherë mund ta ulë ndjeshëm koston e softuerit duke mundësuar shumë më tepër ripërdorim. Gjithashtu, duhet të shkaktojë rritje të konkurrencës midis ofruesve të pajisjeve, të cilët më pas mund t'i kushtojnë më shumë burime dizajnit dhe më pak mbështetjes së softuerit.  

Ashtu si shumë grupe udhëzimesh RISC (dhe disa grupe udhëzimesh të kompjuterit me grupe udhëzimesh komplekse (CISC), të tilla si x86 dhe IBM System/360 dhe pasardhësit e tij përmes z/Architecture ), RISC-V nuk ka mënyra adresimi që shkruajnë mbrapsht në regjistra. Për shembull, nuk rrit automatikisht.  : 24 

RISC-V menaxhon sistemet e memories që ndahen midis CPU-ve ose fijeve të punës (threads) duke siguruar që një fije ekzekutimi i sheh gjithmonë operacionet e saj të memories në rendin e programuar. Por midis fijeve të punës dhe pajisjeve I/O, RISC-V është i thjeshtuar: nuk garanton rendin e operacioneve të memories, përveçse me anë të udhëzimeve specifike, siç është  .

Një udhëzim  garanton që rezultatet e operacioneve paraardhëse janë të dukshme për operacionet pasardhëse të fijeve të tjera ose pajisjeve I/O.  mund të garantojë rendin e kombinimeve të operacioneve I/O të memories dhe të atyre të hartuara në memorie. P.sh., ai mund të ndajë operacionet e leximit dhe shkrimit të memories, pa ndikuar në operacionet I/O. Ose, nëse një sistem mund të operojë pajisjet I/O paralelisht me memorien,  nuk i detyron ato të presin për njëra-tjetrën. Një CPU me një fije mund ta dekodojë  si  .

Disa CPU RISC (si MIPS, PowerPC, DLX dhe RISC-I i Berkeley-t) vendosin 16 bit zhvendosjeje në ngarkime dhe ruajtje. Ata vendosin 16 bitët e sipërm me anë të një instruksioni *të ngarkimit të fjalës së sipërme* . Kjo lejon që vlerat e gjysmëfjalës së sipërme të vendosen lehtësisht, pa zhvendosur bitët. Megjithatë, shumica e përdorimit të instruksionit të gjysmëfjalës së sipërme krijon konstante 32-bitëshe, si adresat. RISC-V përdor një kombinim të ngjashëm me SPARC të zhvendosjeve 12-bitëshe dhe instruksioneve *të sipërme të vendosura* 20-bitëshe. Zhvendosja më e vogël 12-bitëshe ndihmon në kompaktimin e instruksioneve të ngarkimit dhe ruajtjes 32-bitëshe, të cilat zgjedhin dy nga 32 regjistra, por prapëseprapë kanë bit të mjaftueshëm për të mbështetur kodimin e instruksioneve me gjatësi të ndryshueshme të RISC-V.  : 16

### Vlera e menjëhershme  
RISC-V trajton konstante dhe adresa 32-bitëshe me udhëzime që vendosin 20 bitët e sipërm të një regjistri 32-bitësh. Ngarkimi i  të menjëhershëm të sipërm ngarkon 20 bitë në bitët 31 deri në 12. Pastaj një udhëzim i dytë si  mund të vendosë 12 bitët e poshtëm. Numra ose adresa të vogla mund të formohen duke përdorur regjistrin zero në vend të  .

Kjo metodë zgjerohet për të lejuar kod të pavarur nga pozicioni duke shtuar një udhëzim, , i cili gjeneron 20 bit të adresës së sipërme duke shtuar një zhvendosje në numëruesin e programit dhe duke ruajtur rezultatin në një regjistër bazë. Kjo i lejon një programi të gjenerojë adresa 32-bitëshe që janë relative me numëruesin e programit.

Regjistri bazë shpesh mund të përdoret siç është me zhvendosjet 12-bitëshe të ngarkesave dhe të memorjeve. Nëse është e nevojshme,  mund të vendosë 12 bitët e poshtëm të një regjistri. Në ISA-të 64-bitëshe dhe 128-bitëshe,  dhe  zgjerojnë shenjën e rezultatit për të marrë adresën më të madhe.    Një propozim tjetër ndërtohet mbi këto dhe pretendon të përdorë gjithashtu një gamë më të vogël kodimi. 

### Nënbashkësi e integruar 
Një bashkësi udhëzimesh për CPU-të më të vogla *të integruara* (bashkësia E) reduktohet në mënyra të tjera: Mbështeten vetëm 16 nga 32 regjistrat e numrave të plotë.  : Kapitulli 4 Mund të përdoren të gjitha zgjerimet aktuale; po merret në konsideratë një zgjerim me pikë lundruese për të përdorur regjistrat e numrave të plotë për vlerat me pikë lundruese. Seti i udhëzimeve të privilegjuara mbështet vetëm modalitetin e makinës, modalitetin e përdoruesit dhe skemat e memories që përdorin zhvendosjen e adresës bazë dhe të lidhur. 

Ka pasur diskutime për një profil mikrokontrolluesi për RISC-V, për të lehtësuar zhvillimin e sistemeve të ngulitura thellë. Ai përqendrohet në mbështetje më të shpejtë dhe të thjeshtë në gjuhën C për ndërprerjet, mënyra sigurie të thjeshtuara dhe një ndërfaqe binare të thjeshtuar të aplikacionit POSIX . 

Korrespondentët kanë propozuar gjithashtu ISA *RV16E* 16-bitëshe më të vogla, jo standarde: Disa propozime serioze do të përdornin udhëzimet *C* 16-bitëshe me regjistra 8 × 16-bitëshe.   Një shaka e 1 prillit propozoi një rregullim shumë praktik: Përdorni regjistra të numrave të plotë 16 × 16-bitëshe, me ISA-të standarde *EIMC* (duke përfshirë udhëzimet 32-bitëshe). Shakaja ishte të përdornim ndërrimin e bankës kur një CPU 32-bitëshe do të ishte qartësisht superiore me hapësirën më të madhe të adresave. 

### Seti i udhëzimeve të privilegjuara 
ISA e RISC-V përfshin një specifikim të veçantë të grupit të udhëzimeve të privilegjuara, i cili përshkruan kryesisht tre nivele privilegji plus një modalitet hipervizori ortogonal.  , versioni 1.12 është ratifikuar nga RISC-V International. 

Versioni 1.12 i specifikimit mbështet disa lloje sistemesh kompjuterike:

# Sisteme që kanë vetëm *modalitetin e makinës*, ndoshta për sisteme të thjeshta të ngulitura,
# Sisteme me modalitetin e makinës (për një mbikëqyrës të thjeshtë) dhe modalitetin e përdoruesit për të zbatuar sisteme të integruara relativisht të sigurta,
# Sisteme me modalitetin e makinës, modalitetin e mbikëqyrësit (për sistemin operativ) dhe modalitetet e përdoruesit për sistemet tipike operative.

Këto korrespondojnë përafërsisht me sisteme me deri në katër *unaza* privilegji dhe sigurie, në maksimum: makinë, hipervizor, mbikëqyrës dhe përdorues. Çdo shtresë pritet gjithashtu të ketë një shtresë të hollë të softuerit mbështetës të standardizuar që komunikon me një shtresë ose harduer më të privilegjuar. 

ISA gjithashtu përfshin një **modalitet hipervizori**, i cili është i veçantë dhe punon paralel me modalitetet e përdoruesit dhe të mbikëqyrësit. Karakteristika kryesore është një **bit konfigurimi**, i cili ose lejon kodin në nivel mbikëqyrësi të ketë qasje në regjistrat e hipervizorit, ose shkakton një ndërprerje kur ndodh një qasje e paautorizuar. Ky bit mundëson që modaliteti i mbikëqyrësit të menaxhojë drejtpërdrejt harduerin që i nevojitet hipervizorit, duke thjeshtuar zbatimin e hipervizorëve që ekzekutohen mbi një sistem operativ.

Ky modalitet është veçanërisht i dobishëm për kompjuterë me shkallë të lartë izolimi të depozitave. Për hipervizorë që nuk janë të strehuar (unhosted), bit-i mund të shkaktojë ndërprerje për këto qasje, duke i dhënë hipervizorit kontrollin e duhur. Dizajni gjithashtu thjeshton vendosjen e hipervizorëve të niveleve të ndryshme, ku një hipervizor mund të funksionojë nën një hipervizor tjetër, dhe nëse është e nevojshme, bërthama mund të përdorë veçoritë e hipervizorit brenda kodit të saj.

Si rezultat, forma hipervizore e ISA mbështet pesë modalitete: **makinë**, **mbikëqyrës**, **përdorues**, **mbikëqyrës-nën-hipervizor**, dhe **përdorues-nën-mbikëqyrës**.

Specifikimi i grupit të udhëzimeve të privilegjuara përcakton në mënyrë eksplicite *fijet e harduerit*, ose *hartat* . Fijet e shumëfishta të harduerit janë një praktikë e zakonshme në kompjuterët më të aftë. Kur një fije ngec, duke pritur për memorie, të tjerat shpesh mund të vazhdojnë. Fijet e harduerit mund të ndihmojnë në përdorimin më të mirë të numrit të madh të regjistrave dhe njësive të ekzekutimit në CPU-të e shpejta jashtë rendit. Së fundmi, fijet e harduerit mund të jenë një mënyrë e thjeshtë dhe e fuqishme për të trajtuar ndërprerjet : Nuk kërkohet ruajtje ose rivendosje e regjistrave, thjesht ekzekutimi i një fijeje të ndryshme të harduerit. Megjithatë, e vetmja fije hardueri e kërkuar në një kompjuter RISC-V është fija zero. 

Ndërprerjet dhe përjashtimet trajtohen së bashku. Përjashtimet shkaktohen nga ekzekutimi i udhëzimeve duke përfshirë udhëzimet e paligjshme dhe thirrjet e sistemit, ndërsa ndërprerjet shkaktohen nga ngjarje të jashtme. Përkufizimet ekzistuese të regjistrave të kontrollit dhe statusit mbështesin përjashtimet e gabimeve dhe të memories të RISC-V, dhe një numër të vogël ndërprerjesh, zakonisht nëpërmjet një "ndërprerësi lokal me bërthamë të avancuar" (ACLINT).  Për sistemet me më shumë ndërprerje, specifikimi përcakton gjithashtu një kontrollues ndërprerjesh në nivel platforme (PLIC) për të koordinuar një numër të madh ndërprerjesh midis procesorëve të shumtë. Ndërprerjet gjithmonë fillojnë në nivelin më të lartë të makinës me privilegje, dhe regjistrat e kontrollit të secilit nivel kanë bit të qartë *përçimi* për të drejtuar ndërprerjet në kodin me më pak privilegje. Për shembull, hipervizori nuk ka nevojë të përfshijë softuer që ekzekutohet në çdo ndërprerje për të përcjellë një ndërprerje në një sistem operativ. Në vend të kësaj, gjatë konfigurimit, ai mund të vendosë bit për të përcjellë ndërprerjen. 

Disa sisteme memorieje mbështeten në specifikim. Specifikimi "Vetëm fizik" është i përshtatshëm për sistemet më të thjeshta të ngulitura. Ekzistojnë gjithashtu katër sisteme memorieje virtuale në stilin UNIX për memorien e ruajtur në memorje në sistemet e ruajtjes masive. Sistemet e memories virtuale mbështesin MMU me katër madhësi, me adresa me madhësi 32, 39, 48 dhe 57 bit. Të gjitha sistemet e memories virtuale mbështesin 4&nbsp;Faqet KiB, pemët shumënivelëshe të tabelave të faqeve dhe përdorin algoritme shumë të ngjashme për të ecur në pemët e tabelave të faqeve. Të gjitha janë të dizajnuara për ecje në tabelë faqesh ose në harduer ose në softuer. Për të ulur opsionalisht koston e ecjeve në tabelën e faqeve, faqet me madhësi shumë të madhe mund të jenë faqe gjethesh në nivele më të larta të pemës së tabelës së faqeve të një sistemi. SV32 mbështetet vetëm në implementimet 32-bit, ka një pemë tabelash faqesh me dy shtresa dhe mbështet 4&nbsp;Superfaqe MiB. SV39 ka një tabelë faqesh me tre nivele dhe mbështet 2&nbsp;Superfaqe MiB dhe 1&nbsp;GiB gigafaqe. SV48 është i nevojshëm për të mbështetur SV39. Ai gjithashtu ka një tabelë faqesh me 4 nivele dhe mbështet 2&nbsp;Superfaqe MiB, 1&nbsp;GiB gigafaqe dhe 512&nbsp;GiB terafaqe. SV57 ka një tabelë faqesh me 5 nivele dhe mbështet 2&nbsp;Superfaqe MiB, 1&nbsp;GiB gigafaqe, 512&nbsp;GiB terafaqe dhe 256 TiB petafaqe. Superfaqet janë të rreshtuara në kufijtë e faqes për madhësinë më të ulët të faqes. 

### Manipulimi i biteve 
Disa zgjerime të ISA-së për manipulimin e biteve u miratuan në nëntor 2021 (Zba, Zbb, Zbc, Zbs). Zgjerimet Zba, Zbb dhe Zbs janë zgjerime të instruksioneve standarde për numrat e plotë (I).

* **Zba** përmban instruksione që përshpejtojnë llogaritjen e adresave të elementëve në vargje me madhësi të dhënash 2, 4 ose 8 bajt (sh1add, sh2add, sh3add), si dhe për procesorë 64-bit (dhe 128-bit) kur indeksohen me numra të plotë pa shenjë (add.uw, sh1add.uw, sh2add.uw, sh3add.uw dhe slli.uw).
* **Zbb** përfshin operacione për të numëruar bitët 0 fillestarë, bitët pasues ose të gjithë bitët 1 në operacione të plota dhe me fjalë 32-bitëshe (clz, clzw, ctz, ctzw, cpop, cpopw), kthimin e rendit të bajteve (rev8), instruksione logjike me mohim të hyrjes së dytë (andn, orn, xnor), zgjerim me shenjë dhe me zero (sext.b, sext.h, zext.h) që nuk mund të implementoheshin si raste të veçanta të instruksioneve të tjera (andi, addiw, add.wu), min dhe max të numrave të plotë (me shenjë dhe pa shenjë), si dhe rrotullimin e biteve majtas dhe djathtas në regjistra dhe fjalë 32-bitëshe (rori, roriw, ror, rorw, rol, rolw). Ai gjithashtu përfshin një operacion “ose kombinim” sipas bajteve, i dobishëm për zbulimin e një bajti zero në një regjistër të plotë, që përdoret në trajtimin e vargjeve të përfunduara me null në stilin C.
* **Zbs** lejon vendosjen, marrjen, pastrimin dhe aktivizimin/çaktivizimin e biteve individualë në një regjistër sipas indeksit të tyre (bseti, bset, bexti, bext, bclri, bclr, binvi, binv).

.Zgjerimi Zbc ka udhëzime për "shumëzim pa mbartje", i cili bën shumëzimin e polinomeve mbi fushën Galois GF(2) (clmul, clmulh, clmulr). Këto janë të dobishme për kriptografinë dhe kontrollet CRC të integritetit të të dhënave.

Bërë me mirë, një nënset më i specializuar për manipulimin e bitave mund të ndihmojë në operacione kriptografike, grafike dhe matematike. Instruksione të mëtejshme që janë diskutuar përfshijnë instrukcione për të shtyrë njësi, një bit-reverse të përgjithësuar, permutime shuffle dhe crossbar, vendosje dhe nxjerrje të fushave të bitit, paketim dhe depozitim i dy fjalëve, bajtëve ose gjysmëfjalëve në një regjistër, instrukcione CRC, operacione bit-matriks (vetëm RV64), përzierje kushtore, lëvizje kushtore, dhe funnel shifts. Kriteret për përfshirje të dokumentuara në draft ishin të përputhshme me filozofitë dhe formatet e ISA-së RISC-V, përmirësime të konsiderueshme në dendësinë ose shpejtësinë e kodit (p.sh., të paktën një reduktim 3-në-1 në instruksione), dhe aplikime të rëndësishme në botën reale, përfshirë mbështetjen ekzistuese të kompajlerëve.Versioni 0.93 i zgjerimit të manipulimit të biteve përfshin këto udhëzime;  disa prej tyre tani janë në versionin 1.0.1 të zgjerimit të kriptografisë së udhëzimeve skalare dhe të entropisë . 

### SIMD i paketuar 
Udhëzimet e paketuara-SIMD përdoren gjerësisht nga CPU-të komerciale për të përshpejtuar me kosto të ulët përpunimin e multimedias dhe sinjaleve të tjera dixhitale.  Për sisteme të thjeshta dhe me kosto të reduktuar RISC-V, specifikimi bazë i ISA-së propozonte përdorimin e bitëve të regjistrave me pikë lundruese për të kryer aritmetikë paralele të nënfjalëve me udhëzim të vetëm, të dhëna të shumëfishta ( SIMD ).

Në vitin 2017, një shitës publikoi një propozim më të detajuar në listën e postimeve, dhe ky mund të citohet si versioni 0.1.   , efikasiteti i këtij ISA të propozuar varion nga 2x në 5x një CPU bazë për një shumëllojshmëri kodekësh DSP.  Propozimit i mungonin formatet e udhëzimeve dhe një caktim licence për RISC-V International, por u shqyrtua nga lista e postimeve. 

Që nga viti 2021, zgjerimi i vektorit është në versionin 1.0. Ai është një dizajn konservator dhe fleksibël i një procesori vektorial me precizion të përzier për përdorim të përgjithshëm, i përshtatshëm për të ekzekutuar bërthama llogaritëse (compute kernels). Kodi mund të portojë lehtësisht në CPU-të me gjatësi vektoriale të ndryshme, idealisht pa pasur nevojë për rikompilim.

Në të kundërt, zgjerimet SIMD me vektor të shkurtër janë më pak të përshtatshme. Këto përdoren në x86, ARM dhe PA-RISC . Në këto, një ndryshim në gjerësinë e fjalës detyron një ndryshim në bashkësinë e udhëzimeve për të zgjeruar regjistrat vektorialë (në rastin e x86, nga regjistrat MMX 64-bit në Zgjerime SIMD Streaming (SSE) 128-bit, në Zgjerime Vektoriale të Avancuara (AVX) 256-bit dhe AVX-512 ). Rezultati është një bashkësi udhëzimesh në rritje dhe një nevojë për të transferuar kodin funksional në udhëzimet e reja.

Në ISA-në vektoriale RISC-V, në vend që të fiksohet gjatësia e vektorit në arkitekturë, janë të disponueshme udhëzime ( ,  dhe  ) të cilat marrin një madhësi të kërkuar dhe e vendosin gjatësinë e vektorit në minimumin e limitit të harduerit dhe madhësisë së kërkuar. Pra, propozimi i RISC-V është më shumë si një dizajn me vektor të gjatë i Cray -t ose Zgjerimi i Vektorit të Shkallëzueshëm i ARM-së. Kjo do të thotë, çdo vektor në deri në 32 vektorë është i njëjtë me gjatësi.  

Aplikacioni specifikon **gjerësinë totale të vektorit** që i nevojitet, ndërsa procesori përcakton **gjatësinë maksimale të vektorit** që mund të ofrojë duke përdorur burimet e disponueshme në çip. Kjo realizohet përmes një instruksioni të quajtur **vsetcfg**, i cili ka katër operandë të menjëhershëm që përcaktojnë numrin e regjistrave vektorialë për secilën gjerësi të disponueshme që kërkohet. Totali nuk mund të tejkalojë **limitet e adresueshme prej 32**, por mund të jetë më i vogël nëse aplikacioni nuk ka nevojë për të gjithë regjistrat.

Gjatësia e vektorit gjithashtu kufizohet nga **hapësira e ruajtjes në çip**, e cila ndahet me numrin e bajtëve të nevojshëm për secilën hyrje. Përveç kësaj, mund të ekzistojnë **kufizime shtesë harduerike**, të cilat megjithatë mund të lejojnë implementime në stilin **SIMD**. 

Jashtë sytheve vektoriale, aplikacioni mund ta zerojë numrin e regjistrave vektorialë të kërkuar, duke i kursyer sistemit operativ punën e ruajtjes së tyre në çelësat e kontekstit . 

Gjatësia e vektorit nuk është vetëm arkitekturore e ndryshueshme, por është projektuar të ndryshojë edhe në kohën e ekzekutimit. Për të arritur këtë fleksibilitet, grupi i udhëzimeve ka të ngjarë të përdorë shtigje të dhënash me gjerësi të ndryshueshme dhe operacione të tipit të ndryshueshëm duke përdorur mbingarkesë polimorfike.  Plani është që këto të mund të zvogëlojnë madhësinë dhe kompleksitetin e ISA-së dhe kompajlerit. 

Ndryshe nga një njësi tipike moderne për përpunimin e grafikës, nuk ka plane për të ofruar pajisje të posaçme për të mbështetur predikimin e degëve . Në vend të kësaj, do të përdoret predikim i bazuar në kompajler me kosto më të ulët.  

### Sistemi i debugimit të jashtëm 
Ekziston një specifikim paraprak për debugger -in e asistuar nga hardueri i RISC-V. Debugger-i do të përdorë një sistem transporti si Joint Test Action Group ( JTAG ) ose Universal Serial Bus ( USB ) për të aksesuar regjistrat e debugimit. Një ndërfaqe standarde e debugimit të harduerit mund të mbështesë ose një *ndërfaqe abstrakte të standardizuar* ose *furnizimin me udhëzime* .  

Që nga janari 2017, forma e saktë e ndërfaqes abstrakte mbetet e papërcaktuar, por propozimet përfshijnë një sistem të hartuar në memorie me adresa të standardizuara për regjistrat e pajisjeve të debug-ut ose një regjistër komande dhe një regjistër të dhënash të aksesueshëm nga sistemi i komunikimit.

Korrespondentët deklarojnë se sisteme të ngjashme përdoren nga ndërfaqja background debug mode (BDM) e Freescale për disa CPU, si dhe nga ARM, OpenRISC, dhe LEON i Aeroflex.

Në *ushqyerjen e udhëzimeve*, CPU-ja do të përpunojë një përjashtim debugimi për të ekzekutuar udhëzime individuale të shkruara në një regjistër. Kjo mund të plotësohet me një regjistër kalimi të të dhënave dhe një modul për të aksesuar drejtpërdrejt kujtesën. Ushqimi i udhëzimeve i lejon debuguesit të aksesojë kompjuterin pikërisht ashtu siç do të bënte softueri. Ai gjithashtu minimizon ndryshimet në CPU dhe përshtatet me shumë lloje CPU-sh. Kjo u tha të ishte veçanërisht e përshtatshme për RISC-V sepse është projektuar posaçërisht për shumë lloje kompjuterësh. Regjistri i kalimit të të dhënave i lejon një debuguesi të shkruajë një cikël lëvizjeje të të dhënave në RAM dhe më pas të ekzekutojë cikëlin për të lëvizur të dhënat brenda ose jashtë kompjuterit me një shpejtësi afër shpejtësisë maksimale të kanalit të të dhënave të sistemit të debugimit.  Korrespondentët thonë se sisteme të ngjashme përdoren nga MIPS Technologies MIPS, Intel Quark, Xtensa e Tensilica dhe për ndërfaqen e modalitetit të debugimit në sfond (BDM) të CPU-ve Freescale Power ISA .   Propozimi është për një modul hardueri që mund të gjurmojë ekzekutimin e kodit në shumicën e CPU-ve RISC-V. Për të ulur shkallën e të dhënave dhe për të lejuar shtigje më të thjeshta ose më pak të kushtueshme për të dhënat e gjurmimit, propozimi nuk gjeneron të dhëna gjurmimi që mund të llogariten nga një imazh binar i kodit. Ai dërgon vetëm të dhëna që tregojnë shtigje "të painfertueshme" përmes programit, siç janë degët e kushtëzuara që merren. Për të ulur shkallët e të dhënave, degët që mund të llogariten, siç janë degët e pakushtëzuara, nuk gjurmohen. Ndërfaqja e propozuar midis modulit dhe njësisë së kontrollit është një sinjal logjik për secilin lloj udhëzimi të painfertueshëm. Adresat dhe të dhënat e tjera duhet të ofrohen në një autobus të specializuar të bashkangjitur në burimet e duhura të të dhënave në një CPU. Struktura e të dhënave e dërguar në një njësi gjurmimi të jashtme është një seri mesazhesh të shkurtra me të dhënat e nevojshme. Detajet e kanalit të të dhënave nuk përshkruhen qëllimisht në propozim, sepse disa prej tyre ka të ngjarë të kenë kuptim.

## Implementime 
### Sfondi strategjik 
Organizata RISC-V mban një listë të implementimeve të CPU-ve dhe SoC-ve të RISC-V.  Për shkak të luftërave tregtare dhe sanksioneve të mundshme që do ta pengonin Kinën të hynte në ISA-të pronësore, që nga viti 2023 vendi planifikonte të zhvendoste shumicën e arkitekturave të CPU-ve dhe dizenjove të mikrokontrolluesve (MCU) në bërthama RISC-V. 

Në vitin 2023, Bashkimi Evropian ishte i vendosur të ofronte 270&nbsp;milionë euro brenda një të ashtuquajture Marrëveshje Partneriteti Kornizë (FPA) për një kompani të vetme që ishte në gjendje dhe e gatshme të kryente një projekt zhvillimi të CPU-së RISC-V që synonte superkompjuterët, serverët dhe qendrat e të dhënave.  Qëllimi i Bashkimit Evropian ishte të bëhej i pavarur nga zhvillimet politike në vendet e tjera dhe të "forconte sovranitetin e tij dixhital dhe të vendoste standarde, në vend që të ndiqte ato të të tjerëve". 

Sipas The Register, media kineze raportoi në mars të vitit 2025 nga konferenca ku u lançua CPU-ja e nivelit të serverit Alibaba DAMO Xuantie C930 se drejtuesit e lartë të Alibaba Cloud kishin parashikuar që RISC-V do të bëhej një arkitekturë cloud kryesore që në vitin 2030.  Sipas Reuters, organet qeveritare kineze në vitin 2025 po punonin për "udhëzime" që do të promovonin përdorimin e gjerë të RISC-V në të gjithë Kinën.  SiFive u krijua posaçërisht për zhvillimin e pajisjeve RISC-V dhe filloi të lançonte modele procesori në vitin 2017.   Këto përfshinin një sistem me katër bërthama, 64-bit (RV64GC) në një çip (SoC) të aftë për të ekzekutuar sisteme operative me qëllim të përgjithshëm si Linux . 

Në korrik 2019, DAMO Academy,   krahu kërkimor i Alibaba Group në Hangzhou, Kinë, njoftoi 2.5&nbsp;Procesor Xuantie 910 me 16 bërthama dhe 64 bit (RV64GC) GHz, i cili nuk funksionon .  Në tetor 2021, Xuantie 910 u lançua si një dizajn me burim të hapur. 

Në vitin 2022, Imagination Technologies e Kings Langley, Angli, njoftoi se kishte çiftëzuar bërthamën e saj 64-bit Catapult RISC-V, me GPU-në e saj IMG BXE-2-32, në një SoC, i cili u validua nga Andes Technology.  GPU-ja BXE mbështet Vulkan 1.2, OpenGL ES 3.x/2.0/1.1, OpenCL 3.0 dhe API-të Android NN HAL.  

Në vitin 2024, SpacemiT, një kompani kineze me seli në Hangzhou, zhvilloi "Key Stone K1" të tyre, një procesor tetë-bërthamor 64-bit që është i disponueshëm në kompjuterin BPI-F3, si dhe pajisjet e tjera të mëposhtme: LicheePi 3A, Milk-V Jupiter, DeepComputing DC-ROMA LAPTOP II dhe SpacemiT MUSEbook që paraqet sistemin operativ Bianbu OS. Procesori bazohet në dizajnin e bërthamës X60, integron një njësi grafike Imagination Technologies IMG BXE-2-32 dhe mbështet zgjerimin vektorial RVV 1.0. 

Në janar 2025, SpacemiT njoftoi zhvillimin e një procesori serveri me deri në 64 bërthama RISC-V, të quajtur "VitalStone V100" dhe të bërë me 12&nbsp;teknologjia e procesit të klasës nm.    Procesori VitalStone V100 bazohet kryesisht në projektin OpenC910, një projekt i cili u përdor edhe nga procesori Xuantie C910, i projektuar nga Akademia DAMO e Alibaba-s. 

Në mars të vitit 2025, Akademia DAMO e Alibaba-s lançoi CPU-në Xuantie C930 të nivelit të serverit,  e cila mbështeti familjen e profileve RVA23 të gjeneratës së ardhshme, të kërkuara nga Ubuntu Linux që nga tetori i vitit 2025.   Bërthama e CPU-së C930 u reklamua si ideale për servera, kompjuterë personalë dhe makina autonome.   P870 ishte bërthama e parë SiFive që mbështeti familjen e re të profileve RVA23.  Si në lidhje me C930 ashtu edhe me P870, asnjë çip fizik nuk ishte ndërtuar për shitje të përgjithshme në gusht të vitit 2025, megjithatë, dizajnet mbetën në plan të parë. 

### Zhvillime të tjera 
#### Ekzistuese 
Implementimet ekzistuese pronësore përfshijnë:

** **Akeana** nga Santa Clara, CA, një anëtar Premier i RISC-V International, ofron një gamë të gjerë IP të bazuar në RISC-V. Ofrimet e saj variojnë nga bërthamat e vogla 32-bit deri te bërthamat e avancuara 64-bit për klasën e datacenter, me FPU, Vector, Hypervisor dhe kapacitete multicore, si dhe IOMMU, infrastrukturë ndër-lidhjeje me shpejtësi të lartë, akseleratorë AI dhe IP të lidhura.
** **Andes Technology Corporation** nga Hsinchu, Taiwan, një anëtar themelues Premier i RISC-V International. Familjet e CPU-ve të saj RISC-V variojnë nga bërthamat e vogla 32-bit deri te bërthamat e avancuara 64-bit me kapacitete DSP, FPU, vector, superscalar dhe/ose multicore..
** **Bouffalo Lab**  ka një seri MCU-sh të bazuara në RISC-V (RV32IMACF, BL60x/BL70x series)
** **CloudBEAR** është një kompani IP procesorësh që zhvillon bërthamat e veta RISC-V për një gamë aplikacionesh.
** **Codasip** nga Mynihu, Gjermani, një anëtar themelues i RISC-V International,Në 2016, Codasip dhe UltraSoC zhvilluan IP plotësisht të mbështetur për SOC të integruar RISC-V që kombinon bërthamat RISC-V të Codasip dhe IP të tjera me debug, optimizim dhe analiza të UltraSoC.
** **Cortus** nga Mauguio, zona e Montpellier, Francë, është anëtar origjinal themelues Platinum i fondacionit RISC-V dhe i RISC-V International.
** **GigaDevice** nga Beijing, Kinë, zhvilloi një seri MCU-sh të bazuara në RISC-V (RV32IMAC, seria GD32V) në 2019, me njërën prej tyre të përdorur në bordin Longan Nano të prodhuar nga kompania kineze Sipeed.
** **Google** zhvilloi modul sigurie Titan M2 për Pixel 6 dhe Pixel 7.
** **GreenWaves Technologies** shpalli disponueshmërinë e GAP8, një SoC 32-bit me 1 kontrollues plus 8 bërthama llogaritëse, dhe bordin e zhvillimit GAPuino GAP8 në shkurt 2018; bordi filloi të shpërndahej në maj 2018.
** **Imagination Technologies**  nga Kings Langley, Angli, lançoi RTXM-2200 në 2023, bërthama e tyre e parë nga gama Catapult, një CPU embedded determinist 32-bit në kohë reale.
** **Instant SoC** ofron bërthama RISC-V nga FPGA, Sistemi në një çip, përfshirë bërthamat RISC-V, të përcaktuara nga C++.
** **Micro Magic Inc.** shpalli bërthamën më të shpejtë 64-bit RISC-V në botë, duke arritur 5 GHz dhe 13,000 CoreMarks në tetor 2020.
** **MIPS Technologies** nga San Jose, California, filloi zhvillimin e bërthamave RISC-V në 2021 dhe prezantoi implementimin e parë eVocore P8700 në dhjetor 2022.
** **Seagate**, në dhjetor 2020 shpalli se kishte zhvilluar dy bërthama RISC-V për qëllime të përgjithshme për përdorim në kontrollet e ardhshme të pajisjeve të saj të ruajtjes.
** **StarFive** (fillimisht distributor ekskluziv i produkteve IP të bërthamës SiFive RISC-V në rajonin e Kinës së Madhe)  nga Shanghai,  Kinë, ofron dy implementime RISC-V – një për aplikacione big data dhe një për ruajtje llogaritëse.
** **Syntacore**, Një anëtar themelues i RISC-V International dhe një nga vendorët e parë komercialë të IP-së RISC-V, zhvillon dhe licenson familje IP RISC-V që nga viti 2015. Që nga viti 2018, linja e produkteve përfshin tetë bërthama 32- dhe 64-bit, duke përfshirë bërthamën MCU SCR1 me burim të hapur (RV32I/E[MC]).
 SoC-të e para komerciale bazuar në IP të Syntacore u demonstruan në 2016.
** **WinChipHead** (WCH), një prodhues kinez i gjysmëpërçuesve për çipa USB të njohur dhe të lirë si CH340 dhe mikro-kontrollorë ARM  prezantoi një linjë të thjeshtë, të lirë RISC-V MCU CH32Vxxx, me modelin CH32V003 që kushton 0.10 USD.
** Që nga 2020, sektori indian i mbrojtjes dhe strategjisë filloi të përdorte procesorin Risecreek 64-bit RISC-V me 100–350 MHz, i zhvilluar nga IIT Madras dhe i fabrikuar nga Intel me procesin 22 nm FinFET. **IIT Madras** dhe ISRO Inertial Systems Unit projektuan dhe boot-uan me sukses një kontrollor RISC-V 64-bit vendas për aplikime hapësinore (IRIS) bazuar në procesorin SHAKTI në shkurt 2025. Konfigurimi i çipit merr parasysh fuqinë përpunuese dhe nevojat funksionale të pajisjeve dhe sensorëve të përdorur në misionet e ISRO. Për të përmirësuar besueshmërinë, memoriet e brendshme tolerantë ndaj gabimeve u ndërfaqën me bërthamën SHAKTI.
** Bordet e zhvillimit RIES v3.0d janë të parat që përdorin procesorët DIR-V VEGA RISC-V. Ato përmbajnë VEGA ET1031, një CPU 32-bit RISC-V me tre porta UART seriale, katër porta Serial Peripheral Interface, dy megabajt flash memorje , 256 KB SRAM, dhe tre timer 32-bit. Operon në 100 MHz dhe rekomandohet për përdorim në pajisje të veshshme, lodra, pajisje të vogla IoT dhe sensorë nga C-DAC në tregun indian

#### Në zhvillim e sipër 
* ASTC zhvilloi një CPU RISC-V për qarkun e integruar. 
* Qendra për Zhvillimin e Informatikës së Avancuar (C-DAC) në Indi po zhvillon një procesor RISC-V me një bërthamë të vetme 32-bit të renditur, një procesor me një bërthamë 64-bit të renditur dhe tre procesorë RISC-V me një, dy dhe katër bërthama të renditura jashtë rendit sipas serisë VEGA Microprocessors .   
* Cobham Gaisler NOEL-V 64-bit. 
* Laboratori i Kompjuterave, Universiteti i Kembrixhit, në bashkëpunim me Projektin FreeBSD, e ka portuar atë sistem operativ në RISC-V 64-bit për ta përdorur si një platformë kërkimore harduer-softuer.
* Gjuha e IT-së njoftoi se po zhvillon tre procesorë të bazuar në RISC-V: bërthamën me performancë të lartë *ET-Maxion*, bërthamën me efikasitet energjetik *ET-Minion* dhe procesorin grafik *ET-Graphics* . 
** Gjuha e rreme ET-SoC-1, një superkompjuter me 200 TOPS "kilocore" në një çip, me 1088 bërthama të vogla 64-bitëshe ET-Minion me renditje të rregullt me njësi tensor/vektoriale dhe 4 bërthama të mëdha 64-bitëshe ET-Maxion me renditje të çrregullt 
* ETH Zurich dhe Universiteti i Bolonjës kanë zhvilluar në bashkëpunim procesorin me burim të hapur RISC-V PULPino  si pjesë e projektit Parallel Ultra-Low Power (PULP) për informatikë IoT me efikasitet energjetik. 
* Iniciativa Evropiane e Procesorëve (EPI), Rrjedha e Përshpejtuesve RISC-V.  [parapamje|Ilustrim i mostrës së parë funksionale të çipit RISC-V të [European Processor Initiative|EPI-t në vitin 2021.]]
* Grupi i Inxhinierisë së Sistemeve Inteligjente të Rikonfigurueshme (RISE) i IIT-Madras po zhvillon gjashtë dizajne CPU-sh me burim të hapur RISC-V të serisë Shakti për gjashtë përdorime të dallueshme, nga një CPU e vogël 32-bit për Internetin e Gjërave (IoT) deri te CPU të mëdha 64-bit të dizajnuara për kompjuterë në shkallë depoje, siç janë fermat e serverëve bazuar në teknologjitë RapidIO dhe Hybrid Memory Cube .    Moushik 32-bit u nis me sukses nga RISE për aplikimin e kartave të kreditit, makinave elektronike të votimit (EVM), kamerave të mbikëqyrjes, bravave të kasafortave, sistemeve të personalizuara të menaxhimit të shëndetit.  
* lowRISC është një projekt jofitimprurës për të zbatuar një sistem harduerik plotësisht me burim të hapur në një çip (SoC) bazuar në RISC-V ISA 64-bit.
* Nvidia planifikon të përdorë RISC-V për të zëvendësuar procesorin e tyre Falcon në kartat grafike GeForce . 
* Konsorciumi RV64X po punon në një sërë zgjerimesh grafike për RISC-V dhe ka njoftuar se po zhvillon një bërthamë RISC-V me burim të hapur me një njësi GPU. 
* Ventana zbuloi se po zhvillojnë teknologji IP dhe çiplete CPU RISC-V me performancë të lartë që synon aplikacionet e qendrave të të dhënave.  

### Burim i hapur 
* **CPU-të e Berkeley** implementohen në një gjuhë unike të dizajnit të harduerit, **Chisel**, dhe disa janë emëruar sipas lokomotivave të famshme:
** **Rocket 64-bit**.. Rocket mund të përshtatet për kompjuterë të vegjël, me energji të ulët, si pajisje personale. Emëruar sipas lokomotivës së famshme Stephenson’s Rocket.
** **Berkeley Out of Order Machine (BOOM) 64-bit**. BOOM është një bërthamë RISC-V RV64GC e hapur, sintetizueshme dhe parametrizueshme, e shkruar në gjuhën e ndërtimit të harduerit Chisel. BOOM përdor shumë nga infrastruktura e krijuar për Rocket dhe mund të përdoret për kompjuterë personalë, superkompjuterë dhe kompjuterë të shkallës warehouse.
** **Pesë dizajne** **Sodor 32-bit CPU** nga Berkeley, të projektuar për projekte studentore. Sodor është ishulli imagjinar ngaThe Railway Series.
* **Institute of Computing Technology (ICT CAS)** i Akademisë Kineze të Shkencave, në qershor 2020, nisi projektin e procesorit të performancës së lartë **XiangShan RISC-V**. Në verën e 2021, u prezantua një prototip CPU i prodhuar në TSMC në procesin 28 nm me shpejtësi deri në 1.3 GHz në një konferencë RISC-V në Kinë. Një prototip i përmirësuar do të prodhohej në SMIC në procesin 14 nm me shpejtësi deri në 2 GHz.  Procesori i dytë XiangShan, i quajtur **Nanhu**, i liruar në gusht 2022, mund të ketë tejkaluar ARM Cortex-A76 , duke e bërë Nanhu CPU-në më të fuqishëm open-source në botë në 2023. Për 2022, ICT planifikonte një dizajn të ri XiangShan me zgjerimin RISC-V Vector për aplikacione si akselerimi AI, dhe në të ardhmen synonte të gjente një kompani tip “Red Hat” për komercializimin e bërthamave XiangShan.. një MCU 32-bit, implementim RV32IMC në Verilog.
* CORE-V familja e bërthamave open-source RISC-V menaxhohet nga OpenHW Foundation.
* SCR1 nga Syntacore, një MCU 32-bit, implementim RV32IMC në Verilog.
* MIPT-MIPS nga MIPT-ILab (laboratori për teknologji CPU me ndihmën e Intel), është simulator cikli-saktë para-silikon i CPU-ve RISC-V dhe MIPS. Mat performancën e programeve në CPU. Karakteristikat kryesore përfshijnë përputhshmëri me MARS system calls, simulim interaktiv me GDB, njësi të parashikimit të degëve me algoritme të ndryshme dhe bypass të cache-it dhe të dhënave ndërmjet-stadium. Implementim në C++..
* **SERV** nga Olof Kindgren, një bërthamë RV32I bit-serial, e vogël dhe e verifikuar në Verilog, është CPU-ja më e vogël RISC-V në botë. Integruar me LiteX dhe FuseSoC. Në FPGA ishte 125 LUT dhe 164 flip-flops, duke funksionuar në 1.5 MIPS. Në ASIC 130 nm ishte 2.1 kGE 
* PULPino (Riscy and Zero-Riscy) nga ETH Zürich / Universiteti i Bolonjes. Bërthamat në PULPino implementojnë ISA të thjeshtë RV32IMC për mikro-kontrollorë (Zero-Riscy) ose RV32IMFC me zgjerime DSP për përpunim të sinjalit të integruar.
* **Western Digital,** në dhjetor 2018 shpalli bërthamën RV32IMC **SweRV EH1** me pipeline 9-stadium dhe superscalar 2-way në-order. Në dhjetor 2019, WD shpalli SweRV EH2 (2 hardware threads, pipeline 9-stadium) dhe SweRV EL2 (pipeline 4-stadium). WD Planifikon përdorimin e SweRV në kontrollet flash dhe SSD, dhe e publikoi open-source në janar 2019.
* **NEORV32** nga Stephan Nolting, një MCU shumë-konfigurues 32-bit RV32[I/E]MACUX me mbështetje debugger në-chip, implementuar në VHDL të pavarur nga platforma. Projekti përfshin SoC si mikro-kontrollor me module si UART, timers, SPI, TWI, TRNG dhe memorje të integruar.
* Hazard3 nga Luke Wren, procesor RV32I me pipeline tre-stadium. Dy bërthama Hazard3 implementohen në mikro-kontrollorin .RP2350 .

## Pajisjet e përdoruesit fundor 
parapamje|Laptop Framework 13 që përmban pllakën amë DC-ROMA RISC-V AI PC me Ubuntu 24.04, duke shfaqur daljen neofetch

Në vitin 2022, ClockworkPi nxori në shitje dy komplete kompjuterike për hobistët, terminalin DevTerm dhe kompjuterin portativ uConsole . Të dy kompletet ofruan një modul RISC-V me një bërthamë 64-bit si opsion, duke përdorur RV64IMAFDCVU bazuar në SoC Allwinner D1.  

DeepComputing, një kompani harduerësh me seli në Hong Kong, njoftoi publikimin më 13&nbsp;Prill 2023 i "laptopit të parë në botë me procesor RISC-V"; fletorja, e quajtur "DC-ROMA", iu dorëzua klientëve të saj të parë në gusht 2023  dhe erdhi i parainstaluar me sistemin operativ kinez openKylin Linux.  Modeli bazë i pajisjes, i disponueshëm nga Alibaba, ishte ende i shtrenjtë, afërsisht 1500 dollarë amerikanë  duke pasur parasysh se fuqizohej nga CPU relativisht i ngadaltë  Alibaba (DAMO) "XuanTie C910".

Një përmirësim në qershor 2024 dyfishoi numrin e bërthamave në 8&nbsp;bërthama dhe rriti shpejtësinë e orës në 2&nbsp;GHz (nga 1.5&nbsp;GHz), ndërkohë që çmimi u ul në 1,000 dollarë amerikanë.  Procesori i përdorur ishte një SpacemiT SoC K1.   Një bashkëpunim me Canonical  nënkuptonte që ROMA&nbsp;II erdhi i parainstaluar me shpërndarjen kryesore ndërkombëtare të Linux-it, Ubuntu . 

Në vitin 2024, DeepComputing njoftoi një bashkëpunim me Framework Computer për të prodhuar një motherboard për Framework Laptop 13 të tyre.   Më 4 shkurt 2025, laptopi ishte gati për t'u dërguar; ai ishte kryesisht i destinuar për zhvilluesit. Ai përmban një procesor StarFive JH7110 me 4 bërthama.  

Në vitin 2025, DeepComputing njoftoi DC-ROMA AI PC, një motherboard të dytë për Framework Laptop 13. Është i bazuar në SoC EIC7702X të ESWIN që ka aftësi AI deri në 50 TOPS kur aktivizohet NPU (Njësia e Përpunimit Neural).  

## Softueri 
Përveç që ka një numër të madh dizajnesh harduerësh të CPU-së, RISC-V mbështetet gjithashtu nga zinxhirët e mjeteve, sistemet operative (p.sh. Linux ), middleware-in. , dhe softuer dizajni

Mjetet e padisponueshme për softuer RISC-V përfshijnë: një **toolchain të GNU Compiler Collection (GCC)** (përfshirë edhe debugger-in **GDB**), një **toolchain LLVM**, simulatorin **OVPsim** (dhe bibliotekën e Modeleve të Shpejta të Procesorit RISC-V), simulatorin **Spike**, si dhe një simulator në **QEMU** (për RV32GC/RV64GC). Një port i **OpenJDK** është tashmë i integruar në depo-n kryesore të **OpenJDK**

Ekziston mbështetje për sistemin operativ për kernelin Linux, FreeBSD, NetBSD dhe OpenBSD . Porti paraprak i FreeBSD në arkitekturën RISC-V u përditësua në shkurt 2016 dhe u dërgua në FreeBSD 11.0.  

Si një nga vetëm shtatë arkitekturat e CPU-së (p.sh. ARM ose x86 ), Debian Linux ka mbështetur zyrtarisht RISC-V që nga Debian Trixie, i cili u publikua në gusht 2025.  Ekzistojnë gjithashtu portet e shpërndarjeve Linux Fedora,  dhe openSUSE,  dhe një port i Haiku,  (vetëm versionet 64-bit, jo versionet 32-bit). Në qershor 2024, kompania e Hong Kongut DeepComputing njoftoi disponueshmërinë komerciale të laptopit të parë RISC-V në botë që përdor sistemin operativ popullor Linux Ubuntu në formën e tij standarde ("jashtë kutisë").  

Në gusht 2025, Ubuntu vendosi të hiqte mbështetjen për “profilet” më të vjetra të RISC-V, si p.sh. RV64GC ose RVA20. Kjo do të thotë se CPU-të ekzistuese RISC-V nuk mbështeteshin më nga versioni 25.10 i Ubuntu (tetor 2025), ndërsa versionet më të vjetra të Ubuntu vazhdonin të mbështesnin profilet dhe CPU-të e vjetra.

Në shtator 2025, nuk kishte ende procesorë të vërtetë në treg për profilin “RVA23” që Ubuntu kërkonte rishtazi; vetëm disa dizajne ekzistonin, si XuanTie C930 nga DAMO Academy dhe SiFive P870. Uebsajti i lajmeve kompjuterike **Heise Online** shpjegoi ndërprerjen e papritur me faktin se procesorët që përdornin teknologjinë e vjetër RV64GC ishin zakonisht shumë të dobët në testet standarde dhe për këtë arsye kishin përdorim të kufizuar për një sistem operativ modern të përdoruesit fundor. Ndërkohë, dizajni më i ri **RVA23** pritej të çonte në procesorë shumë më të shpejtë, me frekuenca orësh që tejkalonin 2 GHz.

Ekziston një port i Das U-Boot .  UEFI Spec v2.7 ka përcaktuar lidhjen RISC-V dhe një port TianoCore është bërë nga inxhinierët e HPE  dhe pritet të transmetohet në rrjedhën e sipërme. Një zhytje e thellë e nisjes RISC-V u bë si pjesë e openSUSE Hackweek 20.  Ekziston një port i mikrobërthamës seL4    me saktësi funksionale, integritet dhe veti të rrjedhës së informacionit të verifikuara zyrtarisht.  Hex Five publikoi Secure IoT Stack të parë për RISC-V me mbështetje FreeRTOS .  Gjithashtu u portua xv6, një riimplementim modern i Unix të Edicionit të Gjashtë në ANSI C i përdorur për qëllime pedagogjike në MIT . Pharos RTOS është portuar në RISC-V 64-bit  (duke përfshirë mbrojtjen e kohës dhe të memories). *Shihni gjithashtu* Krahasimin e sistemeve operative në kohë reale .

Ekziston një simulator për të ekzekutuar një sistem RISC-V Linux në një shfletues interneti duke përdorur JavaScript .   

**QEMU** mbështet ekzekutimin e sistemeve RISC-V 32- dhe 64-bit (p.sh. Linux) duke përdorur përkthimin binar. Ai ofron shumë pajisje të emuluara ose të virtualizuara, si seriale, paralele, USB, rrjet, ruajtje, orë në kohë reale, watchdog dhe audio. Po ashtu, QEMU mund të ekzekutojë skedarë binarë të Linux për RISC-V duke përkthyer thirrjet sistemore në bërthamën pritëse. Ai gjithashtu mbështet **emulim me shumë bërthama (SMP)**. 

**Simulatori CREATOR** është i lëvizshëm dhe lejon përdoruesit të mësojnë gjuhë të ndryshme të montimit për procesorë të ndryshëm. Ai përfshin, për shembull, implementime të instruksioneve **RISC-V** dhe **MIPS32**.    

Disa gjuhë janë aplikuar për të krijuar bërthama IP RISC-V, duke përfshirë një gjuhë përshkrimi hardueri të bazuar në Scala, Chisel,  e cila mund t'i reduktojë dizajnet në Verilog për përdorim në pajisje, dhe gjuhën e përshkrimit të procesorit CodAL e cila është përdorur për të përshkruar bërthamat e procesorit RISC-V dhe për të gjeneruar HDK-të përkatëse ( RTL, testbench dhe UVM ) dhe SDK-të.  Grupi i Punës për Pajtueshmërinë Ndërkombëtare RISC-V ka një depo GitHub për RV32IMC. 

Simulatori edukativ i zgjerueshëm WepSIM zbaton një nëngrup të mikroprogramuar të udhëzimeve RISC-V (RV32I+M) dhe lejon ekzekutimin e nënprogrameve si në nivelin e asamblesë ashtu edhe në atë të mikroprogramimit.  

### Mjetet e zhvillimit 
* **IAR Systems** publikoi versionin e parë të **IAR Embedded Workbench** për RISC-V, i cili në fillim mbështeste vetëm bërthamat dhe zgjerimet **RISC-V 32-bit RV32**. Versionet e ardhshme pritet të ofrojnë mbështetje për **64-bit**, për setin bazë më të vogël **RV32E**, si dhe certifikim të sigurisë funksionale dhe zgjidhje sigurie.  **Lauterbach** gjithashtu shtoi mbështetje për RISC-V në **debugger-ët e tyre TRACE32 JTAG**.   Lauterbach njoftoi gjithashtu  mbështetje për gjurmën e procesorit të bazuar në SiFives RISC-V NEXUS .
* SEGGER publikoi një produkt të ri të quajtur "J-Trace PRO RISC-V", shtoi mbështetje për bërthamat RISC-V në familjen e tyre të sondave të debugging J-Link,  mjedisin e tyre të integruar të zhvillimit Embedded Studio,  dhe RTOS embOS dhe softuerin e tyre të integruar. 
* UltraSOC   , tani pjesë e Siemens,  propozoi një sistem standard gjurmimi dhe dhuroi një zbatim.

## Shih edhe 
* Gjuha e asamblesë RISC-V
* Listat e udhëzimeve RISC-V
* Lista e pajisjeve kompjuterike me burim të hapur
* Kronologjia e mikroprocesorit

### Lexime të mëtejshme 
* https://riscv.org/specifications/ratified/

### Lidhje të jashtme 
* RISC-V Software Ecosystem (RISE)

## Referime