고유전율 유전체

반도체 산업에서 **고유전율 유전체**(high-κ dielectric)라는 용어는 이산화 규소에 비해 높은 유전율 (κ, Κ)을 가진 재료를 지칭한다. 고유전율 유전체는 반도체 제조 공정에서 일반적으로 이산화 규소 게이트 유전체 또는 다른 장치의 유전층을 대체하는 데 사용된다. 고유전율 게이트 유전체의 구현은 무어의 법칙 연장이라고 흔히 불리는 마이크로 전자 부품의 추가적인 소형화를 가능하게 하기 위해 개발된 여러 전략 중 하나이다.

이 재료들은 "high-κ" (하이 카파) 대신 "high-k" (하이 케이)라고 불리기도 한다.

## 고유전율 재료의 필요성
이산화 규소 ()는 수십 년 동안 게이트 산화막 재료로 사용되어 왔다. 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)가 크기가 줄어들면서, 이산화 규소 게이트 유전체의 두께는 단위 면적당 전기 용량을 증가시켜 구동 전류(단위 장치 너비당)를 높이고 장치 성능을 향상시키기 위해 꾸준히 감소해 왔다. 두께가 2&nbsp;nm 미만으로 줄어들면 양자 터널링으로 인한 누설 전류가 급격히 증가하여 높은 전력 소비와 장치 신뢰성 저하를 초래한다. 이산화 규소 게이트 유전체를 고유전율 재료로 대체하면 게이트 두께를 줄일 수 있으므로 관련 누설 효과 없이 게이트 전기 용량을 증가시킬 수 있다.

### 기본 원리
섬네일|upright=1.3|기존의 이산화 규소 게이트 유전체 구조와 κ&nbsp;=&nbsp;16인 잠재적인 고유전율 유전체 구조 비교
[섬네일|upright=0.8|게이트 산화막 유전체를 보여주는 n채널 [MOSFET 트랜지스터의 단면도]]
MOSFET의 게이트 산화막은 평행판 축전기로 모델링할 수 있다. Si 기판 및 게이트로부터의 양자 역학적 및 공핍 효과를 무시하면, 이 평행판 축전기의 전기 용량 는 다음과 같이 주어진다.
: C=\frac{\kappa\varepsilon_{0}A}{t} 

여기서

*는 축전기 면적
*는 재료의 상대 유전율 (이산화 규소의 경우 3.9)
*는 진공 유전율
*는 축전기 산화막 절연체의 두께

누설 제한이 의 추가 감소를 제약하므로, 게이트 전기 용량을 증가시키는 대안적인 방법은 이산화 규소를 고유전율 재료로 대체하여 κ를 변경하는 것이다. 이러한 시나리오에서는 더 두꺼운 게이트 산화막 층이 사용될 수 있으며, 이는 구조를 통해 흐르는 누설 전류를 줄이고 게이트 유전체 신뢰성을 향상시킬 수 있다.

### 구동 전류에 대한 게이트 전기 용량 영향
MOSFET의 드레인 전류 는 (점진 채널 근사를 사용하여) 다음과 같이 쓸 수 있다.

:I_{D,\text{Sat}} = \frac{W}{L} \mu\, C_\text{inv}\frac{(V_{G}-V_\text{th})^2}{2}

여기서
*는 트랜지스터 채널의 폭
*은 채널 길이
*는 채널 전하 운반자 이동도 (여기서는 일정하다고 가정)
*는 하부 채널이 반전 상태에 있을 때 게이트 유전체와 관련된 전기 용량 밀도
*는 트랜지스터 게이트에 인가된 전압
*는 문턱 전압

 항은 신뢰성 및 상온 작동 제약으로 인해 범위가 제한된다. 너무 큰 는 산화막 전체에 바람직하지 않은 높은 전기장을 생성하기 때문이다. 또한, 문턱 전압은 약 200&nbsp;mV 아래로 쉽게 줄일 수 없는데, 이는 산화막 누설 증가(즉, 고유전율 유전체를 사용할 수 없다고 가정) 및 문턱 전압 이하 전도로 인한 누설 전류가 대기 전력 소비를 허용할 수 없는 수준으로 높이기 때문이다. (업계 로드맵 참조, 이는 문턱 전압을 200&nbsp;mV로 제한하며, Roy et al. 참조). 따라서, 이 단순화된 요인 목록에 따르면, 증가된 는 채널 길이의 감소 또는 게이트 유전체 전기 용량의 증가를 요구한다.

## 재료 및 고려 사항
이산화 규소 게이트 유전체를 다른 재료로 교체하는 것은 제조 공정에 복잡성을 더한다. 이산화 규소는 하부 규소를 산화시켜 균일하고 등각적인 산화막과 높은 계면 품질을 보장할 수 있다. 결과적으로, 개발 노력은 제조 공정에 쉽게 통합될 수 있는 필수적으로 높은 유전율을 가진 재료를 찾는 데 집중되어 왔다. 다른 주요 고려 사항으로는 규소에 대한 띠 정렬(누설 전류를 변경할 수 있음), 필름 형태, 열 안정성, 채널 내 전하 운반자의 높은 전자 이동도 유지, 필름/계면의 전기적 결함 최소화 등이 있다. 상당한 관심을 받은 재료로는 하프늄 규산염, 지르코늄 규산염, 하프늄 산화물 및 이산화 지르코늄이 있으며, 일반적으로 원자층 증착을 사용하여 증착된다.

고유전율 유전체 내부의 결함 상태가 전기적 특성에 영향을 미칠 것으로 예상된다. 결함 상태는 예를 들어 영바이어스 열 자극 전류, 영온도 기울기 영바이어스 열 자극 전류 분광법 또는 비탄성 전자 터널링 분광법 (IETS)을 사용하여 측정할 수 있다.

## 산업에서의 사용
산업계는 1990년대부터 질화 산화물 게이트 유전체를 사용해 왔으며, 이는 기존에 형성된 실리콘 산화막 유전체에 소량의 질소를 주입한 것이다. 질소 함량은 유전율을 미묘하게 높이며, 게이트 유전체를 통한 도펀트 확산에 대한 저항과 같은 다른 이점을 제공하는 것으로 생각된다.

2000년, 마이크론 테크놀로지의 구르테즈 산두와 트룽 T. 도안은 DRAM 메모리 장치용 원자층 증착 고유전율 박막 개발을 시작했다. 이는 90-nm 노드 DRAM을 시작으로 반도체 메모리의 비용 효율적인 구현을 이끌었다.

2007년 초, 인텔은 45나노미터 기술로 제작된 부품에 하프늄 기반 고유전율 유전체와 금속 게이트를 함께 도입했다고 발표했으며, 2007년 펜린이라는 코드명의 프로세서 시리즈에 이를 탑재했다. 동시에 IBM은 2008년 일부 제품에 하프늄 기반 고유전율 재료로 전환할 계획을 발표했다. 구체적으로 밝히지는 않았지만, 이러한 응용 분야에 사용되는 가장 가능성 높은 유전체는 질화 하프늄 규산염()의 한 형태이다. 와 는 도펀트 활성화 어닐링 동안 결정화에 취약하다. NEC 일렉트로닉스도 55nm UltimateLowPower 기술에  유전체 사용을 발표했다. 그러나 조차도 트랩 관련 누설 전류에 취약하며, 이는 장치 수명 동안 스트레스가 증가함에 따라 증가하는 경향이 있다. 이러한 누설 효과는 하프늄 농도가 증가할수록 더욱 심해진다. 그러나 하프늄이 미래 고유전율 유전체의 사실상 기반이 될 것이라는 보장은 없다. 2006년 ITRS 로드맵은 2010년까지 고유전율 재료의 구현이 산업계에서 일반화될 것이라고 예측했다.

## 같이 보기

* 저유전율 유전체
* 실리콘-게르마늄
* 실리콘 온 인슐레이터

## 각주

## 더 읽어보기
* Wilk 외 저자의 저널 오브 어플라이드 피직스 리뷰 기사
*Houssa, M. (Ed.) (2003) High-k Dielectrics Institute of Physics  CRC Press Online
*Huff, H.R., Gilmer, D.C. (Ed.) (2005) High Dielectric Constant Materials : VLSI MOSFET applications Springer 
*Demkov, A.A, Navrotsky, A., (Ed.) (2005) Materials Fundamentals of Gate Dielectrics Springer 
*"High dielectric constant gate oxides for metal oxide Si transistors" Robertson, J. (Rep. Prog. Phys. **69** 327-396  2006) Institute Physics Publishing  High dielectric constant gate oxides]
*2007년 3월 인텔/IBM 발표에 대한 언론 보도 BBC NEWS|Technology|Chips push through nano-barrier, NY Times 기사 (1/27/07)
*Gusev, E. P. (Ed.) (2006) "Defects in High-k Gate Dielectric Stacks: Nano-Electronic Semiconductor Devices", Springer 

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