5 nm 공정

반도체 제조에서 장치 및 시스템을 위한 국제 로드맵은 **5 nm 공정**을 7 nm 노드를 따르는 MOSFET 기술 노드로 정의한다. 2020년 삼성과 TSMC가 애플, 마벨, 화웨이 및 퀄컴을 포함한 고객사를 위해 5 nm 칩의 양산을 시작하였다.

"5 nm"라는 용어는 크기가 5 나노미터인 트랜지스터의 실제 물리적 특징(예: 게이트 길이, 금속 피치 또는 게이트 피치)과 관련이 없다. IEEE Standards Association Industry Connection에서 발표한 장치 및 시스템에 대한 국제 로드맵의 2021년 업데이트에 포함된 예측에 따르면 "5 nm 노드는 51 nm의 접촉 게이트 피치와 30 nm의 가장 조밀한 금속 피치를 가질 것으로 예상된다." 그러나 실제 상업적인 관행에서 "5 nm"는 증가된 트랜지스터 밀도(즉, 더 높은 수준의 소형화), 이전 7 nm 공정와 비교하여 속도 증가 및 전력 소비감소 측면에서 실리콘 반도체 칩의 새로운 세대를 지칭하기 위해 개별 마이크로칩 제조업체의 마케팅 용어로 주로 사용된다.

## 역사

### 배경
7 nm 및 5&nbsp;nm 트랜지스터의 게이트 산화막을 통한 양자 터널링 효과는 기존 반도체 공정을 사용하여 관리하기가 점점 더 어려워졌다. 7 nm 미만의 단일 트랜지스터 장치는 2000년대 초반에 연구원들에 의해 처음 시연되었다. 2002년에 Bruce Doris, Omer Dokumaci, Meikei Ieong 및 Anda Mocuta를 포함한 IBM 연구 팀은 6나노미터 SOI(silicon-on-insulator) MOSFET를 제조했다.

2003년 와카바야시 히토시와 야마가미 시게하루가 이끄는 NEC의 일본 연구팀은 최초의 5&nbsp;nm MOSFET을 제조하였다.

2015년에 IMEC와 Cadence는 5 nm 테스트 칩을 제작했다. 제작된 테스트 칩은 완전한 기능을 갖춘 장치가 아니라 인터커넥트 레이어의 패터닝을 평가하기 위한 것이다.

2015년 인텔은 5 nm 노드를 위한 측면 나노와이어(또는 게이트 올어라운드) FET 개념을 기술하였다.

2017년에 IBM은 일반적인 FinFET 설계에서 벗어난 GAAFET(gate-all-around configuration)의 실리콘 나노시트를 사용한 5 nm 실리콘 칩을 만들었다고 밝혔다. 사용된 GAAFET 트랜지스터는 적층된 3개의 나노시트를 가지고 있으며, FinFET이 일반적으로 전기적으로 단일 단위인 여러 개의 물리적 핀(Fin)을 나란히 가지고 있이고 전체가 동일한 게이트로 덮여 있다.  IBM의 칩은 50 mm2이며 mm2 당 6억 개의 트랜지스터를 갖고 있어, 총 300억 개의 트랜지스터를 가지고 있다. (트랜지스터 당 1,667nm2 또는 41nm 트랜지스터 간격).

### 상용화
2019년 4월 삼성전자는&nbsp;2018년 4분기부터 고객에게 5 nm 공정(5LPE) 도구를 제공했다고 발표했다. 2019년 4월 TSMC는 5&nbsp;nm 프로세스(CLN5FF, N5)가 위험 생산을 시작했으며 이제 전체 칩 설계 사양이 잠재 고객에게 제공된다고 발표했다. N6 및 N7++에서는 5개 또는 4개 레이어만 사용할 수 있는 것에 비해, N5 프로세스는 최대 14개 레이어에서 EUVL을 사용할 수 있다. 예상되는 28&nbsp;nm 최소 금속 피치에 대하여, SALELE은 제안된 최상의 패터닝 방법이다.

삼성전자는 금속 및 비아 레이어에서 발생하는 확률적(랜덤) 결함으로 인해, 자동화된 확인 및 수정을 통한 공정 결함 완화 5 nm 공정에 적용하기 시작하였다.

2019년 10월 TSMC는 애플 A14 프로세서의 5 nm 샘플링을 시작한 것으로 알려졌다.

2019년 12월 TSMC는 다이 크기가 17.92 mm2칩인 5 nm 테스트 칩에 대하여 평균 수율 약 80%, 웨이퍼 당 최대 수율 90% 이상을 기록했다고 발표했다. 2020년 중반 TSMC는 그들의 N5 (5 nm) 공정이 7 nm N7 공정보다 1.8배의 밀도를 가지며, 15%의 속도 향상과 30%의 전력 소모 감소를 기록했다고 주장하였다. 또한 개선된 하위 버전 (N5P 또는 N4)는 +5% 속도 또는 -10% 전력으로 N5를 개선한다고 주장했다.

2020년 10월 13일, 애플은 A14를 사용하는 새로운 iPhone 12 라인업을 발표했다. 하이실리콘 Kirin 9000을 사용하는 화웨이 메이트 40 라인업과 함께 A14 및 Kirin 9000은 TSMC의 5 nm 노드에서 최초로 상용화된 기기였다.&nbsp;나중에 2020년 11월 10일에 애플은 Apple M1을 사용하는 3개의 새로운 Mac 모델도 공개했다.&nbsp;Semianalysis에 따르면 A14 프로세서의 트랜지스터 밀도는 mm2 당 1억 3,400만 트랜지스터이다.

2021년 10월 TSMC는 5 nm 공정 제품군의 새로운 제품 N4P를 소개했다. N4P는 N5에 비해 11% 더 높은 성능 (N4보다 6% 더 높음), 22% 더 높은 전력 효율, 6% 더 높은 트랜지스터 밀도, 더 낮은 마스크 수를 갖는다. TSMC는 2022년 하반기까지 첫 번째 테이프아웃을 예상한다.

2021년 12월 TSMC는 HPC 애플리케이션용으로 설계된 5 nm 제품군의 새 제품 N4X를 발표했다. .이 공정은 최적화된 트랜지스터 설계 및 구조, 대상 금속층 및 고밀도 MiM 커패시터의 저항 및 커패시턴스 감소 등을 특징으로 한다. 이 공정은 1.2V에서 N5에 비해 최대 15% 더 높은 성능(또는 N4P에 비해 최대 4%)을 제공한다.&nbsp;TSMC는 N4X가 2023년 상반기까지 위험 생산에 들어갈 것으로 예상한다.

2022년 6월 인텔은 인텔 4 공정(2021년에 이름을 바꾸기 전에 7nm로 알려짐)에 대한 몇 가지 세부 정보를 발표했는데, 이는 인텔이 EUV를 사용하는 첫 번째 공정이며, 인텔 7(명칭 변경 이전에 10nm ESF(Enhanced Super Fin)로 알려짐)보다 트랜지스터 밀도가 2배 더 높으며, 상호 연결의 가장 미세한 5개 레이어에 코발트 클래드 구리를 사용하였고, Intel 7 등과 비교하여 iso 전력에서 21.5% 더 높은 성능 또는 0.65V에서 iso 주파수에서 40% 더 낮은 전력 등을 특징으로 한다. Intel 4를 사용한 Intel의 첫 번째 제품은 메테오르레이크로, 2022년 2분기에 가동되고 2023년에 배송될 예정이다. Intel 4는 접촉 게이트 피치가 50 nm이고 핀과 최소 금속 피치가 모두 30 nm이며 라이브러리 높이가 240 nm이다. 금속-절연체-금속 정전용량이 Intel 7에 비해 약 2배인 376fF/μm²로 증가했다. 이 공정은 HPC 애플리케이션에 최적화되어 있으며 1.3V의 전압을 지원한다. Intel 4에 대한 WikiChip의 트랜지스터 밀도 추정치는 123.4Mtr./mm²이며 Intel 7의 경우 60.5Mtr./mm²에서 2.04배이다. 그러나 고밀도 SRAM 셀은 Intel 7에 비해 0.77배(0.0312에서 0.024μm²), 고성능 셀은 0.68배(0.0441에서 0.03μm²) 감소에 그쳤다.

2022년 9월 27일 AMD는 TSMC 5 nm 공정 및 Zen 4 마이크로아키텍처를 기반으로 하는 Ryzen 7000 시리즈 중앙 처리 장치를 공식 출시했다. Zen 4는 x86 기반 데스크탑 프로세서를 위한 5 nm 공정의 첫 번째 활용이다. AMD는 또한 TSMC 5 nm 공정을 사용하는 RDNA 3 기반 그래픽 처리 장치인 Radeon 7000 시리즈를 출시했다.

## 5&nbsp;nm 이후
*3&nbsp;nm* (3나노미터)는 5 nm 이후의 다음 노드에 대한 일반적인 용어이다. , TSMC는 3 nm 노드를 상용화 할 계획이다. 2022년, 삼성전자와 인텔은 2023년 계획이 있다.

3.5&nbsp;nm는 또한 5 nm를 넘어선 첫 번째 노드의 이름으로 지정되기도 하였다.

## 각주

## 외부 링크
* 5nm 리소그래피 공정

분류:ASIC
분류:일본의 발명품
분류:국제 반도체 기술 로드맵 리소그래피 노드