ASIC

섬네일|주문형 집적 회로(ASIC) 칩 트레이
섬네일|이더넷 개폐기 내부의 패킷 처리용 ASIC
**특정 용도용 집적 회로**(特定用途用集積回路, **주문형 집적 회로**, **주문형 반도체**, Application-specific integrated circuit, **ASIC**, 에이식)는 디지털 음성 녹음기나 고효율 영상 코덱용 칩과 같이 범용 용도가 아닌 특정 용도를 위해 맞춤 제작된 집적 회로(IC) 칩이다. 주문형 표준 제품 칩은 ASIC과 7400 시리즈 또는 4000 시리즈와 같은 산업 표준 집적 회로의 중간 단계에 해당한다. ASIC 칩은 일반적으로 반도체 제조 기술을 사용하여 금속 산화물 반도체(MOS) 기반의 MOS 집적 회로 칩으로 제작된다.

수년간 소자 크기가 줄어들고 칩 설계 도구가 개선됨에 따라, ASIC에서 가능한 최대 복잡도(및 기능성)는 5,000개의 논리 회로에서 1억 개 이상으로 성장했다. 현대의 ASIC은 종종 마이크로프로세서 전체, ROM, RAM, EEPROM, 플래시 메모리를 포함한 주기억장치 블록 및 기타 거대한 구성 블록을 포함한다. 이러한 ASIC은 종종 SoC(시스템 온 칩)라고 불린다. 디지털 ASIC 설계자들은 ASIC의 기능을 기술하기 위해 베릴로그나 VHDL과 같은 하드웨어 기술 언어(HDL)를 주로 사용한다.

필드 프로그래머블 게이트 어레이(FPGA)는 브레드보드를 현대적으로 개선한 기술로, ASIC과 달리 특정 용도에 맞게 고정되어 제작되지 않는다. 프로그래밍 가능한 논리 블록과 프로그래밍 가능한 상호 연결을 통해 동일한 FPGA를 여러 다른 용도로 사용할 수 있다. 소규모 설계나 적은 생산량의 경우, 생산 단계에서도 FPGA가 ASIC 설계보다 비용 효율적일 수 있다. ASIC의 초기 개발비(NRE)는 수백만 달러에 달할 수 있기 때문이다. 따라서 장치 제조업체들은 일반적으로 프로토타입 제작이나 생산량이 적은 장치에는 FPGA를 선호하고, 초기 개발비를 많은 장치에 분산시킬 수 있는 대량생산 시에는 ASIC을 선호한다.

## 역사
초기 ASIC은 게이트 어레이 기술을 사용했다. 1967년까지 페란티와 인터디자인은 초기 바이폴라 트랜지스터 게이트 어레이를 제조하고 있었다. 1967년 페어차일드 반도체는 바이폴라 다이오드-트랜지스터 논리(DTL) 및 트랜지스터-트랜지스터 논리(TTL) 어레이인 마이크로매트릭스(Micromatrix) 제품군을 도입했다.

상보성 금속 산화물 반도체(CMOS) 기술은 게이트 어레이의 광범위한 상업화를 위한 문을 열었다. 최초의 CMOS 게이트 어레이는 1974년 인터내셔널 마이크로서킷(International Microcircuits, Inc., IMI)을 위해 로버트 립에 의해 개발되었다.

금속 산화물 반도체(MOS) 표준셀 기술은 1970년대에 페어차일드와 모토로라에 의해 마이크로모자이크(Micromosaic) 및 폴리셀(Polycell)이라는 상표명으로 도입되었다. 이 기술은 이후 VLSI 테크놀로지(1979년 설립)와 LSI 코퍼레이션(1981년)에 의해 성공적으로 상업화되었다.

게이트 어레이 회로의 성공적인 상업적 응용은 1981년과 1982년에 출시된 저가형 8비트 ZX81 및 ZX 스펙트럼 개인용 컴퓨터에서 발견되었다. 이들은 싱클레어 리서치(영국)가 기본적으로 컴퓨터 그래픽스를 처리하기 위한 저비용 입출력 솔루션으로 사용했다.

맞춤화는 금속 상호 연결 마스크를 변경함으로써 이루어졌다. 게이트 어레이는 수천 개의 게이트 정도의 복잡도를 가졌으며, 이는 현재 중규모 집적 회로라고 불린다. 이후 버전은 금속층과 다결정 실리콘층 모두를 맞춤화하는 다양한 베이스 다이를 통해 더 일반화되었다. 일부 베이스 다이는 랜덤 액세스 메모리(RAM) 요소를 포함하기도 한다.

## 표준셀 설계

1980년대 중반 설계자는 ASIC 제조업체를 선택하고 해당 제조업체에서 제공하는 설계 도구를 사용하여 설계를 구현했다. 타사 설계 도구도 있었지만, 타사 설계 도구와 다양한 ASIC 제조업체의 레이아웃 및 실제 반도체 공정 성능 특성 사이에는 효과적인 연결 고리가 없었다. 대부분의 설계자는 설계 구현을 완료하기 위해 공장 전용 도구를 사용했다. 이 문제에 대한 해결책이자 장치의 밀도를 훨씬 높인 방법이 표준셀의 구현이었다. 모든 ASIC 제조업체는 전달 지연, 정전 용량 및 유도 용량과 같이 타사 도구에서도 표현될 수 있는 알려진 전기적 특성을 가진 기능 블록을 만들 수 있게 되었다. 표준셀 설계는 이러한 기능 블록을 활용하여 매우 높은 게이트 밀도와 우수한 전기적 성능을 달성하는 것이다. 표준셀 설계는 초기 개발비와 반복되는 부품 비용은 물론 성능 및 개발 속도(시장 출시 기간 포함) 측면에서 와 의 중간 단계에 위치한다.

1990년대 후반에 이르러 논리 합성 도구를 사용할 수 있게 되었다. 이러한 도구는 HDL 설명을 게이트 수준의 넷리스트로 컴파일할 수 있었다. 표준셀 집적 회로(IC)는 전자 설계 흐름이라고 불리는 다음과 같은 개념적 단계로 설계되지만, 실제로는 이러한 단계들이 상당히 겹쳐서 진행된다.
# **[[요구공학]]**: 설계 엔지니어 팀은 보통 요구사항 분석에서 도출된 새로운 ASIC의 필요 기능에 대한 비정식적인 이해에서 시작한다.
# **[[레지스터 전송 수준]] (RTL) 설계**: 설계 팀은 하드웨어 기술 언어를 사용하여 이러한 목표를 달성하기 위한 ASIC의 설명을 구성한다. 이 과정은 고급 프로그래밍 언어로 컴퓨터 프로그램을 작성하는 것과 유사하다.
# **[[기능 검증]]**: 목적에 부합하는지 기능 검증을 통해 확인한다. 여기에는 테스트 벤치를 통한 논리 시뮬레이션, 형식 검증, 하드웨어 에뮬레이션, 또는 Simics에서와 같이 동등한 순수 소프트웨어 모델을 생성하고 평가하는 기술이 포함될 수 있다. 각 검증 기술은 장단점이 있으며, 대개 ASIC 검증을 위해 여러 방법이 함께 사용된다. 대부분의 FPGA와 달리 ASIC은 일단 제조되면 재프로그래밍할 수 없으므로 완전히 올바르지 않은 ASIC 설계는 훨씬 더 많은 비용을 초래하며, 이에 따라 완전한 테스트 커버리지의 필요성이 높아진다.
# **논리 합성**: 논리 합성은 RTL 설계를 표준셀이라고 불리는 하위 수준 구성 요소의 거대한 집합으로 변환한다. 이러한 구성 요소는 특정 기능을 수행하는 미리 정의된 논리 회로 집합으로 구성된 표준셀 라이브러리에서 가져온다. 표준셀은 일반적으로 해당 ASIC을 제조할 계획인 제조업체에 특화되어 있다. 결과적으로 생성된 표준셀 집합과 이들 사이의 전기적 연결 관계를 게이트 수준 넷리스트라고 한다.
# **배치**: 게이트 수준 넷리스트는 다음으로 배치 도구에 의해 처리되어, 최종 ASIC을 나타내는 집적 회로 다이의 영역 위에 표준셀을 배치한다. 배치 도구는 다양한 지정된 제약 조건에 따라 표준셀의 최적화된 배치를 찾으려고 시도한다.
# **배선**: 전자 배선 도구는 표준셀의 물리적 배치를 가져와 넷리스트를 사용하여 그들 사이의 전기적 연결을 생성한다. 탐색 공간이 방대하기 때문에 이 과정은 "전역적 최적"보다는 "충분한" 솔루션을 생성하게 된다. 출력은 반도체 제조 시설(흔히 "팹" 또는 "파운드리"라고 함)에서 물리적 집적 회로를 제조할 수 있도록 하는 포토마스크 세트를 만드는 데 사용될 수 있는 파일이다. 배치와 배선은 밀접하게 연관되어 있으며 전자 설계에서 통칭하여 배치 및 배선이라고 부른다. 논리 합성, 배치, 배선은 전자 설계 자동화 도구의 지원을 받지만, 이 단계들은 설계자의 상당한 지도와 반복 작업을 필요로 한다. 설계자는 타이밍 요구사항, 플로어플랜, 전력 예산, 면적 제한 등 요구공학 및 RTL 설계에서 도출된 제약 조건을 제공한다. 성능, 전력, 면적 목표를 달성하기 위해 일반적으로 여러 번의 도구 반복이 필요하며, 이는 종종 수동 최적화와 미세 조정을 요구하여 설계 주기 시간을 상당히 연장시킨다.
# **사인오프**: 최종 레이아웃이 주어지면 회로 추출을 통해 기생 저항 및 정전 용량을 계산한다. 디지털 회로의 경우, 이는 다시 지연 정보로 매핑되어 대개 정적 타이밍 분석을 통해 회로 성능을 추정하는 데 사용된다. 이것과 설계 규칙 검사(DRC) 및 전력 분석과 같은 다른 최종 테스트들을 통칭하여 사인오프라고 하며, 장치가 공정, 전압, 온도의 모든 극한 조건에서 올바르게 작동하는지 확인하는 것을 목적으로 한다. 이 테스트가 완료되면 포토마스크 정보가 칩 제조를 위해 출하된다.

업계에서 일반적인 숙련도로 구현된 이러한 단계들은 물리적 제조 공정에서 나중에 결함이 유입되지 않는 한 거의 항상 원래 설계를 올바르게 구현한 최종 장치를 생산한다.

설계 흐름이라고도 불리는 이러한 설계 단계는 표준 제품 설계에서도 공통적이다. 중요한 차이점은 표준셀 설계가 수백 개의 다른 설계 구현에서 사용되었을 수 있는 제조업체의 셀 라이브러리를 사용하므로 풀 커스텀 설계보다 위험이 훨씬 낮다는 점이다. 표준셀은 비용 효율적인 트랜지스터 밀도를 생성하며, 게이트 어레이와 달리 반도체 IP 코어와 정적 램(SRAM)을 효과적으로 통합할 수 있다.

## 게이트 어레이 및 세미 커스텀 설계

섬네일|미리 정의된 논리 셀과 맞춤형 상호 연결을 보여주는 게이트 어레이 ASIC의 현미경 사진. 이 특정 설계는 가용 논리 게이트의 20% 미만을 사용한다.

게이트 어레이 설계는 트랜지스터 및 기타 능동 소자로 구성된 확산층이 미리 정의되어 있고, 이러한 소자를 포함하는 웨이퍼가 제조 공정의 금속화 단계 이전에 연결되지 않은 상태로 "재고로 보유"되는 제조 방식이다. 물리 설계 과정은 최종 장치를 위해 이러한 층들의 상호 연결을 정의한다. 대부분의 ASIC 제조업체에서 이는 2개에서 9개 사이의 금속층으로 구성되며, 각 층은 아래 층과 수직으로 배치된다. 포토리소그래피 마스크가 금속층에 대해서만 필요하기 때문에 초기 개발비가 풀 커스텀 설계보다 훨씬 저렴하다. 금속화는 비교적 빠른 공정이므로 생산 주기가 훨씬 짧아져 시장 출시 기간을 단축할 수 있다.

게이트 어레이 ASIC은 주어진 설계를 제조업체가 재고로 보유한 웨이퍼에 매핑하는 것이 100% 회로 이용률을 보장하지 않기 때문에 항상 빠른 설계와 성능 사이의 절충안이 된다. 상호 연결을 배선하는 과정의 어려움으로 인해 더 큰 어레이 장치로 옮겨가야 하는 경우가 종종 발생하며, 이는 결과적으로 부품 가격 상승을 초래한다. 이러한 어려움은 종종 상호 연결 개발에 사용된 레이아웃 EDA 소프트웨어의 결과이기도 하다.

순수한 논리 전용 게이트 어레이 설계는 오늘날 회로 설계자들에 의해 거의 구현되지 않으며, 거의 완전히 현장 프로그래밍 가능 장치로 대체되었다. 이러한 장치 중 가장 두드러진 것은 사용자가 프로그래밍할 수 있어 툴링 비용과 초기 개발비가 최소화되고 부품 가격은 약간만 상승하며 비슷한 성능을 제공하는 FPGA이다.

오늘날 게이트 어레이는 CPU, 디지털 신호 처리 장치, 주변기기, 표준 인터페이스, 통합 주기억장치, SRAM과 같은 대규모 IP 코어와 재구성 가능한 비할당 논리 블록으로 구성된 구조적 ASIC으로 진화하고 있다. 이러한 변화는 ASIC 장치가 대규모 시스템 기능을 통합할 수 있고, 시스템 온 칩(SoC)이 단순히 기능 단위와 기본 상호 연결뿐만 아니라 글루 로직, 네트워크 온 칩과 같은 통신 하위 시스템, 주기억장치 및 기타 구성 요소들을 필요로 하기 때문이다.

현장에서 자주 사용되는 "게이트 어레이"와 "세미 커스텀"이라는 용어는 ASIC을 지칭할 때 동의어로 쓰인다. 공정 엔지니어들은 "세미 커스텀"이라는 용어를 더 흔히 사용하며, "게이트 어레이"는 논리(또는 게이트 수준) 설계자들이 더 흔히 사용한다.

## 풀 커스텀 설계

섬네일|상단에는 게이트 기반 설계를, 하단에는 맞춤형 회로를 보여주는 맞춤형 ASIC(486 칩셋)의 현미경 사진

이와 대조적으로 풀 커스텀 ASIC 설계는 장치의 모든 포토리소그래피 층을 정의한다. 풀 커스텀 설계는 ASIC 설계와 표준 제품 설계 모두에 사용된다.

풀 커스텀 설계의 장점에는 면적 감소(이에 따른 반복적인 부품 비용 절감), 성능 향상, 그리고 아날로그 신호 구성 요소 및 시스템 온 칩을 구성하는 마이크로프로세서 코어와 같이 이미 설계되어 검증된 다른 지식 재산권 구성 요소를 통합할 수 있는 능력이 포함된다.

풀 커스텀 설계의 단점에는 제조 및 설계 시간의 증가, 초기 개발비의 증가, 컴퓨터 지원 설계(CAD) 및 전자 설계 자동화 시스템의 복잡성 증가, 그리고 설계 팀의 훨씬 높은 숙련도 요구 사항이 포함될 수 있다.

하지만 디지털 전용 설계의 경우 현대적인 CAD 시스템과 결합된 "표준셀" 라이브러리는 낮은 위험으로 상당한 성능/비용 이점을 제공할 수 있다. 자동화된 레이아웃 도구는 빠르고 사용하기 쉬우며, 설계의 성능 제한적인 측면을 "수동으로 미세 조정"하거나 최적화할 수 있는 가능성도 제공한다.

이는 설계를 위해 특별히 제작된 기본 논리 게이트, 회로 또는 레이아웃을 사용하여 설계된다.

## 구조적 설계

구조적 ASIC 설계("플랫폼 ASIC 설계"라고도 함)는 반도체 산업의 비교적 새로운 트렌드로, 그 정의에 약간의 차이가 있다. 하지만 구조적 ASIC의 기본 전제는 미리 정의된 금속층이 있어 제조 시간을 단축하고 실리콘 상의 특성이 미리 파악되어 있어 설계 주기 시간을 단축함으로써, 셀 기반 ASIC에 비해 제조 주기 시간과 설계 주기 시간을 모두 줄인다는 것이다.

임베디드 시스템의 기초(Foundations of Embedded Systems)의 정의에 따르면: 

이는 사실상 게이트 어레이와 동일한 정의이다. 구조적 ASIC을 게이트 어레이와 구별하는 점은, 게이트 어레이에서 미리 정의된 금속층이 제조 턴어라운드를 빠르게 하는 데 기여하는 반면, 구조적 ASIC에서 미리 정의된 금속화의 사용은 주로 마스크 세트의 비용을 절감하고 설계 주기 시간을 상당히 단축하기 위한 것이라는 점이다.

예를 들어, 셀 기반 또는 게이트 어레이 설계에서 사용자는 종종 전력, 클록 및 테스트 구조를 직접 설계해야 한다. 이와 대조적으로, 구조적 ASIC에서는 이러한 것들이 대부분 미리 정의되어 있으므로 설계자 입장에서 게이트 어레이 기반 설계에 비해 시간과 비용을 절약할 수 있다. 마찬가지로 구조적 ASIC에 사용되는 설계 도구는 셀 기반 도구가 수행해야 하는 모든 기능을 수행할 필요가 없기 때문에 셀 기반 도구보다 비용이 상당히 저렴하고 사용하기 쉽다(빠르다). 어떤 경우에는 구조적 ASIC 공급업체가 자사 장치에 특화된 도구(예: 맞춤형 물리 합성)를 요구하기도 하며, 이를 통해 설계를 더 빠르게 제조 단계로 넘길 수 있게 한다.

## 셀 라이브러리, IP 기반 설계, 하드 및 소프트 매크로

논리 프리미티브의 셀 라이브러리는 보통 서비스의 일부로 장치 제조업체에서 제공한다. 추가 비용은 발생하지 않지만, 그 배포는 기밀유지 협약(NDA) 조건에 따르며 제조업체의 지식 재산으로 간주된다. 보통 이들의 물리적 설계는 미리 정의되어 있으므로 "하드 매크로"라고 불릴 수 있다.

대부분의 엔지니어가 "지식 재산"으로 이해하는 것은 더 큰 ASIC의 하위 구성 요소로 제3자로부터 구매한 반도체 IP 코어이다. 이들은 하드웨어 기술 언어의 형태(종종 "소프트 매크로"라고 함)로 제공되거나, ASIC 마스크에 직접 인쇄할 수 있는 완전히 배선된 설계(종종 "하드 매크로"라고 함)로 제공될 수 있다. 현재 많은 조직이 CPU, 이더넷, USB 또는 전화 인터페이스와 같이 미리 설계된 코어를 판매하고 있으며, 대규모 조직은 조직의 나머지 부분에 코어를 공급하기 위한 별도의 부서나 부문을 두기도 한다. ARM 사는 IP 코어만을 판매하며, 이는 해당 회사를 팹리스 제조업체로 만든다.

실제로 현재 구조적 ASIC 설계에서 사용 가능한 광범위한 기능은 1990년대 후반과 2000년대 초반의 경이적인 전자 기술 발전의 결과이다. 코어를 만드는 데는 많은 시간과 투자가 필요하므로, 이를 재사용하고 더 발전시키는 것은 제품 주기 시간을 획기적으로 단축하고 더 나은 제품을 만들어낸다. 또한 OpenCores와 같은 오픈 소스 하드웨어 조직은 하드웨어 설계에서의 오픈 소스 소프트웨어 운동과 궤를 같이하며 무료 IP 코어를 수집하고 있다.

소프트 매크로는 종종 공정 독립적이다(즉, 다양한 제조 공정과 서로 다른 제조업체에서 제작될 수 있다). 하드 매크로는 공정에 제한적이며 대개 다른 공정이나 제조업체로 이전(포팅)하기 위해 추가적인 설계 노력이 투자되어야 한다.

## 멀티 프로젝트 웨이퍼

일부 제조업체와 IC 설계 업체는 저비용 프로토타입을 얻기 위한 방법으로 멀티 프로젝트 웨이퍼 서비스(MPW)를 제공한다. 흔히 셔틀(shuttles)이라고 불리는 이러한 MPW는 여러 설계를 포함하며, 제조업체의 제한된 책임하에 "절단 후 인도" 방식으로 정기적으로 예정된 간격으로 운영된다. 계약에는 베어 다이의 인도 또는 소수의 장치 조립 및 패키징이 포함된다. 이 서비스는 대개 물리적 설계 데이터베이스(즉, 마스킹 정보 또는 패턴 생성(PG) 테이프)의 공급을 수반한다. 제조업체는 공정에 대한 관여도가 낮기 때문에 종종 "실리콘 파운드리"라고 불린다.

## 주문형 표준 제품
[섬네일|이 [르네사스 일렉트로닉스|르네사스 M66591GP는 USB 2.0 주변기기 컨트롤러이다. 서로 다른 업체들이 이 칩을 사용하여 다양한 장치에 USB 기능을 추가할 수 있다.]]
**주문형 표준 제품** 또는 **ASSP**는 광범위한 시장의 요구에 부응하는 특정 기능을 구현한 집적 회로이다. 여러 기능의 집합을 결합하고 한 명의 고객에 의해 또는 고객을 위해 설계되는 ASIC과 달리, ASSP는 기성 부품으로 제공된다. ASSP는 자동차에서 통신에 이르기까지 모든 산업 분야에서 사용된다.

예를 들어, ASIC으로 간주될 수도 있고 아닐 수도 있는 두 가지 IC는 PC용 컨트롤러 칩과 모뎀용 칩이다. 이 두 예시는 모두 특정 응용 분야에 특화되어 있지만(ASIC의 전형적 특징), 여러 다른 시스템 벤더에게 판매된다(표준 부품의 전형적 특징). 이와 같은 ASIC을 때때로 주문형 표준 제품(ASSP)이라고 부른다.

ASSP의 예로는 인코딩/디코딩 칩, 이더넷 네트워크 인터페이스 컨트롤러 칩 및 플래시 메모리 컨트롤러 칩이 있다.

## 같이 보기
* 논리 회로

## 각주


분류:게이트 어레이
분류:집적 회로
분류:하드웨어 가속