DDR SDRAM

**DDR SDRAM**(Double data rate synchronous dynamic random access memory)은 컴퓨터와 기타 전자 장치에서 널리 사용되는 동기 동적 램(SDRAM)의 한 종류다. 클록 신호의 상승 엣지(rising edge)와 하강 엣지(falling edge) 모두에서 데이터를 전송함으로써 이전의 SDRAM 기술을 개선했으며, 클록 주파수를 높이지 않고도 데이터 속도를 효과적으로 두 배로 늘렸다. 더블 데이터 레이트(DDR)로 알려진 이 기술은 낮은 전력 소비와 감소된 신호 간섭을 유지하면서 더 높은 메모리 대역폭을 가능하게 한다.

DDR SDRAM은 1990년대 후반에 처음 도입되었으며, 이후 세대와 구별하기 위해 때때로 DDR1이라고도 불린다. 이후 DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, DDR5 SDRAM으로 이어졌으며, 각 세대는 속도, 용량 및 효율성 면에서 추가적인 개선을 제공한다. 이러한 세대들은 하위 호환성이나 상위 호환성이 없으므로, 서로 다른 DDR 버전의 메모리 모듈을 동일한 메인보드에서 혼용하여 사용할 수 없다.

DDR SDRAM은 일반적으로 한 번에 64비트의 데이터를 전송한다. 유효 전송 속도는 메모리 버스 클록 속도에 2(더블 데이터 레이트 적용)를 곱한 다음, 데이터 버스의 너비(64비트)를 곱하고, 비트를 바이트로 변환하기 위해 8로 나누어 계산한다. 예를 들어, 버스 클록이 100&nbsp;MHz인 DDR 모듈의 최대 전송 속도는 초당 1600&nbsp;메가바이트(MB/s)다.

## 역사
섬네일|left|삼성 DDR SDRAM 64&nbsp;Mbit 칩

1980년대 후반 IBM은 이중 엣지 클록킹 기능을 사용하는 DRAM을 제작했으며 1990년 국제 고체 회로 설계 회의(ISSCC)에서 그 결과를 발표했다. 그러나 이는 SDRAM이 아닌 표준 DRAM이었다.

삼성은 1997년에 첫 번째 DDR SDRAM 메모리 시제품을 선보였고, 1998년 6월에 첫 상업용 DDR SDRAM 칩(64Mbit)을 출시했다. 이어 같은 해에 현대전자(현 SK하이닉스)가 그 뒤를 이었다. DDR의 개발은 1996년에 시작되었으며, 2000년 6월에 JEDEC에 의해 사양(JESD79)이 최종 확정되었다. JEDEC은 DDR SDRAM의 데이터 속도 표준을 두 부분으로 나누어 설정했다. 첫 번째 사양은 메모리 칩에 대한 것이고, 두 번째는 메모리 모듈에 대한 것이다. DDR SDRAM을 사용하는 첫 소매용 PC 메인보드는 2000년 8월에 출시되었다.

## 사양
섬네일|일반적인 단일 DDR 메모리 모듈
섬네일|upright|4개의 DDR RAM 슬롯
[섬네일|[히트 스프레더가 장착된 커세어 DDR-400 메모리]]
섬네일|물리적 DDR 레이아웃
[섬네일|휴대용/모바일 PC용 메모리 모듈 비교 ([SO-DIMM)]]

### 모듈
메모리 용량과 대역폭을 늘리기 위해 칩들은 모듈에 결합된다. 예를 들어, DIMM을 위한 64비트 데이터 버스에는 병렬로 주소가 지정되는 8개의 8비트 칩이 필요하다. 공통 주소 라인을 가진 여러 칩을 메모리 랭크라고 부른다. 이 용어는 칩 내부의 **행(rows)** 및 **뱅크(banks)**와의 혼동을 피하기 위해 도입되었다. 하나의 메모리 모듈은 하나 이상의 랭크를 가질 수 있다. **면(sides)**이라는 용어 역시 모듈상에서 칩의 물리적 배치를 잘못 시사할 수 있기 때문에 혼동을 줄 수 있다. 모든 랭크는 동일한 메모리 버스(주소 + 데이터)에 연결된다. 칩 선택 신호는 특정 랭크에 명령을 내리는 데 사용된다.

단일 메모리 버스에 모듈을 추가하면 드라이버에 추가적인 전기적 부하가 발생한다. 이로 인한 버스 신호 속도 저하를 완화하고 메모리 병목 현상을 극복하기 위해, 새로운 칩셋들은 다채널 아키텍처를 채택한다.

**참고:** 위에 나열된 모든 항목은 JEDEC에 의해 JESD79F로 지정되어 있다. 이러한 목록에 있는 사양 사이 또는 그 이상의 모든 RAM 데이터 속도는 JEDEC에 의해 표준화되지 않았으며, 종종 더 엄격한 공차를 사용하거나 전압을 높인 칩을 사용한 제조업체의 최적화 결과다. DDR SDRAM이 제조되는 패키지 크기 또한 JEDEC에 의해 표준화되어 있다.

DDR SDRAM 모듈 간에 아키텍처적 차이는 없다. 대신 모듈은 서로 다른 클록 주파수에서 작동하도록 설계된다. 예를 들어, PC-1600 모듈은 에서 작동하도록 설계되었고, PC-2100은 에서 작동하도록 설계되었다. 모듈의 클록 속도는 성능이 보장되는 데이터 속도를 지정하므로, 제작된 속도보다 낮은 속도(언더클럭)에서 작동하는 것이 보장되며, 더 높은 속도(오버클럭)에서도 작동할 가능성이 있다.

데스크톱 컴퓨터용 DDR SDRAM 모듈인 이중 인라인 메모리 모듈(DIMM)은 184개의 핀을 가지고 있으며(SDRAM의 168핀이나 DDR2 SDRAM의 240핀과 대조됨), 노치(notch)의 개수로 SDRAM DIMM과 구별할 수 있다(DDR SDRAM은 1개, SDRAM은 2개). 노트북 컴퓨터용 DDR SDRAM인 SO-DIMM은 200개의 핀을 가지며, 이는 DDR2 SO-DIMM의 핀 수와 동일하다. 이 두 사양은 노치 위치가 매우 유사하므로 올바른 일치 여부가 불분명할 경우 삽입 시 주의해야 한다. 대부분의 DDR SDRAM은 2.5&nbsp;V의 전압에서 작동하며, 이는 SDRAM의 3.3&nbsp;V와 비교된다. 이는 전력 소비를 크게 줄일 수 있다. DDR-400/PC-3200 표준을 따르는 칩과 모듈의 공칭 전압은 2.6&nbsp;V다.

JEDEC 표준 No. 21–C는 중심선을 기준으로 한 키 노치 위치에 따라 184핀 DDR에 대해 세 가지 가능한 작동 전압을 정의한다. 4.5.10-7페이지는 2.5V(왼쪽), 1.8V(중앙), TBD(오른쪽)를 정의하고 있으며, 4.20.5–40페이지는 오른쪽 노치 위치에 대해 3.3V를 지정한다. 키 노치 위치를 결정하기 위한 모듈의 방향은 왼쪽에 52개의 접점, 오른쪽에 40개의 접점이 있는 상태를 기준으로 한다.

작동 전압을 약간 높이면 최대 속도를 높일 수 있지만, 전력 소모와 발열이 커지고 오작동이나 손상의 위험이 따른다.

;용량
;DRAM 장치 수: 칩의 개수는 비-ECC 모듈의 경우 8의 배수이고, ECC 모듈의 경우 9의 배수다. 칩은 모듈의 한 면(단면) 또는 양면(양면)을 차지할 수 있다. DDR 모듈당 최대 칩 수는 ECC의 경우 36개(9×4), 비ECC의 경우 32개(8×4)다.
;ECC 대 비ECC: 오류 정정 코드가 있는 모듈은 ECC로 표시된다. 오류 정정 코드가 없는 모듈은 **비ECC(non-ECC)**로 표시된다.
;타이밍: CAS 레이턴시(CL), 클록 사이클 타임(tCK), 행 사이클 타임(tRC), 리프레시 행 사이클 타임(tRFC), 행 활성 시간(tRAS).
;버퍼링: 레지스터드(또는 버퍼드) 대 언버퍼드.
;패키징: 일반적으로 DIMM 또는 SO-DIMM.
;전력 소비: 2005년에 실시된 DDR 및 DDR2 RAM 테스트에 따르면 평균 전력 소비는 512&nbsp;MB 모듈당 1~3&nbsp;W 정도인 것으로 나타났다. 이는 클록 속도가 높을 때와 대기 중일 때보다 사용 중일 때 증가한다. 한 제조업체는 다양한 유형의 RAM이 사용하는 전력을 추정하기 위한 계산기를 제작했다.

모듈과 칩의 특성은 본질적으로 연결되어 있다.

전체 모듈 용량은 한 칩의 용량과 칩 개수의 곱이다. ECC 모듈은 오류 정정을 위해 바이트(8비트)당 1비트를 사용하므로 용량에 을 곱한다. 따라서 특정 크기의 모듈은 32개의 작은 칩(ECC 메모리의 경우 36개) 또는 16개(18개) 또는 8개(9개)의 더 큰 칩으로 조립될 수 있다.

채널당 DDR 메모리 버스 폭은 64비트(ECC 메모리의 경우 72비트)다. 전체 모듈 비트 폭은 칩당 비트 수와 칩 개수의 곱이다. 이는 또한 랭크(행) 수에 DDR 메모리 버스 폭을 곱한 것과 같다. 결과적으로, 칩 수가 더 많거나 ×4 칩 대신 ×8 칩을 사용하는 모듈은 더 많은 랭크를 갖게 된다.

이 예시는 1&nbsp;GB라는 공통 크기를 가진 서로 다른 실제 서버용 메모리 모듈을 비교한다. 1&nbsp;GB 메모리 모듈을 구입할 때는 주의해야 하는데, 이러한 모든 변형이 ×4인지 ×8인지, 단일 랭크인지 이중 랭크인지 명시되지 않은 채 동일한 가격대에 판매될 수 있기 때문이다.

모듈의 랭크 수가 면의 수와 같다는 일반적인 믿음이 있다. 위 데이터에서 보듯이 이는 사실이 아니다. 양면/1랭크 모듈도 찾아볼 수 있다. 한 면에 각각 ×8인 16(18)개의 칩을 가진 단면/2랭크 메모리 모듈도 생각할 수 있지만, 그러한 모듈이 실제로 생산되었을 가능성은 낮다.

### 칩 특성
[섬네일|삼성 DDR-SDRAM 64MBit 패키지의 [다이 (집적 회로)|다이]]

;DRAM 밀도: 칩의 크기는 메가비트 단위로 측정된다. 대부분의 메인보드는 64M×8 칩(저밀도)이 포함된 경우에만 1&nbsp;GB 모듈을 인식한다. 만약 128M×4(고밀도) 1&nbsp;GB 모듈이 사용된다면 작동하지 않을 가능성이 크다. JEDEC 표준은 서버용으로 특별히 설계된 레지스터드 모듈에 대해서만 128M×4를 허용하지만, 일부 일반 제조업체들은 이를 준수하지 않는다.
;구성: 64M×4와 같은 표기법은 메모리 매트릭스가 6,400만 개(뱅크 × 행 × 열의 곱)의 4비트 저장 위치를 가지고 있음을 의미한다. ×4, ×8, ×16 DDR 칩이 있다. ×4 칩은 서버 환경에서 Chipkill, 메모리 스크러빙 및 인텔 SDDC와 같은 고급 오류 정정 기능을 사용할 수 있게 해주며, ×8 및 ×16 칩은 다소 저렴하다. x8 칩은 주로 데스크톱/노트북에서 사용되지만 서버 시장에도 진입하고 있다. 보통 4개의 뱅크가 있으며 각 뱅크에서는 하나의 행만 활성화될 수 있다.

#### Double data rate (DDR) SDRAM 사양
Ballot JCB-99-70에서 시작되어 DRAM 매개변수에 관한 위원회 JC-42.3의 승인 하에 수립된 수많은 다른 이사회 투표에 의해 수정되었다.

표준 No. 79 개정 이력:
* 릴리스 1, 2000년 6월
* 릴리스 2, 2002년 5월
* 릴리스 C, 2003년 3월 – JEDEC 표준 No. 79C.

"이 포괄적인 표준은 특징, 기능, AC 및 DC 매개변수, 패키지 및 핀 할당을 포함하여 X4/X8/X16 데이터 인터페이스를 갖춘 64Mb에서 1Gb DDR SDRAM의 모든 필수 측면을 정의한다. 이 범위는 이후 x32 장치 및 더 높은 밀도의 장치에도 공식적으로 적용되도록 확장될 것이다."

### 구성
PC3200은 3,200&nbsp;MB/s의 대역폭을 가진 DDR-400 칩을 사용하여 200&nbsp;MHz에서 작동하도록 설계된 DDR SDRAM이다. PC3200 메모리는 클록의 상승 및 하강 엣지 모두에서 데이터를 전송하므로 유효 클록 속도는 400&nbsp;MHz다.

1&nbsp;GB PC3200 비ECC 모듈은 보통 16개의 512&nbsp;Mbit 칩으로 만들어지며, 각 면에 8개씩 배치된다. (512&nbsp;Mbit × 16&nbsp;칩) / (바이트당 8비트) = 1,024&nbsp;MB. 1&nbsp;GB 메모리 모듈을 구성하는 개별 칩은 보통 226개의 8비트 워드로 구성되며, 흔히 64M×8로 표현된다. 이런 방식으로 제조된 메모리는 저밀도 RAM이며, PC3200 DDR-400 메모리를 지정하는 모든 메인보드와 일반적으로 호환된다.

## 세대
DDR (DDR1)은 DDR2 SDRAM에 의해 계승되었다. DDR2는 더 높은 클록 주파수를 위해 수정되었고 처리량을 다시 두 배로 늘렸지만, DDR과 동일한 원리로 작동한다. DDR2와 경쟁한 것은 램버스의 XDR DRAM이었으나, DDR2가 비용과 지원 요소 덕분에 지배적이었다. DDR2는 다시 버스 속도 증가에 따른 더 높은 성능과 새로운 기능을 제공하는 DDR3 SDRAM으로 대체되었다. DDR3는 2011년에 처음 생산된 DDR4 SDRAM으로 대체되었으며, DDR4의 표준은 상당한 아키텍처 변화와 함께 2012년에도 여전히 유동적이었다.

DDR의 프리패치 버퍼 깊이는 2(비트)인 반면, DDR2는 4를 사용한다. DDR2의 유효 클록 속도가 DDR보다 높음에도 불구하고, 초기 구현에서의 전체 성능은 주로 첫 DDR2 모듈의 높은 레이턴시 때문에 더 높지 않았다. DDR2는 레이턴시가 낮은 모듈이 사용 가능해진 2004년 말부터 효과를 발휘하기 시작했다.

메모리 제조업체들은 내부 속도 제한으로 인해 400&nbsp;MHz(즉, 400&nbsp;MT/s 및 200&nbsp;MHz 외부 클록)를 초과하는 유효 전송 속도를 가진 DDR1 메모리를 대량 생산하는 것이 비현실적이라고 밝혔다. DDR2는 DDR1이 멈춘 지점부터 시작하여 DDR1과 유사한 내부 클록 속도를 활용하지만, 400&nbsp;MHz 이상의 유효 전송 속도에서 사용 가능하다. DDR3의 발전은 프리패치 깊이를 다시 두 배로 늘림으로써 더 높은 유효 전송 속도를 제공하는 동시에 내부 클록 속도를 보존하는 능력을 확장했다.

DDR4 SDRAM은 고속 동적 랜덤 액세스 메모리로, 내부적으로 ×4/×8의 경우 16개의 뱅크(4개의 뱅크 그룹, 각 그룹당 4개 뱅크), ×16 DRAM의 경우 8개의 뱅크(2개의 뱅크 그룹, 각 그룹당 4개 뱅크)로 구성된다.
DDR4 SDRAM은 고속 동작을 달성하기 위해 8n 프리패치 아키텍처를 사용한다. 8n 프리패치 아키텍처는 I/O 핀에서 클록 사이클당 두 개의 데이터 워드를 전송하도록 설계된 인터페이스와 결합된다. DDR4 SDRAM에 대한 단일 읽기 또는 쓰기 작업은 내부 DRAM 코어에서의 단일 8n 비트 너비 4클록 데이터 전송과 I/O 핀에서의 8개의 해당 n비트 너비 하프 클록 사이클 데이터 전송으로 구성된다.

RDRAM은 DDR SDRAM에 비해 특히 비싼 대안이었으며, 대부분의 제조업체는 칩셋에서 RDRAM 지원을 중단했다. DDR1 메모리의 가격은 2008년 2분기부터 실질적으로 상승한 반면, DDR2 가격은 하락했다. 2009년 1월, 1&nbsp;GB DDR1은 1&nbsp;GB DDR2보다 2~3배 더 비쌌다.

### 모바일 DDR

LPDDR은 휴대 전화, 핸드헬드, 디지털 오디오 플레이어와 같은 일부 휴대용 전자 기기에서 사용되는 메모리 유형인 LPDDR SDRAM을 위해 일부 기업에서 사용하는 약어다. 전원 전압 감소 및 고급 리프레시 옵션 등을 포함한 기술을 통해, LPDDR은 더 높은 전력 효율을 달성할 수 있다.

## 같이 보기
* 듀얼 채널 아키텍처
* DDR2 SDRAM
* DDR3 SDRAM
* DDR4 SDRAM
* DDR5 SDRAM

## 각주

## 외부 링크
* JEDEC 웹사이트

분류:SDRAM