RISC-V

**RISC-V** (risc-five Beste diseinu gehienetan ez bezala, RISC-V kode irekiko lizentzien bidez ematen da, erabiltzeko tasarik behar ez dutenak. Zenbait konpainia RISC-V-en oinarritutako hardwarea eskaintzen dute edo iragartzen ari dira, RISC-V euskarria duten kode irekiko sistema eragileak sortu dira, eta agindu-multzoa hainbat software famatu eta tresna-katetan euskarria du.

RISCren arkitektura gisa, RISC-V-ren ISA kargatze-/biltegiratze-arkitektura da. Honen koma-higikariaren implementazioa IEEE-ren 754 erabiltzen du. ISA honen ezaugarri azpimarragarrien artean, aginduetarako bit eremu kokalekuak, PUZ batean multiplexadoreen erabilera sinplifikatzeko aukeratuak, arkitektura aldetik neutroa den diseinua, eta berehalako balioen bit garrantzitsuenak leku finkoetan kokatzea zeinu-luzapenak azkartzeko.

Erabilera-sorta zabal baterako diseinatuta dago agindu-multzoa. Oinarrizko agindu-multzoak berez 32 biteko agindu-luzera finkoa du, eta luzera aldakorreko luzapenak onartzen ditu ISAk, non agindu bakoitza 16 biteko edozein pakete luzera izan baitaiteke. Azpimultzoek sistema txertatu txikiak, ordenagailu pertsonalak, bektore-prozesadoreak dituzten superkonputagailuak eta 19 hazbeteko eskalan muntatutako ekipo paraleloak onartzen dituzte.

Agindu-multzoaren zehaztapenak 32 eta 64 biteko helbideen aldaera espazialak definitzen ditu. Zehaztapenean, 128 biteko helbide-espazio lau baten deskribapena jasotzen da, 32 eta 64 biteko aldagaien estrapolazioa bezala, baina 128 biteko ISA "ez izoztuta" nahita mantentzen da, oraindik esperientzia praktiko gutxi baitago hain memoria-sistema handiekin.

Proiektua 2010ean hasi zen Kaliforniako Unibertsitatean (Berkeley), baina orain gaur egungo kolaboratzaile asko unibertsitatera afiliatu gabeko boluntarioak dira. Beste diseinu akademiko batzuk ez bezala, erakusketarako soilik optimizatu ohi direla, RISC-V-ren diseinatzaileek agindu-multzoa konputagailu praktikoetarako erabilgarria izatea nahi zuten. 2019ko ekainetik aurrera, ISA-ren erabiltzaile-espazioaren 2.2 bertsioa eta ISA pribilegiatuaren 1.11 bertsioa "izoztuta" bezala utzi dira, softwarea eta hardwarea garatzea ahalbidetuz. ISA-ren erabiltzaile-espazioaren, orain ISA ez-pribilegiatua bezala ezaguna, 20191213 bertsio gisa eguneratu, berretsi eta izoztu zen. Kanpoko arazketa-zehaztapen bat zirriborro gisa erabil daiteke, 0.13.2 bertsioan.

## Justifikazioa 
link=//upload.wikimedia.org/wikipedia/commons/thumb/7/7a/Yunsup_Lee_holding_RISC_V_prototype_chip.jpg/220px-Yunsup_Lee_holding_RISC_V_prototype_chip.jpg|thumb|RISC-V prozesagailuaren prototipoa, 2013ko urtarrila
PUZaren diseinuak hurrengo diseinu-espezialitateetan esperientzia izatea eskatzen du: logika digital elektronikoa, konpiladoreak eta sistema eragileak. Tamaina honetako talde baten kostuak ordaintzeko, diseinu informatikoen hornitzaile komertzialek, hala nola Arm Ltd. eta MIPS Technologies-ek, egile-eskubideak kobratzen dituzte beraien diseinuak, patenteak eta egile-eskubideak erabiltzeagatik. Askotan, hauen diseinuen abantaila zehatzak deskribatzen dituzten dokumentuak argitaratu aurretik, ez dibulgatzeko akordioak sinatzea eskatzen dute. Kasu askotan, hauen diseinu-aukeren arrazoiak ez dituzte ematen.

RISCV-ren helburua ISA praktiko ireki bat sortzea da, akademikoki erabil daitekeena eta egile-eskubiderik gabeko hardware edo softwareen edozein diseinutan zabal daitekeena. Proiektuaren diseinu-erabaki bakoitza justifikatzen duten arrazoiak ere azaltzen dira, oro har bederen.

Diseinatzaileen baieztapen nagusia da agindu-multzoa ordenagailuko interfaze giltzarria dela, hardwarearen eta softwarearen arteko interfazean baitago. Agindu-multzo on bat irekia izanda eta guztiek erabiltzeko moduan egonda, softwarearen kostua nabarmen murritz dezake berrerabilpena gehiago erabiltzeko aukera ematen baitu. Halaber, hardware-hornitzaileen artean lehia handiagoa sortuko luke, hauek baliabide gehiago eskaini baititzakete diseinuari eta gutxiago softwarearen euskarriari.

RISC-Vk ere erabilera akademikoa sustatzen du. Osoen azpimultzoaren sinpletasunak ikaslearen oinarrizko ariketak ahalbidetzen ditu, eta ikerketa-makinak software bidez kontrolatzeko bezain sinplea den ISA bat da. Luzera-aldakorreko ISAak agindu-multzoen luzapenetarako espazioa eskaintzen du, bai ikasleen ariketetarako, bai ikerkuntzarako, eta bereizitako agindu-multzo pribilegiatuak sistema eragilearen aldeko ikerketa ahalbidetzen du, konpiladoreak birdiseinatu gabe. RISCren jabetza intelektual irekiaren paradigmak diseinu eratorriak argitaratu, berrerabili eta aldatzeko aukera ematen du.

## Historia 
*RISC* hitza 1980 ingurukoa da. Ordurako, bazekiten ordenagailurik sinpleenak eraginkorrak izan zitezkeela (adibidez, John Cocke IBM Research-en), baina diseinuaren printzipioak ez zeuden guztiz deskribatuta. Ordenagailu sinple eta eraginkorrak interes akademikokoak izan dira beti, eta ondorioz 1990ean RISC DLX agindu-multzoa *Computer Architecture: A Quantitative Approach* lehen ediziorako aurkeztu zen, David Patterson egilekide zela, eta ondoren RISC-V sorreran parte hartu zuena. DLX hezkuntza-erabilerarako zen; akademikoek eta zaleek ate programagarrien multzoak (FPGA) erabiliz ezarri zuten, baina inoiz ez zen merkataritza-hedapenerako erabili. ARMren PUZek, 2. bertsioak eta aurrekoak, jabetza publikoko agindu-multzoak zituzten, eta oraindik software libreko GNUren Konpiladoreen Bildumentzat (GCC) euskarria du. ISA honetarako iturri irekiko hiru diseinu proposamen daude, baina ez dira inoiz fabrikatu. OpenRISC kode irekiko ISA bat da, DLXn oinarritua, RISCrekin lotutako diseinuekin, eta GCC eta Linux-en inplementazioetan euskarri osoa dauka, baina inplementazio komertzial gutxi ditu.

Kaliforniako Unibertsitatean, Berkeley, Krste Asanoviipv-ek, kode irekiko sistema informatiko bat ikertzeko beharra zuen, eta 2010ean proiektu labur bat garatzea eta argitaratzea erabaki zuen, hiru hilabetez udan zehar, graduatu ondoko zenbait ikaslerekin batera. Asmoa erabiltzaile akademikoei zein industrialei laguntzea zen. ISA espezifikazioa bera (agindu-multzoaren kodeketa) 2011n argitaratu zen kode ireki gisa, eskubide guztiak erreserbatuta. Txosten tekniko erreala (zehaztapenaren adierazpen bat), Creative Commons lizentzia pean argitaratu zen beranduago, kanpo-kontribuitzaileek RISC-V Fundazioaren bidez eta, ondorioz, RISC-V Internationalen bidez hobetzea ahalbidetzeko.

RISCren historia osoa argitaratu da RISCren web gunean.

### RISC-V Foundation eta RISC-V International 
Merkataritza-erabiltzaileek ISA egonkor bat behar dute urte asko iraun dezakeen produktu batean erabili ahal izateko. Gai horri heltzeko, RISC-V Fundazioa 2015. urtean eratu zen, RISCren definizioarekin lotutako jabetza intelektuala eduki, mantendu eta argitaratzeko. Jatorrizko egileek eta jabeek beraien eskubideak eman dizkiote fundazioari. Calista Redmond CEOak zuzentzen du fundazioa, eta 2019an bere gain hartu zuen eginkizuna, IBMn azpiegitura irekiko proiektuen buru izan ondoren.

2019ko azaroan, RISC-V Fundazioak Suitzan birkokatuko zela jakinarazi zuen, Estatu Batuetako merkataritza-erregulazioei buruzko kezkak alegatuz. 2020ko martxoan, erakundeak RISC-V International izena jaso zuen, irabazi asmorik gabeko Suitzako elkartea.

Korrespontsalek 16 biteko *RV16E ISA* txikiago ez estandarrak proposatu dituzte: Zenbait proposamen seriok 16 biteko C aginduak 8 × 16 biteko erregistroekin erabiliko lituzkete. Inuzenteen eguneko txantxa batek oso moldaketa praktikoa proposatu zuen: 16 × 16 biteko erregistro osoak erabiltzea, EIMC estandarrekin (32 biteko aginduak barne). Txistea zen banku-aldaketa erabiltzea, 32 biteko PUZa hobeagoa izango zelako helbide-espazioa askoz handiagoa zenean.

### Agindu-multzo pribilegiatua 
RISC-V-ren ISAak agindu pribilegiatuen multzoaren zehaztapen bereizia du. 2021eko abendutik aurrera, 1.12 bertsioa RISC-V International-ek berresten du.

Zehaztapenaren 1.11 bertsioak hainbat sistema informatiko mota onartzen ditu:

# *Makina modua* soilik duten sistemak, agian sistema txertatuetarako.
# Makina modua (ikuskatzailearentzat) eta nukleoa modu pribilegiatuan exekutatzen duten sistema eragileak ezartzeko erabiltzaile-modua duten sistemak.
# Makina modua, hiperbisoreak, gainbegirale anitzak eta erabiltzaile-moduak dituzten sistemak gainbegirale bakoitzaren azpian.

Hauek, gutxi gorabehera, pribilegio eta segurtasuneko lau *eraztun* dituzten sistemak dira, gehienez ere: makina, hiperbisorea, ikuskatzailea eta erabiltzailea. Halaber, geruza bakoitzak euskarri estandarizatuko software-geruza fin bat izatea espero da, geruza pribilegiatuago bati komunikatzen zaiona, edo hardware bat.

ISAak hiperbisore modu bat ere badu, erabiltzaile eta gainbegirale moduarekiko ortogonala dena. Oinarrizko ezaugarria konfigurazio-bit bat da, hiperbisoreko erregistroetara sartzeko aukera ematen duena, edo sarbideetan etenaldia eragiten duena. Bit horri esker, gainbegiratze-moduari zuzenean hiperbisore batek behar duen hardwarea erabiltzea ahalbidetzen dio. Honek sistema eragilean hosteatuta dauden hiperbisoreen inplementazioa sinplifikatzen ditu. Biltegi baten tamaila mailako ordenagailuak exekutatzeko askotan erabiltzen den modua da. Hosteatu gabeko hiperbisoreei laguntzeko, bit honek sabide hauek etenak sor dezakete hiperbisore batera. Diseinuak hiperbisoreen habiak egitea ere errazten du, hiperbisore batek hiperbisore baten azpian funtzionatzen baitu, eta, beharrezkoa bada, nukleoak hiperbisoreen ezaugarriak bere nukleo-kodean erabiltzeko aukera ematen du. Horren ondorioz, ISA hiperbisoreak bost modu onartzen ditu: makina, gainbegiralea, erabiltzailea, hiperbisorearen peko gaibegiralea eta hiperbisorearen peko erabiltzailea.

## Inplementazioak 
RISC-V erakundeak RISC-V PUZ eta SoC inplementazioen zerrenda mantentzen du.

### Lehendik daudenak 
Lehendik dauden aplikazio patentatuetan hauek sartzen dira:

* Allwinner Technologyk PUZ XapenaTie C906 inplementatu du D1 aplikazio prozesadorean.
* Andeak Technology Corporation, RISCren lehen kide sortzailea. Haren PUZ RISC-V familiak 32 biteko nukleo txikietatik DSP, FPU, Vector, Linux, superscalar eta/edo multicore ahalmena duten 64 biteko nukleo aurreratuetara doaz.
* Bouffalo Lab-ek RISCseriean oinarritutako MCUak ditu (RV32IMACF, BL60x/BL70x).
* CloudBEAR IP prozesadore enpresa bat da, bere RISC-V nukleoak aplikazio sorta baterako garatzen dituena.
* Codasipek, RISCren kide fundatzaileak, potentzia txikiko aplikazio eta sistema integratuen nukleo sorta bat garatu du.
* Cortus RISCren (V International) sortzaileetako bat da, eta RISCren hainbat ezarpen eta IDE/toolchain/debug sistema oso bat ditu, SoC diseinuaren negozioaren zati gisa doan eskaintzen duena.
* Fraunhofer IPMS izan zen segurtasun funtzionaleko baldintzak bete ditzakeen RISC-V nukleo bat garatu zuen lehen erakundea. IP Core EMSA5 32 biteko prozesadorea da, bost etapako oliobidea duena, eta xede orokorreko aldaera gisa (EMSA5-GP) eta ISO 26262 Automotive Safety Integrity Level D arau bat bete dezakeen segurtasun-aldaera gisa (EMSA5-FS) erabil daiteke.
* GílDevicek RISCn (RV32IMAC, GD32V seriea) oinarritutako MCUak ditu; horietako bat *Sipeed* enpresa elektroniko txinatar batek sortutako Longan Nano taulan erabiltzen da.
* Googlek Pixel 6rako Titan M2 segurtasun-modulua garatu du
* GreenWaves Technologies-ek jakinarazi zuen BBA 8, 32 biteko kontrolatzaile bat gehi 8 konputazio-nukleo, 32 biteko SoC (RV32IMC) eta garatzaileen taula eskuragarri izango dituela 2018ko otsailean. BBA Uino BBB8 garapen-batzordea 2018ko maiatzean hasi zen bidaltzen.
* FPGA guneetako SoC RISCren berehalako nukleoak. Txip sistema, RISC-V nukleoak barne, C++-ek definituak.
* Micro Magic Inc-ek munduko RISCgunerik azkarrena iragarri zuen: 5 GHz eta 13.000 CoreMarks lortu zituen 2020ko urrian.
* Seagatek, 2020ko abenduan, iragarri zuen RISCko erabilera orokorreko bi gune garatu zituela, hurrengo kontrolagailuetan erabiltzeko, biltegiratze-gailuetarako.
* SiFive RISC-V hardwarea garatzeko berariaz sortutako enpresa da, eta 2017an merkaturatutako prozesadore-ereduak ditu. Horiek 64 biteko (RV64GC) sistema bat dute txip batean (SoC), erabilera orokorreko sistema eragileak exekutatzeko gai dena, hala nola Linux.
* Syntacore, RISC-V International-eko kide sortzailea eta RISC-V ip-ren lehen hornitzaile komertzialetako bat, RISC-V ip-ren familia-lizentziak garatzen eta ematen ditu 2015etik. , produktu-lerroak 32 eta 64 biteko zortzi nukleo ditu, kode irekiko SCR1 MCU nukleoa barne (RV32I/E[MC]). IP Syntacore-n oinarritutako lehen SoCs komertzialak 2016. urtean frogatu ziren.
* Codasipek eta UltraSoC-ek RISC-V txertatutako SOCentzat erabat babestutako jabetza intelektuala garatu dute; Codasipeko eta beste IP batzuetako RISC-V nukleoak UltraSoC-en arazketarekin, optimizazioarekin eta analisiarekin konbinatzen dituzte.
* 2020tik aurrera, Indiako defentsa- eta estrategia-sektorea 64 biteko Risecreek prozesadorea (RISCV) erabiltzen hasi zen, 100-350 MHz-ean oinarritutakoa, Intelek 22 nm-ko FinFET prozesuarekin fabrikatua.

### Garatzen 
* ASTCk RISC-V PUZ bat garatu zuen CI txertatuentzat.
* Indiako Konputazio Aurreratuaren Garapenerako Zentroa (C-DAC) barne-ordenako 32 biteko prozesadore zentral bakarra garatzen ari da, barne-ordenako 64 biteko nukleo bakarra eta VEGA Microprocessors serieko hiru RISC-V prozesadore, ordena bakarrekoak, bikoitzekoak eta laukoitzekoak.
* Cobham Gaisler NOEL-V 64 bit.
* Cambridgeko Unibertsitateko Konputazio Laborategiak, FreeBSD Proiektuarekin lankidetzan, sistema eragile hori 64 biteko RISC-Vra transferitu du, software pertsonalizatua ikertzeko plataforma gisa erabiltzeko.
* Esperanto Technologies-ek iragarri zuen RISCn oinarritutako hiru prozesadore ari direla garatzen: errendimendu handiko *ET-Maxion* nukleoa, energia-eraginkortasuneko *ETminion* nukleoa eta *ET-Graphics* prozesadore grafikoa.
* ETH Zurichek eta Boloniako Unibertsitateak lankidetzan garatu dute RISCa-V PULPino prozesadorea, kode irekikoa, Energia Ultrabaxu Paraleloaren (PULP) proiektuaren parte gisa, IoT energian modu eraginkorrean konputatzeko.
* European Procesador Initiative (EPI), RISC-V Acelerator Stream.link=//upload.wikimedia.org/wikipedia/commons/thumb/1/17/RISC-V_EPAC.png/220px-RISC-V_EPAC.png|thumb|NBEk 2021ean egindako lehen RISC-V txiparen irudia.
* Reconfigurable Intelligent Systems Engineering Group (RISE) de IIT-Madras Shakti seriearen kode irekiko sei PUZ diseinu garatzen ari da sei erabileratarako: Gauzen Interneterako 32 biteko PUZ txiki bat (IoT), eta 64 biteko PUZ handiak, memoriaren tamaina duten ordenagailuetarako diseinatuak, adibidez. 32 biteko moushika, RISEk arrakastaz bultzatua, kreditu-txartelak, bozketa elektronikorako makinak (EVM), zaintza-kamerak, sarraila seguruak, osasuna kudeatzeko sistema pertsonalizatuak aplikatzeko.
* lowRISC irabazi-asmorik gabeko proiektu bat da, 64 biteko ISA RISCan oinarritutako kode irekiko hardware-sistema bat ezartzeko.
* Nvidiak RISC-V erabili nahi du Falcon prozesadorea GeForce txartel grafikoetan ordezteko.
* RV64X partzuergoa RISCV-erako grafiko-luzapenen multzo batean ari da lanean, eta jakinarazi du kode irekiko RISCV nukleo bat garatzen ari direla, GPU unitate batekin.
* SiFivek RISCV errendimendu handiko PUZaren lehen nukleoa iragarri zuen, U8 IP serieko prozesadorea.
* Esperanto ET-SoC-1, 200 tops-ko "Kilocore" superkonputagailua txip batean, 64 biteko in-Minion ordenako 1088 nukleo txikirekin, tensor/bektore unitateekin eta 64 biteko 4 ET-Maxion nukleo handirekin.  
* Leihoaren esanetan, eraginkortasun handia ari dira garatzen RISC-V PUZ IP eta chiplet teknologia datu-zentroetako aplikazioak fokatuz.

### Kode irekia 
Kode irekiko PUZ RISCren diseinu asko daude, besteak beste:

* Berkeleyko PUZak. Horiek hardware bakarraren (Chisel) diseinu-lengoaian inplementatzen dira, eta batzuk treneko motor famatuetarako izendatzen dira:
** 64 biteko kohetea. Kohetea potentzia txikiko bitarteko ordenagailu trinkoetara egokitu daiteke, hala nola gailu pertsonaletara. Stephenson-en suzirirako izendatua.
** Berkeley Out of Order Machine (BOOM), 64 bitekoa. Berkeley Out-of-Order Machine (BOOM) kode irekiko nukleo sintetizagarri eta parameterizagarria da, RV64GC RISC-V, Chiselen hardwarea eraikitzeko lengoaian idatzia. BOOMek Rocket-entzat sortutako azpiegituraren zati handi bat erabiltzen du, eta ordenagailu pertsonaletan, superkonputagailuetan eta kameretan erabil daiteke.
** Berkeleyko 32 biteko PUZ Sodor bost diseinu, ikasleen proiektuetarako diseinatuak. Sodor fikziozko tren-uhartea da Thomasi Tank Engineri buruzko haurrentzako istorioetan.
* Claire Wolf-en picorv32, 32 biteko mikrokontroladore-unitate bat (MCU), RV32IMC klasea, inplementazioa Verilog-en.
* Syntacore-ren scr1, 32 biteko mikrokontroladore-unitate bat (MCU), RV32IMC motakoa, Verilog-en inplementatua.
* ZERB tamaina txikiko RV32I nukleo bat da, Verilog-en baliozkotua. Stavroxeko eraikuntza-sistemekin eta SoC SoC dorrearekin integratuta dago. FPGAren inplementazio bat 354 bilaketa-taulakoa (LUT) eta 345 alfa-flop-ekoa izan zen, eta 1,5 MIPean funtzionatu zuen. 130 nmsnm-ko ASIC batean, 0,04 mm2-koa izan zen, eta goiko muturreko FPGA batek 6.000 nukleo izan ditzake.
* PULPino, ETH Zürich / Boloniako Unibertsitatea. PULPino nukleoek RV32IMC ISA sinple bat ezartzen dute mikrokontrolatzaileentzat (Kö-Riscy) edo RV32IMFC ISA ahaltsuagoa, DSP luzapen pertsonalizatuekin, inkrustatutako seinaleak prozesatzeko.
* Western Digitalek, 2018ko abenduan, SweRV EH1 izeneko RV32IMC nukleoa iragarri zuen. Bi bide eta 19 etapako oliobideak diseinatu zituen. 2019ko abenduan, WDk barne-ordenako nukleo bat iragarri zuen SweRV eh2-k, bi hardware-hari eta 19 etapako oliobidea zituena, eta SweRV EL2-k problema bakarreko nukleo bat, 4 etapako oleoduktuarekin, SweRVn oinarritutako prozesadoreak erabiltzeko bere flash kontrolagailuetan eta SSDetan, eta hirugarrenetara zabaldu zuen.
* Stephan Nolting-en NEORV32, 32 biteko mikrokontroladore-unitate konfiguragarria (MCU), RV32[I/E]MACUX_Zbb_Zfinx_Zicsr_Zifencei PUZ motakoa, plataformatik kanpoko VHDL batean idatzitako txip baten araztailearen euskarriarekin. Mikrokontroleko SoC bat ere badu proiektuak, modulu komunak dituena, hala nola UART, tenporizadoreak, SPI, TWI, TRNG eta memoria txertatuak.
* Alibaba Group-ek, 2019ko uztailean, 2.5 GHz 16-core 64-bit (RV64GCV) XTie 910 out-order prozesadorea iragarri zuen. 2021eko urrian, XTie 910 jaurti zuten Open Source gisa.
* 2020ko ekainean, Txinako Zientzia Akademiako Teknologia Informatikoaren Institutuak (ICT CAS) RISCren errendimendu handiko XiangShan prozesadore-proiektua abiarazi zuen.

## Softwarea 
Agindu-multzo berri baterako arazo normala PUZaren diseinurik eta softwarerik eza da. Bi kontuek erabilgarritasuna mugatzen dute eta adopzioa murrizten dute. Linux banaketetako porteatzeak eta Haikuko portu bat egonkortzen ari dira (biek 64 biteko RISC-V bakarrik onartzen dute, 32 biteko bertsioa bermatzeko planik gabe). Das U-Boot-en port bat dago. UEFI Spec v2.7-k RISC-V lotura definitu du, eta TianoCorerentzat portu bat HPEko ingeniariek egin dute, eta hobetzea espero da. Badago seL4 mikronukleoaren aurretiko port bat. Hex Fivek RISC-Vrako lehen IoT pila segurua atera zuen FreeRTOS euskarriarekin. Halaber, MITen helburu pedagogikoekin erabilitako ANSI C-ko Seigarren Unix Edizioaren inplementazio modernoa egin zen, vx6. Pharos RTOS 64 biteko RISC-Vra eraman da (denboraren babesa eta memoria barne).

Simulagailu bat dago web nabigatzaile batean RISC-V Linux sistema bat JavaScript erabiliz exekutatzeko.

QEMUk 32 eta 64 biteko RISC-V sistemen (Linux adibidez) exekuzioa onartzen du (itzulpen bitarraren bidez) gailu emulatu edo birtualizatu batzuekin (seriea, paraleloa, USB, sarea, biltegiratzea, denbora-errealeko erlojua, watchdog, audioa), eta RISC-V Linux binarioak exekutatzea ere (syscall nukleo anfitrioira itzultzea). Multicore emulazioa onartzen du (SMP).

Creator simulagailua eramangarria da, eta hainbat prozesagailuren ensanblatze-lengoaiak ikasteko aukera ematen dio erabiltzaileari (Creatorrek adibideak ditu, RISC-V eta MIPS32 aginduekin).

WepSIM ikasketarako simulagailuak RISC-V (RV32I+M) aginduen azpimultzo bat (mikroprogramatua) inplementatzen du, eta ensanbladore azpirrutinak exekutatzezko aukera ematen du.

Hainbat hizkuntza erabili dira RISC-V-ren IP nukleoak sortzeko, Chisel Scalan oinarritutako hardwarea deskribatzeko lengoaia barne (diseinuak Verilog-era murritz ditzake gailuetan erabiltzeko), eta CodAL prozesadorea deskribatzeko lengoaia ere erabili da RISC-V prozesadorearen nukleoak deskribatzeko eta dagozkion HDK-k testak sortzeko. RISC-V International Compliance Task Group-ek GitHub-en biltegia du RV32IMCrentzat.

## Garatzeko tresnak 
* IAR Systems-ek RISC-Vrako IAR Lan Banku Integratuaren lehen bertsioa kaleratu zuen, 32 biteko RISC-Vren 32 biteko nukleoak eta luzapenak onartzen dituena. Etorkizuneko bertsioetan 64 biteko euskarria eta RV32E oinarrizko agindu txikienentzat euskarria izango dituzte, bai eta segurtasun funtzionala zertifikazioa eta segurtasun-soluzioak ere.
* Lauterbachek RISC-V-rentzat euskarria eman zien haien TRACE32 JTAG araztagiei. Lauterbach-ek ere SiFive-ren RISC-V NEXUS prozesadorea aztarnatzeko laguntza iragarri zuen.
* SEGGERek RISC-Vren nukleoen euskarria gehitu zien J-Link arazketa-zundari, haien Inkorporated Studio garapen integratuko inguruneari eta haren RTOS embOS eta software integratuari.
* UltraSOCk aztarna-sistema estandar bat proposatu eta inplementazio bat eman zuen.

## Erreferentziak 
## Kanpo estekak 
*  
* Official website 
* RISC-V Instruction Set Reference Card on GitHub
* 
*  
*