射極耦合邏輯電路

电子学领域中，射极耦合逻辑（，縮寫：ECL）是指一种高速集成电路双极晶体管。ECL采用了双极结型晶体管（BJT）差分放大器，这种放大器为单端输入，发射极电流较小，以避免晶体管进入饱和（完全导通）工作区，导致关断缓慢。由于电流被引导在发射极耦合对的两个引脚之间流动，ECL有时也被称为电流引导逻辑（CSL）、电流模式逻辑/电流型逻辑（CML）或电流开关发射极跟随器（CSEF）逻辑。 

在ECL中，晶体管永远不会处于饱和状态，输入和输出电压的摆幅很小（0.8 V），输入阻抗很高，输出阻抗很低。因此，晶体管状态改变很快，门延迟很低，扇出能力很强。此外，差分放大器的电流消耗基本恒定，最大限度地减少了由于电源线电感和电容引起的延迟和故障。其互补输出级通过减少反相器数量减少了整个电路的传播时间。

ECL的主要缺点是电流会持续流入每个开关管，这意味着它需要（并消耗）比其他逻辑电路系列多得多的功率，尤其是在静态时。

由场效应晶体管（FET）制成的发射极耦合逻辑的等效物称为源极耦合逻辑（SCFL）。

差分电流开关（DCS）逻辑是ECL的一种变体，其中所有信号路径和门输入都是差分的。 

 历史 
1956年8月，Hannon S. Yourke在IBM发明了ECL。. Yourke's circuits used commercial transistors and had an average gate delay of 12 ns.ECL最初被称为电流引导逻辑，用于Stretch、IBM 7090和IBM 7094计算机。 这种逻辑电路也称为电流模式逻辑电路。, p. 37.它还被用于制造IBM 360/91中的IBM先进固态逻辑技术（ASLT）电路。

Yourke的电流开关是一个输入逻辑电平与输出逻辑电平不同的差分放大器。在Yourke的设计中，两个逻辑参考电平相差3伏特。因此，他使用了两种互补的电路：NPN电路和PNP电路。NPN电路输出可以驱动PNP电路输入，反之亦然。“（这种电路的）缺点是需要更多不同的电源电压，并且需要用到PNP和NPN（两种）晶体管。” 

另一种耦合方法是采用齐纳二极管和电阻器将输出逻辑电平转换至与输入逻辑电平相同，而不是交替使用NPN和PNP级。 

从20世纪60年代初开始，ECL电路开始用于单片集成电路。它们包括一个差分放大器输入级（用于执行逻辑运算）和一个射极跟随器级（用于驱动输出并转换输出电压，使其与输入兼容）。射极跟随器的输出级也可用于执行线或逻辑。

摩托罗拉于1962年推出了第一款数字单片集成电路产品线MECL I，并随后开发了它的几个改进系列，包括1966年推出的MECL II、1968年推出的MECL III（其栅极传播时间为1纳秒，触发器切换率为300 MHz）、1971年推出的10,000系列（具有更低功耗和可控边沿速度）， 还有于1981年推出的MECL 10H系列。 而仙童于1975年推出F100K系列。

ECLinPS（“皮秒级ECL”）系列于1987年推出。  ECLinPS单门延迟500 ps，触发器切换频率1.1 GHz。  

ECL的速度快但功耗高，所以主要用于对高速有严格要求的场合。老款高端大型计算机，比如IBM ESA/390计算机系列中的Enterprise System/9000，都使用了ECL。  Cray-1和第一代Amdahl大型计算机也是如此（当前的IBM大型计算机使用CMOS）。 从1975年开始的一段时间内，数字设备公司（DEC）性能最高的处理器全部基于多芯片ECL CPU——从ECL KL10到ECL VAX 8000，一直到VAX 9000。一直到1991年，基于CMOS的CMOS NVAX问世，这种电路价格只有VAX 9000的1/25，而且功耗低得多，却提供了与 VAX 9000相当的性能。MIPS R6000计算机也使用了ECL。其中一些计算机设计使用了ECL门阵列。

 实现 
ECL电路的基础电路是一对发射极耦合（长尾）晶体管对，在图中以红色阴影表示。该晶体管对的左半部分（黄色阴影）由两个并联的输入晶体管T1和T2（此处考虑一个典型的双输入门）组成，实现或非逻辑。右侧晶体管T3的基极电压由一个参考电压源（浅绿色阴影）固定，该电压源由带有二极管热补偿的分压器（R1、R2、D1和D2）组成，有时还会有一个缓冲发射极跟随器（图中未显示），因此发射极电压保持相对稳定。因此，共发射极电阻RE的作用几乎相当于一个电流源。当输入中有任意一个为逻辑“1”时，T1或T2的集电极电流增大，负载电阻RC1的输出电压降低，输出逻辑“0”；而由于RE的电流源特性，T3的集电极电流减小，负载电阻RC1的输出电压升高，输出逻辑“1”。输入均为逻辑“0”时则相反。集电极负载电阻RC1和RC3的输出电压通过发射极跟随器T4和T5（蓝色阴影）进行转换和缓冲，分别输出至反相和同相输出。输出发射极电阻RE4和RE5并非在所有版本的ECL中都存在。在某些情况下，50 Ω线路终端电阻连接在输入晶体管的基极和被驱动门的−2 V电源之间充当驱动门的发射极电阻。 

 运作 
下面在输入电压施加到T1基极，而T2输入未使用或施加逻辑“0”的假设下考虑ECL电路的运作。

在电平转换过程中，电路的核心——发射极耦合对（T1和T3）——充当单端输入的差分放大器。长尾电流源（RE）决定流经耦合对两个引脚的总电流。输入电压通过在两个引脚之间分配电流来控制流经晶体管的电流，当电流未接近开关点时，电流会全部流向一侧。此时的增益高于最终状态（见下文），电路切换速度很快。

当输入电压较低（逻辑“0”）时，差分放大器处于过驱动状态。晶体管T1处于截止状态，而另一个晶体管T3处于有效线性区，充当发射极退化共射极电路，会吸收所有电流，从而使另一个截止晶体管处于欠压状态。输入电压较高（逻辑“1”）时则相反。在上述两个晶体管中，处于开启状态的晶体管的发射极电阻相对较高，这会引入显著的负反馈（发射极衰减）。为了防止有源晶体管饱和，使延缓饱和恢复的扩散时间不被计入逻辑延迟， 发射极和集电极电阻的选择应确保在最大输入电压下，晶体管两端会残留一些电压。残余增益较低（K = RC /RE​ < 1）。 该电路对输入电压变化不敏感，晶体管稳定地处于有效线性区。由于串联负反馈，该晶体管的输入电阻较高。而另一个截止的晶体管切断了其输入和输出之间的连接。因此，其输入电压不会影响输出电压。由于基极-发射极结截止，输入电阻也是较高的。

 特征 
ECL系列的其他显著特性包括：大电流需求近似恒定，且与电路状态无关。这意味着ECL电路产生的电源噪声相对较小，这与其他逻辑电路类型不同，后者在开关状态下的电流消耗大于静态状态下的电流消耗。

ECL结构电路的传播时间可以小于一纳秒，包括信号进入和离开IC封装的延迟。某些类型的ECL一直是最快的逻辑器件系列。  

抗辐射加固：虽然普通商用级芯片可以承受100戈瑞（10 krad），但许多 ECL 设备在100,000 戈瑞（10 Mrad）后仍能正常工作。 

 电源和逻辑电平 
ECL电路通常采用负电源工作（电源正极接地）（其他逻辑系列将电源负极接地）。 这样做主要是为了最大限度地减少电源变化对逻辑电平的影响。ECL对VCC上的噪声更敏感，而对VEE上的噪声相对免疫。由于系统中地电位应是最稳定的电压，ECL电路采用正电源接地设计。这种接法下，当电源电压波动时，集电极电阻两端的压降仅轻微变化（若采用发射极恒流源则完全不变）。由于集电极电阻被牢牢锚定在地电位，输出电压仅产生微小偏移（或完全不变）。若将电源负端接地，则集电极电阻将连接至正电源轨。 当集电极电阻上的恒定压降轻微变化（或不变）时，输出电压会跟随电源电压波动，此时电路的两个部分起到恒流电平移位器的作用。此情况下，R1-R2分压电路能在一定程度上补偿电压波动。采用正电源供电还存在另一缺点——输出电压会在高恒定电压背景（+3.9 V）下产生轻微波动（±0.4 V）。采用负电源供电的另一优势是可防止输出晶体管因输出端意外对地短路而损坏（但无法防护输出端对负电源轨的短路）。 

电源电压值的选择应确保有足够的电流流过补偿二极管D1和D2，并且共发射极电阻器RE两端的电压降足够。

市场上出售的ECL电路通常采用与其他电路系列不兼容的逻辑电平。这意味着ECL与其他逻辑电路系列（例如常用的TTL系列）之间的交互需要额外的接口电路。由于高低逻辑电平相对较近，ECL的噪声容限较小，这可能会带来麻烦。

至少有一家制造商（IBM）生产了用于其自有产品的ECL电路。这些电路的电源与公开市场上使用的电源有很大不同。 

 PECL 
+摩托罗拉 ECL/PEC 比较的逻辑电平  类型VeeVccECL–5.2 V–1.75 V–0.9 V–0.85 V接地PECL接地3.4 V4.2 V0.8 V5.0 VLVPECL接地1.6 V2.4 V0.8 V3.3 V2.0 V
正射极耦合逻辑（PECL），也称为伪ECL，是ECL的进一步发展，使用正5 V电源，而不是负5.2 V 电源。 低压正发射极耦合逻辑 (LVPECL) 是PECL的功率优化版本，使用正3.3 V而不是5 V电源。PECL和LVPECL是主要用于高速和时钟分配电路的差分信号系统。

一个常见的误解是PECL设备与ECL设备略有不同。事实上，ECL设备和PECL设备核心电路结构和工作原理是完全相同的，只是电源接法有区别。 

 注释 

 参考文献 

Category:邏輯系列