登纳德缩放定律

在半导体电子学中，登纳德缩放定律（Dennard scaling，也称为MOSFET缩放）是一种冪定律。该定律的核心观点是：随着晶体管尺寸的缩小，其電壓和电流均会按相同比例缩小，从而使得晶体管的功率密度保持恒定；这意味着其功率消耗与面积成正比。

该定律最初是针对氧化金屬橫向電場效應電晶體（，縮寫：）提出的，并因羅伯特·丹納德等人在1974年合著的一篇论文中首次阐述此概念而得名。

 陈述 
对于长沟道MOS晶体管（即一侧显著长于另外两侧的晶体管），在MOS内部电场恒定时，登纳德缩放定律给出其中各参数按缩放因子 （即所有器件尺寸与电压的缩放倍数）进行缩放。

+ 性质 符号 表达式 涉及基本参数说明 缩放指数（恒场） 缩放指数（定电压) 单位面积栅介电层电容   ：氧化层介电常数：氧化层厚度 1 1 晶体管面积   ：晶体管沟道宽度：晶体管沟道长度 −2 −2 栅极总电容   （同上） −1 −1 传导系数参数   ：沟道中电子迁移率 1 1 饱和导通电流   ：栅极过驱动电压 −1 1 导通时晶体管等效电阻   ：供电电压 0 −1 本征开关延迟   （同上） −1 −2 平均功耗   ：工作频率：等效电容 −2 1 功率密度   （同上） 0 3

在定电压缩放中，保持  恒定（约5 V），而不按缩放。这会导致不同的缩放指数，使时钟频率按增长而非，但以功率密度迅速上升为代价。

定电压缩放是直到2005年“功率墙”出现前的主要缩放模式；此时由于散热难题，难以继续提高功率密度。此外，在恒定电压下，电场随增长，漏电流会随电场“指数”增长，自90 nm工艺节点以来导致静态功耗大增。

 推导 
登纳德缩放定律的MOSFET缩放模型表明，当晶体管的线性尺寸在每一代工艺中缩小30%（即乘以缩放因子0.7）时，会产生以下具有逻辑递进关系的连锁效应：

 几何与电学参数的成比例缩小：
 面积：单个器件的面积减少51%（），因为面积是长度乘以宽度。
 电容：器件相关电容减少30%（0.7×），因为电容与面积成正比、与极板间距成反比（）。
 电压：为保持内部电场恒定，供电电压需减少30%（0.7×），因为匀强电场中电压等于场强乘以距离。
 电流与延迟：基于它们与电容和电压的物理关系，电流和开关时间等特性也同比例缩小30%。假设整体电路延迟由开关时间主导，因此延迟也相应缩短30%。
 工作频率提升：由于开关延迟缩短，系统的最高工作频率可提高约40%（），因为频率随延迟而变化（互为倒数）。
 单管功耗下降：单个晶体管的功耗将减少51%（0.49×）。这是因为CMOS电路的动态功耗正比于（即 ）。
 功率密度守恒（最终结论）：由此得出，由于单管功耗与面积的缩小比例完全相同（均为0.49倍），每单位面积的功耗在每代工艺中保持不变。等效地看，每一代工艺都能在不增加芯片总功耗的前提下，将单位面积上的晶体管数量加倍。

 与摩尔定律和计算性能的关系 

摩尔定律指出微芯片上晶体管数量约每两年翻一番。结合登纳德缩放定律，这意味着每焦耳的性能增长更快，约每18个月翻一番。这一趋势有时称为库米定律，最初Koomey提出的倍增周期为1.57年，但近期估算显示该速率有所放缓。

 2006年登纳德缩放定律失效 

历史上，得益于登纳德缩放定律带来的单管功耗降低，芯片厂商能够在不显著增加整体功耗的前提下，大幅提升处理器的时钟频率。这是因为CMOS电路的动态（切换）功耗与频率成正比。然而，在2005至2007年左右，这一黄金定律开始走向失效，主要体现在以下几个连锁阶段：

 漏电危机与“功率墙”的出现：随着晶体管尺寸逼近物理极限，漏电流与门限电压无法再按照原有比例同速缩放。微小尺寸下难以控制的漏电问题导致芯片功率密度快速上升并加剧发热，引发了潜在的热失控风险。这一难以逾越的散热与能耗瓶颈被称为“功率墙”，并直接促使英特尔于2004年取消了以冲刺高频为目标的。

 主频停滞与架构转向：自2005年以来，受限于“功率墙”，处理器的最高主频基本停滞在 4 GHz 左右，而消费级CPU的热设计功耗（TDP）也长期徘徊在约 100 W。截至2016年，尽管摩尔定律仍在推动集成电路上的晶体管数量持续增长，但性能的提升已不再依赖物理频率的拉升，而是主要转向了底层架构的优化。

 多核时代的：登纳德缩放定律失效迫使大多数CPU厂商全面转向多核心處理器设计以维持性能的代际增长。然而，增加核心数虽能提高某些特定工作负载的吞吐量（受阿姆达尔定律制约），但活跃开关单元的成倍增加也意味着整体功耗的进一步上升，加剧了CPU功耗挑战。这一物理矛盾最终催生了“暗硅”现象：在严格的散热与功耗预算约束下，芯片上空有海量晶体管，但同一时刻只有一小部分区域能被激活工作，其余大部分区域必须被迫保持“暗淡”（空闲或关闭）以防芯片被烧毁。

 参考 

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Category:電腦結構陳述