電路佈局驗證

電路佈局驗證（，）是一種電子設計自動化（，）工具，其功能為驗證特定積體電路與其原始電路設計之間的差異有無異常。設計規範驗證（，）可修正並檢驗佈局（layout）是否符合設計規範，但DRC無法保證在佈局完全符合設計規範的情況下，線路依舊維持設計者的預期，而LVS則是這個階段的最適合的解決方案。

背景
早至1975年，IC產業在此方面的需求便開始成長，而最早的程式主要針對圖形同構（graph isomorphism）階段進行驗證，亦即比較設計圖（schematic）及佈局（layout）的差異。但隨著產業進入數位邏輯時代（digital logic），同構的做法愈發侷限，相同的功能已可透過其他方法取代（non-isomorphic）。因此，LVS的改善進程便依等價驗證（equivalence checking）的方向發展，毋須再確認同構性（isomorphism）。

電路佈局驗證工具
電路佈局驗證工具藉由識別並讀取佈局中代表電子元件的各種圖形以及連結，產生網表（netlist），而後將其與類似或原始的設計圖/電路圖網表加以比較。 

驗證的過程包含有3個步驟:
 參數萃取（Extraction）: 驗證工具須先讀取數據檔案，其中主要為各層電路佈局資料，並經過以區域為基礎（area based）的邏輯演算法（logic operations）來測定、定義並參數化佈局結構中各種半導體元件所代表的用途，當中亦包括各種單位的連結運算。
 數據還原（Reduction）: 工具的運作在此階段會將萃取出來的參數合併並輸出為一個以佈局（layout）為來源的網表（netlist），同時亦產生一個以設計圖 （schematic）為來源的網表（netlist）。
 差異比對（Comparison）: 最後將２個不同來源的網表（netlist）執行差異比較，若結果顯示二表相符，則通過電路佈局驗證，此時業界常以"LVS clean"來表示此一狀態。

電路佈局驗證軟體
商用LVS驗證工具
 Assura, Dracula and PVS by Cadence Design Systems
 L-Edit LVS by Tanner EDA 
 Calibre by Mentor Graphics 
 Quartz LVS by Magma Design Automation 
 IC Validator LVS by Synopsys
 Hercules LVS by Synopsys
 VERI and HVERI by Zeni EDA 
 iLVS by JEDAT (Japan EDA Technologies) 

Category:電子設計自動化