总线周期

总线周期(Bus cycle)指CPU通过总线和存储器或I/O接口进行一次数据传输所需要的时间。通常为四个或更多时钟周期组成。

总线周期=T1+T2+T3+【n*Tw】+T4

 T1：输出存储器地址或I/O地址
 T2：输出控制信号
 T3和Tw（Tw 为附加时钟周期，代表CPU 处于 Wait states，可插入在T3与T4之间）：总线持续操作，并检测READY来决定是否延长时序
 T4：完成数据传输

总线周期与总线上连接的设备密切相关。一般情况下，传统总线，通常为同步总线，其总线周期取决于最慢的设备袁春风《计算机组成与体系结构 第二版》，清华大学出版社。对于异步总线而言，总线周期往往是可变的，其有非互锁、半互锁和互锁这三种实现方式。由于周期可变，在设备的速度差异较大时，能取得较高的效率。

Category:電腦架構