触发器

触发器（），中國大陆譯作「-{zh;zh-hant;zh-hans|触发器}-」、臺灣及香港譯作「-{zh;zh-hant;zh-hans|正反器}-」，是一种具有两种稳态的用于储存的元件，可記錄二进制数字信号「1」和「0」。触发器是一种雙穩態多諧振盪器（）。该电路可以通过一个或多个施加在控制输入端的信号来改变自身的状态，并会有1个或2个输出。触发器是构成时序逻辑电路以及各种复杂数字系统的基本逻辑单元。触发器和锁存器是在计算机、通讯和许多其他类型的系统中使用的数字电子系统的基本组成部分。

触发器的線路圖由逻辑门組合而成，其結構均由SR锁存器衍生而來（广义的触发器包括锁存器）。触发器可以处理輸入、輸出信號和時序脈波（CK）之间的相互影响。这里的触发器特指flip-flop，flip-flop一词主要是指具有两个状态相互翻转，例如程式语言中使用flip-flop buffer。

 触发器的種類 
正反器可以分成幾種常見的類型： SR （設置－重置，"set-reset"）, D （數據或延遲，"data" or "delay"）, T（反轉，"toggle"），和JK。 以上類型的正反器皆可用特徵方程，以現有的輸入、輸出訊號（Q），導出下個（即下個時鐘脈衝的）輸出（）。

 基本RS正反器 

（紅色代表高態，黑色代表低態）

基本RS觸发器又称RS閂（RS latch），是触发器中最简单的一种，也是各种其他类型触发器的基本组成部分。

它具有輸入端S（Set）、輸入端R（Reset）、輸出端Q與。S代表設定，當它被觸發時，Q會被設為1；R代表重設，當它被觸發時，Q會被設為0；Q和互為反相關係，兩者不能輸出相同結果。

將两个反及閘或兩個反或閘的输入端與输出端进行交叉耦合或首尾相接，即可构成一个基本RS触发器。

以反或閘組成的高態動作（輸入1時觸發）RS正反器為例，當R與S皆輸入0，回授會讓Q與保持上一次的狀態。當S輸入1且R輸入0時，輸出Q會被強制設定為1；相反的，當S輸入0且R輸入1時，輸出Q會被強制設定為0。R與S不允許同時輸入1，因為當兩者都啟動時，輸出結果Q與會同時為低電位，這與Q和互為反相的定義矛盾。

 SR閂鎖運算（高態動作）Roth, Charles H. Jr. "Latches and Flip-Flops." Fundamentals of Logic Design. Boston: PWS, 1995. Print. 狀態轉移表  激發表SRQnext  動作  Q  Qnext  S  R 0  0  Q  保持000X 0  1  0  重置0110 1  0  1  設置1001 1  1  X  不允許的輸入11X0

特徵方程为，且RS=0。

 D型正反器 

D型触发器有一個輸入、一個輸出和一個時脈輸入，當時脈由0轉為1時，輸出的值會和輸入的值相等。此類触发器可用於防止因為噪声所帶來的錯誤，以及通过管线增加處理數據的數量。

真值表如下:
DCKQQnext0↑X01↑X1X0(1)00X0(1)11

 JK正反器 


JK触发器由傑克·基爾比（Jack Kilby）發明，因此得名。

JK触发器設有兩個輸入，其輸出的值由以下的算式來決定。

JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，輸出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。

對應表如下:

 JK正反器運算 狀態轉移表 激發表JK CK  動作  Qnext  Q Qnext動作 J  K 0  0  ↑  保持  Q 00不變0X 0  1  ↑  重置  0 01設置1X 1  0  ↑  設置  1 10重置X1 1  1  ↑  反轉  Q 11不變X0 X  X  0(1)  保持  Q

 T型正反器 

T触发器（Toggle Flip-Flop，or Trigger Flip-Flop）設有一個數據輸入端和輸出端。當時脈由0轉為1時：如果输入端T为1，則输出端的状态Q发生反转；如果输入端T为0，則输出端的状态Q保持不变。把JK触发器的J和K輸入點連接在一起，即構成一個T触发器。

因此T觸發器的算式為：

T正反器運算狀態轉移表 激發表       動作        動作 0  0  0  保持（無上升沿） 000不變 0  1  1  保持（無上升沿） 110不變 1  0  1  反轉 011反相 1  1  0  反轉 101反相

 同步触发器 

在一个较为复杂的数字系统中，需要多个触发器翻转时间同步，这时候需要附加门控电路而构成同步触发器。

 主从触发器 
为了防止空翻现象对触发器实际工作的影响，主从结构触发器被研制出来。

 主从RS触发器 
它由两个同步RS触发器以及一个反相器所构成。

 主从JK触发器 
由于主从RS触发器对输入信号有所约束（R跟S不能同时为1），又开发出了主从JK触发器。

 時序考量 
 建立時間（setup time）是指數據在被採樣時鐘邊沿採樣到之前，需保持穩定的最小時間。
 維持時間（hold time）是指數據在被採樣時鐘邊沿採樣到之後，需保持穩定的最小時間。

在正反器的數據手冊一般會標示元件的建立時間（tsu）及維持時間（th），一般會是以奈秒（ns）為單位，有些先進的正反器可以到數百皮秒（ps）。若數據及控制輸入從採樣時鐘邊沿之前就維持定值，且時間超過建立時間，在採樣時鐘邊沿之後就維持定值，且時間也超過維持時間，可以避免正反器的亞穩態現象。

 参见 

 複振器
 正回饋
 死锁
 继电器
 静态随机存取存储器
 取樣保持
 施密特触发器

 参考资料 
  (This paper explains the interdependence of setup time, hold time, and clock-to-q delay and shows how to use it for pessimism reduction in static timing analysis.)



 外部链接 

 FlipFlop Hierarchy, shows interactive flipflop circuits.
 The J-K Flip-Flop 

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