SPARC64 V

SPARC64 V, med kodenavnet «Zeus», var en 64-bit mikroprosessor som ble lansert av det japanske selskapet Fujitsu i desember 2001.Mariko Sakamato, Akira Katsuno, Aiichiro Inoue, Takeo Asakawa, Ueno Haruhiko, Mortia Kuniki, Kimura Yasunori:  Microarchitecture and Performance Analysis of a SPARC-V9 Microprocessor for Enterprise Server Systems, Proceedings of the 9th International Symposium on High-Performance Computer Architecture, 2003, side. 141–152. Prosessoren ble lansert i hastigheter på 1100 og 1350 Mhz.

Ved lanseringen hadde SPARC64 V høyere klokkefrekvens enn noen annen SPARC-prosessorer, og ble kåret til den hittil raskeste SPARC-prosessor av Standard Performance Evaluation CorporationKevin Krewell: Fujitsu's SPARC64 V Is Real Deal, Microprosessor Report, 21. oktober 2002

SPARC64 V var en implementasjon av spesifikasjonen SPARC Versjon 9, og ble benyttet av Fujitsu i deres PRIMEPOWER servere.

HAL SPARC 64 V
Forgjengeren til SPARC64 V ble utviklet av HAL Computer Systems. HAL SPARC64 V var superskalær og benyttet en spekulativ utførelse i likhet med Intel Pentium Pro. Den hadde en svært rask 8 KB nivå-1 cache RAM for data, og en nivå-1 cache RAM for instruksjoner, en integrert nivå-2 cache RAM for data og en annen for instruksjoner. HAL SPARC64 V bestod av 65 millioner transistorer, produsert av Fujitsus CS85 prosess med 0,17 µm 6-lags kobber CMOS. Størrelsen var 380 mm².

Lanseringen av prosessoren ble kansellert da HAL Computer Systems ble nedlagt i midten av 2001. I stedet lanserte Fujitsu SPARC64 V.

SPARC64 V
SPARC64 V var en fire-veis superskalær mikroprosessor med out of order execution, basert på mikroposessoren Fujitsu GS8900.Fujitsu Limited: SPARC64 V Processor For UNIX Server, august 2004 Den bestod av to heltallsenheter og 2 desimaltallsenheter.

SPARC64 V hadde 128 KB nivå-1 data cache og 128 KB nivå-1 instruksjons cache integrert i brikken. Den integrerte data cache kommuniserte med prosessoren via en 256-bit buss; 128-bit av denne bussen ble brukt av data cachen til å skrive til nivå-2 cache.
Prosessoren hadde også en intern kontroller for ekstern nivå-2 cache, som kunne være 1 MB eller 2 MB.

Databussen mot minnet var 128-bit og opererte i 260 MHz. Den kunne kjøre i single-data rate (SDR) og gi en overføringshastighet på 4.16 GB/s, eller i double data rate (DDR) – tilsvarende 520 MHz, og  gi en overføringshastighet på 8.32 GB/s.

SPARC64 V hadde en 11-trinns pipe og hentet inntil åtte instruksjoner fra instruksjons-cachen av gangen i trinn 1, og plasserte dem i et instruksjonsbuffer med 48 innganger. I trinn 2 ble fire instruksjoner hentet fra bufferet, dekodet og overført til de rette reservestasjonene. SPARC64 V hadde seks reservestasjoner, to for heltalssenhetene (2x8 innganger), en for adressegeneratoren (8 innganger), to for desimaltallsenhetene (2x8 innganger) og en for branch instruksjoner. Reservestasjonene kunne ordne instruksjoner gjennom spekulativ utførelse og starte seks instruksjoner før prosessoren visste hvilke av disse som skulle utføres under et betinget hopp.

I trinn 7 ble register-filene lest, åtte register-vinduer for heltallsenhetene og egne registre for desimaltallsenhetene. I trinn 9 ble utførelsen av instruksjonene innledet. SPARC64 V hadde seks utførende enheter: To for heltall, to for lesing og skriving, og to for desimaltall. De to heltallsenhetene ble kalt EXA and EXB. Begge hadde en aritmetisk logisk enhet og en enhet for shift, men bare EXA hadde enheter for multiplikasjon og divisjon. Lesing og skriving ble foretatt av de to adressegeneratorene AGA og AGB, som kalkulerte virtuelle adresser.

De to desimaltallsenhetene ble kalt FLA og FLB. FLA var tilknyttet en grafikk enhet som kunne utføre Visual Instruction Set, et sett med SIMD-instruksjoner som Sun Microsystems hadde lansert i UltraSPARC.

I trinn 10 var instruksjonene klare til å utføres. SPARC64 V kunne utføre fire instruksjoner per klokkesyklus. I trinn 11 ble resultatene skrevet til register-filen, hvor de ble tilgjengelige for programvaren.

SPARC64 V bestod av 191 millioner transistorer, herav 19 millioner i logiske kretser.Hisashige Ando et. Al: A 1.3GHz Fifth Generation SPARC64 Microprocessor, Volume 38, Issue 11, november 2003, side 1896–1905 Den var fabrikkert av en ikke navngitt produsent i en 130 nanometers, 8-lags kobber CMOS-prosess. Størrelsen var 18.14 x 15.99 mm, eller 290 mm².

Ved 1.3 GHz hadde SPARC64 V et effekt-forbruk på 34.7 Watt. På Fujitsu PrimePower serverne ble prosessoren overklokket til 1.35 GHz, og hadde i praksis et effekt-forbruk på 45 Watt.

SPARC64 V+

SPARC64 V+, med kodenavnet «Olympus-B», ble lansert av Fujitsu i september 2004 som en videreutvikling av SPARC64 V. Nivå-2 cache-RAM ble utvidet fra 1 eller 2 MB til 3 eller 4 MB. I tillegg ble klokkefrekvensen øket.

Den første SPARC64 V+ kjørte i 1890 MHz, og ble lansert i september 2004 for Fujitsu PrimePower 650 and 850. I desember 2004 ble en 1820 Mhz versjon lansert i PrimePower 2500. I februar 2006 ble det introdusert fire utgaver: 1650 og 1980 MHz med 3 Mb nivå-2 cache for modellene PrimePower 250 og 450, og 2080 og 2160 MHz med 4 MB  nivå-2 cache for modellene  PrimePower 650, 850 og 2500.Timothy Prickett Morgan: Fujitsu-Siemens Cranks the Clock on Sparc V Chips for PrimePowers, The Unix Guardian, Volume 3, Number 5, 9. februar 2006

SPARC64 V+ inneholder omkring 400 millioner transistorer, fabrikkert med produsert av Fujitsu i en 90 nanometers, 10-lags kobber CMOS prosess. Størrelsen er 18.46 x 15.94 mm, eller 294.25 mm².

Referanser

Kategori:SPARC
Kategori:Fujitsu mikroprosessorer
Kategori:IT-relaterte introduksjoner i 2001
Kategori:IT-relaterte introduksjoner i 2004