VHDL

VHDL (sing. VHSIC Hardware Description Language, diterjemahkan bahasa penghuraian perkakasan litar berkelajuan sangat tinggi) ialah sebuah bahasa penghuraian perkakasan yang selalunya digunakan untuk bahasa entri-rekaan untuk FPGA ,CPLD dan litar bersepadu penggunaan khusus (ASIC) di dalam pengautomatan rekabentuk elektronik bagi litar digit.
Verilog juga adalah bahasa penghuraian perkakasan seperti VHDL , tetapi digunakan secara meluas die USA , dan VHDL pula merupakan bahasa utama digunakan di Europa .

VHDL dicipta untuk membantu dalam penghasilan litar yang semakin kompleks . Ini selaras dengan Hukum Moore yang meramalkan bilangan transistor di dalam cip meningkat 2 kali ganda dalam setiap 18 bulan . VHDL digunakan dengan meluas di bidang Pemprosesan isyarat digital di mana kelajuan pemprosesan data memainkan peranan utama.

VHDL