유사 동기식 디지털 계위

유사 동기식 디지털 계위(Plesiochronous digital hierarchy, PDH)는 광섬유 및 마이크로파 무선 시스템과 같은 디지털 전송 장비를 통해 대량의 데이터를 전송하는 데 사용되는 통신 네트워크 기술이다. 유사 동기(준동기)라는 용어는 그리스어 plēsios (가까운)와 chronos (시간)에서 파생되었으며, PDH 네트워크가 네트워크의 여러 부분이 거의 완벽하게 동기화되지 않은 상태로 실행된다는 사실을 나타낸다.

백본 전송 네트워크는 2000년 전후 10년 동안 PDH 네트워크를 동기식 디지털 계위(SDH) 또는 동기식 광통신 (SONET) 장비로 대체했다. 이 장비의 플로팅 페이로드는 PDH 네트워크 기술의 더 엄격한 타이밍 요구 사항을 완화했다. 1998년 북미에서만 45억 달러의 비용이 들었다. p. 171.

PDH는 명목상 동일한 속도로 실행되지만 명목 속도 주변에서 속도에 약간의 변화를 허용하는 데이터 스트림 전송을 허용한다. 비유적으로, 두 개의 시계는 명목상 동일한 속도로 실행되며 매분 60초를 기록한다. 그러나 시계 사이에 정확히 동일한 속도로 실행됨을 보장하는 링크는 없으며, 하나가 다른 하나보다 약간 더 빠르게 실행될 가능성이 높다.

구현

데이터 전송 속도는 데이터를 생성하는 장비의 클럭에 의해 제어된다. 속도는 2048 kbit/s의 ±50 ppm까지 허용된다(ITU-T 권고에 따름). 이는 서로 다른 데이터 스트림이 서로 약간 다른 속도로 실행될 수 있음을 의미한다.

여러 데이터 스트림을 하나의 공통 전송 매체를 통해 한 곳에서 다른 곳으로 전송하려면 이들을 4개 그룹으로 다중화한다. 4개의 데이터 스트림 각각이 반드시 동일한 속도로 실행되는 것은 아니므로, 약간의 보상이 도입되어야 한다. 일반적으로 다중화기는 4개의 들어오는 2.048 Mbit/s 데이터 스트림에서 데이터를 가져와 각 스트림을 버퍼 저장소를 통해 2.112 Mbit/s 스트림으로 공급하며, 각 프레임에 일련의 고정된 간격을 남긴다.

따라서 데이터 속도는 2.112 Mbit/s × (프레임의 비트 수 – 간격 수)/(프레임의 비트 수)이다.

이는 2.048 Mbit/s + 50ppm보다 약간 크다. 추가 간격이 추가되면 2.048 Mbit/s – 50ppm보다 약간 작아진다. 따라서 평균적으로 일부 프레임에 간격을 추가하고 다른 프레임에는 추가하지 않음으로써 데이터 속도를 들어오는 속도와 정확히 같게 만들 수 있다. 이 추가 간격은 프레임의 고정된 위치에 있으며 "스터핑 가능한 비트"라고 한다. 데이터가 포함되어 있지 않으면, 즉 간격이면 "스터핑"된다. 이제 4개의 데이터 스트림의 데이터는 동기화된 2.112 Mbit/s의 4개의 데이터 스트림에 포함되며, 스트림 #1에서 1비트를 가져오고, 이어서 스트림 #2, #3, #4 등에서 1비트를 가져옴으로써 8.448 Mbit/s의 단일 스트림으로 쉽게 다중화될 수 있다. 고정된 간격 중 일부는 다중 해제기가 각 프레임의 시작을 식별할 수 있도록 동기화 워드를 수용하고, 다른 일부는 스터핑 가능한 비트가 스터핑되었는지 또는 데이터가 포함되었는지 여부를 알려주는 각 스트림의 제어 비트를 포함한다. 그런 다음 프로세스는 다중 해제기에 의해 역전될 수 있으며 이전과 정확히 동일한 비트 속도로 4개의 데이터 스트림이 생성된다. 타이밍 불규칙성은 위상 고정 루프를 사용하여 해결된다.

이 방식은 필요한 즉시 스터핑된 비트를 추가하는 것을 허용하지 않는데, 이는 스터핑 가능한 비트가 프레임의 고정된 지점에 있기 때문이다. 따라서 스터핑 가능한 비트 시간 슬롯까지 기다려야 한다. 이 대기 시간은 주파수가 임의로 낮을 수 있는, 즉 0까지 낮을 수 있는 "대기 시간 지터"를 유발하며, 따라서 위상 고정 루프의 필터링 효과에 의해 완전히 제거될 수 없다. 최악의 스터핑 비율은 2개 프레임 중 1개인데, 이는 이론적으로 0.5비트의 지터를 제공한다. 따라서 스터핑 비율은 이론적 최소 지터를 제공하도록 신중하게 선택된다. 그러나 실제 시스템에서는 스터핑 여부에 대한 실제 결정은 입력 버퍼 저장소의 읽기 주소와 쓰기 주소를 비교하여 이루어질 수 있다. 결정이 이루어지는 프레임 내 위치는 다양하며 저장소 길이에 따라 달라지는 두 번째 변수를 추가한다.

이 과정은 때때로 "펄스 정당화(pulse justification)"라고 불리는데, 이는 인쇄에서 "정당화"가 각 줄이 전체 열 너비를 차지하도록 간격을 추가하는 것을 의미하기 때문이다. 이 용어가 선호된 이유는 "...... 스터핑 가능한 비트를 스터핑하는 것"과 "대기 시간 지터는 스터핑 가능한 비트를 스터핑하기를 기다리는 동안 발생하는 지터"라는 표현이 기술적으로는 정확하지만 용어법처럼 들리기 때문이라고 믿어진다.

유사한 기술은 4개의 8Mbit/s를 함께 결합하고, 비트 스터핑 및 프레임 정렬을 추가하여 34Mbit/s를 제공하는 데 사용된다. 4개의 34Mbit/s는 140Mbit/s를 제공한다. 4개의 140Mbit/s는 565Mbit/s를 제공한다.

독립 클럭
통신 네트워크에서 독립 클럭은 노드에 위치한 자유 실행 정밀 클럭으로, 동기화에 사용된다.

노드 간 전송 지연의 변화를 수용하기 위해 설치된 가변 저장 버퍼는 전송을 제어하는 노드 클럭 간의 작은 시간 (위상 이탈을 수용할 수 있을 만큼 충분히 크게 만들어진다. 교통량은 버퍼에 저장된 자료의 일부 또는 전부를 비울 수 있도록 때때로 중단될 수 있다.

 같이 보기 
 양방향 동기화
 디지털 다중화 계위
 장치 대역폭 목록
 T 캐리어 및 E 캐리어 시스템

 각주 

분류:다중화
분류:통신 표준