10 nm 공정

반도체 제조에서 국제반도체기술 로드맵(ITRS)은 "10 나노미터 공정"을 "14 nm" 노드 다음의 MOSFET 기술 노드로 정의한다.

적어도 1997년 이후로 "공정 노드"는 순전히 마케팅 목적으로 명명되었으며, 집적 회로의 크기와는 아무런 관련이 없다. "10nm" 소자에서 게이트 길이, 금속 피치 또는 게이트 피치 어느 것도 10 나노미터가 아니다. 예를 들어, 글로벌파운드리스의 "7 nm" 공정은 인텔의 "10 nm" 공정과 치수적으로 유사하다. TSMC와 삼성의 "10 nm" 공정은 트랜지스터 밀도 면에서 인텔의 "14 nm" 공정과 "10 nm" 공정 사이에 있다. 트랜지스터 밀도(제곱 밀리미터당 트랜지스터 수)는 트랜지스터 크기보다 더 중요하다. 왜냐하면 더 작은 트랜지스터가 더 이상 반드시 성능 향상이나 트랜지스터 수 증가를 의미하지 않기 때문이다.

모든 생산 "10 nm" 공정은 FinFET(핀 전계 효과 트랜지스터) 기술을 기반으로 하며, 이는 평면 규소 CMOS 기술의 비평면적 진화인 멀티게이트 MOSFET 기술의 한 유형이다. 삼성은 2013년에 멀티 레벨 셀(MLC) 플래시 메모리 칩을 위한 "10 nm급" 칩 생산을 시작했으며, 이어서 2016년에는 10 nm 공정을 사용하는 SoC를 생산했다. TSMC는 2016년에 "10 nm" 칩의 상업적 생산을 시작했으며, 인텔은 이후 2018년에 "10nm" 칩 생산을 시작했다.

 배경 
ITRS의 이 기술 노드에 대한 원래 명칭은 "11 nm"였다. 2007년 로드맵에 따르면, 2022년까지 DRAM의 하프 피치(즉, 배열에서 동일한 특징 간 거리의 절반)는 11 nm로 예측되었다.

2008년, 당시 인텔의 최고기술책임자였던 팻 겔싱어는 인텔이 "10 nm" 노드에 대한 '명확한 경로'를 보고 있다고 말했다.

2011년, 삼성은 다음 해에 "10nm" 공정을 도입할 계획을 발표했다. 2012년, 삼성은 "10nm" 공정을 사용하여 생산되는 eMMC 플래시 메모리 칩을 발표했다.

2018년 현재, 일반적으로 이해되는 "10 nm"는 삼성에서만 대량 생산되고 있었다. 글로벌파운드리스는 "10 nm"를 건너뛰었고, 인텔은 수율 문제로 아직 "10 nm" 대량 생산을 시작하지 않았으며, TSMC는 "10 nm"를 단명할 노드로 간주하여 주로 2017년부터 2018년까지 애플용 프로세서에 전념하고 2018년에는 "7 nm"로 넘어갔다.

또한 파운드리가 마케팅하는 "10 nm"와 DRAM 회사가 마케팅하는 "10 nm" 사이에는 구별이 필요하다.

 기술 생산 역사 
2013년 4월, 삼성은 "10nm급" 공정을 사용하여 멀티 레벨 셀(MLC) 플래시 메모리 칩의 대량생산을 시작했다고 발표했다. 탐스 하드웨어에 따르면, 삼성은 이를 "10-nm와 20-nm 사이의 공정 기술 노드"로 정의했다. 2016년 10월 17일, 삼성전자는 "10 nm"로 SoC 칩의 대량 생산을 발표했다. 당시 이 기술의 주요 발표된 과제는 금속층을 위한 트리플 패터닝이었다.

TSMC는 2016년 초에 "10 nm" 칩의 상업적 생산을 시작했으며, 2017년 초에 대량 생산으로 전환했다.

2017년 4월 21일, 삼성은 자사의 "10 nm" 프로세서 버전을 사용한 갤럭시 S8 스마트폰을 출하하기 시작했다. 2017년 6월 12일, 애플은 TSMC에서 생산된 "10 nm" FinFET 공정을 사용한 애플 A10X 칩으로 구동되는 2세대 아이패드 프로 태블릿을 출시했다.

2017년 9월 12일, 애플은 TSMC에서 "10 nm" FinFET 공정으로 제조된 64비트 ARM 기반 시스템 온 칩, 애플 A11을 발표했다. 이 칩은 87.66 mm2 다이에 43억 개의 트랜지스터를 포함한다.

2018년 4월, 인텔은 "10 nm" 주류 CPU의 대량 생산이 2019년 언젠가로 지연될 것이라고 발표했다. 7월에는 정확한 시기가 휴가 시즌으로 더 구체화되었다. 그러나 그 동안 그들은 저전력 "10 nm" 모바일 칩을 출시했지만, 중국 시장 전용이었고 칩의 대부분이 비활성화되었다.

2018년 6월 VLSI 2018에서 삼성은 "11LPP"와 "8LPP" 공정을 발표했다. "11LPP"는 삼성 "14 nm" 및 "10 nm" 기술을 기반으로 한 하이브리드였다. "11LPP"는 "14LPP"와 같은 "20 nm" BEOL이 아니라 "10 nm" BEOL을 기반으로 했다. "8LPP"는 "10LPP" 공정을 기반으로 했다.

엔비디아는 2020년 9월 지포스 30 시리즈 GPU를 출시했다. 당시 이들은 삼성의 "8 nm" 공정의 맞춤형 버전인 "삼성 8N"으로 만들어졌으며, 트랜지스터 밀도는 44.56 제곱밀리미터당 백만 트랜지스터였다.

 공정 노드 
 파운드리 
 ITRS 로직 소자기본 규칙 (2015) 삼성 TSMC 인텔 공정이름 16/14 nm 11/10 nm 10LPE(10 nm)  10LPP(10 nm)  8LPP(8 nm)  8LPU(8 nm)  8LPA(8 nm)  8N 10FF(10 nm) 10nm  10nm SF(10 nm) 트랜지스터 밀도 (MTr/mm2) 51.82  61.18    55.7552.51 60.41 (100.76) 트랜지스터게이트 피치 (nm) 70 48 68  64    64/68 66 54 인터커넥트 피치 (nm) 56 36 51  colspan="2"      44 36 트랜지스터 핀 피치 (nm) 42 36 42    42 36 34 트랜지스터 핀 높이 (nm) 42 42 49  44    48 42 53 생산 연도 2015 2017       2019년 생산     2017년 생산  (캐넌 레이크)  (타이거레이크)

트랜지스터 게이트 피치는 CPP(contacted poly pitch)라고도 하며 인터커넥트 피치는 MMP(minimum metal pitch)라고도 한다. 삼성은 "10 nm" 공정이 64 nm 트랜지스터 게이트 피치와 48 nm 인터커넥트 피치를 가진다고 보고했다. TSMC는 "10 nm" 공정이 64 nm 트랜지스터 게이트 피치와 42 nm 인터커넥트 피치를 가진다고 보고했다. Tech Insights의 추가 조사 결과 이 값들조차도 거짓으로 밝혀져 이에 따라 업데이트되었다. 또한, 삼성의 "10 nm" 공정의 트랜지스터 핀 높이는 SEMICON Taiwan 2017에서 MSSCORPS CO에 의해 업데이트되었다. 글로벌파운드리스는 "10 nm" 노드가 단명할 것이라고 믿었기 때문에 개발하지 않기로 결정했다. 삼성의 "8 nm" 공정은 당시 회사의 마지막 DUV 리소그래피 전용 공정이었다.

 DRAM "10 nm 급" 

DRAM 산업에서 "10 nm급"이라는 용어가 자주 사용되며, 이 치수는 일반적으로 활성 영역의 하프 피치를 나타낸다. "10 nm" 파운드리 구조는 일반적으로 훨씬 더 크다.

일반적으로 "10 nm급"은 10-19 nm 특징 크기를 가진 DRAM을 의미하며, 에 처음 도입되었다. 2020년 현재 "10 nm급" DRAM은 세 가지 세대가 있다: 1x nm (19-17 nm, 1세대); 1y nm (16-14 nm, 2세대); 그리고 1z nm (13-11 nm, 3세대). 3세대 "1z" DRAM은 삼성에 의해 에 처음 도입되었으며, 처음에는 EUV 리소그래피를 사용하지 않고 ArF 리소그래피를 사용하여 생산될 것이라고 명시되었다. 후속 생산에서는 EUV 리소그래피를 사용했다.

1z를 넘어 삼성은 다음 노드(4세대 "10 nm급") DRAM을 "D1a"(당시 2021년에 생산될 것으로 예상됨)로 명명했으며, 그 다음은 "D1b"(당시 2022년에 생산될 것으로 예상됨)로 명명했다. 반면 마이크론은 후속 "노드"를 "D1α"와 "D1β"로 언급했다. 마이크론은 2021년 초에 1α급 DRAM의 대량 출하를 발표했다.

 각주 

분류:국제 반도체 기술 로드맵 리소그래피 노드