3 nm 공정

반도체 제조에서 3 nm 공정은 5 nm MOSFET(금속-산화물-반도체 전계효과 트랜지스터) 기술 노드 이후의 다이 슈링크이다. 대한민국 칩 제조업체 삼성은 2022년 중반에 3GAA라는 이름의 3 nm 게이트 올 어라운드(GAA) 공정을 출하하기 시작했다. 2022년 12월 29일, 대만 칩 제조업체 TSMC는 3 nm 반도체 노드(N3)를 사용한 양산이 양호한 수율로 진행 중이라고 발표했다. "N3E"라는 이름의 향상된 3 nm 칩 공정은 2023년에 생산을 시작했을 수 있다. 미국 제조업체 인텔은 2023년에 3 nm 생산을 시작할 계획이었다.

삼성의 3 nm 공정은 멀티게이트 MOSFET 기술의 한 유형인 GAAFET(게이트 올 어라운드 전계효과 트랜지스터) 기술을 기반으로 하는 반면, TSMC의 3 nm 공정은 TSMC가 GAAFET 트랜지스터를 개발했음에도 불구하고 여전히 FinFET(핀 전계효과 트랜지스터) 기술을 사용한다. 특히, 삼성은 MBCFET(멀티 브리지 채널 전계효과 트랜지스터)라고 불리는 GAAFET의 자체 변형을 사용할 계획이다. 인텔의 공정(접미사 "nm" 없이 "Intel 3"로 불림)은 이전 공정 노드에 비해 와트당 성능, 극자외선 리소그래피 사용, 전력 및 면적 개선 측면에서 FinFET 기술의 개선, 향상 및 최적화된 버전을 사용할 것이다.

 국제 장치 및 시스템 로드맵 (2021)에 따른 예상 노드 특성 노드이름  게이트피치  금속피치  연도 5 nm 51 nm  30 nm  2020 3 nm  48 nm  24 nm  2022 2 nm  45 nm  20 nm  2025 1 nm  40 nm  16 nm  2027
"3 나노미터"라는 용어는 트랜지스터의 실제 물리적 특징(예: 게이트 길이, 금속 피치 또는 게이트 피치)과 직접적인 관련이 없다. IEEE 표준 협회 산업 연결에서 발표한 국제 장치 및 시스템 로드맵의 2021년 업데이트에 포함된 예측에 따르면, 3 nm 노드는 접촉 게이트 피치 48 나노미터와 가장 촘촘한 금속 피치 24 나노미터를 가질 것으로 예상된다.

그러나 실제 상업적 관행에서 3 nm는 주로 개별 마이크로칩 제조업체(파운드리)가 증가된 트랜지스터 밀도(즉, 더 높은 수준의 소형화), 향상된 속도 및 감소된 전력 소비 측면에서 새롭고 개선된 실리콘 반도체 칩 세대를 지칭하는 마케팅 용어로 사용된다. 3 nm 노드를 정의하는 숫자에 대해 다양한 제조업체 간에 산업 전반의 합의는 없다., according to which "There is not yet a
consensus on the node naming across different foundries and integrated device manufacturers (IDMs)". 일반적으로 칩 제조업체는 비교를 위해 자체 이전 공정 노드(이 경우 5 nm 노드)를 참조한다. 예를 들어, TSMC는 3 nm FinFET 칩이 동일한 속도에서 전력 소비를 25~30% 줄이고, 동일한 전력량에서 속도를 10~15% 높이며, 이전 5 nm FinFET 칩에 비해 트랜지스터 밀도를 약 33% 증가시킬 것이라고 밝혔다. 반면, 삼성은 3 nm 공정이 이전 5 nm 공정에 비해 전력 소비를 45% 줄이고, 성능을 23% 향상시키며, 표면적을 16% 줄일 것이라고 밝혔다. EUV 리소그래피는 3 nm에서 멀티패터닝의 필수적인 사용으로 이어지는 새로운 도전에 직면한다.

 역사 
 연구 및 기술 데모 
2003년, NEC의 연구팀은 PMOS 논리 및 NMOS 논리 공정을 사용하여 채널 길이 3 nm의 최초 MOSFET을 제작했다. 2006년, 한국과학기술원(KAIST)과 국립 나노팹 센터의 한 팀은 게이트 올 어라운드(GAAFET) 기술을 기반으로 한 세계에서 가장 작은 나노일렉트로닉스 장치인 3 nm 폭의 멀티게이트 MOSFET을 개발했다.

 상업화 역사 
2016년 후반, TSMC는 약 157억 달러의 공동 투자를 통해 5 nm–3 nm 노드 파운드리를 건설할 계획을 발표했다.

2017년, TSMC는 대만의 타이난 과학 공원에 3 nm 파운드리 건설을 시작할 것이라고 발표했다. TSMC는 2023년에 3 nm 공정 노드의 양산을 시작할 계획이다.

2018년 초, IMEC와 케이던스는 극자외선 리소그래피(EUV)와 193 nm 액침 노광을 사용하여 3 nm 테스트 칩을 테이프 아웃했다고 밝혔다.

2019년 초, 삼성은 나노시트를 사용하는 자체 MBCFET 트랜지스터 구조를 사용하여 2021년에 3 nm 노드에서 3 nm GAAFET(게이트 올 어라운드 장효과 트랜지스터)를 제조할 계획을 발표했다. 이는 7 nm에 비해 35%의 성능 향상, 50%의 전력 감소 및 45%의 면적 감소를 제공한다. 삼성의 반도체 제조 로드맵에는 8, 7, 6, 5, 4 nm 노드 제품도 포함되었다.

2019년 12월, 인텔은 2025년에 3 nm 생산을 계획한다고 발표했다.

2020년 1월, 삼성은 세계 최초의 3 nm GAAFET 공정 시제품 생산을 발표했으며, 2021년에 대량 생산을 목표로 한다고 밝혔다.

2020년 8월, TSMC는 N5 공정을 개선한 것이 아니라 새로운 "N3" 공정의 세부 사항을 발표했다. N3 공정은 N5 공정에 비해 성능이 10~15%(1.10~1.15배) 증가하거나 전력 소비가 25~35%(1.25~1.35배) 감소하며, 논리 밀도는 1.7배 증가(스케일링 팩터 0.58), SRAM 셀 밀도는 20% 증가(스케일링 팩터 0.8), 아날로그 회로 밀도는 10% 증가할 것으로 예상된다. 많은 설계에 논리보다 훨씬 많은 SRAM(일반적인 비율은 SRAM 70%, 논리 30%)이 포함되어 있으므로, 다이 축소는 약 26%에 불과할 것으로 예상된다. TSMC는 2022년 하반기에 양산을 계획하고 있었다.

2021년 7월, 인텔은 새로운 공정 기술 로드맵을 발표했다. 이에 따르면 인텔 3 공정(이전에는 인텔 7+로 명명)은 회사의 두 번째 EUV 사용 노드이며, 인텔의 RibbonFET 트랜지스터 아키텍처로 전환하기 전 마지막 FinFET 사용 노드로, 2023년 하반기에 제품 제조 단계에 진입할 예정이다.

2021년 10월, 삼성은 이전 계획을 조정하여 2022년 상반기에 3 nm 기반 칩 설계를 양산하기 시작할 예정이며, 3 nm의 2세대는 2023년에 나올 것으로 예상한다고 발표했다.

2022년 6월, TSMC 기술 심포지엄에서 회사는 2023년 하반기 양산 예정인 N3E 공정 기술의 세부 사항을 공개했다. 이는 TSMC N5 v1.0 공정 기술에 비해 1.6배 높은 논리 트랜지스터 밀도, 1.3배 높은 칩 트랜지스터 밀도, 동일 전력에서 10~15% 높은 성능 또는 동일 성능에서 30~35% 낮은 전력 소모, 그리고 블록 내에서 트랙 높이가 다른 라이브러리를 혼합할 수 있는 FinFLEX 기술 등을 제공한다. TSMC는 또한 3 nm 공정 제품군의 새로운 멤버인 고밀도 변형 N3S, 고성능 변형 N3P 및 N3X, RF 애플리케이션용 N3RF를 소개했다.

2022년 6월, 삼성은 GAA 아키텍처를 적용한 3 nm 공정 기술을 사용하여 저전력, 고성능 칩의 "초기" 생산을 시작했다. 산업 소식통에 따르면, 퀄컴은 삼성으로부터 3 nm 생산 능력의 일부를 예약했다.

2022년 7월 25일, 삼성은 중국 암호화폐 채굴 회사 PanSemi에 3 nm GAA 칩의 첫 출하를 축하했다. 새로 도입된 3 nm MBCFET 공정 기술은 불특정 5 nm 공정 기술에 비해 16% 높은 트랜지스터 밀도, 23% 높은 성능 또는 45% 낮은 전력 소모를 제공하는 것으로 밝혀졌다. 2세대 3 nm 공정 기술의 목표는 최대 35% 높은 트랜지스터 밀도, 전력 소모를 최대 50%까지 추가로 줄이거나 성능을 30%까지 높이는 것이다.

2022년 12월 29일, TSMC는 3 nm 공정 기술 N3를 사용한 양산이 양호한 수율로 진행 중이라고 발표했다. 회사는 2023년 하반기에 N3E라고 불리는 개선된 3 nm 공정 기술을 사용하여 대량 생산을 시작할 계획이다.

2022년 12월 IEDM 2022 콘퍼런스에서 TSMC는 3 nm 공정 기술에 대한 몇 가지 세부 사항을 공개했다. N3의 접촉 게이트 피치는 45 nm, N3E의 최소 금속 피치는 23 nm이며, SRAM 셀 면적은 N3의 경우 0.0199 μm2, N3E의 경우 0.021 μm2(N5와 동일)이다. N3E 공정의 경우, 설계에 사용된 셀의 핀 수에 따라 N5 2-2 핀 셀과 비교하여 면적 스케일링은 0.64배에서 0.85배까지, 성능 향상은 11%에서 32%까지, 에너지 절약은 12%에서 30%까지이다(수치는 Cortex-A72 코어를 기준으로 함). TSMC의 FinFlex 기술은 단일 칩 내에서 핀 수가 다른 셀을 혼합하여 사용할 수 있게 한다.

IEDM 2022에서 발표한 반도체 산업 전문가 딕 제임스는 TSMC의 3 nm 공정이 핀 높이, 게이트 길이 및 트랜지스터당 핀 수(단일 핀)에 한계에 도달했기 때문에 점진적인 개선만을 제공한다고 언급했다. 단일 확산 차단, 활성 게이트 위 접촉 및 FinFlex와 같은 기능이 구현된 후에는 FinFET 기반 공정 기술의 개선 여지가 없을 것이다.

2023년 4월, TSMC는 기술 심포지엄에서 이전에 도입했던 N3P 및 N3X 공정에 대한 세부 정보를 공개했다. N3P는 N3E에 비해 5% 더 빠른 속도 또는 5–10% 낮은 전력 및 1.04배 높은 "칩 밀도"를 제공하며, N3X는 N3P와 동일한 밀도를 유지하면서 약 3.5배 높은 누설 전류를 대가로 5% 속도 향상을 제공한다. N3P는 2024년 하반기에 양산에 들어갈 예정이며, N3X는 2025년에 뒤따를 것이다.

2023년 7월, 반도체 산업 연구 회사 테크인사이츠는 삼성의 3 nm GAA(게이트 올 어라운드) 공정이 중국 제조업체 마이크로비티의 암호화폐 채굴 ASIC(Whatsminer M56S++)에 적용된 것을 확인했다고 밝혔다.

2023년 9월 7일, 미디어텍과 TSMC는 미디어텍이 첫 3 nm 칩을 개발했으며, 2024년에 대량 생산을 시작할 예정이라고 발표했다.

2025년 5월 22일, 샤오미는 샤오미 15S Pro 폰과 샤오미 패드 7 울트라에 탑재된 자사의 첫 3 nm 칩 XRING O1을 발표했으며, 이는 TSMC N3E 공정으로 대량 생산될 예정이다.

 3 nm 공정 노드 
삼성TSMC 인텔 공정 이름 3GAESF3E 3GAPSF3 N3  (a.k.a. N3B) N3E N3P N3X 3 트랜지스터 유형MBCFETFinFET 트랜지스터 밀도 (MTr/mm2) 150 190 197 216224  SRAM 비트 셀 크기 (μm2)   0.0199 0.021     (nm) 40  45 48   50 인터커넥트 피치 (nm) 32   23   30 출시 상태       

 각주 

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 외부 링크 
 3 nm 리소그래피 공정

분류:국제 반도체 기술 로드맵 리소그래피 노드
분류:ASIC