1 nm 공정

반도체 제조에서 "1 nm 공정"은 "2 nm" 공정 노드에 이어 MOSFET(금속-산화물-반도체 전계효과 트랜지스터) 스케일링의 다음 중요한 이정표를 나타낸다. 이는 성능 향상, 트랜지스터 밀도 증가, 전력 소비 감소에 필수적이었던 집적 회로(IC) 기술의 소형화 추세를 이어간다.

"1 나노미터"라는 용어는 트랜지스터의 실제 물리적 특징(예: 게이트 길이, 금속 피치 또는 게이트 피치)과는 관련이 없다. 전기전자공학회(IEEE)에서 발행한 국제 장치 및 시스템 로드맵(International Roadmap for Devices and Systems) 2021년 업데이트에 포함된 예측에 따르면, "1 nm 노드 범위 레이블"은 42 나노미터의 접촉 게이트 피치와 16 나노미터의 가장 조밀한 금속 피치를 가질 것으로 예상된다. 최초의 1 nm 칩은 2027년에 출시될 것으로 예상된다.

 역사 
2008년, 영국 연구원들은 한 원자 두께, 10개 원자 너비의 트랜지스터를 만들었다. 이는 미래 컴퓨팅의 기반으로 언젠가 실리콘을 대체할 것으로 예측되는 그래핀에서 잘라낸 것이다. 그래핀은 벌집 모양으로 배열된 평평한 탄소 시트로 만들어진 재료이며, 유력한 후보이다. 영국 맨체스터 대학교의 한 팀은 이를 사용하여 지금까지 만들어진 가장 작은 트랜지스터 중 일부를 만들었다. 이 장치는 단지 1 nm 크기이며 몇 개의 탄소 고리만을 포함한다.Atom-thick material runs rings around silicon

2016년, 로런스 버클리 국립연구소의 연구원들은 작동하는 1나노미터 게이트를 가진 트랜지스터를 만들었다. 이 전계 효과 트랜지스터는 채널 재료로 MoS2를 사용했으며, 탄소 나노튜브는 채널을 반전시키는 데 사용되었다. 유효 채널 길이는 약 1 nm이다. 그러나 드레인-소스 피치는 훨씬 더 커서 마이크로미터 크기였다.

 연구 및 기술 시연 
2012년에는 실리콘 표면에 결합된 인 원자(두 개의 상당히 큰 전극 사이)를 사용하여 단일 원자 트랜지스터가 제작되었다. 이 트랜지스터는 180 pm 트랜지스터(인의 반데르발스 반지름)라고 할 수 있지만, 실리콘에 결합된 공유 반지름은 더 작을 가능성이 높다. 이보다 더 작은 트랜지스터를 만들려면 더 작은 원자 반지름을 가진 원소를 사용하거나 전자나 양성자와 같은 아원자 입자를 기능성 트랜지스터로 사용해야 한다.

2018년, 카를스루에 공과대학교의 연구원들은 작동하는 단일 원자 게이트를 가진 트랜지스터를 만들었다.

2024년 7월, 한국 기초과학연구원(IBS)의 반데르발스 양자 고체 연구단 조문호 단장이 이끄는 팀은 실리콘 기판 위에 1nm 미만의 너비를 가진 1차원(1D) 금속 재료의 에피택셜 성장 방법을 개발했다. 이 공정은 이러한 1D 금속을 게이트 전극으로 사용하여 2차원(2D) 반도체 논리 회로의 새로운 구조를 구축하는 데 활용되었다. IEEE의 국제 장치 및 시스템 로드맵(IRDS)은 반도체 노드 기술이 2037년경에 약 0.5nm에 도달하고 트랜지스터 게이트 길이가 약 12nm가 될 것으로 예상한다. 그러나 IBS 연구팀은 1D MTB 게이트의 전기장에 의해 변조되는 채널 폭이 3.9nm만큼 작을 수 있음을 입증하여 이러한 예측을 능가했다.

2025년 4월, 푸단 대학의 바오 원종 교수와 저우 펑 교수가 이끄는 팀은 2차원 반도체를 사용하여 1nm RISC-V 칩을 성공적으로 만들었다고 발표했다.

 각주 

분류:국제 반도체 기술 로드맵 리소그래피 노드