더블 데이터 레이트

컴퓨팅에서 더블 데이터 레이트(Double data rate, DDR)는 클럭 신호의 상승 에지와 하강 에지 모두에서 데이터를 전송하는 컴퓨터 버스를 설명하며, 따라서 클럭 주기당 두 번의 데이터 전송으로 메모리 대역폭을 두 배로 늘린다.

 개요 
클록 전자 회로를 설계하는 가장 간단한 방법은 클록 신호의 전체 사이클(상승 및 하강)마다 한 번의 전송을 수행하도록 하는 것이다. 그러나 이를 위해서는 클록 신호가 전송당 두 번 변경되는 반면, 데이터 라인은 전송당 최대 한 번만 변경되어야 한다. 높은 대역폭에서 작동할 경우, 신호 무결성 제한으로 인해 클록 주파수가 제한된다. 클록의 양쪽 에지를 사용함으로써 데이터 신호는 동일한 제한 주파수로 작동하여 데이터 전송 속도를 두 배로 높일 수 있다.

이 기술은 마이크로프로세서 프론트 사이드 버스, Ultra-3 SCSI, 확장 버스(가속 그래픽 포트, PCI-X), 그래픽 메모리(GDDR), 주 기억 장치(RDRAM과 DDR1부터 DDR5 SDRAM까지), 그리고 AMD의 애슬론 64 프로세서의 하이퍼트랜스포트 버스에 사용되어 왔다. 최근에는 높은 데이터 전송 속도가 필요한 다른 시스템에서도 사용되고 있다 예를 들어, 아날로그-디지털 변환회로(ADC)의 출력에서처럼.

DDR은 각 메모리 채널이 두 개의 RAM 모듈에 동시에 액세스하는 듀얼 채널과 혼동되어서는 안 된다. 두 기술은 서로 독립적이며, 많은 마더보드가 듀얼 채널 구성으로 DDR 메모리를 사용하여 두 가지 모두를 사용한다.

더블 또는 쿼드 데이터 레이트 펌핑의 대안은 링크를 자체 클럭으로 만드는 것이다. 이 전술은 인피니밴드와 PCI 익스프레스에 의해 선택되었다.

 대역폭과 진동수의 관계 
더블 펌핑 버스의 대역폭을 설명하는 것은 혼란스러울 수 있다. 각 클럭 에지는 '박'이라고 불리며, 사이클당 두 개의 비트(업비트 하나와 다운비트 하나)이 있다. 기술적으로 헤르츠는 초당 '사이클'의 단위이지만, 많은 사람들이 초당 '전송'의 수를 언급한다. 주의 깊은 사용법은 일반적으로 "500 MHz, 더블 데이터 레이트" 또는 "1000 MT/s"에 대해 이야기하지만, 많은 사람들이 500 MHz보다 빠르게 신호가 사이클링하지 않더라도 캐주얼하게 "1000 MHz 버스"를 언급한다.

DDR SDRAM은 바이트 단위의 전송 속도와 버스 너비의 곱인 메가바이트 단위로 버스 대역폭을 언급하는 기술을 대중화했다. 100 MHz 클럭으로 작동하는 DDR SDRAM은 DDR-200(200 MT/s 데이터 전송 속도에 따라)이라고 불리며, 이 데이터 속도로 작동하는 64비트(8바이트) 너비의 DIMM은 최대(이론적) 대역폭인 1600 MB/s에 따라 PC-1600이라고 불린다. 마찬가지로 12.8 GB/s 전송 속도의 DDR3-1600은 PC3-12800이라고 불린다.

DDR 모듈의 일반적인 명칭 예시는 다음과 같다:
 명칭  메모리 클럭  I/O 버스 클럭  전송 속도  이론적 대역폭 DDR-200, PC-1600 100 MHz  100 MHz 200 MT/s 1.6 GB/s DDR-400, PC-3200 200 MHz  200 MHz 400 MT/s 3.2 GB/s DDR2-800, PC2-6400 200 MHz  400 MHz 800 MT/s 6.4 GB/s DDR3-1600, PC3-12800 200 MHz  800 MHz 1600 MT/s 12.8 GB/sDDR4-2400, PC4-19200 300 MHz  1200 MHz 2400 MT/s 19.2 GB/s DDR4-3200, PC4-25600 400 MHz  1600 MHz 3200 MT/s 25.6 GB/sDDR5-4800, PC5-38400 300 MHz  2400 MHz 4800 MT/s 38.4 GB/s  DDR5-6400, PC5-51200 400 MHz 3200 MHz 6400 MT/s 51.2 GB/s

DDR SDRAM은 데이터 라인에서만 더블 데이터 레이트 신호 방식을 사용한다. 주소 및 제어 신호는 여전히 클럭 주기당 한 번(정확히는 클럭의 상승 에지에서) DRAM으로 전송되며, CAS 레이턴시와 같은 타이밍 매개변수는 클럭 주기로 지정된다. 일부 덜 흔한 DRAM 인터페이스, 특히 LPDDR2, GDDR5 SDRAM 및 XDR DRAM은 더블 데이터 레이트을 사용하여 명령과 주소를 전송한다. DDR5 SDRAM은 각 DIMM에 두 개의 7비트 더블 데이터 레이트 명령/주소 버스를 사용하며, 여기서 레지스터 기억기 칩은 각 메모리 칩에 14비트 SDR 버스로 변환된다.

 같이 보기 
 DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 및 DDR5 SDRAM
 GDDR SDRAM, GDDR3 SDRAM, GDDR4 SDRAM, GDDR5 SDRAM 및 GDDR6 SDRAM
 장치 대역폭 목록
 쿼드 데이터 레이트

 각주 

분류:디지털 전자공학
분류:클럭 신호