2 nm 공정

반도체 제조에서 2 nm 공정은 3 nm 공정 노드 이후의 다음 MOSFET(금속 산화물 반도체 전계효과 트랜지스터) 다이 슈링크이다.

"2 나노미터" 또는 "20 옹스트롬(인텔이 사용하는 용어)"이라는 용어는 트랜지스터의 실제 물리적 특징(예: 게이트 길이, 금속 피치 또는 게이트 피치)과는 관련이 없다. 전기전자공학자협회(IEEE)가 발행한 장치 및 시스템을 위한 국제 로드맵(International Roadmap for Devices and Systems)의 2021년 업데이트에 포함된 예상에 따르면 "2.1 nm 노드 범위 레이블"은 45나노미터의 접촉된 게이트 피치와 20나노미터의 가장 좁은 금속 피치를 가질 것으로 예상된다.

 공정  게이트 피치  금속 피치  연도 7 nm  60 nm  40 nm  2018 5 nm  51 nm  30 nm  2020 3 nm  48 nm  24 nm  2022 2 nm  45 nm  20 nm  2025 1 nm  42 nm  16 nm  2027

따라서 2 nm는 주로 반도체 산업에서 이전 3 nm 노드 세대에 비해 트랜지스터 밀도 증가(고도의 소형화), 속도 향상, 전력 소비 감소 측면에서 새롭고 개선된 칩 세대를 지칭하는 마케팅 용어로 사용된다.

TSMC는 2024년 7월에 2 nm 공정의 리스크 생산을 시작했으며, 2025년 하반기에 양산을 계획하고 있고, 삼성전자는 2025년에 생산을 시작할 계획이다. 인텔은 당초 2024년에 생산을 예상했으나 2 nm 노드를 폐기하고 더 작은 18 옹스트롬(18A) 노드를 선택했다.

배경
2018년까지 FinFET을 대체할 여러 트랜지스터 아키텍처가 제안되었으며, 대부분은 GAAFET의 개념을 기반으로 한다. 수평 및 수직 나노와이어, 수평 나노시트 트랜지스터(삼성 MBCFET, 인텔 나노리본), 수직 FET(VFET) 및 기타 수직 트랜지스터, 상보형 FET(CFET), 스택형 FET, 나노링, 육각형 와이어, 사각형 와이어 및 원형 와이어 게이트 올 어라운드 트랜지스터와 같은 여러 종류의 수평 게이트 올 어라운드 트랜지스터 및 급진적으로 다른 재료를 사용하는 네거티브 커패시턴스 FET(NC-FET)이다.

2018년 말, TSMC 회장 마크 리우(Mark Liu)는 칩 스케일링이 3 nm 및 2 nm 노드까지 계속될 것이라고 예측했다. 그러나 2019년 현재 다른 반도체 소자 전문가들은 3 nm를 초과하는 노드가 실현 가능할지 여부에 대해 결정하지 않았다. TSMC는 2019년에 2 nm 연구를 시작했으며, FinFET에서 GAAFET로 전환할 것으로 예상했다. 2021년 7월, TSMC는 2 nm 공장 건설에 대한 정부 승인을 받았다. 2020년 8월, 신주시에 2 nm 기술 연구 개발 연구소 건설을 시작했으며, 2021년까지 부분적으로 운영될 것으로 예상되었다. 2020년 9월, TSMC는 이를 확인하고 수요에 따라 타이중시에도 생산 시설을 설치할 수 있다고 밝혔다. 타이완 경제 일보(2020년)에 따르면, 2023년 말에 높은 수율의 리스크 생산이 예상되었다. 닛케이에 따르면, 당시 회사는 2023년까지 2 nm 생산 장비를 설치할 것으로 예상했다.

인텔의 2019년 로드맵은 2025년과 2027년에 각각 동등할 가능성이 있는 3 nm 및 2 nm 노드를 계획했으며, 2019년 12월에는 2029년에 1.4 nm 생산 계획을 발표했다.

2020년 말, 17개 유럽 연합 국가들이 최대 2 nm의 공정 노드 개발과 맞춤형 프로세서 설계 및 제조를 포함한 전체 반도체 산업 개발을 위한 공동 선언에 서명하고 최대 1,450억 유로의 자금을 할당했다.

2021년 5월, IBM은 게이트 길이 12 nm의 세 개의 실리콘 층 나노시트를 사용하여 2 nm급 GAAFET 트랜지스터가 포함된 칩을 생산했다고 발표했다.

2021년 7월, 인텔은 2021년부터의 공정 노드 로드맵을 공개했다. 회사는 "Intel 20A"라고 불리는 2 nm 공정 노드를 확인했으며, "A"는 0.1 나노미터에 해당하는 단위인 옹스트롬을 나타낸다. 동시에 주요 경쟁업체의 유사한 명칭과 제품 이름을 일치시키는 새로운 공정 노드 명명 체계를 도입했다. 당시 인텔의 20A 노드는 FinFET에서 게이트 올 어라운드 트랜지스터(GAAFET)로 전환하는 첫 번째 노드가 될 것으로 예상되었으며, 인텔 버전은 'RibbonFET'으로 명명되었다. 2021년 로드맵은 20A 노드의 대량 생산을 2024년으로, 18A를 2025년으로 계획했다.

2021년 10월, 삼성 파운드리 포럼 2021에서 삼성은 2025년에 MBCFET(멀티 브리지 채널 FET, GAAFET의 삼성 버전) 2 nm 공정으로 양산을 시작할 것이라고 발표했다.

2022년 4월, TSMC는 GAAFET N2 공정 기술이 2024년 말에 리스크 생산 단계에 진입하고 2025년에 생산 단계에 진입할 것이라고 발표했다. 2022년 7월, TSMC는 N2 공정 기술이 백사이드 파워 딜리버리(backside power delivery)를 특징으로 할 것으로 예상되며, 동일 전력에서 10~15% 더 높은 성능 또는 동일 성능에서 20~30% 더 낮은 전력, N3E 대비 20% 이상 더 높은 트랜지스터 밀도를 제공할 것으로 예상한다고 발표했다.

2022년 7월, 삼성은 회사의 이전에 발표된 "2GAP"(2nm Gate All-around Production)이라는 공정 기술에 대해 여러 정보를 공개했다. 이 공정은 이전 계획대로 2025년에 대량 생산에 들어갈 예정이었다. 나노시트 수는 "3GAP"의 3개에서 4개로 증가할 것으로 예상되었다. 회사는 금속화 개선에 노력했으며, 특히 2GAP 이상에 계획된 저저항 비아를 위한 "단일 결정립 금속"과 직접 식각 금속 상호 연결에 노력했다.

2022년 8월, 일본 기업 컨소시엄은 정부 지원을 받아 2 nm 칩 제조를 위한 새로운 벤처인 라피더스에 자금을 지원했다. 라피더스는 2022년 12월에 IMEC 및 IBM과 계약을 체결했다.

2023년 4월, TSMC는 기술 심포지엄에서 2 nm 기술 플랫폼의 두 가지 공정을 더 소개했다. "N2P"는 후면 전력 공급을 특징으로 하며 2026년에 계획되어 있으며, "N2X"는 고성능 응용 프로그램을 위한 것이다. 또한 N2 공정에서 고성능 표준 라이브러리를 사용하여 제작된 ARM Cortex-A715 코어는 동일 전력에서 16.4% 더 빠르거나 동일 속도에서 37.2%의 전력을 절약하거나 3-2 핀 라이브러리를 사용하여 N3E에서 제작된 코어에 비해 동일 전압(0.8 V)에서 동시에 약 10% 더 빠르고 약 20%의 전력을 절약하는 것으로 밝혀졌다.

2024년 9월, 인텔은 더 이상 20A 공정 노드를 진행하지 않고 18A 개발에 집중할 것이라고 발표했다. 인텔은 20A의 생산을 피하면 5억 달러 이상을 절약할 수 있다고 예상했다. 인텔은 20A 공정에서 RibbonFET 게이트 올 어라운드(GAA) 아키텍처와 PowerVia 백사이드 파워 딜리버리(backside power delivery)를 성공적으로 구현하여 18A 개발을 가속화했다고 언급했다. 인텔 20A를 사용할 예정이었던 인텔의 애로우 레이크 프로세서 제품군은 대신 "외부 파트너"로부터 다이를 조달하고 인텔이 패키징할 예정이다.

 2 nm 공정 노드 
 삼성전자  
   TSMC 인텔 공정 명칭 SF2  SF2P  SF2X  SF2Z N2  N2P  N2X  A16 18A  18A-P  18A-PT 트랜지스터 유형MBCFETGAAFETRibbonFET 트랜지스터 밀도 (MTr/mm2) 231      313    238   SRAM 비트셀 크기 (μm2)        0.0175       0.021     트랜지스터 게이트 피치 (nm)               50     인터커넥트 피치 (nm)               32     출시 상태         2025년 4분기 양산    

2 nm 이상

2021년 7월, 인텔은 2025년에 18A 생산을 계획하고 있다고 보고했다. 인텔의 2022년 2월 로드맵에는 18A가 이전에 인텔 20A 대비 와트당 성능에서 10% 향상을 제공할 것으로 예상되었다고 추가되었다. 인텔의 2024년 8월 뉴스룸 발표에서는 18A 공정이 2025년 상반기에 제조 준비가 완료될 것이라고 추가적으로 나타났다.

2021년 12월, 수직 나노시트를 갖춘 수직 전송 FET(VTFET) CMOS 로직 트랜지스터 설계가 45 nm 미만의 게이트 피치로 시연되었다.

2022년 5월, IMEC는 2년마다 새로운 노드를 도입하고 제곱근 2 노드 명명 규칙을 2036년까지 확장하는 공정 기술 로드맵을 제시했다. 이 로드맵은 그 때까지 도입될 TSMC의 명명 체계와 유사하게 이름 붙여진 "A2"(2 옹스트롬 노드를 나타냄) 공정 노드로 끝난다.

예상되는 트랜지스터 구조 및 상호 연결 축소 외에 IMEC에서 예측한 혁신은 다음과 같다.
 트랜지스터 아키텍처(포크시트 FET, CFET, 원자(2D 소재) 채널 포함 CFET);
 ASML에서 2023년에 완성될 첫 4억 달러 도구를 포함한 높은 개구수 (0.55) EUV 도구 배포, 첫 생산 도구는 2024년에 인텔로 선적 및 설치됨;
 표준 셀 높이 추가 감소("4" 트랙 미만까지);
 후면 전력 분배, 매립형 전력 레일;
 새로운 재료(금속화(상호 연결)용 루테늄, 그래핀, 원자 채널용 WS2 단층);
 새로운 제조 기술(차감 금속화, 직접 금속 식각);
 인터메탈 유전체의 상대 유전율을 더욱 감소시키고 따라서 상호 연결 커패시턴스를 감소시키기 위한 에어 갭;
 IC 설계 혁신(2.5D 칩렛, 3D 상호 연결), 보다 발전된 EDA 도구.

2022년 9월, 삼성전자는 2027년까지 1.4 nm를 대량 생산하겠다는 목표를 포함한 미래 사업 목표를 제시했다.

2023년 현재 인텔, TSMC, 삼성 모두 CFET 트랜지스터를 시연했다. 이 트랜지스터는 두 개의 쌓인 수평 나노시트 트랜지스터로 구성되며, 하나는 p형(pFET 트랜지스터), 다른 하나는 n형(nFET 트랜지스터)이다.

 각주 

더 읽을거리

분류:국제 반도체 기술 로드맵 리소그래피 노드