3차원 집적 회로

3차원 집적 회로(Three-dimensional integrated circuit, 3D IC)는 16개 이상의 IC를 적층하고 TSV(Through Silicon Via) 등을 이용해 수직으로 연결해 만든 MOS(금속산화물반도체) 집적 회로(IC)이다. 또는 Cu-Cu 연결을 사용하여 단일 장치처럼 작동하여 기존 2차원 프로세스보다 전력을 줄이고 설치 공간을 줄이면서 성능 향상을 달성할 수 있다. 3D IC는 z 방향을 활용하여 마이크로일렉트로닉스 및 나노일렉트로닉스에서 전기적 성능 이점을 얻는 여러 3D 통합 방식 중 하나이다.

3D 집적 회로는 상호 연결 계층 구조 수준에 따라 글로벌(패키지), 중간(본드 패드) 및 로컬(트랜지스터) 수준으로 분류될 수 있다. 일반적으로 3D 통합은 3DWLP(3D 웨이퍼 레벨 패키징)와 같은 기술을 포함하는 광범위한 용어이다. (2.5D 및 3D 인터포저 기반 통합, 3D 적층 IC(3D-SIC), 3D 이종 통합, 및 3D 시스템 통합, 진정한 모놀리식 3D IC뿐만 아니라)

JIC(Jisso Technology Roadmap Committee) 및 ITRS(International Technology Roadmap for Semiconductors)와 같은 국제 조직에서는 다양한 3D 통합 기술을 분류하여 3D 통합의 표준 및 로드맵을 더욱 발전시키기 위해 노력해 왔다. 2010년대 들어서는 낸드플래시 메모리와 모바일 장치에 3D IC가 널리 쓰이고 있다.

 유형 

 3D IC 대 3D 패키징 
3D 패키징은 와이어 본딩 및 플립칩과 같은 전통적인 상호 연결 방법에 의존하여 수직 적층을 달성하는 3D 통합 체계를 의미한다. 3D 패키징은 3D 시스템 인 패키지(3D SiP)와 3D 웨이퍼 레벨 패키징(3D WLP)으로 나눌 수 있다. 한동안 주류 제조 공정이었으며 인프라가 잘 구축된 3D SiP에는 와이어 본딩으로 상호 연결된 적층 메모리 다이와 와이어 본딩 또는 플립칩 기술로 상호 연결된 패키지 온 패키지(PoP) 구성이 포함된다. PoP는 서로 다른 기술을 수직으로 통합하는 데 사용된다. 3D WLP는 재배선층(RDL) 및 웨이퍼 범핑 공정과 같은 웨이퍼 레벨 프로세스를 사용하여 상호 연결을 형성한다.

2.5D 인터포저는 실리콘 관통 전극(TSV)과 RDL을 사용하여 실리콘, 유리 또는 유기 인터포저 위에 다이를 나란히 상호 연결하는 3D WLP의 일종이다. 모든 유형의 3D 패키징에서 패키지 내의 칩은 일반 인쇄 회로 기판의 별도 패키지에 장착된 것처럼 오프칩(off-chip) 신호를 사용하여 통신한다. 인터포저는 실리콘으로 만들어질 수 있으며, 연결하는 다이 아래에 위치한다. 설계는 여러 다이로 분할된 후 마이크로 범프를 통해 인터포저에 장착될 수 있다.Lau, John & Tzeng, Pei-Jer & Lee, Ching-Kuan & Zhan, C. & Li, Ming & Cline, J. & Saito, K. & Hsin, Y. & Chang, P. & Chang, Yiu-Hsiang & Chen, J. & Chen, Shang-Chun & Wu, C. & Chang, H. & Chien, C. & Lin, C. & Ku, Tzu Kun & Lo, Robert & Kao, M.. (2013). Redistribution layers (RDLs) for 2.5D/3D IC integration. International Symposium on Microelectronics. 2013. 000434-000441. 10.4071/isom-2013-WA12.

3D IC는 TSV 상호 연결을 사용하여 IC 칩을 적층하는 첨단 패키징 기술을 의미하는 3D 적층 IC(3D SIC)와, ITRS에서 규정한 온칩 배선 계층의 로컬 수준에서 3D 상호 연결을 구현하기 위해 팹(fab) 공정을 사용하는 모놀리식(monolithic) 3D IC로 나눌 수 있으며, 이는 소자 층 간의 직접적인 수직 상호 연결을 가능하게 한다. 모놀리식 접근 방식의 첫 번째 사례는 삼성전자의 3D V-NAND 장치에서 볼 수 있다.

2010년대 기준으로 3D IC 패키지는 모바일 장치의 NAND 플래시 메모리에 널리 사용되고 있다.

 3D SiC 
디지털 전자 시장은 최근 출시된 CPU 구성 요소에 대응하기 위해 더 높은 밀도의 반도체 메모리 칩을 요구하고 있으며, 다중 다이 적층 기술이 이 문제의 해결책으로 제시되었다. JEDEC은 2011년 11월 1~2일 캘리포니아주 산타클라라에서 열린 "서버 메모리 포럼"에서 차기 DRAM 기술에 "3D SiC" 다이 적층 계획이 포함된다고 밝혔다. 2014년 8월, 삼성전자는 새로운 3D TSV 패키지 기술을 사용하여 DDR4 메모리 기반의 서버용 64GB SDRAM 모듈 생산을 시작했다. 3D 적층 DRAM을 위해 제안된 새로운 표준에는 Wide I/O, Wide I/O 2, 하이브리드 메모리 큐브, 고대역 메모리가 포함된다.

 모놀리식 3D IC 
진정한 모놀리식 3D IC는 단일 반도체 웨이퍼 위에 층층이 구축되며, 이후에 3D IC로 절단된다. 기판이 하나뿐이므로 정렬, 박막화, 본딩 또는 실리콘 관통 전극이 필요하지 않다. 일반적으로 모놀리식 3D IC는 여전히 개발 중인 기술이며 대부분의 전문가는 양산까지 몇 년이 더 걸릴 것으로 보고 있다.

공정 온도 제한은 트랜지스터 제조를 두 단계로 나누어 해결할 수 있다. 레이어 전사 전에 수행되는 고온 단계와, 지난 20년 동안 실리콘 온 인슐레이터(SOI) 웨이퍼를 생산하는 데 사용된 이온 컷(ion-cut)을 이용한 레이어 전사 단계가 그 뒤를 잇는다. 저온(<400 °C) 본딩 및 클리브 기술을 활용하여 결함이 거의 없는 다중 박막(10~100나노미터 스케일) 실리콘 층을 생성하고 활성 트랜지스터 회로 위에 배치한 다음, 식각 및 증착 공정을 사용하여 트랜지스터를 영구적으로 완성할 수 있다. 이 모놀리식 3D IC 기술은 방위고등연구계획국(DARPA)의 지원을 받아 스탠퍼드 대학교에서 연구되었다.

CEA-Leti 또한 순차적(sequential) 3D IC라고 불리는 모놀리식 3D IC 접근 방식을 개발했다. 2014년, 이 프랑스 연구소는 진정한 3DVLSI로 가는 길을 제공하는 저온 공정 흐름인 CoolCube™를 소개했다.

스탠퍼드 대학교의 연구원들은 120 °C에서 수행할 수 있는 웨이퍼 스케일 저온 CNT 전사 공정을 사용하여 실리콘 대신 탄소 나노튜브(CNT) 구조를 이용한 모놀리식 3D IC를 설계했다.

 3D SiC 제조 기술 
재결정화 및 웨이퍼 본딩 방법을 포함하여 3D IC 설계를 위한 여러 방법이 있다. 웨이퍼 본딩의 두 가지 주요 유형으로는 Cu-Cu 연결(적층된 IC 간의 구리 대 구리 연결, TSV에서 사용됨) 및 실리콘 관통 전극(TSV)이 있다. TSV가 있는 3D IC는 3D IC의 두 개별 다이 사이의 인터페이스로 작은 솔더 볼인 솔더 마이크로범프를 사용할 수 있다. 2014년 현재, TSV가 있는 3D IC 적층을 구현하는 고대역 메모리(HBM) 및 하이브리드 메모리 큐브와 같은 여러 메모리 제품이 출시되었다. 실행되거나 탐구되고 있는 몇 가지 주요 적층 접근 방식이 있다. 여기에는 다이-투-다이(die-to-die), 다이-투-웨이퍼(die-to-wafer), 웨이퍼-투-웨이퍼(wafer-to-wafer)가 포함된다.

 다이-투-다이(Die-to-Die) 전자 부품이 여러 다이 위에 구축된 다음, 정렬 및 본딩된다. 박막화 및 TSV 생성은 본딩 전후에 수행될 수 있다. 다이-투-다이의 한 가지 장점은 각 구성 요소 다이를 먼저 테스트할 수 있으므로 하나의 불량 다이가 전체 스택을 망치지 않는다는 것이다.Real World Technologies. "3D Integration: A Revolution in Design". May 2, 2007.  또한 3D IC의 각 다이를 사전에 분류(binning)할 수 있으므로 이를 혼합하고 매칭하여 전력 소비와 성능을 최적화할 수 있다(예: 모바일 애플리케이션을 위해 저전력 공정 코너의 여러 다이를 매칭).
 다이-투-웨이퍼(Die-to-Wafer) 전자 부품이 두 개의 반도체 웨이퍼 위에 구축된다. 한 웨이퍼는 다이싱되고, 개별화된 다이들은 두 번째 웨이퍼의 다이 사이트에 정렬 및 본딩된다. 웨이퍼-온-웨이퍼 방식과 마찬가지로 박막화 및 TSV 생성은 본딩 전후에 수행된다. 다이싱 전에 스택에 추가 다이를 더할 수 있다.
 웨이퍼-투-웨이퍼(Wafer-to-Wafer) 전자 부품이 두 개 이상의 반도체 웨이퍼 위에 구축된 다음 정렬, 본딩되고 3D IC로 절단된다. 각 웨이퍼는 본딩 전후에 얇게 만들어질 수 있다. 수직 전기적 연결은 본딩 전에 웨이퍼에 구축되거나 본딩 후 스택에 생성된다. 이러한 "실리콘 관통 전극"(TSV)은 활성 층 사이 또는 활성 층과 외부 본드 패드 사이의 실리콘 기판을 통과한다. 웨이퍼-투-웨이퍼 본딩은 3D IC의 N개 칩 중 하나라도 결함이 있으면 전체 3D IC가 결함이 되기 때문에 수율을 낮출 수 있다. 또한 웨이퍼 크기가 같아야 하지만, 많은 특수 재료(예: III-V족)는 CMOS 로직이나 DRAM(일반적으로 300 mm)보다 훨씬 작은 웨이퍼에서 제조되므로 이종 통합이 복잡해진다.

 장점 
전통적인 CMOS 스케일링 공정은 신호 전파 속도를 향상시키지만, 현재의 제조 및 칩 설계 기술에서의 스케일링은 부분적으로 전력 밀도 제한 때문에, 그리고 트랜지스터는 빨라지는 반면 상호 연결은 빨라지지 않기 때문에 점점 더 어렵고 비용이 많이 들고 있다.Developer, Shed. "3D Processors, Stacking Core". September 20, 2005. , 3D IC는 2D 다이를 적층하고 이를 3차원으로 연결함으로써 스케일링 과제를 해결한다. 이는 평면 레이아웃에 비해 계층화된 칩 간의 통신 속도를 높일 것을 약속한다.Developer, Shed. "3D Processors, Stacking Core". September 20, 2005.  3D IC는 다음과 같은 많은 중요한 이점을 약속한다.

 점유 면적(Footprint) 작은 공간에 더 많은 기능을 넣을 수 있다. 더 작은 폼 팩터는 휴대폰, 사물인터넷(IoT) 시스템과 같은 임베디드 장치에서 매우 중요하며, 이를 위해 3D 비휘발성 메모리 스택(예: 3D NAND 칩)이 개발되었다.  :: 무어의 법칙 확장: 동일한 점유 면적에 적층되는 트랜지스터 수의 증가는 일부 연구자들에 의해 무어의 법칙의 확장으로 간주된다. 이를 통해 데나드 스케일링(Dennard Scaling)의 한계를 넘어 동일한 면적에서 컴퓨팅 용량이 증가된 새로운 세대의 칩을 가능하게 함으로써 무어의 법칙을 이어갈 수 있게 한다.:
 비용 커다란 칩을 3D 적층을 통해 여러 개의 작은 다이로 분할하면 개별 다이를 별도로 테스트할 수 있어 수율을 높이고 제조 비용을 줄일 수 있다.Xiangyu Dong and Yuan Xie, "System-level Cost Analysis and Design Exploration for 3D ICs", Proc. of Asia and South Pacific Design Automation Conference, 2009, "3D IC Technology Delivers The Total Package"  Electronic Design July 02, 2010
 이종 통합(Heterogeneous Integration) 회로 층을 서로 다른 공정으로 구축하거나 심지어 서로 다른 유형의 웨이퍼 위에 구축할 수 있다. 이는 구성 요소를 단일 웨이퍼에 함께 구축할 때보다 훨씬 더 높은 수준으로 최적화할 수 있음을 의미한다. 또한 제조 방식이 호환되지 않는 구성 요소를 단일 3D IC에 결합할 수 있다.James J-Q Lu, Ken Rose, & Susan Vitkavage "3D Integration: Why, What, Who, When?"  Future Fab Intl. Volume 23, 2007J. Knechtel, O. Sinanoglu, I. M. Elfadel, J. Lienig, C. C. N. Sze, "Large-Scale 3D Chips: Challenges and Solutions for Design Automation, Testing, and Trustworthy Integration" , in IPSJ Transactions on System LSI Design Methodology, vol. 10, pp. 45–62, Aug. 2017
 짧은 상호 연결 평균 배선 길이가 단축된다. 연구자들이 보고한 일반적인 수치는 10~15% 정도이지만, 이러한 단축은 주로 긴 상호 연결에 적용되어 회로 지연에 더 큰 영향을 미칠 수 있다. 3D 배선은 기존 다이 내부 배선보다 훨씬 높은 정전 용량을 갖기 때문에 회로 지연 개선 여부는 상황에 따라 다를 수 있다.
 전력 신호를 칩 내부에 유지하면 전력 소비를 10~100배 줄일 수 있다.William J. Dally, "Future Directions for On-Chip Interconnection Networks" page 17,  Computer Systems Laboratory Stanford University, 2006 짧은 배선은 또한 기생 용량을 줄여 전력 소비를 낮춘다.Johnson, R Colin. "3-D chip stacks standardized". July 10, 2008.  전력 예산을 줄이면 발열이 줄어들고 배터리 수명이 연장되며 운영 비용이 낮아진다.
 설계 수직 차원은 더 높은 수준의 연결성을 추가하고 새로운 설계 가능성을 제공한다.
 회로 보안 3D 통합은 은닉을 통한 보안(security through obscurity)을 달성할 수 있다. 적층 구조는 회로를 역공학하려는 시도를 복잡하게 만든다. 또한 민감한 회로를 각 층의 기능을 알기 어렵게 여러 층에 나누어 배치할 수 있다."3D-ICs and Integrated Circuit Security"  Tezzaron Semiconductor, 2008 더욱이 3D 통합은 별도의 층에 전용 시스템 모니터와 같은 기능을 통합할 수 있게 한다. 여기서의 목적은 런타임에 모니터링할 모든 범용 구성 요소/칩에 대해 일종의 하드웨어 방화벽을 구현하여 전체 전자 시스템을 런타임 공격 및 악의적인 하드웨어 변조로부터 보호하는 것이다.
 대역폭 3D 통합은 층 사이에 수많은 수직 비아(via)를 허용한다. 이를 통해 서로 다른 층의 기능 블록 사이에 넓은 대역폭의 버스를 구축할 수 있다. 전형적인 예로는 캐시 메모리가 프로세서 위에 쌓인 프로세서+메모리 3D 스택이 있다. 이 배치는 캐시와 프로세서 사이에 일반적인 128 또는 256비트보다 훨씬 넓은 버스를 가능하게 한다.Dong Hyuk Woo, Nak Hee Seong, Dean L. Lewis, and Hsien-Hsin S. Lee. "An Optimized 3D-Stacked Memory Architecture by Exploiting Excessive, High-Density TSV Bandwidth". In Proceedings of the 16th International Symposium on High-Performance Computer Architecture, pp. 429–440, Bangalore, India, January 2010. 넓은 버스는 결과적으로 메모리 벽 문제를 완화한다."Predicting the Performance of a 3D Processor-Memory Chip Stack" Jacob, P., McDonald, J.F. et al. Design & Test of Computers, IEEEVolume 22, Issue 6, Nov.–Dec. 2005 Page(s):540–547
모듈성

3D 통합은 수많은 적층 옵션에 대한 레이어 인터페이스를 표준화함으로써 광범위한 맞춤형 스택의 모듈식 통합을 가능하게 한다. 결과적으로 맞춤형 스택 설계는 모듈식 빌딩 블록(예: 맞춤형 수의 DRAM 또는 eDRAM 층, 맞춤형 가속기 층, 맞춤형 비휘발성 메모리 층을 서로 다른 설계 요구 사항에 맞춰 통합 가능)으로 제조될 수 있다. 이는 반도체 회사에 설계 및 비용 측면의 이점을 제공한다.

다른 잠재적인 장점으로는 컴퓨팅 시스템에서 뉴로모픽 칩의 더 나은 통합이 포함된다. 범용 CPU 및 GPU에 비해 저전력 대안임에도 불구하고, 뉴로모픽 칩은 기존의 디지털 컴퓨팅과 직접 호환되지 않는 근본적으로 다른 "스파이크 기반" 계산을 사용한다. 3D 통합은 이러한 통합에서 핵심적인 기회를 제공한다.

 과제 
이 기술은 새롭기 때문에 다음과 같은 새로운 과제를 안고 있다.
 비용 스케일링과 비교할 때 비용은 이점이지만, 주류 소비자 애플리케이션에서 3D IC의 상용화에 대한 과제로도 지목되어 왔다. 그러나 이를 해결하기 위한 작업이 진행 중이다. 3D 기술은 새롭고 상당히 복잡하지만, 전체 공정을 구성하는 활동별로 나누어 보면 제조 공정의 비용은 의외로 명확하다. 기본이 되는 활동의 조합을 분석함으로써 비용 동인을 식별할 수 있다. 비용 동인이 식별되면 비용의 대부분이 어디에서 발생하는지, 그리고 더 중요한 것은 어디에서 비용을 절감할 가능성이 있는지를 결정하는 것이 덜 복잡한 작업이 된다.A. Palesko, The Cost of 3D ICs, 3D InCites Knowledge Portal, January 9, 2015 
 수율 제조 단계가 추가될 때마다 결함 위험이 커진다. 3D IC가 상업적으로 실행 가능하려면 결함을 수리하거나 허용할 수 있어야 하며, 또는 결함 밀도를 개선해야 한다.Hsien-Hsin S. Lee and Krishnendu Chakrabarty, "Test challenges for 3D integrated circuits", IEEE Design and Test of Computers, Special issue on 3D IC Design and Test, vol. 26, no. 5, pp. 26–35, Sep/Oct 2009
 열 스택 내부에 쌓이는 열은 소산되어야 한다. 전기적 근접성이 열적 근접성과 상관관계가 있기 때문에 이는 피할 수 없는 문제이다. 특정 열 핫스팟(hotspot)은 더욱 신중하게 관리되어야 한다.
 설계 복잡성 3D 통합의 장점을 충분히 활용하려면 정교한 설계 기술과 새로운 CAD 도구가 필요하다.
 TSV로 인한 오버헤드 TSV는 게이트에 비해 크기가 커서 평면 배치에 영향을 미친다. 45 nm 기술 노드에서 10μm x 10μm TSV의 점유 면적은 약 50개의 게이트와 맞먹는다.D. H. Kim, S. Mukhopadhyay, S. K. Lim, "Through-silicon-via aware interconnect prediction and optimization for 3D stacked ICs", in Proc. of Int. Workshop Sys.-Level Interconn. Pred., 2009, pp. 85–92. 또한 제조 가능성을 위해 랜딩 패드와 이격 영역(keep-out zone)이 필요하므로 TSV 점유 면적은 더욱 증가한다. 기술 선택에 따라 TSV는 레이아웃 자원의 일부를 차단한다. 비아-퍼스트(Via-first) TSV는 금속화 전에 제조되므로 소자 층을 점유하여 배치 장애물이 된다. 비아-래스트(Via-last) TSV는 금속화 후에 제조되어 칩을 통과한다. 따라서 소자 층과 금속 층을 모두 점유하여 배치 및 라우팅 장애물이 된다. 일반적으로 TSV를 사용하면 배선 길이가 줄어들 것으로 예상되지만, 이는 TSV의 수와 특성에 따라 달라진다. 또한 다이 간 분할의 입도(granularity)가 배선 길이에 영향을 미친다. 보통 중간(20~100개 모듈 블록) 및 거친(블록 수준 분할) 입도에서는 줄어들지만, 미세한(게이트 수준 분할) 입도에서는 늘어난다.
 테스트 높은 전체 수율을 달성하고 비용을 절감하려면 독립된 다이의 별도 테스트가 필수적이다.S. Borkar, "3D integration for energy efficient system design", in Proc. Design Autom. Conf., 2011, pp. 214–219. 그러나 3D IC에서 인접한 활성 층 사이의 긴밀한 통합은 서로 다른 다이로 분할된 동일한 회로 모듈의 섹션들 사이에 상당한 양의 상호 연결을 수반한다. 필요한 TSV로 인한 막대한 오버헤드 외에도, 승산기와 같은 모듈의 섹션은 기존 기술로는 독립적으로 테스트할 수 없다. 이는 특히 3D로 배치된 타이밍 크리티컬 경로에 해당된다.
 표준의 부재 TSV 기반 3D IC 설계, 제조 및 패키징에 대한 표준이 거의 없으나, 이 문제는 점차 해결되고 있다. 또한 비아-래스트, 비아-퍼스트, 비아-미들 등 다양한 통합 옵션이 탐구되고 있다. 인터포저나"Si, glass interposers for 3D packaging: analysts' takes". Advanced Packaging August 10, 2010  직접 본딩 등도 마찬가지이다.
 이종 통합 공급망 이종 통합 시스템에서는 서로 다른 부품 공급업체 중 한 곳에서 부품 공급이 지연되면 전체 제품의 배송이 지연되고, 따라서 각 3D IC 부품 공급업체의 수익도 지연된다.
 책임 소재의 불분명 3D IC 통합과 패키징/조립을 누가 담당해야 하는지 불분명하다. ASE와 같은 조립 전문 업체(OSAT)일 수도 있고, 제품 OEM일 수도 있다.
열역학적 응력과 신뢰성

3D 스택은 2D 설계에 비해 더 복잡한 재료 구성과 열역학적 프로파일을 가진다. 여러 개의 박막화된 실리콘 층, 다중 배선(BEOL) 층, 절연체, 실리콘 관통 전극, 마이크로 C4의 적층은 3D 스택에 복잡한 열역학적 힘과 응력 패턴을 가하게 된다. 결과적으로 스택의 한 부분(예: 박막화된 소자 층 위)에서의 국부적인 가열은 신뢰성 문제를 일으킬 수 있다. 이를 위해서는 설계 단계의 분석과 신뢰성을 고려한 설계 공정이 필요하다. 

 설계 스타일 
분할 입도에 따라 서로 다른 설계 스타일을 구분할 수 있다. 게이트 수준 통합은 여러 과제에 직면해 있으며 현재 블록 수준 통합보다 덜 실용적인 것으로 보인다.J. Knechtel, I. L. Markov, J. Lienig, "Assembling 2D Blocks into 3D Chips" , in IEEE Trans. on CAD of ICs and Systems, vol. 31, no. 2, pp. 228–241, Feb. 2012

 게이트 수준 통합 이 스타일은 여러 다이 사이에 표준 셀을 분할한다. 배선 길이 단축과 뛰어난 유연성을 약속한다. 그러나 특정 최소 크기의 모듈이 유지되지 않으면 배선 길이 단축 효과가 약화될 수 있다. 반면, 상호 연결을 위해 방대한 수의 TSV가 필요하다는 부작용이 있다. 이 설계 스타일은 아직 사용 불가능한 3D 배치 및 배선 도구를 필요로 한다. 또한 설계 블록을 여러 다이에 걸쳐 분할하는 것은 다이 적층 전에는 완전히 테스트할 수 없음을 의미한다. 다이 적층 후(본딩 후 테스트) 단일 결함 다이가 여러 개의 정상 다이를 못 쓰게 만들 수 있어 수율을 떨어뜨린다. 이 스타일은 또한 공정 편차, 특히 다이 간 편차의 영향을 증폭시킨다. 실제로 3D 레이아웃은 3D IC 통합의 원래 약속과는 반대로 2D로 배치된 동일한 회로보다 수율이 더 나쁠 수 있다.S. Garg, D. Marculescu, "3D-GCP: An analytical model for the impact of process variations on the critical path delay distribution of 3D ICs", in Proc. Int. Symp. Quality Electron. Des., 2009, pp. 147–155 더욱이 기존의 IP 블록과 EDA 도구는 3D 통합을 대비하지 않았기 때문에 이 설계 스타일은 사용 가능한 지식 재산(IP)을 재설계해야 한다.
 블록 수준 통합 이 스타일은 전체 설계 블록을 별도의 다이에 할당한다. 설계 블록은 대부분의 넷리스트 연결성을 포함하며 소수의 글로벌 상호 연결에 의해 연결된다. 따라서 블록 수준 통합은 TSV 오버헤드를 줄일 수 있다. 이종 다이를 결합하는 정교한 3D 시스템은 고속 및 저전력 랜덤 로직, 여러 메모리 유형, 아날로그 및 RF 회로 등을 위해 서로 다른 기술 노드에서 별개의 제조 공정을 필요로 한다. 따라서 별도의 최적화된 제조 공정을 허용하는 블록 수준 통합은 3D 통합에 필수적인 것으로 보인다. 게다가 이 스타일은 현재의 2D 설계에서 3D IC 설계로의 전환을 용이하게 할 수 있다. 기본적으로 3D 인식 도구는 분할 및 열 분석에만 필요하다.L. K. Scheffer, "CAD implications of new interconnect technologies", in Proc. Design Autom. Conf., 2007, pp. 576–581. 별도의 다이는 (수정된) 2D 도구와 2D 블록을 사용하여 설계될 수 있다. 이는 신뢰할 수 있는 IP 블록의 광범위한 가용성에 기인한다. IP 블록을 재설계하고 TSV를 삽입하는 대신, 기존 2D IP 블록을 사용하고 블록 사이의 빈 공간에 필수 TSV를 배치하는 것이 더 편리하다. 테스트 용이성 설계(DfT) 구조는 IP 블록의 핵심 구성 요소이므로 3D IC 테스트를 용이하게 하는 데 사용될 수 있다. 또한 크리티컬 경로는 대부분 2D 블록 내에 포함될 수 있어 TSV 및 다이 간 편차가 제조 수율에 미치는 영향을 제한한다. 마지막으로, 현대의 칩 설계는 종종 마지막 단계의 설계 변경(ECO)을 필요로 한다. 이러한 변경의 영향을 단일 다이로 제한하는 것은 비용을 억제하는 데 필수적이다.

 역사 
1960년 벨 연구소의 모하메드 아탈라가 MOS 집적 회로(MOS IC) 칩을 처음 제안한 후 몇 년 뒤, 1964년 텍사스 인스트루먼트의 연구원 로버트 W. 헤이스티(Robert W. Haisty), 롤랜드 E. 존슨(Rowland E. Johnson), 에드워드 W. 메할(Edward W. Mehal)에 의해 3차원 MOS 집적 회로 개념이 제안되었다. 1969년에는 NEC 연구원인 오노다 카츠히로, 이가라시 료, 와다 토시오, 나카누마 쇼, 츠지데 토루에 의해 3차원 MOS 집적 회로 메모리 칩 개념이 제안되었다.

Arm은 고밀도 3D 로직 테스트 칩을 제작했으며, 인텔은 자사의 포베로스(Foveros) 3D 로직 칩 패키징을 사용하여 CPU를 출하할 계획이다. IBM은 전력 공급과 3D IC 냉각에 모두 사용할 수 있는 유체를 선보였다.

 시연 (1983–2012) 
 일본 (1983–2005) 
3D IC는 1980년대 일본에서 처음 성공적으로 시연되었으며, 1981년 차세대 전자 소자 연구 개발 협회의 "3차원 회로 소자 연구 개발 프로젝트"와 함께 3D IC에 대한 연구개발(R&D)이 시작되었다. 초기에는 재결정화와 웨이퍼 본딩의 두 가지 3D IC 설계 형태가 조사되었으며, 초기 성공적인 시연은 재결정화를 사용했다. 1983년 10월, 카와무라 S., 사사키 노부오, 이와이 T.를 포함한 후지쯔 연구팀은 레이저 빔 재결정화를 사용하여 3차원 상보형 금속 산화물 반도체(CMOS) 집적 회로를 성공적으로 제조했다. 이는 한 유형의 트랜지스터가 반대 유형의 트랜지스터 바로 위에 제조되고 별도의 게이트와 그 사이에 절연체가 있는 구조로 구성되었다. 상부 및 하부 소자 사이의 중간 절연층으로 질화 규소와 인규산 유리(PSG) 필름의 이중층이 사용되었다. 이는 별도의 게이트와 절연층을 사이에 두고 수직으로 적층된 트랜지스터로 구성된 다층 3D 소자를 구현하기 위한 기초를 제공했다. 1983년 12월, 동일한 후지쯔 연구팀은 실리콘 온 인슐레이터(SOI) CMOS 구조의 3D 집적 회로를 제조했다. 이듬해 그들은 빔 재결정화를 사용하여 수직으로 적층된 이중 SOI/CMOS 구조의 3D 게이트 어레이를 제조했다.

1986년, 미쓰비시 전기의 연구원 아카사카 요이치와 니시무라 타다시는 3D IC의 기본 개념과 제안된 기술을 정리했다. 이듬해 니시무라, 아카사카 및 오사카 대학 대학원생 이노우에 야스오를 포함한 미쓰비시 연구팀은 광검출기 어레이, CMOS A/D 변환기, 산술 논리 장치(ALU) 및 시프트 레지스터가 3층 구조로 배열된 3D IC 기반의 영상 처리 장치(ISP)를 제조했다. 1989년, 하야시 요시히로가 이끄는 NEC 연구팀은 레이저 빔 결정을 사용하여 4층 구조의 3D IC를 제조했다. 1990년, 야마자키 K., 이토 Y., 와다 A.를 포함한 마쓰시타 연구팀은 레이저 재결정화에 의해 형성된 SOI 레이어를 사용하여 광 센서, 레벨 감지기, 메모리 및 ALU의 4개 층으로 구성된 병렬 영상 처리 장치를 4층 3D IC 위에 제조했다.

3D IC 설계의 가장 일반적인 형태는 웨이퍼 본딩이다. 웨이퍼 본딩은 처음에 "누적 본딩 IC"(CUBIC)라고 불렸으며, 1981년 일본의 "3차원 회로 소자 연구 개발 프로젝트"와 함께 개발이 시작되어 1990년 하야시 요시히로의 NEC 연구팀에 의해 완성되었다. 그들은 다수의 소자 층을 허용하는 여러 박막 소자를 누적하여 본딩하는 방법을 시연했다. 그들은 별도의 웨이퍼에서 별도의 소자를 제조하고, 웨이퍼의 두께를 줄이고, 전면 및 후면 리드를 제공하고, 얇아진 다이를 서로 연결하는 방식을 제안했다. 그들은 CUBIC 기술을 사용하여 벌크 Si NMOS FET 하부 층과 박막 NMOS FET 상부 층을 갖는 2개의 활성 층 소자를 상하 방식으로 제조 및 테스트했으며, 3개 이상의 활성 층을 가진 3D IC를 제조할 수 있는 CUBIC 기술을 제안했다.

실리콘 관통 전극(TSV) 공정으로 제조된 최초의 3D IC 적층 칩은 1980년대 일본에서 발명되었다. 히타치는 1983년에 일본 특허를 출원했고, 후지쯔가 1984년에 그 뒤를 이었다. 1986년 후지쯔가 출원한 일본 특허는 TSV를 사용한 적층 칩 구조를 설명했다. 1989년, 도호쿠 대학의 코요나기 미츠마사는 TSV를 이용한 웨이퍼-투-웨이퍼 본딩 기술을 개척하여 1989년 3D LSI 칩을 제조했다. 1999년 일본의 초고도 전자 기술 협회(ASET)는 "고밀도 전자 시스템 통합 기술 연구 개발" 프로젝트라는 이름으로 TSV 기술을 사용한 3D IC 칩 개발에 자금을 지원하기 시작했다. "실리콘 관통 전극"(TSV)이라는 용어는 2000년 3D 웨이퍼 레벨 패키징(WLP) 솔루션을 위한 TSV 방법을 제안한 Tru-Si Technologies의 연구원 세르게이 사바스티오크(Sergey Savastiouk), O. 시니아귄(O. Siniaguine), E. 코르친스키(E. Korczynski)에 의해 만들어졌다.

코요나기 미츠마사가 이끄는 도호쿠 대학의 코요나기 그룹은 TSV 기술을 사용하여 2000년에 3층 메모리 칩을, 2001년에 3층 인공 망막 칩을, 2002년에 3층 마이크로프로세서를, 2005년에 10층 메모리 칩을 제조했다. 같은 해, 게이스타브 배너지(Kaustav Banerjee), 슈크리 J. 수리(Shukri J. Souri), 파완 카푸르(Pawan Kapur) 및 크리슈나 C. 사라스왓(Krishna C. Saraswat)으로 구성된 스탠퍼드 대학교 연구팀은 수직 차원을 활용하여 상호 연결 관련 문제를 완화하고 기술의 이종 통합을 촉진하여 단일 칩 시스템(SoC) 설계를 구현하는 새로운 3D 칩 설계를 발표했다.

2001년, 이모토 T., 마츠이 M., 타쿠보 C.를 포함한 도시바 연구팀은 3D IC 패키지 제조를 위한 "시스템 블록 모듈" 웨이퍼 본딩 공정을 개발했다.

 유럽 (1988–2005) 
프라운호퍼와 지멘스는 1987년에 3D IC 통합 연구를 시작했다. 1988년에 그들은 폴리실리콘의 재결정화를 기반으로 한 3D CMOS IC 소자를 제조했다. 1997년, 피터 람(Peter Ramm), 만프레드 엥겔하르트(Manfred Engelhardt), 베르너 팜러(Werner Pamler), 크리스토프 란데스베르거(Christof Landesberger), 아르민 클룸프(Armin Klumpp)를 포함한 프라운호퍼-지멘스 연구팀에 의해 칩 간 비아(ICV) 방식이 개발되었다. 이는 지멘스 CMOS 팹 웨이퍼를 기반으로 한 최초의 산업용 3D IC 공정이었다. 이 TSV 공정의 변형은 나중에 TSV-SLID(고체 액체 상호 확산) 기술로 불리게 되었다. 이는 저온 웨이퍼 본딩과 칩 간 비아를 이용한 IC 소자의 수직 통합을 기반으로 한 3D IC 설계 접근 방식이었으며, 그들은 이를 특허로 등록했다.

람은 관련 3D 통합 기술 생산을 위해 산학 컨소시엄 개발을 이어갔다. 지멘스와 프라운호퍼 사이의 독일 지원 협력 VIC 프로젝트에서 그들은 완전한 산업용 3D IC 적층 공정(1993-1996)을 시연했다. 지멘스와 프라운호퍼 동료들과 함께 람은 3D 금속화와 같은 핵심 공정의 세부 사항을 보여주는 결과를 발표했으며 [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, First International Dielectrics for VLSI/ULSI Interconnection Metallization Conference – DUMIC, Santa Clara, CA, 20–22 Feb, 1995], 1995년 ECTC에서 프로세서 내 적층 메모리에 대한 초기 연구를 발표했다.M.B. Kleiner, S.A. Kuehn, P. Ramm, W. Weber, IEEE Transactions on Components, Packaging, and Manufacturing Technology - Part B, Vol. 19, No. 4 (1996)

2000년대 초, 프라운호퍼와 인피니언 뮌헨 연구팀은 독일/오스트리아 EUREKA 프로젝트 VSI 내에서 특히 다이-투-기판 적층에 초점을 맞춘 3D TSV 기술을 조사했으며, 최초의 유럽 3D 기술 플랫폼으로서 유럽 통합 프로젝트 e-CUBES를, 그리고 인피니언, 지멘스, EPFL, IMEC, Tyndall 등이 참여하여 이종 3D 통합 시스템 시연기를 제조하고 평가한 e-BRAINS를 시작했다. e-BRAINS 프로젝트의 특별한 초점은 신뢰성이 높은 3D 통합 센서 시스템을 위한 새로운 저온 공정 개발이었다.

 미국 (1999–2012) 
Cu-Cu 연결 또는 Cu-Cu 웨이퍼 본딩이라고도 불리는 구리 대 구리 웨이퍼 본딩은 1999년 MIT에서 앤디 팬(Andy Fan), 아드난 우르 라만(Adnan-ur Rahman), 라파엘 레이프(Rafael Reif)로 구성된 연구팀에 의해 개발되었다. 레이프와 팬은 2001-2002년 동안 콴능 첸(Kuan-Neng Chen), 샤믹 다스(Shamik Das), 추안 셍 탄(Chuan Seng Tan), 니샤 체카(Nisha Checka)를 포함한 다른 MIT 연구원들과 함께 Cu-Cu 웨이퍼 본딩을 추가로 조사했다. 2003년, 방위고등연구계획국(DARPA)과 노스캐롤라이나 마이크로일렉트로닉스 센터(MCNC)는 3D IC 기술에 대한 R&D 자금 지원을 시작했다.

2004년, Tezzaron Semiconductor는 6가지 서로 다른 설계로부터 작동하는 3D 소자를 구축했다. 칩은 수직 상호 연결을 위한 "비아-퍼스트" 텅스텐 TSV를 사용하여 2개 층으로 구축되었다. 두 개의 웨이퍼는 대면(face-to-face) 방식으로 쌓이고 구리 공정으로 본딩되었다. 상단 웨이퍼는 얇게 만들어졌고 두 웨이퍼 스택은 칩으로 절단되었다. 테스트된 첫 번째 칩은 단순한 메모리 레지스터였지만, 세트 중 가장 주목할만한 것은 유사한 2D 조립품보다 훨씬 높은 속도와 낮은 전력 소비를 보인 8051 프로세서/메모리 스택이었다.

2004년, 인텔은 펜티엄 4 CPU의 3D 버전을 발표했다.B. Black, D. Nelson, C. Webb, and N. Samra, "3D Processing Technology and Its Impact on iA32 Microprocessors", in Proc. of Int. Conf. on Computer Design, pp. 316–318, 2004. 이 칩은 고밀도 비아 구조를 가능하게 하는 대면 적층 방식을 사용하여 두 개의 다이로 제조되었다. 뒷면 TSV는 I/O 및 전원 공급에 사용된다. 3D 평면 배치를 위해 설계자들은 전력 절감과 성능 향상을 목표로 각 다이에 기능 블록을 수동으로 배치했다. 크고 전력 소모가 많은 블록을 분할하고 신중하게 재배치함으로써 열 핫스팟을 제한할 수 있었다. 3D 설계는 2D 펜티엄 4와 비교하여 (제거된 파이프라인 단계 덕분에) 15%의 성능 향상과 (제거된 리피터와 배선 감소 덕분에) 15%의 전력 절감을 제공한다.

2007년 인텔이 소개한 테라플롭스 연구 칩은 메모리가 적층된 실험적인 80코어 설계이다. 메모리 대역폭에 대한 높은 수요 때문에 전통적인 I/O 방식은 10~25 W를 소비했을 것이다. 이를 개선하기 위해 인텔 설계자들은 TSV 기반 메모리 버스를 구현했다. 각 코어는 12 GB/s 대역폭을 제공하는 링크를 통해 SRAM 다이의 메모리 타일 하나에 연결되어, 단 2.2 W를 소비하면서 총 1 TB/s의 대역폭을 구현했다.

3D 프로세서의 학술적 구현은 2008년 로체스터 대학교에서 에비 프리드먼(Eby Friedman) 교수와 그의 제자들에 의해 발표되었다. 이 칩은 1.4 GHz에서 작동하며 적층된 칩 사이의 최적화된 수직 처리를 위해 설계되어 기존의 단층 칩이 도달할 수 없었던 능력을 3D 프로세서에 부여한다. 3차원 칩 제조의 한 가지 과제는 한 층에서 다른 층으로 이동하는 정보 조각을 방해하는 장애물 없이 모든 층이 조화롭게 작동하도록 만드는 것이었다.

ISSCC 2012에서는 글로벌파운드리스의 130 nm 공정과 Tezzaron의 FaStack 기술을 사용한 두 가지 3D IC 기반 멀티코어 설계가 발표 및 시연되었다.

 3D-MAPS3D-MAPS project webpage at Georgia Tech : 조지아 공과대학교 전기 컴퓨터 공학부 연구원들이 시연한 2개의 로직 다이 스택을 갖춘 64개의 맞춤형 코어 구현체.
 Centip3De: ARM Cortex-M3 코어 기반의 임계값 부근 설계로, 미시간 대학교 전기 공학 및 컴퓨터 과학부에서 개발했다.
비록 훨씬 나중에 공개되었지만 IBM 연구소 및 반도체 연구 개발 그룹은 2007-2008년부터 다수의 3D 프로세서 스택을 성공적으로 설계 및 제조했다. 내부적으로 에셔(Escher)라고 명명된 이 스택들은 eDRAM, 로직 및 프로세서 스택의 성공적인 구현뿐만 아니라 3D 칩의 전력, 열, 노이즈 및 신뢰성 특성 분석에 관한 주요 실험들을 입증했다. 

 상용 3D IC (2004–현재) 
섬네일|2004년에 출시된 소니의 플레이스테이션 포터블(PSP) 휴대용 콘솔 게임기는 도시바가 3D 시스템 인 패키지로 제조한 EDRAM 메모리 칩인 3D IC를 사용한 최초의 상용 제품이다.

3D IC 칩의 최초 상용 사례로 알려진 것은 2004년에 출시된 소니의 플레이스테이션 포터블(PSP) 휴대용 콘솔 게임기이다. PSP 하드웨어에는 도시바가 두 개의 다이를 수직으로 적층한 3D 시스템 인 패키지 칩으로 제조한 EDRAM(임베디드 DRAM) 메모리가 포함되어 있다. 도시바는 당시 이를 "반 임베디드 DRAM"이라고 불렀으며, 나중에 적층된 "칩-온-칩"(CoC) 솔루션이라고 불렀다.

2007년 4월, 도시바는 8개의 2GB NAND 플래시 칩을 쌓아 제조한 8층 3D IC인 16GB THGAM 임베디드 NAND 플래시 메모리 칩을 상용화했다. 2007년 9월, 하이닉스는 웨이퍼 본딩 공정을 사용하여 24개의 NAND 플래시 칩을 쌓아 제조한 16GB 플래시 메모리 칩으로 24층 3D IC 기술을 선보였다. 도시바 또한 2008년 자사의 32GB THGBM 플래시 칩에 8층 3D IC를 사용했다. 2010년 도시바는 16개의 8GB 칩을 쌓아 제조한 128GB THGBM2 플래시 칩에 16층 3D IC를 사용했다. 2010년대에 3D IC는 모바일 장치용 NAND 플래시 메모리를 위한 멀티 칩 패키지 및 패키지 온 패키지 솔루션의 형태로 광범위한 상업적 사용에 들어갔다.

엘피다 메모리는 2009년 9월 최초의 8GB DRAM 칩(4개의 DDR3 SDRAM 다이를 적층)을 개발하여 2011년 6월에 출시했다. TSMC는 2010년 1월 TSV 기술을 이용한 3D IC 생산 계획을 발표했다. 2011년, SK하이닉스는 TSV 기술을 사용한 16GB DDR3 SDRAM(40nm급)을 선보였고, 삼성전자는 9월에 TSV 기반 3D 적층 32GB DDR3(30nm급)를 선보였으며, 그 후 삼성과 마이크론 테크놀로지는 10월에 TSV 기반 하이브리드 메모리 큐브(HMC) 기술을 발표했다.

섬네일|실리콘 관통 전극(TSV) 3D IC 기술을 기반으로 하는 고대역 메모리(HBM)를 사용하는 그래픽 카드의 단면도.

삼성, AMD, SK하이닉스가 공동 개발한 고대역 메모리(HBM)는 적층 칩과 TSV를 사용한다. 최초의 HBM 메모리 칩은 2013년 SK하이닉스에 의해 제조되었다. 2016년 1월, 삼성전자는 스택당 최대 8 GB의 HBM2 조기 양산을 발표했다.

2017년 삼성전자는 3D IC 적층을 자사의 3D V-NAND 기술(전하 트랩 플래시 기술 기반)과 결합하여, 64층 V-NAND 칩 8개를 쌓아 512GB KLUFG8R1EM 플래시 메모리 칩을 제조했다. 2019년 삼성은 16개의 V-NAND 다이를 쌓아 1TB 플래시 칩을 생산했다. 2018년 현재 인텔은 성능 향상을 위해 3D IC 사용을 고려하고 있다. 년 기준으로 232층 NAND(즉, 메모리 소자) 칩이 마이크론에 의해 제조되고 있으며, 그전인 2019년 4월에는 96층 칩을 제조하고 있었다. 도시바는 2018년에 96층 소자를 제조했다.

2022년, AMD는 젠 4 프로세서를 출시했으며, 일부 젠 4 프로세서에는 3D 캐시가 포함되어 있다.

 같이 보기 
 핀펫
 MOSFET
 플래시 메모리

 각주 

 출처 

 JEDECが「DDR4」とTSVを使う「3DS」メモリ技術の概要を明らかに - 後藤弘茂のWeekly海外ニュース Impress Watch Co. (issued:2011-11-08, 2011-11-08)
 貫通電極を用いたチップ積層技術の開発 (Japanese) oki technical review #211 Vol.74 #3 (issued:2007-10, 2011-11-08)
 TSV (Through Silicon Via:Si貫通電極)  (Japanese) Akita Elpida Memory, inc (2011-11-08)

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