7 nm 공정

반도체 제조에서 "7 nm" 공정은 국제 반도체 기술 로드맵 (ITRS)의 뒤를 이은 IRDS(International Roadmap for Devices and Systems)에 의해 정의된 "10 nm" 노드 다음의 MOSFET 기술 노드를 지칭하는 용어이다. 이는 멀티게이트 소자 기술의 일종인 FinFET (핀 전계 효과 트랜지스터) 기술을 기반으로 한다.

2021년 기준으로, IRDS 리소그래피 표준은 "7 nm" 노드의 치수 표를 제공하며, 아래에 예시가 나와 있다.
+계산값nm최소 하프 피치 (DRAM, MPU 금속)18최소 하프 피치 (플래시, MPU 핀, LGAA)15최소 필요 오버레이 (OL) (DRAM, 플래시, MPU)3.6게이트 피치54게이트 길이20
2021년 IRDS 리소그래피 표준은 회고적 문서인데, "7 nm" 브랜드 공정의 첫 대량 생산은 TSMC가 N7이라는 "7nm" 공정을 사용하여 256Mbit SRAM 메모리 칩을 생산한 2016년이었다. 삼성은 2018년에 "7nm" 공정(7LPP) 장치의 대량 생산을 시작했다. 이러한 공정 노드는 나중에 "Intel 7"로 리브랜딩된 인텔의 "10 nm Enhanced Superfin" 노드와 거의 동일한 트랜지스터 밀도를 가졌다.

적어도 1997년부터, 공정 노드의 길이 스케일은 집적 회로의 게이트 길이, 금속 피치 또는 게이트 피치와 같은 특정 치수를 지칭하지 않게 되었다. 새로운 리소그래피 공정이 칩의 모든 기능을 균일하게 축소하지 않게 되었기 때문이다. 2010년대 후반에 이르러서는 길이 스케일이 물리적 특성과 무관하게 새로운 세대의 공정 기술을 나타내는 상업적 이름이 되었다. 이전 ITRS 및 IRDS 표준은 칩의 매우 다양한 치수를 다루는 데 충분한 공정 노드 명명 규칙에 대한 지침이 부족하여 파운드리가 리소그래피에 브랜드를 붙이는 방식과 공정 노드가 달성한 실제 치수 사이에 차이가 발생했다.

대량 시장 사용을 위한 최초의 주류 "7nm" 모바일 프로세서인 애플 A12 바이오닉은 애플의 2018년 9월 행사에서 발표되었다. 화웨이는 2018년 8월 31일에 애플 A12 바이오닉보다 먼저 자체 "7nm" 프로세서인 기린 980을 발표했지만, 애플 A12 바이오닉은 기린 980보다 먼저 소비자들에게 대량 시장용으로 출시되었다. 두 칩 모두 TSMC에서 제조되었다.

2019년에 AMD는 서버 및 데이터 센터용 "Rome" (EPYC 2) 프로세서를 출시했는데, 이는 TSMC의 N7노드를 기반으로 하며 최대 64코어 및 128스레드를 특징으로 한다. 또한 최대 16코어 및 32스레드를 가진 "Matisse" 소비자용 데스크톱 프로세서도 출시했다. 그러나 Rome 멀티칩 모듈 (MCM)의 I/O 다이는 글로벌파운드리스의 14 nm (14HP) 공정으로 제조되었으며, Matisse의 I/O 다이는 글로벌파운드리스의 "12nm" (12LP+) 공정을 사용한다. 라데온 RX 5000 시리즈 또한 TSMC의 N7 공정을 기반으로 한다.

역사

기술 시연

2000년대 초반, 연구원들은 7 nm 수준의 MOSFET을 시연하기 시작했으며, 브루스 도리스(Bruce Doris), 오머 도쿠마치(Omer Dokumaci), 메이케이 이엉(Meikei Ieong), 안다 모쿠타(Anda Mocuta)를 포함한 IBM 팀은 6 nm 실리콘 온 인슐레이터 (SOI) MOSFET을 성공적으로 제작했다. 직후인 2003년에 NEC의 연구원인 와카바야시 히토시(Hitoshi Wakabayashi)와 야마가미 시게하루(Shigeharu Yamagami)는 5 nm MOSFET을 제작하여 더욱 발전했다.

2015년 7월, IBM은 실리콘-게르마늄 공정을 사용하여 "7nm" 기술로 최초의 기능적인 트랜지스터를 제작했다고 발표했다. 2017년 2월 추가 개발을 통해 TSMC는 0.027 제곱 마이크로미터의 셀 면적을 가진 "7nm" 공정을 사용하여 256Mbit SRAM 메모리 셀을 생산했다. 이를 통해 다음과 같은 제곱 최소 피처 크기가 나왔다.

이는 2018년 TSMC의 7 nm 대량 생산으로 이어졌다.

예상되는 상용화 및 기술

2015년에 인텔은 7 nm 노드에서 트랜지스터에 III-V 반도체를 사용해야 할 것으로 예상하며, 실리콘에서 벗어나는 전환점을 알렸다.

2016년 4월, TSMC는 "7nm" 시험 생산이 2017년 상반기에 시작될 것이라고 발표했다. 2017년 4월, TSMC는 극자외선 리소그래피 (EUV)를 사용하여 "7nm" (N7FF+) 공정으로 256Mbit SRAM 메모리 칩의 위험 생산을 시작했다. 2017년 초 기준으로 TSMC의 "7nm" 생산 계획은 이 공정 노드 (N7FF)에서 처음에는 심자외선 (DUV) 이머전 리소그래피를 사용하고, 2017년 2분기부터 2018년 2분기까지 위험 생산에서 상업적 대량 생산으로 전환하는 것이었다. 또한, 후속 세대 "7nm" (N7FF+) 생산은 EUV 다중 패터닝을 사용할 예정이었고 2018년에서 2019년 사이에 위험 생산에서 대량 생산으로 전환될 것으로 예상되었다.

2016년 9월, 글로벌파운드리스는 2017년 하반기에 시험 생산을 시작하고 2018년 초에 위험 생산을 시작할 것이며, 이미 테스트 칩이 가동 중이라고 발표했다.

2017년 2월, 인텔은 애리조나주 챈들러에 Fab 42를 발표했으며, 당시 보도 자료에 따르면 "7nm" (인텔 4) 제조 공정을 사용하여 마이크로프로세서를 생산할 것으로 예상되었다. 당시 회사는 이 공정 노드에서 예상되는 피처 길이에 대한 값을 발표하지 않았다.

2018년 4월, TSMC는 "7nm" (CLN7FF, N7) 칩의 대량 생산을 발표했다. 2018년 6월, 회사는 대량 생산 확대에 들어갔다고 발표했다.

2018년 5월, 삼성은 그 해 말에 "7nm" (7LPP) 칩 생산을 발표했다. ASML Holding NV는 EUV 리소그래피 장비의 주요 공급업체이다.

2018년 8월, 글로벌파운드리스는 비용을 이유로 "7nm" 칩 개발을 중단한다고 발표했다.

2018년 10월 28일, 삼성은 2세대 "7nm" 공정(7LPP)이 위험 생산에 들어갔으며 2019년까지 대량 생산에 들어갈 것으로 예상된다고 발표했다.

2019년 1월 17일, 2018년 4분기 실적 발표에서 TSMC는 다양한 고객이 2세대 "7nm"의 "다른 버전"을 가질 것이라고 언급했다.Q4 2018 TSMC earnings call transcript, January 17, 2019.

2019년 4월 16일, TSMC는 "6nm" 공정(CLN6FF, N6)을 발표했으며, 2019년 4월 16일자 보도 자료에 따르면 2021년부터 대량 생산될 것으로 예상되었다. N6는 당시 TSMC의 N7+ 공정의 최대 4개 층에 비해 최대 5개 층의 EUVL을 사용할 것으로 예상되었다.

2019년 7월 28일, TSMC는 N7P라는 2세대 "7nm" 공정을 발표했는데, 이는 N7 공정처럼 DUV 기반일 것으로 예상되었다. N7P는 원래 "7nm"와 IP 호환성이 완벽한 반면, N7+ (EUV 사용)는 그렇지 않았으므로 N7+ (이전에 "7nm+"로 발표됨)는 "7nm"와 별개의 공정이었다. 또 다른 EUV 기반 공정인 N6 ("6nm")는 N7과의 IP 호환성을 유지하면서 TSMC의 "5nm" (N5) 공정보다 나중에 출시될 예정이었다. 2019년 1분기 실적 발표에서 TSMC는 2018년 4분기 발표를 재차 언급하며 N7+가 2019년에 10억 대만 달러 미만의 매출을 올릴 것으로 예상된다고 밝혔다.C. C. Wei, TSMC Q1 2019 earnings call (April 18) transcript.

2019년 10월 5일, AMD는 TSMC의 N7+ 공정을 사용하여 제작된 Milan 칩을 특징으로 하는 Epyc 로드맵을 발표했다.

2019년 10월 7일, TSMC는 N7+ 제품을 대량으로 시장에 출시하기 시작했다고 발표했다.

2021년 7월 26일, 인텔은 모든 미래 공정 노드의 이름을 변경하는 새로운 제조 로드맵을 발표했다. TSMC의 N7 공정과 거의 동등했던 인텔의 "10nm" Enhanced SuperFin (10ESF)은 이후 "Intel 7"으로 알려지게 되었으며, 이전의 "7nm" 공정은 "Intel 4"로 불리게 되었다. 그 결과, 인텔 7을 기반으로 하는 인텔의 첫 프로세서는 2022년 하반기에 출시될 예정이었으나, 인텔은 이전에 2023년에 "7nm" 프로세서를 출시할 계획이라고 발표했었다.

기술 상용화
2018년 6월, AMD는 2018년 하반기에 7 nm Radeon Instinct GPU를 출시한다고 발표했다. 2018년 8월, 회사는 GPU 출시를 확인했다.

2018년 8월 21일, 화웨이는 TSMC의 7 nm (N7) 공정을 사용하여 화웨이 메이트 20 및 메이트 20 프로에 사용될 하이실리콘 기린 980 SoC를 발표했다.

2018년 9월 12일, 애플은 아이폰 XS 및 아이폰 XR에 사용되는 A12 바이오닉 칩이 TSMC의 7 nm (N7) 공정을 사용하여 제작되었다고 발표했다. A12 프로세서는 화웨이 메이트 20보다 먼저 출시되면서 대량 시장용으로 출시된 최초의 7 nm 칩이 되었다. 2018년 10월 30일, 애플은 아이패드 프로에 사용되는 A12X 바이오닉 칩이 TSMC의 7 nm (N7) 공정을 사용하여 제작되었다고 발표했다.

2018년 12월 4일, 퀄컴은 TSMC의 7 nm (N7) 공정을 사용하여 제작된 스냅드래곤 855 및 8cx를 발표했다. 스냅드래곤 855를 탑재한 첫 대량 생산 제품은 2018년 12월 18일에 발표된 레노버 Z5 Pro GT였다.

2019년 5월 29일, 미디어텍은 TSMC 7 nm 공정을 사용하여 제작된 5G SoC를 발표했다.

2019년 7월 7일, AMD는 TSMC 7 nm 공정 및 젠 2 마이크로아키텍처를 기반으로 하는 라이젠 3000 시리즈 중앙 처리 장치를 공식 출시했다.

2019년 8월 6일, 삼성전자는 7LPP 공정을 사용하여 제작된 첫 번째 칩인 엑시노스 9825 SoC를 발표했다. 엑시노스 9825는 EUVL을 탑재한 첫 대량 시장 칩이다.

2019년 9월 6일, 화웨이는 TSMC의 N7 및 N7+ 공정을 사용하여 제작된 하이실리콘 기린 990 4G & 990 5G SoC를 발표했다.

2019년 9월 10일, 애플은 아이폰 11 및 아이폰 11 프로에 사용되는 A13 바이오닉 칩이 TSMC의 2세대 N7P 공정을 사용하여 제작되었다고 발표했다.

2020년 2분기 TSMC 매출에서 7 nm (N7 노드) 제조가 36%를 차지했다.

2020년 8월 17일, IBM은 Power10 프로세서를 발표했다.

2021년 7월 26일, 인텔은 앨더 레이크 프로세서가 새로 리브랜딩된 "Intel 7" 공정(이전에는 "10nm Enhanced SuperFin"으로 알려짐)을 사용하여 제조될 것이라고 발표했다. 이들 프로세서는 당시 보도 자료에 따르면 2021년 하반기에 출시될 예정이었다. 회사는 이전에 2023년에 출시될 예정인 Meteor Lake라는 7 nm, 현재는 "Intel 4"라고 불리는 마이크로프로세서 제품군을 확인했다.

패터닝의 어려움
섬네일|left|upright=1.4|피치 분할 문제. 연속적인 리소-식각 패터닝은 오버레이 오류뿐만 아니라 다른 노출로 인한 CD 오류에도 취약하다.
섬네일|left|upright=1.4|스페이서 패터닝 문제. 스페이서 패터닝은 스페이서로 직접 패터닝된 피처에 대해 우수한 CD 제어를 제공하지만, 스페이서 사이의 공간은 코어 및 갭 집단으로 분할될 수 있다.
섬네일|left|upright=1.4|라인 컷에 대한 오버레이 오류의 영향. 컷 홀 노출의 오버레이 오류는 라인 끝을 왜곡하거나 (위) 인접 라인에 침범할 수 있다 (아래).
섬네일|right|upright=1.4|두 개의 바 EUV 패터닝 문제. EUV 리소그래피에서는 한 쌍의 피처가 동시에 초점에 있지 않을 수 있으며, 하나는 다른 것과 크기가 다르고 둘 다 초점 변화에 따라 다르게 이동한다.
섬네일|right|upright=1.4|7nm EUV 확률적 실패 확률. "7nm" 피처는 약 20nm 너비에 접근할 것으로 예상되었다. 일반적으로 적용되는 30 mJ/cm2의 선량에서 EUV 확률적 실패 확률은 측정 가능하게 높다.

"7nm" 파운드리 노드는 피치 분할, 자체 정렬 패터닝, EUV 리소그래피 중 하나 또는 이들의 조합을 활용할 것으로 예상된다. 이러한 각 기술은 임계 치수(CD) 제어 및 패턴 배치에 상당한 어려움을 수반하며, 모두 인접 피처와 관련되어 있다.

피치 분할
피치 분할은 너무 가까이 있는 피처를 서로 다른 마스크에 분할하여 연속적으로 노출한 다음 리소-식각 처리를 하는 것을 포함한다. 서로 다른 노출을 사용하기 때문에 두 노출 사이에 오버레이 오류의 위험이 항상 존재하며, 서로 다른 노출로 인해 다른 CD가 발생할 수 있다.

스페이서 패터닝
스페이서 패터닝은 사전 패턴화된 피처 위에 층을 증착한 다음 식각하여 해당 피처(코어 피처라고 함)의 측벽에 스페이서를 형성하는 것을 포함한다. 코어 피처를 제거한 후 스페이서는 아래 층에 트렌치를 정의하는 식각 마스크로 사용된다. 스페이서 CD 제어는 일반적으로 우수하지만, 트렌치 CD는 코어 피처가 있었던 위치 또는 남아 있는 갭에 위치할 수 있는 두 가지 가능성으로 인해 두 가지 집단 중 하나로 나뉠 수 있다. 이를 '피치 워킹(pitch walking)'이라고 한다.M. J. Maslow et al., Proc. SPIE 10587, 1058704 (2018). 일반적으로 피치는 코어 CD + 갭 CD + 2 * 스페이서 CD이지만, 이는 코어 CD = 갭 CD를 보장하지 않는다. 게이트 또는 활성 영역 격리(예: 핀)와 같은 FEOL 피처의 경우, 트렌치 CD는 스페이서로 정의된 CD만큼 중요하지 않으며, 이 경우 스페이서 패터닝이 실제로 선호되는 패터닝 접근 방식이다.

자기 정렬 사중 패터닝(SAQP)이 사용되는 경우, 첫 번째 스페이서를 대체하는 두 번째 스페이서가 사용된다. 이 경우 코어 CD는 코어 CD – 2* 2차 스페이서 CD로 대체되고, 갭 CD는 갭 CD – 2 * 2차 스페이서 CD로 대체된다. 따라서 일부 피처 치수는 2차 스페이서 CD에 의해 엄격하게 정의되는 반면, 나머지 피처 치수는 코어 CD, 코어 피치, 1차 및 2차 스페이서 CD에 의해 정의된다. 코어 CD 및 코어 피치는 기존 리소그래피에 의해 정의되는 반면, 스페이서 CD는 리소그래피와 무관하다. 이는 직접적으로나 오버레이를 통해 자체 CD를 정의하는 피치 분할보다 변동이 적을 것으로 예상된다.

스페이서로 정의된 라인 또한 절단이 필요하다. 절단 지점은 노출 시 이동하여 왜곡된 라인 끝이나 인접 라인으로의 침범을 초래할 수 있다.

자기 정렬 리소-식각-리소-식각 (SALELE)은 "7nm" BEOL 패터닝에 구현되었다.SALELE Double Patterning for 7nm and 5nm Nodes

EUV 리소그래피
극자외선 리소그래피 (EUV 또는 EUVL)는 기존 리소그래피 방식으로 20 nm 이하의 피처를 해상할 수 있다. 그러나 EUV 마스크의 3D 반사 특성으로 인해 이미징에 새로운 이상 현상이 발생한다. 특히 골칫거리는 두 개의 동일한 바 모양 피처가 동일하게 초점을 맞추지 못하는 두 바 효과이다. 한 피처는 기본적으로 다른 피처의 '그림자'에 있다. 결과적으로, 두 피처는 일반적으로 초점 변화에 따라 달라지는 다른 CD를 가지며, 이 피처들은 초점 변화에 따라 위치도 이동한다.Y. Nakajima et al., EUVL Symposium 2007, Sapporo.L. de Winter et al., Proc. SPIE 9661, 96610A (2015). 이 효과는 피치 분할에서 발생할 수 있는 것과 유사할 수 있다. 관련 문제로는 서로 다른 피처의 피치 간 최적 초점의 차이가 있다.M. Burkhardt and A. Raghunathan, Proc. SPIE 9422, 94220X (2015).

EUV는 또한 많은 수의 피처를 안정적으로 인쇄하는 데 문제가 있다. 일부 접촉부가 완전히 누락되거나 라인이 연결될 수 있다. 이를 확률적 인쇄 실패라고 한다.P. De Bisschop and E. Hendrickx, Proc. SPIE 10583, 105831K (2018). 결함 수준은 1K/mm2 정도이다.S. Larivière et al., Proc. SPIE 10583, 105830U (2018).

팁-투-팁 갭은 EUV에 대해 제어하기 어려운데, 주로 조명 제약 때문이다.E. van Setten et al., Proc. SPIE 9661. 96610G (2015). 라인을 절단하기 위한 별도의 노출(들)이 선호된다.

감쇠 위상 변화 마스크는 90 nm 노드에서 ArF 레이저 파장(193 nm)을 사용하여 임의의 피치 접촉부에 대해 적절한 초점 창을 제공하기 위해 생산에 사용되어 왔지만,C-H. Chang et al., Proc. SPIE 5377, 902 (2004).T. Devoivre et al., MTDT 2002. 이러한 해상도 향상 기능은 EUV에는 사용할 수 없다.S-S. Yu et al., Proc. SPIE 8679, 86791L (2013).A. Erdmann et al., Proc. SPIE 10583, 1058312 (2018).

2021년 SPIE의 EUV 리소그래피 컨퍼런스에서 EUV 접촉 수율이 이머전 멀티패터닝 수율과 비슷하다고 TSMC 고객이 보고했다.Qi Li et al., Proc. SPIE 11609, 116090V (2021).

이전 노드와의 비교
이러한 어려움으로 인해 "7nm"는 BEOL에서 전례 없는 패터닝 난이도를 야기한다. 이전의 대량 생산, 장수명 파운드리 노드(삼성 "10nm", TSMC "16nm")는 더 촘촘한 피치 금속층에 피치 분할을 사용했다.

사이클 시간: 이머전 vs. EUV
 공정이머전 (≥ 275 WPH)EUV (1500 웨이퍼/일) 단일 패터닝 층:이머전으로 1일 완성6000 웨이퍼/일1500 웨이퍼/일 이중 패터닝 층:이머전으로 2일 완성6000 웨이퍼/2일3000 웨이퍼/2일 삼중 패터닝 층:이머전으로 3일 완성6000 웨이퍼/3일4500 웨이퍼/3일 사중 패터닝 층:이머전으로 4일 완성6000 웨이퍼/4일6000 웨이퍼/4일

현재 이머전 장비가 더 빠르기 때문에 대부분의 층에서는 멀티패터닝이 여전히 사용된다. 이머전 쿼드패터닝이 필요한 층에서는 EUV를 통한 층 완성 처리량이 비슷하다. 다른 층에서는 멀티패터닝을 사용하더라도 이머전이 층을 완성하는 데 더 생산적일 것이다.

대량 생산에서의 설계 규칙 관리
TSMC가 현재 시행하고 있는 "7nm" 금속 패터닝은 자체 정렬 이중 패터닝(SADP) 라인과 셀 높이를 줄이기 위해 필요에 따라 별도의 마스크에 셀 내에 삽입된 컷을 포함한다. 그러나 성능에 가장 중요한 요소인 핀을 형성하기 위해 자기 정렬 사중 패터닝(SAQP)이 사용된다. 설계 규칙 검사는 또한 비아 멀티패터닝을 피하고, 하나의 컷 마스크만 필요하도록 충분한 간격을 제공한다.

공정 노드 및 공정 제공
4개 제조업체(TSMC, 삼성, SMIC, 인텔)의 공정 노드 명명은 부분적으로 마케팅에 기반하며 칩의 측정 가능한 거리와 직접적인 관련이 없다. 예를 들어 TSMC의 "7nm" 노드는 인텔이 추가적인 반복을 출시하기 전에는 인텔의 첫 번째 "10nm" 노드와 일부 주요 치수에서 유사했으며, 결국 "10nm Enhanced SuperFin"으로 정점에 달했고, 이는 나중에 마케팅상의 이유로 "Intel 7"으로 이름이 변경되었다.

"7nm"에서 EUV 구현이 여전히 제한적이기 때문에 멀티패터닝은 비용과 수율에 중요한 역할을 하며, EUV는 추가적인 고려 사항을 추가한다. 대부분의 중요한 레이어에 대한 해상도는 여전히 멀티패터닝에 의해 결정된다. 예를 들어 삼성의 "7nm"의 경우, EUV 단일 패터닝 36 nm 피치 레이어에서도 44 nm 피치 레이어는 여전히 쿼드러플 패터닝될 것이다.J. Kim et al., Proc. SPIE 10962, 1096204 (2019).

+ 7 nm 공정 노드 및 공정 제공삼성전자TSMC 인텔SMIC 공정명 7LPP 6LPP N7IEDM 2016 N7P N7+ N6 Intel 7 N+1 (>7 nm) N+2 (7 nm) 7 nm EUV 트랜지스터 밀도 (MTr/mm2) 95.08–100.59 91.2–96.5 113.9 114.2 60.41–63.64Use HP cells only 89   SRAM 비트 셀 크기 0.0262 μm2 0.027 μm2   0.0367 μm2    트랜지스터 게이트 피치 54 nm 57 nm 60 nm 66 nm 63 nm  트랜지스터 핀 피치 27 nm  N/A   34 nm    트랜지스터 핀 높이   N/A   53 nm    최소 (금속) 피치 46 nm 40 nm 40 nm 44 nm 42 nm  EUV 구현 36 nm 피치 금속;전체 층 세트의 20% 없음, 대신 SAQP를 사용함 4개 층 5개 층 없음. SAQP에 크게 의존함 없음 없음 예 (N+2 이후) EUV 제한 웨이퍼 생산량 1500 웨이퍼/일 N/A ~ 1000 웨이퍼/일  N/A    멀티패터닝 (한 층에 2개 이상의 마스크) 핀게이트비아 (이중 패터닝)W. C. Jeong et al., VLSI Technology 2017.메탈 1 (삼중 패터닝)44 nm 피치 금속 (사중 패터닝) 핀게이트콘택트/비아 (사중 패터닝)가장 낮은 10개 금속층 N7과 동일, 4개 EUV 층 감소 N7과 동일, 5개 EUV 층 감소 DUV를 사용한 멀티패터닝 DUV를 사용한 멀티패터닝  출시 상태 2019년 생산  2018년 생산   2020년 생산    

글로벌파운드리스의 "7nm" 7LP (선도 성능) 공정은 "14nm" 공정보다 40% 높은 성능 또는 60%+ 낮은 전력 소비를 제공하며 밀도는 2배 증가하고 다이당 비용은 30~45% 이상 낮을 것으로 예상되었다. 접촉된 폴리 피치(CPP)는 56 nm이고 최소 금속 피치(MMP)는 40 nm이며, 자체 정렬 이중 패터닝(SADP)으로 생산될 예정이었다. 6T SRAM 셀 크기는 0.269 제곱 마이크론이었다. 글로벌파운드리스는 궁극적으로 개선된 7LP+ 공정에서 EUV 리소그래피를 사용할 계획이었다. 글로벌파운드리스는 나중에 "7nm" 및 그 이후의 모든 공정 개발을 중단했다.

인텔의 새로운 "Intel 7" 공정(이전에는 "10nm Enhanced SuperFin"(10ESF)으로 알려짐)은 이전의 "10nm" 노드를 기반으로 한다. 이 노드는 전성비가 10~15% 증가할 것이다. 한편, 이전 "7nm" 공정은 현재 "Intel 4"로 불리며, 2023년에 출시될 것으로 예상되었다. "Intel 4" 노드에 대한 세부 정보는 당시 거의 공개되지 않았지만, 트랜지스터 밀도는 제곱 밀리미터당 최소 2억 2백만 개의 트랜지스터로 추정되었다. 2020년 기준으로 인텔은 "Intel 4" 공정에 문제가 발생하여 폰테 베키오 GPU 생산을 아웃소싱하는 지경에 이르렀다.

 각주 

 외부 링크 
 7 nm 리소그래피 공정

분류:대만의 발명품
분류:국제 반도체 기술 로드맵 리소그래피 노드