32 nm 공정

"32 nm" 노드는 "45 nm" 공정 다음의 CMOS (MOSFET) 반도체 제조 단계이다. "32-나노미터"는 이 기술 수준에서 메모리 셀의 평균 하프 피치(즉, 동일한 피처 간 거리의 절반)를 의미한다.

도시바는 2009년 "32nm" 공정으로 상용 32기비비트 NAND 플래시 메모리 칩을 생산했다. 인텔과 AMD는 2010년대 초 "32 nm" 공정을 사용하여 상용 마이크로칩을 생산했다. IBM과 커먼 플랫폼(Common Platform)도 "32 nm" 하이-K 금속 게이트 공정을 개발했다.Intel (Architecture & Silicon). Gate Dielectric Scaling for CMOS: from SiO2/PolySi to High-K/Metal-Gate. White Paper. Intel.com. Retrieved 18 June 2013. 인텔은 2010년 1월 7일 웨스트미어 아키텍처를 사용한 최초의 "32 nm" 프로세서를 판매하기 시작했다.

적어도 1997년부터 "공정 노드"는 순전히 마케팅 목적으로 명명되었으며, 집적 회로의 크기와는 관련이 없다. "32nm" 장치의 게이트 길이, 금속 피치, 게이트 피치 모두 32나노미터가 아니다.

"28 nm" 노드는 "32 nm" 공정을 기반으로 하는 중간 하프 노드 다이 슈링크이다.

"32 nm" 공정은 2012년 상용 "22 nm" 기술로 대체되었다."Report: Intel Scheduling 22 nm Ivy Bridge for April 2012". Tom'sHardware.com. 26 November 2011. Retrieved 5 December 2011."Intel's Ivy Bridge chips launch using '3D transistors'". BBC. 23 April 2012. Retrieved 18 June 2013.

기술 시연
"32 nm" 기술을 사용한 프로토타입은 2000년대 중반에 처음 등장했다. 2004년 IBM은 동일한 레이어에 전자빔 리소그래피와 포토리소그래피를 사용하여 폴리 게이트 피치 135 nm의 0.143 μm2 SRAM 셀을 시연했다. 이 셀의 입력 전압 변동에 대한 민감도가 이러한 작은 스케일에서 크게 저하되는 것이 관찰되었다.D. M. Fried et al., IEDM 2004. 2006년 10월, 인터유니버시티 마이크로일렉트로닉스 센터(Interuniversity Microelectronics Centre, IMEC)는 더블 패터닝과 액침 노광을 기반으로 한 32 nm 플래시 패터닝 기능을 시연했다."IMEC demonstrates feasibility of double patterning immersion litho for 32nm node". PhysOrg.com. 18 October 2006. Retrieved 17 December 2011. 더블 패터닝과 초고 NA 도구를 도입하여 메모리 셀 영역을 줄여야 하는 필요성은 45 nm 노드에서 이 노드로 이동하는 데 따른 비용 이점을 일부 상쇄했다. TSMC도 유사하게 더블 패터닝과 액침 노광을 결합하여 2005년 "32 nm" 노드 0.183 μm2 6-트랜지스터 SRAM 셀을 생산했다.H-Y. Chen et al., Symp. on VLSI Tech. 2005.

인텔 코퍼레이션은 2007년 9월 18일 인텔 개발자 포럼에서 최초의 "32 nm" 테스트 칩을 공개했다. 이 테스트 칩은 셀 크기가 0.182 μm2이고, 2세대 하이-K 유전체 및 금속 게이트를 사용했으며, 거의 20억 개의 트랜지스터를 포함했다. 중요 레이어에는 193 nm 액침 노광이 사용되었고, 덜 중요한 레이어에는 193 nm 또는 248 nm 건식 노광이 사용되었다. 중요 피치는 112.5 nm였다.F. T. Chen (2002). Proc. SPIE. Vol. 4889, no. 1313.

2011년 1월, 삼성은 30 nm에서 39 nm 사이의 공정 기술을 사용하여 업계 최초의 DDR4 SDRAM 모듈 개발을 완료했다. 이 모듈은 1.2V에서 2.133 Gbit/s의 데이터 전송 속도를 달성할 수 있었으며, 이는 동등한 "30 nm급" 공정 기술의 DDR3 DRAM이 1.35V 및 1.5V에서 최대 1.6 Gbit/s를 달성했던 것과 비교된다. 이 모듈은 DDR4 SDRAM이 데이터를 읽고 쓸 때 DDR3의 절반 전류만 소비하도록 특별히 개조된 유사 개방 드레인(POD) 기술을 사용했다.

 "32 nm" 기술을 사용하는 프로세서 
2010년 1월에 출시된 인텔의 Core i3 및 i5 프로세서는 "32 nm" 기술을 사용한 최초의 대량 생산 프로세서 중 하나였다."Intel Debuts 32-NM Westmere Desktop Processors" . InformationWeek. 2010년 1월 7일. 2011년 12월 17일 확인. 인텔의 2세대 코어 프로세서인 코드명 샌디브리지도 "32 nm" 제조 공정을 사용했다. 웨스트미어 아키텍처를 기반으로 하는 인텔의 6코어 프로세서인 코드명 걸프타운은 2010년 3월 16일 Core i7 980x Extreme Edition으로 출시되었으며, 소매 가격은 약 1,000달러였다.
인텔의 저가형 6코어 i7-970은 2010년 7월 말에 약 900달러에 출시되었다. 인텔의 "32nm" 공정은 제곱 밀리미터당 711만 개의 트랜지스터(MTr/mm2) 밀도를 가지고 있다.

AMD는 2010년대 초 "32 nm" SOI 프로세서도 출시했다. AMD의 FX 시리즈 프로세서인 코드명 Zambezi는 AMD의 불도저 아키텍처를 기반으로 하며 2011년 10월에 출시되었다. 이 기술은 "32 nm" SOI 공정, 모듈당 2개의 CPU 코어, 최대 4개의 모듈을 활용했으며, 약 130달러의 쿼드코어 디자인부터 280달러의 8코어 디자인까지 다양했다.

2011년 9월, 암바렐라는 디지털 스틸 카메라용 "32 nm" 기반 A7L 시스템 온 칩 회로의 가용성을 발표했으며, 이는 1080p60 고화질 비디오 기능을 제공한다.

후속 노드
28 nm 및 22 nm
"32 nm" 기술의 후속 노드는 국제 반도체 기술 로드맵에 따라 "22 nm" 노드였다. 인텔은 2011년 말 "22 nm" 반도체 양산을 시작했으며,"Intel's CEO Discusses Q3 2011 Results - Earnings Call Transcript". Seeking Alpha. 2011년 10월 18일. 2013년 2월 14일 확인. 2012년 4월에 최초의 상용 "22 nm" 장치 출시를 발표했다."Intel beats analysts' first quarter forecasts". BBC. 2012년 4월 17일. 2013년 6월 18일 확인. TSMC는 "32nm"를 건너뛰고 2008년 "40nm"에서 2011년 "28nm"로 바로 넘어갔다.

 각주 

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 외부 링크 
 칩 제조업체, 제조 난관 대비
 소니, IBM, 도시바 반도체 연구 파트너십
 IBM과 AMD 반도체 연구 파트너십 
 슬래시닷 토론
 인텔 32 nm 공정
 삼성 자체 정렬 더블 패터닝 기술

분류:국제 반도체 기술 로드맵 리소그래피 노드