모바일 DDR

저전력 더블 데이터 레이트(Low-Power Double Data Rate, LPDDR), LPDDR SDRAM으로도 알려진 이 규격은 다른 임의 접근 기억 장치 설계보다 전력을 덜 소비하는 일종의 동기식 동적 임의 접근 기억 장치(SDRAM)이며, 따라서 랩탑 컴퓨터 및 스마트폰과 같은 모바일 컴퓨팅 장치를 대상으로 한다. 이전 버전은 모바일 DDR로도 알려져 있으며 mDDR로 줄여 쓴다.

최신 LPDDR SDRAM은 DDR SDRAM과는 다르며, 모바일 애플리케이션에 더 적합한 다양한 차이점이 있다.
LPDDR 기술 표준은 DDR 표준과 독립적으로 개발되며, 예를 들어 LPDDR4X 및 LPDDR5는 DDR5 SDRAM 이전에 구현되었고 DDR4 SDRAM보다 훨씬 높은 데이터 전송 속도를 제공한다.

 버스 너비 
고정 장치 및 랩탑에 사용되고 일반적으로 64비트 폭의 메모리 버스를 통해 연결되는 표준 SDRAM과 대조적으로 LPDDR은 16비트 또는 32비트 폭의 채널도 허용한다.

"E" 및 "X" 버전은 사양의 향상된 버전을 표시한다. 이들은 일반적으로 33%의 메모리 어레이 오버클럭킹을 공식화한다.

표준 SDRAM과 마찬가지로 대부분의 세대는 내부 페치 크기와 외부 전송 속도를 두 배로 늘린다.(DDR4와 LPDDR5는 예외이다.)

 세대 

+  LPDDR SDRAM 세대 비교 세대 출시연도 칩 버스 전압(V) 클럭 속도(MHz) 사이클 시간(ns) 프리페치 클럭 속도(MHz) 전송 속도(MT/s) 대역폭(MB/s) 1 2006 200 2n 200 400 50 1.8 1E 266 266 533 66.63 2 2009 200 4n 400 800 100  2E 266 533 1067 133.38 32012200 8n8001600200  3E 26610672133266.63 42014200 16n16003200400  4X201726621334267533.38  52019400 16n32006400800   5X2021533426785331,066.63

 LPDDR(1) 
2006년에 출시된 오리지널 저전력 DDR(때로는 소급하여 LPDDR1이라고도 함)은 전반적인 전력 소비를 줄이기 위해 몇 가지 변경이 이루어진 약간 수정된 형태의 DDR SDRAM이다.

가장 중요한 것은 공급 전압이 2.5 V에서 1.8 V로 낮아졌다는 것이다. 추가적인 절감은 온도 보상 리프레시(DRAM은 저온에서 리프레시 빈도가 낮아짐), 부분 어레이 자체 리프레시, 모든 메모리 내용을 희생시키는 "딥 파워 다운" 모드에서 비롯된다. 또한 칩은 더 작아 모바일이 아닌 동급 제품보다 기판 공간을 적게 차지한다. 삼성과 마이크론은 이 기술의 주요 제공 업체 중 두 곳이며, 이 기술은 아이폰 3GS, 오리지널 아이패드, 삼성 갤럭시 탭 7.0 및 모토로라 드로이드 X와 같은 태블릿 및 휴대폰 장치에 사용된다.Anandtech Samsung Galaxy Tab - The AnandTech Review , 23 December 2010

 LPDDR2 
섬네일|삼성 K4P4G154EC-FGC1 4 Gbit LPDDR2 칩
2009년에 표준화 단체 JEDEC은 극적으로 수정된 저전력 DDR 인터페이스를 정의한 JESD209-2를 발표했다.
이것은 DDR1 또는 DDR2 SDRAM과 호환되지 않지만 다음 중 하나를 수용할 수 있다.

 LPDDR2-S2: 2n 프리페치 메모리(DDR1과 유사)
 LPDDR2-S4: 4n 프리페치 메모리(DDR2와 유사) 또는
 LPDDR2-N: 비휘발성(NAND 플래시) 메모리.

저전력 상태는 기본 LPDDR과 유사하며, 일부 추가적인 부분 어레이 리프레시 옵션이 있다.

타이밍 매개변수는 LPDDR-200 ~ LPDDR-1066 (클럭 주파수 100 ~ 533 MHz)에 대해 지정된다.

1.2 V에서 작동하는 LPDDR2는 제어 및 주소 라인을 10비트 double data rate CA 버스로 다중화한다. 명령은 프리차지 및 버스트 종료 연산 코드의 재할당을 제외하고는 일반 SDRAM과 유사하다.

+ LPDDR2/LPDDR3 명령 인코딩 동작 ↗ 상승 클럭 ↗ ↘ 하강 클럭 ↘ CA0()  CA1()  CA2()  CA3  CA4  CA5  CA6  CA7  CA8  CA9 CA0()  CA1()  CA2()  CA3  CA4  CA5  CA6  CA7  CA8  CA9 동작 없음       — 모든 뱅크 프리차지           — 한 뱅크 프리차지           —  BA0  BA1  BA2 — 프리액티브 (LPDDR2-N만 해당)         A30  A31  A32  BA0  BA1  BA2 A20  A21  A22  A23  A24  A25  A26  A27  A28  A29 버스트 종료         — 읽기 (AP=자동 프리차지)       예약됨  C1  C2  BA0  BA1  BA2   C3  C4  C5  C6  C7  C8  C9  C10  C11 쓰기 (AP=자동 프리차지)       예약됨  C1  C2  BA0  BA1  BA2   C3  C4  C5  C6  C7  C8  C9  C10  C11 활성화 (R0–14=로우 주소)     R8  R9  R10  R11  R12  BA0  BA1  BA2 R0  R1  R2  R3  R4  R5  R6  R7  R13  R14 활성화 (LPDDR2-N만 해당)     A15  A16  A17  A18  A19  BA0  BA1  BA2 A5  A6  A7  A8  A9  A10  A11  A12  A13  A14 모든 뱅크 리프레시 (LPDDR2-Sx만 해당)         — 한 뱅크 리프레시 (라운드 로빈 주소 지정)         — 모드 레지스터 읽기 (MA0–7=주소)         MA0  MA1  MA2  MA3  MA4  MA5 MA6  MA7  — 모드 레지스터 쓰기 (OP0–7=데이터)         MA0  MA1  MA2  MA3  MA4  MA5 MA6  MA7  OP0  OP1  OP2  OP3  OP4  OP5  OP6  OP7

열 주소 비트 C0은 전송되지 않으며, 0으로 간주된다. 따라서 버스트 전송은 항상 짝수 주소에서 시작한다.

LPDDR2에는 또한 액티브 로우 칩 선택(높을 때 모든 것은 NOP) 및 클럭 활성화 CKE 신호가 있으며, 이는 SDRAM과 유사하게 작동한다. 또한 SDRAM과 마찬가지로 CKE가 처음 드롭된 사이클에 전송된 명령은 파워 다운 상태를 선택한다.

 칩이 활성화된 경우 그 자리에 고정된다.
 명령이 NOP( 로우 또는 CA0–2 = HHH)인 경우 칩은 유휴 상태가 된다.
 명령이 리프레시 명령(CA0–2 = LLH)인 경우 칩은 자체 리프레시 상태로 들어간다.
 명령이 버스트 종료(CA0–2 = HHL)인 경우 칩은 딥 파워 다운 상태로 들어간다. (나가려면 전체 재설정 시퀀스가 필요하다.)

모드 레지스터는 8비트 주소 공간과 이를 다시 읽을 수 있는 기능을 갖춘 기존 SDRAM에 비해 크게 확장되었다. 직렬 존재 감지 EEPROM보다 작지만 하나를 제거하기에 충분한 정보가 포함되어 있다.

4 Gbit보다 작은 S2 장치와 1 Gbit보다 작은 S4 장치는 뱅크가 4개뿐이다. 이들은 BA2 신호를 무시하며 뱅크당 리프레시를 지원하지 않는다.

비휘발성 메모리 장치는 리프레시 명령을 사용하지 않으며 프리차지 명령을 재할당하여 주소 비트 A20 이상을 전송한다. 하위 비트(A19 이하)는 후속 활성화 명령으로 전송된다. 이는 메모리 어레이에서 선택된 행을 4개 또는 8개(BA 비트로 선택됨)의 행 데이터 버퍼 중 하나로 전송하며, 여기서 읽기 명령으로 읽을 수 있다. DRAM과 달리 뱅크 주소 비트는 메모리 주소의 일부가 아니다. 어떤 주소든 어떤 행 데이터 버퍼로든 전송될 수 있다. 행 데이터 버퍼는 메모리 유형에 따라 32바이트에서 4096바이트 길이일 수 있다. 32바이트보다 큰 행은 활성화 명령의 하위 주소 비트 중 일부를 무시한다. 4096바이트보다 작은 행은 읽기 명령의 상위 주소 비트 중 일부를 무시한다.

비휘발성 메모리는 행 데이터 버퍼에 대한 쓰기 명령을 지원하지 않는다. 대신 특수 주소 영역의 일련의 제어 레지스터는 메모리 어레이를 지우고 프로그래밍하는 데 사용할 수 있는 읽기 및 쓰기 명령을 지원한다.

 LPDDR3 
2012년 5월, JEDEC은 JESD209-3 저전력 메모리 장치 표준을 발표했다.JEDEC publishes LPDDR3 standard for low-power memory chips , Solid State Technology magazineJESD209-3 LPDDR3 Low Power Memory Device Standard, JEDEC Solid State Technology Association LPDDR2와 비교하여 LPDDR3는 더 높은 데이터 속도, 더 큰 대역폭 및 전력 효율성, 더 높은 메모리 밀도를 제공한다. LPDDR3는 1600 MT/s의 데이터 속도를 달성하며 다음과 같은 주요 신기술을 활용한다: 쓰기 레벨링 및 명령/주소 훈련,Want a quick and dirty overview of the new JEDEC LPDDR3 spec? EETimes serves it up , Denali Memory Report 선택적 온다이 종단(ODT), 저 I/O 정전 용량. LPDDR3은 PoP(Package-on-Package) 및 디스크리트 패키징 유형을 모두 지원한다.

명령어 인코딩은 10비트 더블 데이터 레이트 CA 버스를 사용하는 LPDDR2와 동일하다. 그러나 표준은 8n-프리페치 DRAM만 지정하며 플래시 메모리 명령어는 포함하지 않는다.

LPDDR3을 사용하는 제품에는 2013년 맥북 에어, 아이폰 5S, 아이폰 6, 넥서스 10, 삼성 갤럭시 S4 (GT-I9500), 마이크로소프트 서피스 프로 3 및 4가 포함된다.Inside the Samsung Galaxy S4 , Chipworks LPDDR3는 2013년에 주류가 되었으며, 800 MHz DDR (1600 MT/s)로 실행되어 2011년 PC3-12800 노트북 메모리와 유사한 대역폭을 제공했다(12.8 GB/s의 대역폭).Samsung LPDDR3 High-Performance Memory Enables Amazing Mobile Devices in 2013, 2014 - Bright Side of News 이 대역폭을 달성하려면 컨트롤러가 듀얼 채널 메모리를 구현해야 한다. 예를 들어, 엑시노스 5 듀얼과 엑시노스 5 옥타가 이러한 경우에 해당한다.Samsung reveals eight-core mobile processor on EEtimes

 LPDDR3E 

LPDDR3E라고 하는 사양의 "향상된" 버전은 데이터 속도를 2133 MT/s로 증가시킨다. 삼성전자는 800 MT/s에 불과한 이전 LPDDR2의 두 배 이상 성능인 최대 2,133 MT/s로 데이터를 전송할 수 있는 20 nm급 4 기가비트 LPDDR3 모듈을 세계 최초로 선보였다.Now Producing Four Gigabit LPDDR3 Mobile DRAM, Using 20nm-class* Process Technology, Businesswire 다양한 제조사의 SoC 또한 800 MHz LPDDR3 RAM을 네이티브로 지원한다. 퀄컴의 스냅드래곤 600 및 800Snapdragon 800 Series and 600 Processors Unveiled , Qualcomm뿐만 아니라 엑시노스 및 올위너 시리즈의 일부 SoC도 포함된다.

 LPDDR4 
2012년 3월 14일, JEDEC은 향후 모바일 장치 요구 사항이 LPDDR4와 같은 차기 표준에 어떤 영향을 미칠지 탐색하는 컨퍼런스를 주최했다. 2013년 12월 30일, 삼성은 최초의 20 nm급 8기가비트(1 GB) LPDDR4를 개발했으며, 이는 3,200 MT/s로 데이터를 전송할 수 있어 가장 빠른 LPDDR3보다 50% 높은 성능을 제공하고 1.1V에서 약 40% 적은 에너지를 소비한다고 발표했다.http://www.softnology.biz/pdf/JESD79-4_DDR4_SDRAM.pdf JESD79 DDR4 SDRAM Standard

2014년 8월 25일, JEDEC은 JESD209-4 LPDDR4 저전력 메모리 장치 표준을 발표했다. 'JEDEC Releases LPDDR4 Standard for Low Power Memory Devices', JEDEC Solid State Technology Association.

주요 변경 사항은 다음과 같다:
 인터페이스 속도를 두 배로 늘리고, 저전압 스윙 종단 논리(LVSTL)로 I/O 표준을 변경하는 등 수많은 결과적인 전기적 변경
 내부 프리페치 크기 및 최소 전송 크기를 두 배로 늘림
 10비트 DDR 명령/주소 버스에서 6비트 SDR 버스로 변경
 32비트 와이드 버스 하나에서 두 개의 독립적인 16비트 와이드 버스로 변경
 자체 리프레시는 CKE 라인으로 제어되는 대신 전용 명령으로 활성화된다.

이 표준은 독립적인 16비트 액세스 채널 두 개를 포함하는 SDRAM 패키지를 정의하며, 각 채널은 패키지당 최대 두 개의 다이에 연결된다. 각 채널은 16개의 데이터 비트 너비를 가지며 자체 제어/주소 핀을 가지고 최대 8개의 DRAM 뱅크에 액세스할 수 있다. 따라서 패키지는 세 가지 방식으로 연결될 수 있다.
 데이터 라인과 제어는 16비트 데이터 버스에 병렬로 연결되고, 각 채널당 독립적으로 칩 선택만 연결된다.
 32비트 와이드 데이터 버스의 두 절반과 제어 라인은 칩 선택을 포함하여 병렬로 연결된다.
 두 개의 독립적인 16비트 와이드 데이터 버스에 연결된다.

각 다이는 각 채널에 절반씩 4, 6, 8, 12 또는 16 기가비트의 메모리를 제공한다. 따라서 각 뱅크는 장치 크기의 16분의 1이다. 이것은 적절한 수(16 K ~ 64 K)의 16384비트(2048바이트) 행으로 구성된다. 24 및 32 기가비트로의 확장이 계획되어 있지만, 행 수, 너비 또는 뱅크 수를 늘려 수행할지는 아직 결정되지 않았다.

더블 너비(4개 채널) 및 채널 쌍당 최대 4개 다이(패키지당 총 8개 다이)를 제공하는 더 큰 패키지도 정의되어 있다.

데이터는 16 또는 32 전송(256 또는 512비트, 32 또는 64바이트, 8 또는 16 사이클 DDR)의 버스트로 액세스된다. 버스트는 64비트 경계에서 시작해야 한다.

클럭 주파수가 이전 표준보다 높고 최소 버스트 길이가 길기 때문에 명령/주소 버스가 병목 현상이 되지 않도록 제어 신호를 더 높게 다중화할 수 있다. LPDDR4는 제어 및 주소 라인을 6비트 단일 데이터 속도 CA 버스로 다중화한다. 명령에는 2개의 클럭 사이클이 필요하며, 주소(예: 행 활성화, 열 읽기 또는 쓰기)를 인코딩하는 연산에는 두 개의 명령이 필요하다. 예를 들어, 유휴 칩에서 읽기를 요청하려면 8개의 클럭 사이클이 소요되는 4개의 명령이 필요하다: 활성화-1, 활성화-2, 읽기, CAS-2.

칩 선택 라인(CS)은 액티브 하이이다. 명령의 첫 번째 사이클은 칩 선택이 하이일 때 식별된다. 두 번째 사이클에서는 로우이다.

+ LPDDR4 명령어 인코딩 사용자 이름과 비밀번호 "cypherpunks"로 다운로드할 수 있다. 첫 번째 사이클 (CS 하이) 두 번째 사이클 (CS 로우) 동작 CA5  CA4  CA3  CA2  CA1  CA0 CA5  CA4  CA3  CA2  CA1  CA0            —  동작 없음            0  OP4  OP3  OP2  OP1  1  다목적 명령 AB           —  BA2  BA1  BA0  프리차지 (AB: 모든 뱅크) AB           —  BA2  BA1  BA0  리프레시 (AB: 모든 뱅크) —           —  자체 리프레시 진입 BL             C9  —  BA2  BA1  BA0  쓰기-1 (+CAS-2) —           —  자체 리프레시 종료 0             C9  —  BA2  BA1  BA0  마스크된 쓰기-1 (+CAS-2) —           —   BL             C9  —  BA2  BA1  BA0  읽기-1 (+CAS-2) C8           C7  C6  C5  C4  C3  C2  CAS-2 —         —   OP7           MA5  MA4  MA3  MA2  MA1  MA0  모드 레지스터 쓰기-1 및 -2MA: 주소, OP: 데이터 OP6           OP5  OP4  OP3  OP2  OP1  OP0 —           MA5  MA4  MA3  MA2  MA1  MA0  모드 레지스터 읽기 (+CAS-2) —           —   R15  R14  R13  R12     R11  R10  R16  BA2  BA1  BA0  활성화-1 및 -2 R9  R8  R7  R6     R5  R4  R3  R2  R1  R0

CAS-2 명령어는 데이터 버스를 통해 전송을 수행하는 모든 명령어의 후반부로 사용되며, 하위 열 주소 비트를 제공한다.

 읽기 명령어는 4의 배수인 열 주소에서 시작해야 한다. 메모리로 0이 아닌 C0 또는 C1 주소 비트를 전달하는 규정은 없다.
 쓰기 명령어는 16의 배수인 열 주소에서 시작해야 한다. 쓰기 명령어의 경우 C2 및 C3은 0이어야 한다.
 모드 레지스터 읽기 및 일부 다목적 명령어는 CAS-2 명령어 뒤에 와야 하지만, 모든 열 비트는 0(낮음)이어야 한다.

버스트 길이는 16, 32 또는 읽기 및 쓰기 작업의 BL 비트로 동적으로 선택 가능하도록 구성할 수 있다.

각 8개의 데이터 라인에는 하나의 DMI(데이터 마스크/반전) 신호가 연결되어 있으며, 데이터 전송 중 높은 상태로 구동되는 비트 수를 최소화하는 데 사용할 수 있다. 높으면 다른 8개의 비트는 송신기와 수신기 모두에서 보완된다. 한 바이트에 5개 이상의 1비트가 포함된 경우, DMI 신호를 높게 구동할 수 있으며, 3개 이하의 데이터 라인도 높게 구동할 수 있다. 신호 라인이 낮게 종단되므로 전력 소비가 감소한다.

(각 전송에서 토글되는 데이터 라인 수를 최대 4개로 제한하는 데 DMI를 사용하는 대체 사용법은 누화를 최소화한다. 이는 쓰기 중에 메모리 컨트롤러에서 사용될 수 있지만, 메모리 장치에서는 지원되지 않는다.)

데이터 버스 반전은 읽기와 쓰기에 대해 별도로 활성화할 수 있다. 마스크된 쓰기(별도의 명령어 코드가 있음)의 경우, 쓰기 반전이 활성화되었는지 여부에 따라 DMI 신호의 작동이 달라진다.

 쓰기에서 DBI가 비활성화된 경우, DMI의 높은 레벨은 해당 데이터 바이트가 무시되어 기록되지 않음을 나타낸다.
 쓰기에서 DBI가 활성화된 경우, DMI의 낮은 레벨은 5개 이상의 비트가 설정된 데이터 바이트와 결합되어 무시되어 기록되지 않음을 나타낸다.

LPDDR4에는 인접한 행의 "로우 해머"로 인한 손상을 방지하기 위한 "표적 행 리프레시" 메커니즘도 포함되어 있다. 3개의 활성화/프리차지 시퀀스의 특수 시퀀스는 장치 지정 임계값(리프레시 주기당 200,000 ~ 700,000)보다 더 자주 활성화된 행을 지정한다. 내부적으로 장치는 활성화 명령에 지정된 행이 아닌 물리적으로 인접한 행을 리프레시한다.

 LPDDR4X 
삼성 반도체는 LPDDR4X라고 부르는 LPDDR4 변형을 제안했다. LPDDR4X는 I/O 전압(Vddq)을 1.1V에서 0.6V로 낮춤으로써 추가 전력을 절약하는 것을 제외하고는 LPDDR4와 동일하다. 2017년 1월 9일, SK 하이닉스는 8GB 및 16GB LPDDR4X 패키지를 발표했다. JEDEC은 2017년 3월 8일에 LPDDR4X 표준을 발표했다. 낮은 전압 외에도 추가적인 개선 사항에는 더 작은 애플리케이션을 위한 단일 채널 다이 옵션, 새로운 MCP, PoP 및 IoT 패키지, 최고 속도 등급인 4266 MT/s에 대한 추가 정의 및 타이밍 개선이 포함된다.

 LPDDR5 
2019년 2월 19일, JEDEC은 저전력 더블 데이터 레이트 5(LPDDR5) 표준인 JESD209-5를 발표했다.

삼성은 2018년 7월에 작동하는 프로토타입 LPDDR5 칩을 발표했다. LPDDR5는 다음과 같은 변경 사항을 도입한다.
 핀당 데이터 전송 속도가 6400 Mbit/s로 증가했다.
 차동 클럭이 사용된다(3200 MHz, DDR).
 프리페치는 다시 두 배가 되지 않고 16n으로 유지된다.
 뱅크 수는 16개로 증가했으며, 4개의 DDR4와 유사한 뱅크 그룹으로 나뉜다.
 전력 절감 개선:
 데이터 전송을 줄이기 위한 데이터 복사 및 쓰기-X(모두 1 또는 모두 0) 명령
 동적 주파수 및 전압 스케일링
 명령은 쿼터 속도 마스터 클럭(CK)을 사용하고, 데이터는 필요할 때만 활성화되는 전체 속도 쓰기 클럭(WCK) 및 읽기 스트로브(RDQS) 신호를 사용하여 전송되는 새로운 클럭 아키텍처
 바이트당 전체 속도 클럭 세트 하나(LPDDR4에서는 16비트당 하나)
 클럭 활성화(CKE) 핀 제거; 대신 CA 버스를 통해 명령으로 저전력 모드로 진입하고, 칩 선택 신호가 다음에 하이로 될 때까지 지속된다.

AMD 밴 고흐, 인텔 타이거레이크, 애플 실리콘 (M1 Pro, M1 Max, M1 Ultra, M2 및 A16 바이오닉), 화웨이 기린 9000 및 스냅드래곤 888 메모리 컨트롤러는 LPDDR5를 지원한다.

전송 속도의 두 배와 쿼터 속도 마스터 클럭으로 인해 유사한 LPDDR4 클럭의 절반 주파수를 갖는 마스터 클럭이 생성된다. 명령어(CA) 버스는 7비트로 넓어지고 명령은 두 배의 데이터 속도로 전송되므로 명령은 LPDDR4와 동일한 속도로 전송된다.

+ LPDDR5 명령어 인코딩 ↗ 상승 클럭 ↗  	↘ 하강 클럭 ↘ 동작 CA6  CA5  CA4  CA3  CA2  CA1  CA0 CA6  CA5  CA4  CA3  CA2  CA1  CA0              — 동작 없음              — 파워 다운 진입             colspan=7  FIFO 읽기             colspan=7  FIFO 쓰기              —align=left              colspan=7  DQ 캘리브레이션 읽기 OP7             OP6  OP5  OP4  OP3  OP2  OP1  OP0 다목적 명령 OP7             OP6  OP5  OP4  OP3  OP2  OP1  OP0 모드 레지스터 쓰기 2              —  자체 리프레시 종료              PD  DSE  —  자체 리프레시 진입              MA6  MA5  MA4  MA3  MA2  MA1  MA0 모드 레지스터 읽기              MA6  MA5  MA4  MA3  MA2  MA1  MA0 모드 레지스터 쓰기 1              AB  SB1  SB0  RFM  BG0  BA1  BA0 리프레시              AB  —  BG1  BG0  BA1  BA0 프리차지 C5  C4  C3           C2  C1   BG1  BG0  BA1  BA0 쓰기 32 WS_FS  WS_RD  WS_WR         /B3    WRX  DC3  DC2  DC1  DC0 열 주소 선택 C5  C4  C3  C0         C2  C1   BG1  BG0  BA1  BA0 마스크된 쓰기 C5  C4  C3  C0         C2  C1   BG1  BG0  BA1  BA0 쓰기 C5  C4  C3  C0         C2  C1   BG1  BG0  BA1  BA0 읽기 C5  C4  C3  C0         C2  C1   BG1  BG0  BA1  BA0 읽기 32 R10  R9  R8  R7       R6  R5  R4  R3  R2  R1  R0 활성화 2 R17  R16  R15  R14       R13  R12  R11   BG1  BG0  BA1  BA0 활성화 1

 Bn = 버스트 주소 비트
 Cn = 열 주소 비트
 Rn = 열 주소 비트
 BAn = 뱅크 주소 비트
 BGn = 뱅크 그룹 주소 비트
 AB = 모든 뱅크 (BG & BA 무시)
 AP = 자동 프리차지

 MAn = 모드 레지스터 주소 비트
 OPn = 동작 또는 모드 레지스터 데이터
 WS_xx = WCK 동기화
 WRX = 쓰기 X; 데이터 전송 대신 모두 0 또는 모두 1로 채우기
 WXSA, WXSB = 쓰기 X 선택, 쓰여질 값
 PD = 파워 다운
 DSE = 딥 슬립 활성화

이전 표준과 비교하여 열 주소 지정 명칭이 변경되었다. LPDDR4와 LPDDR5는 모두 최대 10비트의 열 주소를 허용하지만 이름이 다르다. LPDDR4의 C0–C9는 B0–B3 및 C0–C5로 이름이 변경되었다. LPDDR4와 마찬가지로 쓰기는 B0–B3이 0인 16의 배수 주소에서 시작해야 하지만, 읽기는 B3에 0이 아닌 값을 지정하여 버스트가 다른 순서로 전송되도록 요청할 수 있다.

LPDDR4와 마찬가지로 일부 데이터를 읽으려면 4개의 명령이 필요하다. 행을 선택하는 두 개의 활성화 명령, 그런 다음 열을 선택하는 CAS 및 읽기 명령. LPDDR4와 달리 CAS 명령은 읽기 또는 쓰기 명령보다 먼저 온다. 사실, 이는 열을 전혀 선택하지 않는다는 점에서 약간의 잘못된 명칭이다. 대신 주요 기능은 곧 시작될 고속 WCK 클럭과 동기화되도록 DRAM을 준비하는 것이다. WS_FS, WS_RD 및 WS_WR 비트는 다양한 타이밍을 선택하며, _RD 및 _WR 옵션은 바로 뒤따르는 읽기 또는 쓰기 명령에 최적화되어 있는 반면, _FS 옵션은 클럭을 즉시 시작하며 여러 읽기 또는 쓰기가 뒤따라 여러 뱅크에 액세스할 수 있다.

CAS는 "쓰기 X" 옵션도 지정한다. WRX 비트가 설정되면 쓰기는 데이터를 전송하지 않고, WXS(쓰기-X 선택) 비트의 제어하에 버스트를 모두 0 또는 모두 1로 채운다. 이는 같은 시간이 걸리지만 에너지를 절약한다.

일반적인 16개 버스트 외에 32개 버스트를 두 배 길이로 수행하는 명령이 있다. 읽기(쓰기는 아님)는 C0 및 B3 비트를 사용하여 32단어 정렬 버스트 내에서 시작 위치를 지정할 수 있다.

 LPDDR5X 
2021년 7월 28일, JEDEC는 저전력 더블 데이터 레이트 5/5X(LPDDR5/5X) 표준인 JESD209-5B를 다음과 같은 변경 사항과 함께 발표했다.
 최대 8533 Mbit/s까지 속도 확장
 tx/rx 이퀄라이제이션을 통한 신호 무결성 개선
 새로운 적응형 리프레시 관리 기능을 통한 안정성 개선

2021년 11월 9일, 삼성은 업계 최초의 LPDDR5X DRAM을 개발했다고 발표했다. 삼성의 구현은 14 nm 공정 노드에서 16기가비트(2GB) 다이를 포함하며, 단일 패키지에 최대 32개의 다이(64GB)를 갖춘 모듈이다. 회사에 따르면 새로운 모듈은 LPDDR5보다 20% 적은 전력을 사용한다. 아난드텍의 Andrei Frumusanu에 따르면, SoC 및 기타 제품의 LPDDR5X는 2023년 세대 장치에서 예상되었다.

2021년 11월 19일, Micron은 MediaTek이 MediaTek의 Dimensity 9000 5G SoC에 대한 LPDDR5X DRAM 검증을 완료했다고 발표했다.

2023년 1월 25일 SK하이닉스는 대역폭 9.6 Gbit/s의 "Low Power Double Data Rate 5 Turbo"(LPDDR5T) 칩을 발표했다. 이는 JEDEC이 설정한 초저전압 범위인 에서 작동한다. 이는 LPDDR5X 표준에 LPDDR5X-9600으로 통합되어 "LPDDR5T"가 브랜드 이름이 되었다.MediaTek Dimensity 9300 및 Qualcomm Snapdragon 8 Gen 3는 LPDDR5T를 지원한다.

2024년 4월 17일 삼성전자는 이전 LPDDR5X 세대보다 대역폭이 25% 높고 용량이 30% 높으며 전력 효율이 25% 개선된 LPDDR5X-10700을 발표했다. 이는 새로운 12 nm 공정을 통해 달성되었으며, 이를 통해 칩은 더 효율적이며 단일 패키지에 최대 32GB 용량을 담을 만큼 작다.

2024년 7월 16일 삼성은 최대 10.7 Gbit/s 속도로 작동할 수 있는 업계에서 가장 빠른 LPDDR5X DRAM의 검증을 완료했으며, MediaTek의 차기 플래그십 Dimensity 9400 SoC에 사용될 예정이다.

 LPDDR6 
다음 표준은 개발 중이다.
계획된 확장은 다음과 같다.
 핀당 8.8–17.6 Gbit/s로 속도 확장
 CA 버스가 4비트로 더 좁아짐
 채널당 12비트의 데이터 버스 너비
 24 전송 × 12핀 = 288비트 버스트:
 256 데이터 비트 및
 어레이에 저장된 16 태그/ECC 비트 및
 데이터 버스 반전 또는 링크 ECC를 위한 16비트(저장되지 않음)
 CAMM2

 각주 

 외부 링크 
 마이크론
 삼성
 엘피다
 난야 
 JEDEC 페이지: LOW POWER DOUBLE DATA RATE 3 SDRAM (LPDDR3)

분류:SDRAM