다이 슈링크

다이 슈링크(die shrink)는 반도체 소자, 주로 트랜지스터의 단순 반도체 공정을 가리킨다. 다이를 축소하는 작업은 일반적으로 리소그래피 노드의 발전을 포함하는 고급 제조 공정을 사용하여 다소 동일한 회로를 생성한다. 이는 프로세서에 대한 주요 아키텍처 변경이 없기 때문에 연구 개발 비용을 낮추는 동시에 동일한 실리콘 웨이퍼 조각에서 더 많은 프로세서 다이를 제조할 수 있어 제품당 비용이 절감되므로 칩 회사의 전체 비용이 절감된다.

다이 슈링크는 삼성, 인텔, TSMC, SK 하이닉스와 같은 반도체 회사와 AMD(이전 ATI 포함), NVIDIA 및 미디어텍과 같은 팹리스 제조업체에서 가격을 낮추고 성능을 높이는 중요한 공정이다.

세부 사항

2000년대의 예시로는 소니와 도시바의 플레이스테이션 2 이모션 엔진 프로세서의 다운스케일링(2000년 180 nm CMOS에서 2003년 90 nm CMOS로), 코드명 시더 밀 펜티엄 4 프로세서(90 nm CMOS에서 65 nm CMOS로) 및 펜린 코어 2 프로세서(65 nm CMOS에서 45 nm CMOS로), 코드명 브리즈번 애슬론 64 X2 프로세서(90 nm SOI에서 65 nm SOI로), ATI 및 엔비디아의 여러 세대 GPU, 삼성, 도시바 및 SK하이닉스의 여러 세대 RAM 및 플래시 메모리 칩 등이 있다. 2010년 1월, 인텔은 이전 네할렘 프로세서 마이크로아키텍처의 이전 버전에서 사용된 45 nm 공정에서 32 nm 공정으로 제조된 클락데일 Core i5 및 Core i7 프로세서를 출시했다. 특히 인텔은 틱–톡 모델을 통해 정기적으로 제품 성능을 향상시키기 위해 다이 슈링크를 활용하는 데 중점을 두었다. 이 사업 모델에서는 모든 새로운 마이크로아키텍처("톡") 다음에 다이 슈링크("틱")가 이어져 동일한 마이크로아키텍처로 성능을 향상시킨다.

다이 슈링크는 최종 사용자에게 이점을 제공한다. 다이 슈링크는 칩의 동일한 클럭 주파수를 유지하면서 반도체 소자에서 각 트랜지스터가 켜지거나 꺼질 때 사용되는 전류를 줄여 전력 소비를 줄이고(따라서 열 발생 감소), 클럭 속도 여유를 늘리고, 가격을 낮춘 제품을 만들기 때문이다. 200mm 또는 300mm 실리콘 웨이퍼를 제조하는 비용은 제조 단계 수에 비례하며 웨이퍼에 있는 칩 수에 비례하지 않으므로, 다이 슈링크는 각 웨이퍼에 더 많은 칩을 밀어 넣어 칩당 제조 비용을 낮춘다.

하프 슈링크
CPU 제조에서 다이 슈링크는 항상 ITRS에 의해 정의된 리소그래피 노드로의 발전을 수반한다(목록 참조). GPU 및 SoC 제조의 경우, 다이 슈링크는 종종 ITRS에 의해 정의되지 않은 노드에서 다이를 축소하는 것을 포함한다. 예를 들어 150nm, 110nm, 80nm, 55nm, 40nm 및 최근에는 8nm 노드가 있는데, 이는 때때로 "하프 노드"라고 불린다. 이는 ITRS에 의해 정의된 두 리소그래피 노드 사이의 임시방편(따라서 "하프 노드 슈링크"라고 함)으로, 추가적인 R&D 비용을 절감하는 데 도움이 되는 더 낮은 ITRS 정의 노드로의 추가 슈링크가 발생하기 전이다. 풀 노드 또는 하프 노드로 다이 슈링크를 수행할지 여부는 파운드리에 달려 있으며 집적회로 설계자에게 달려 있지 않다.

+ 하프 슈링크 메인 ITRS 노드 임시 하프 노드250 nm  220 nm180 nm  150 nm130 nm  110 nm90 nm  80 nm65 nm  55 nm45 nm  40 nm32 nm  28 nm22 nm  20 nm14 nm  12 nm10 nm  8 nm7 nm  6 nm5 nm  4 nm3 nm  

 같이 보기 
 집적회로

 각주 

분류:집적 회로
분류:반도체