SPARC T3

パフォーマンス 
全体的なシングルソケットおよびマルチソケットのスループットは、システムのT3プロセッサで向上し、CPUソケット要件の半分で前身のUltraSPARC T2+よりも優れたスループットを提供する。

スループット（SPEC CINT2006レート）は、以前のT2+プロセッサをデュアルソケットT5240プラットフォームで使った場合と比較して、シングルソケットT3-1プラットフォームで改善したOracle Corporation SPARC T3-1, 2008-03, retrieved 2011-07-19Sun SPARC Enterprise T5240, 2008-03, retrieved 2010-11-25。

シミュレートされたウェブサービスのワークロードの下で、デュアルソケットベースのSPARC T3システムは、クアッドソケット（前世代）のUltraSPARC T2+システム（および競合するデュアルソケットとクアッドソケットの最新システム）よりも優れたパフォーマンスをベンチマークで記録したSPECweb2005, 2008-03, retrieved 2011-07-19。 

 歴史 

オンラインIT出版「The Register」は、2008年6月に、このマイクロプロセッサは16個のコアがあり、それぞれに16個のスレッドが可能、と間違って報告した。 2009年9月に、彼らは代わりにコアごとに8個のスレッドがあるというロードマップを公開したhttps://www.theregister.co.uk/2009/09/11/sun_sparc_roadmap_revealed/。 Hot Chips 21カンファレンスで、サンは、チップに合計16コアと128スレッドがあることを明らかにしたSanjay Patel, Stephen Phillips and Allan Strong. "Sun's Next-Generation Multi-threaded Processor - Rainbow Falls: Sun's Next Generation CMT Processor ". HOT CHIPS 21.Stokes, Jon (February 9, 2010). "Two billion-transistor beasts: POWER7 and Niagara 3". Ars Technica.。 ISSCC 2010でのプレゼンテーションでは以下のことが披露された。「16コアのSPARC SoCプロセッサにより、4-wayグルーレスシステムで最大512のスレッドが可能になり、スループットが最大化される。 461GB/sの6MB L2キャッシュと2.4Tb/sの308ピンSerDes I/Oは、必要な帯域幅をサポートする。 6つのクロックと4つの電圧ドメイン、ならびに電力管理回路技術、最適化性能、消費電力、377mm2ダイを通して変動や歩留まりのトレードオフ。」 J. Shin, K. Tam, D. Huang, B. Petrick, H. Pham, C. Hwang, H. Li, A. Smith, T. Johnson,
F. Schumacher, D. Greenhill, A. Leon, A. Strong. "A 40nm 16-Core 128-Thread CMT SPARC SoC Processor". ISSCC 2010.2010年7月16日にTwitterのARCBotが未公開のPSARC/2010/274に注目し、 OpenSolarisに新しい「UltraSPARC T3の-xtarget値」が含まれていることを明らかにした。これによりUltraSPARC T3の存在が確認されたTwitter / ARCbot: PSARC/2010/274 New compiler。 

2010年9月20日にサンフランシスコで開催されたOracle OpenWorldの期間中、プロセッサは「SPARC T3」（名前に「Ultra」プレフィックスを削除）として正式に発売され、世界記録のパフォーマンスを主張する新しいシステムと新しい報告されたベンチマークが付属したOracle Unveils SPARC T3 Processor and SPARC T3 Systems。 さまざまな実際のアプリケーションベンチマークがリリースされ、システム全体が開示された。 国際的に認められたSPECベンチマークも、完全なシステム開示とともにリリースされた。 オラクルは、SPARC T3が40 nmプロセスで構築されたことを明らかにした。 

 特徴 
SPARC T3の機能は次の通りである。 

 8または16CPUコア
 コアあたり8つのハードウェアスレッド
 6 MB L2キャッシュ
 2つの組み込みコヒーレンシコントローラ
 6つのコヒーレンスリンク
 コヒーレンスリンクごとに14の単方向レーン
 接着回路なしの4ソケットへのSMP
 4つのDDR3 SDRAMメモリチャネル
 組み込みPCI Express I/Oインターフェース
 各コアのセキュリティコプロセッサ。 DES、3DES、AES、RC4、SHA-1、SHA-256 / 384/512、Kasumi、Galois Field、MD5、最大2048キーのRSA、ECC、CRCをサポート
 ハードウェア乱数ジェネレータ
 2つの組み込み1GigE/10GigEインターフェース
 2.4 Tbit/sソケットあたりの総スループット

 システム 
SPARC T3チップのリリースに伴い、新しいブランドのオラクルSPARC Tシリーズサーバが市場に投入され、以前のSPARC Enterprise製品ラインのCMT（UltraSPARC T2/T2 Plus）マシンが置き換えられた。Tシリーズは以前のサーバ製品ラインアップに比べるとT3チップ搭載で更新されたサーバが少なくなり、サーバーの総数がそれぞれ4つに減ったSPARC Servers。 

 1ソケットSPARC T3-12UラックサーバSPARC T3-1 | Web Infrastructure Server | Oracle
 1ソケットSPARC T3-1BブレードサーバT3-1B | Best Blade for Infrastructure Apps | Oracle
 2ソケットSPARC T3-2サーバSPARC T3-2 | Web Infrastructure Server | Oracle
 4ソケットSPARC T3-4サーバSPARC T3-4 | Consolidation and Virtualization | Oracle

 仮想化 
以前のT1、T2、およびT2+プロセッサと同様に、T3は超特権実行モードをサポートする。 T3は、最大128のOracle VM Server for SPARCドメイン（以前は論理ドメインと呼ばれていた機能）をサポートするSPARC T3-4 | Consolidation and Virtualization | Oracle。 

 T2およびT2+と比較した場合のパフォーマンスの向上 
SPARC T3プロセッサは、事実上、1つのダイ上の2つのT2+プロセッサが搭載されているhttp://www.c0t0d0s0.org/archives/6921-SPARC-T3-some-data.html。  T3の性能は以下の通り。

 T2/T2+のコア数から2倍の16になった
 T2+と比べて10ギガビットイーサネットポートが2倍の2つになった
 T2/T2+と比べて暗号アクセラレータコアが2倍の16になった
 暗号化エンジンは、T2/T2+よりも多くの以下のアルゴリズムをサポート: DES、トリプルDES、AES、RC4、SHA-1、SHA256/384/512 、KASUMI、Galois Field、MD5、2048キーまでのRSA、ECC、CRC32
 暗号化パフォーマンスのスループットが1.9倍以上向上
 T2/T2+ DDR2インターフェイスより高速なDDR3RAMインターフェイス
 スループットが2倍になったSPARC T3-1 | Web Infrastructure Server | Oracle
 メモリ容量が2倍になった
 I/Oスループットが4倍になった
 2つのPCIe2.08レーンインターフェイスと1つのPCIe旧世代8レーンインターフェイスhttp://www.c0t0d0s0.org/archives/6921-SPARC-T3-some-data.html

 関連項目 

 UltraSPARC T1 – T2の前身であり、サン初の、チップでマルチスレッドを実現するCPU
 SPARC Tシリーズ
 SPARC T4

 脚注 

Category:SPARC マイクロプロセッサ
Category:サン・マイクロシステムズのマイクロプロセッサ
Category:オラクルのマイクロプロセッサ