DDR5 SDRAM

DDR5 SDRAM（ディディアールファイブ エスディーラム） (Double Data Rate 5 Synchronous Dynamic Random-Access Memory) は半導体集積回路で構成されるDRAMの規格の一種である。前世代のDDR4 SDRAMと比較して、DDR5は消費電力を削減しつつ帯域幅が2倍になる。本来の策定は2018年内に終了する予定であったが、2020年7月14日に標準規格が発表された。

Decision Feedback Equalization(DFE)などの新機能により、IO速度のスケーラビリティが可能になり、帯域幅とパフォーマンスが向上する。DDR5は前世代のDDR4より2倍の帯域幅をサポートし4.8 Gbpsからの出荷となっている。    

追加機能は次のとおり。 

 ファイングレインリフレッシュ機能：DDR4と比較して、すべてのバンクリフレッシュにより16 Gbpsのデバイス遅延が改善。同じバンクのセルフリフレッシュは、一部のバンクが他のバンクの使用中にリフレッシュできるようにすることで、パフォーマンスを向上。
 オンダイECCおよびその他のスケーリング機能により、高度なプロセスノードでの製造が可能。
 DDR4と比較してVddが1.2 Vから1.1 Vに移行することで電力効率が向上。
 システム管理バスにMIPIアライアンスの I3C Basic規格の使用。
 モジュールレベルでは、DIMM設計の電圧レギュレーターにより、拡張性に応じて電圧を出力し、DRAMの歩留まりを向上させるための電圧許容度を改善し、および消費電力をさらに削減できる可能性がある。

 DIMMとメモリチップ 
以前のSDRAM世代では、メモリチップとパッシブ配線 (および小型のシリアル存在検出ROM) で構成されるバッファなしのDIMMが使用できたが、DDR5 DIMMでは追加のアクティブ回路が必要となるため、DIMMへのインターフェイスはRAM チップ自体へのインターフェイスとは異なる。

DDR5 DIMMは5V電源で供給され、オンボード回路(PMICと呼ばれる)を使用してメモリチップが必要とする低電圧に変換する。マザーボード上でなくメモリチップ近くで最終的な電圧に調整することでより安定した電力を提供する。これはCPU電源用の電圧レギュレータモジュール(VRM)の進歩を反映している。

１枚のDDR5 DIMMには2つの独立したチャネルを持つようになった。以前のSDRAM世代では64または72 (ECC無し/ECC付き) データラインで構成される１つのコマンド/アドレスバスであったが、DDR5 DIMMでは32または40 (ECC無し/ECC付き) データラインで構成されるコマンド/アドレスバスが２つあり合計64または80データライン (ECC無し/ECC付き)になる。4バイトのバス幅に16の最小バースト長を掛けると最小アクセスサイズは64バイトとなり、これは x86マイクロプロセッサで使用されるキャッシュラインのサイズと一致する。

なおオンダイECCは、DIMMモジュールに追加チップで搭載されるECC機能（ECCメモリ）とは異なるので注意が必要である。オンダイECCは宇宙線の影響などによるチップ内のエラー訂正を行うのに対して、DIMMモジュールのECC機能ではCPUとDIMM間のデータ転送のエラー訂正を行う。

 オーバークロック仕様 
通常メモリチップの速度はJEDECで規格化されている。しかし、PCではインテルが策定したXMP 3.0(Extreme Memory Profile)に従ってメモリモジュールをオーバークロックして使用することが出来る。AMDも同様の機能である「AMD EXPO（Extended Profiles for Overclocking） Technology」を発表している。

一般的にオーバークロックは、半導体を高速動作させるために電圧を規定より高くし発熱が増えデバイスの寿命を縮めることになる。

 仕様 
この仕様はキングストンのページから作成。オーバークロック仕様も含めるとさらに種類が増える。
+チップ規格モジュール規格JEDEC規格DDR5-4000PC5-32000○DDR5-4400PC5-35200○DDR5-4800PC5-38400○DDR5-5200PC5-41600○DDR5-5600PC5-44800○DDR5-6000PC5-48000○DDR5-6400PC5-51200○DDR5-6600PC5-52800DDR5-6800PC5-54400DDR5-7000PC5-56000DDR5-7200PC5-57600DDR5-7600PC5-60800

 オペレーション 
標準的なDDR5メモリの速度は、4800～6400 MT/s(PC5-38400～PC5-51200)の範囲である。前世代と同様に、より高い速度が後から追加される可能性がある。最小バースト長は2倍の16になり、8回の転送後に「バーストチョップ」を選択できるようになった。アドレス指定範囲もわずかに拡張されている。

DDR4 SDRAMと比較すると、バンクグループの数が8に増え、1グループあたりのバンク数は同じ4バンクであるので合計32バンクとなる。

 コマンドのエンコーディング 
コマンドのエンコーディングは大幅に再構成されており、LPDDR4のものから着想を得ている。コマンドは14ビットのバスを介して１サイクルまたは２サイクルで送信される。一部の単純なコマンド（リフレッシュやプリチャージなど）は1サイクルかかるが、アドレスを含むコマンド（アクティブ化、リード、ライト、モードレジスタアクセス）は28ビットの情報を含むために2サイクルかかる。

また、LPDDRと同様にモードレジスタは256個の8ビットとなっている。

ライトパターンコマンドはDDR5の新機能である。これはライトコマンドと同じであるが、範囲は個々のデータでなく、１バイトモードレジスタ（デフォルトはすべてゼロ）のコピーで埋められる。これは通常、普通のライトと同じ時間がかかるがデータラインを駆動しないため電力を節約できる。またコマンドバスが早期に解放されるため、複数のバンクへの書き込みがより緊密にインターリーブされる可能性がある。
+DDR5コマンドエンコーディング コマンド    コマンド/アドレス(CA)ビット 0  1  2  3  4  5  6  7  8  9  10  11  12  13 Active (activate)Open a row       Row R0–3  Bank  Bank group  Chip CID0–2   Row R4–16    Unassigned, reserved      colspan=12   colspan=14  Unassigned, reserved          colspan=10   colspan=14  Write pattern               Bank  Bank group  Chip CID0–2     Column C3–10           Unassigned, reserved            colspan=9   colspan=14  Mode register write             Address MRA0–7     Data MRD0–7 colspan=2   CW colspan=3  Mode register read             Address MRA0–7    colspan=10   CW colspan=3  Write               Bank  Bank group  Chip CID0–2     Column C3–10           Read               Bank  Bank group  Chip CID0–2     Column C3–10     colspan=2    Vref CA             Data   Refresh all              colspan=4     Chip CID0–2 Refresh same bank               Bank colspan=2     Chip CID0–2 Precharge all              colspan=4     Chip CID0–2 Precharge same bank               Bank colspan=2     Chip CID0–2 Precharge               Bank  Bank group  Chip CID0–2 Unassigned, reserved            colspan=9  Self-refresh entry            colspan=5    colspan=3  Power-down entry            colspan=5      colspan=2  Multi-purpose command             Command CMD0–7   Power-down exit,No operation            colspan=9  Deselect (no operation)   colspan=14  

 歴史 
2012年からJEDECでDDR5の予備的な議論が開始され、次世代システムメモリとして開発が進められた。 

2017年9月、ラムバス社が動作するDDR5 DIMMを発表した。2018年11月15日、 SKハイニックスは1.1 Vで5200 MT/sで動作する最初のDDR5 RAMチップの完成を発表した。2019年2月、SKハイニックスはDDR5の予備規格で公式に認められている最高速度である6400 MT/sのチップを発表した。一部の企業は、2019年末までに最初の製品を市場に投入することを計画していた。 

本規格とは無関係のノートパソコンとスマートフォン向けのJEDECの規格「LPDDR5」(Low Power Double Data Rate 5)は2019年2月に公開された。 

DDR4と比較して、DDR5はメモリモジュールの電圧を1.1 Vに低減するため消費電力が削減される。DDR5モジュールは、高速化を実現するためにオンボード電圧レギュレーターを組み込むことができるが、組み込みによりコストが増加するため、サーバーグレードおよび場合によってはハイエンドのコンシューマー向けモジュールにのみ実装されると予想されていた。DDR5はモジュールあたり51.2 GB/sの速度をサポートし、モジュールあたり2つのメモリチャネルをサポートする。 

2019年の時点で現在DDR4を使用しているほとんどのユースケースは、最終的にDDR5に移行すると一般的に予想されている。デスクトップやサーバー（ノートパソコンは代わりにLPDDR5を使用すると思われる）で使用するためには、IntelとAMDのCPUなどの統合メモリコントローラーがDDR5をサポートする必要がある。2020年6月の時点では、どちらからもサポートの公式発表はないが、流出したスライドでは、Intelの2021年のSapphire RapidsマイクロアーキテクチャでDDR5をサポートする計画が示されている。AMDのフォレスト・ノーロッドによれば、AMDの2020年半ばに発売されるZen 3ベースの第3世代Epyc CPUは、引き続きDDR4を使用する。流出したAMDの内部ロードマップでは、2022年のZen 4 CPUおよびZen 3+ APUでDDR5をサポートすると報告されている。 

2020年7月に標準規格JESD79-5がリリース。 

2021年10月に標準規格JESD79-5Aがリリース。 

2022年8月に標準規格JESD79-5Bがリリース。

 脚注 

 外部リンク 

 メインメモリ：DDR4＆DDR5 SDRAM / JEDEC 
 標準規格JESD79-5A / JEDEC 2021 Oct 
 標準規格JESD79-5B / JEDEC 2022 Aug 
  -DDR5規格の未完成のドラフト。 
 JEDEC、次世代DRAM「DDR5」の標準規格を公開(インプレスPC Watch 2020年7月15日記事)

Category:JEDEC規格
Category:SDRAM