Verilog

Verilog er vélbúnaðarlýsingarmál sem er notað til að hanna stafrænar silikon rökrásir og líka til að forrita forritanlega rökrásakuba (fpga). Fyrsta útgáfa af þessu máli kom árið 1984 og hjálpaði til að sjálvirknivæða hönnunar ferli stafræna rökrása.

Flokkur:Forritunarmál