فرایند ۶۵ نانومتر

فرایند ۶۵ نانومتر گره طرح‌نگارنوری پیشرفته است که در ساخت نیم‌رسانا سیماس (ماسفت) استفاده می‌شود. پهنای‌باند خطوط چاپی (یعنی طول گیت ترانزیستور) می‌توانند به حداقل ۲۵ نانومتر برسند به‌طور اسمی فرایند ۶۵ نانومتر، درحالی‌که گام بین دو خط ممکن است از ۱۳۰ نانومتر بیشتر باشد2006 industry roadmap , Table 40a. برای مقایسه، ریبوزوم‌های سلولی حدود ۲۰ نانومتر  انتها-به-انتها است. یک بلور سیلیکون بدنه دارای ثابت شبکه ۰/۵۴۳ نانومتر است، بنابراین چنین ترانزیستورهایی از مرتبه ۱۰۰ اتم هستند. توشیبا و سونی فرایند ۶۵ نانومتر را در سال ۲۰۰۲ اعلام کردند، قبل از شروع فوجیتسو و توشیبا در سال ۲۰۰۴، و سپس تی‌اس‌ام‌سی تولید را درسال ۲۰۰۵ آغاز کرد. تا سپتامبر ۲۰۰۷، اینتل، ای‌ام‌دی یونایتد مایکروالکترونیکس کورپوریشن (UMC)، آی‌بی‌ام و چارتد نیز تراشه‌های ۶۵ نانومتر تولید می‌کردند.

ضخامت گیت، یکی دیگر از ابعاد مهم، به اندازه ۱/۲ نانومتر (Intel) کاهش می‌یابد. فقط چند اتم قسمت «کلید» ترانزیستور را عایق می‌کند و لذا باعث می‌شود که بار از طریق آن جریان یابد. این اثر نامطلوب، نشت، ناشی از تونل‌زنی کوانتومی است. شیمی جدید دی الکتریک‌های گیت با کاپای-بالا باید با فنون‌های موجود، از جمله بایاس زیرلایه و ولتاژ آستانه چندگانه، ترکیب شود تا با جلوگیری از نشت از مصرف توان جلوگیری شود.

 مثال: فرایند ۶۵ نانومتر فوجیتسو 
 طول گیت: ۳۰ نانومتر (با کارایی بالا) تا ۵۰ نانومتر (کم-مصرف)
 ولتاژ هسته: ۱/۰ ولت
 ۱۱ لایه میان‌هابند مسی با استفاده از نانو-خوشه‌بندی سیلیس به عنوان κ دی‌الکتریک فوق‌العاده کم (κ = ۲/۲۵)
 فلز ۱ گام: ۱۸۰ نانومتر
 سورس/درین نیکل سیلیکا
 ضخامت اکسید گیت: ۱/۹ نانومتر (n) و ۲/۱ نانومتر (p)
در واقع دو نسخه از این فرایند وجود دارد: CS200، با تمرکز بر کارایی بالا، و CS200A، با تمرکز بر کم-مصرفی.

 منابع 

 عمومی


 Engineering Sample of the "Yonah" core Pentium M, IDF Spring 2005, ExtremeTech


رده:اختراع‌های ژاپنی
رده:فناوری نقشه راه بین‌المللی برای اشکال نیمه‌رسانایی‌های لیتوگرافی