Zen 3微架構

Zen 3是AMD推出的一款CPU微架构的代号，于2020年10月8日发布，是AMD Ryzen主流桌面处理器（代号 "Vermeer"）、AMD Ryzen 移动处理器（代号"Cezanne"）和AMD Epyc服务器处理器（代号 "Milan"）所使用的微架構  ，並在台积电改进的7纳米MOSFET上制造。500系列芯片组的主板和400系列芯片組主板均支持Zen 3微架構的CPU。

架構改進 

相較上一代Zen 2架構，AMD的工程師針對Zen 3架構作了以下改進
改良 Front-end Fetch 及 Pre-Fetch 能力
L1 Branch Target Buffer 容量提升 1 倍
增加 Branch Predictor Bandwidth
Execution Engines 增至 10 issues per Cycles
更大的 Integer window
增加 Floating Point Bandwidth
更快的 Floating Point FMAC 單元
增加 Load/Store Bandwidth
大幅減低 Core to Core 延遲
大幅減低 Core to Cache 延遲
8核心 CCD 晶片設計
單一的 32MB L3 Cache 設計
經過改良的 Core to Cache Ring System

桌面处理器 ( Ryzen 3/5/7/9 5000系列 ) 

 插座: Socket AM4.
 全部型號支援 DDR4-3200 雙通道.
 L1 cache: 每個核心 64 KB (32 KB 指令 + 32 KB 資料) .
 L2 cache: 每個核心 512 KB .
 全部型號支援 24條 PCIe 4.0 lanes. 8 條保留用作與晶片組連結. ( 除了Ryzen 5 5500只支援24條 PCIe 3.0 lanes , 也只有4條保留用作與晶片組連結 . )
 沒有整合繪圖核心.
 半導體製程: TSMC 7FF ( CCD ) + GlobalFoundries 12LP ( IOD ).
 由2至3粒小芯片組成 ( 2 CCD + 1 IOD / 1 CCD + 1 IOD) . ( 除了Ryzen 5 5500是單晶片封裝設計 )

内置Radeon显卡的桌面处理器 ( Ryzen 3/5/7 5000G系列 ) 
 插座: AM4.
 全部型號支援 DDR4-3200 雙通道.
 L1 cache: 每個核心 64 KB (32 KB 指令 + 32 KB 資料) .
 L2 cache: 每個核心 512 KB .
 全部型號支援 24條 PCIe 3.0 lanes. 4 條保留用作與晶片組連結.
 整合第五代GCN繪圖核心.
 半導體製程: TSMC 7FF 
 單晶片封裝 .

工作站產品 ( Ryzen Threadripper PRO 5000WX系列 ) 
 插座: sWRX8.
 全部型號支援 DDR4-3200 八通道.
 L1 cache: 每個核心 64 KB (32 KB 指令 + 32 KB 資料) .
 L2 cache: 每個核心 512 KB .
 全部型號支援 128條 PCIe 4.0 lanes. 8 條保留用作與晶片組連結.
 沒有整合繪圖核心.
 半導體製程: TSMC 7FF ( CCD ) + GlobalFoundries 12LP ( IOD ).
 由3至9粒小芯片組成 .

註釋

參考資料 

AMD處理器