工程改变命令

工程改变命令（，缩写ECO；或称工程变更命令）用于改变元-{}-件、组件，或流程、工作指令文档，并也可用于改变规格。

ECO也被称为“工程变更通知单”、工程變更通知（ECN），或简单称“工程变更”（EC）。

在典型的系统开发周期中，规范或实现可能在工程开发期间或系统元件的集成期间改变。这些在最后一分钟的设计变更通常称为工程改变命令（ECO），并影响已完全或部分完成设计的功能。ECO可以弥补在调试期间发现的设计错误，或者对设计规范做出更改以补偿其他方面的系统设计。

芯片设计 
在芯片设计中，ECO是在经过自动化工具处理后直接将逻辑变更插入到网表（netlist）的过程。ECO通常在制作芯片掩膜之前完成，以避免和节省完全ASIC逻辑综合、技术映射、布局、布线、和时序验证的时间。EDA工具通常提供促成此种类型ECO的增量操作模式。

在掩膜制作后，ECO的使用可以节省成本。如果可通过仅修改几个层（通常是金属）来实现改变，则成本远小于从头重新构建设计的成本。这是因为从头开始流程几乎总是需要为所有层新造光罩，并且现代半导体器件制造工艺中每20个或更多的掩膜中每一个都相当昂贵。仅修改少量层实现的改变通常称为金属掩膜ECO或后掩膜ECO。设计师经常使用未使用的逻辑门来制成一个设计，EDA工具也有专门的命令使这个过程更轻松。

ASIC设计中最常见的ECO是门级网表ECO（gate-level netlist ECO）。在此流程中，工程师手动编辑门级网表，而不是重新运行逻辑综合。必须搜索网表文件以查找受更改影响的逻辑，然后编辑该文件以实现层次结构上下的更改，还需要跟踪和验证这些更改，以确保需要更改的内容都已更改。这是一个非常耗时且耗费资源的过程，很容易出错。因此，在ECO后经常使用形式等效性检查来确保修订的实现符合修订规范。

随着半导体行业面临的上市时间压力和不断上升的光罩成本，几家電子設計自動化（EDA）公司开始将更多自动化引入到ECO实现过程中。最流行的布局和布线产品具有一定级别的内置ECO布线，以帮助实现物理级ECO。Cadence Design Systems近期宣布了一个名为conformal ECO designer的产品，它能自动创建功能性ECO，这通常是实现ECO中最繁琐的过程。它采用形式等效性检查和逻辑综合技术来基于改变的RTL产生一个门级ECO网表。Synopsys在过去有一个名为ECO compiler的产品，但现在已不存在。Synopsys现在则有用于处理ECO的primetime-ECO。在最近的DAC-2012中，Tweaker-F1和Tweaker-T1也受到了关注。 DAC-2018, EASY-Logic  Functional ECO 工具 EASYECO 。

产品设计 
在产品开发中需要改变的原因有：
 纠正在测试和建模时未发现或者直到使用时才发现的设计错误。
 遵循客户重新设计产品某部分的要求
 因材料或制造方法变更。可能由于相关材料缺乏、供应商变更，或者弥补设计错误。
一个ECN必须至少包含以下信息：
 识别哪些需要变更。这应包含组件的零件编号和名称，以及对显示组件或装备体的图纸的引用。
 变更的原因。
 变更的描述。这包括在更改前和更改后的组件绘图。一般来说，这些绘图仅包含受到变化影响的细节。
 受变更影响的文档和部门的列表。进行一次更改的最重要部分是使所有相关小组都得到通知并更新文档。
 变更的批准。与详细图纸和装配图纸一样，变更必须由管理层批准。
 说明何时引入该变化——立即（报废当前库存）、下一个生产周期，或者某个里程碑。

参考资料

外部链接 
 Cadence Conformal ECO Designer - Automating ECO Generation for ASICs 
 The Human ECO Compiler 
 A free Word template with fields for this information is available associated with Ullman. 

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工程學