DDR5 SDRAM

第五代雙倍資料率同步動態隨機存取記憶體（，縮寫DDR5 SDRAM）是一種高頻寬電腦記憶體規格。它屬於SDRAM家族的記憶體產品。

据英特爾公司Geof Findley稱，JEDEC計畫在2016年發佈DDR5 SDRAM規範，該種記憶體將在2020年向終端使用者提供。截至2017年2月，JEDEC部分規範信息已經公开。而2017年4月的新聞顯示，JEDEC宣布將在當年6月公布更多信息，DDR5設計規範將於次年出爐。

2018年11月，SK海力士宣布研發完成，預計2020年量產。 2021年，十銓率先上市DDR5 4800 16X2套件記憶體。

内存芯片 
虽然前几代SDRAM允许使用由内存芯片和无源布线（加上小型串行检测ROM）组成的无缓冲 DIMM，但 DDR5 DIMM 需要额外的缓冲电路，使得 DIMM 的接口不同于 RAM 芯片本身的接口。

DDR5 LRDIMM 使用 12V 电压，UDIMM 使用 5V 电压。DDR5 DIMM 仅提供 3.3 V 的管理接口电源，并使用板载电路（电源管理集成电路和相关的组件）转换为内存芯片所需的较低电压。接近使用点的最终电压调节可提供更稳定的电源，并反映了 CPU 稳压器的发展。

与 DDR4 不同，所有 DDR5 芯片都具有芯片内ECC，在将数据发送到 CPU 之前检测并纠正错误。但是，这与内存模块上带有额外数据校正芯片的真正ECC 内存不同。DDR5 的纠错是为了提高可靠性并允许使用更密集的 RAM 芯片，从而降低每个芯片的缺陷率。但请注意，DDR5 DIMM 仍有 ECC 变体。该变体有额外的电路到 CPU 以发送错误检测数据，让 CPU 检测和纠正传输过程中发生的错误。

雙控制器雙通道 
處理器對每条 DIMM 内存，均設有两个独立控制器，架構上兩條記憶體組成雙控制器雙通道。虽然早期的 SDRAM 有一条 CA（命令/地址）总线控制 64 条（用于非 ECC）或 72 条（用于 ECC）数据线，但在 DDR5 DIMM 时则由两条 CA 总线控制：32 条（非 ECC）或 40 条（ECC）数据每条线，总共 64 或 80 条数据线。该总线宽度乘以两倍的最小突发长度（16 字节）保留了 64 字节的最小访问大小，这与 x86 微处理器使用的高速缓存行大小相匹配。

參考資料 

SDRAM