微細化

微細化（びさいか、die shrink、optical shrink、process shrink）とは、半導体デバイス特にトランジスタの単純な半導体スケーリングを指す言葉。
ダイ（またはチップとも呼ぶ）の微細化は、リソグラフィックノードの進展など発展した製造プロセスで同じような回路を作ることである。

微細化によってチップ製造メーカーの全体的なコストは低減し、製品の利益率は向上する。
なぜならプロセッサの大きな構造上の変更が無いことで研究開発コストが低減し、一方で１枚のシリコンウェハーから作られるプロセッサーダイが増えると製品あたりのコストが低減するためである。

詳細
微細化は、インテル、AMD（かつてのATIを含む）、NVIDIA、サムスンなどの半導体メーカーにとって価格と性能を改善する上で重要となる。

2000年代の例として、Cedar Mill Pentium 4プロセッサ（CMOSからCMOS）、Penryn Core 2プロセッサ（CMOSからCMOS）、Brisbane Athlon 64 X2プロセッサ（SOIからSOI）、ATIとNVIDIA両方の様々な世代のGPUがある。

2010年1月、Clarkdale Core i5とCore i7プロセッサをリリースした。
それまでのNehalemマイクロアーキテクチャを用いたプロセスから微細化したプロセスで製造された。
インテルは特にチック・タックモデルによる定期的な頻度での製品性能の改善のために微細化に注力していた。
このビジネスモデルでは、マイクロアーキテクチャが新しくなること（チック）に続いて、そのマイクロアーキテクチャで微細化（トック）をすることで性能を改善する。

微細化はエンドユーザーに利益をもたらす。
微細化は半導体デバイスのスイッチのon/offをする各トランジスタで使われる電流を低減する一方でチップの同じクロック周波数を維持することで、製品の消費電力（と熱発生）を低減し、クロック速度ヘッドルームを増加させ、価格を低下させるためである。 
200-mmまたは300-mmのシリコンウェハーを製造するコストは製造ステップ数に比例し、ウェハー上のチップ数には比例しない。
よって微細化により多くのチップをウェハー上に作り、その結果チップ当たりの製造コストを低下させる。

ハーフノード
CPU製造において、微細化はITRSによって定義されたリソグラフィックノードの進歩を常に含んでいる。

GPUとSoCの製造では、微細化はITRSによって定義されなかったノードでのチップの微細化をしばしば含む。
これは例えば150 nm、110 nm、80 nm、55 nm、40 nm、より最近では14 nmノードのようなものであり、「ハーフノード」と呼ばれる。
これはITRSが定義したあるノードからより小さなノードに微細化する前に、その2つのノード間に設定された暫定的なノードであり（「ハーフノード・シュリンク」と呼ばれる）、R&Dコストを削減する目的がある。

ITRSノードまたはハーフノードのどちらへ微細化するかの選択は、集積回路デザイナーではなくファウンドリー次第である。

参考文献

関連項目

集積回路
半導体デバイス製造
フォトリソグラフィ
ムーアの法則

外部リンク
0.11 µm Standard Cell ASIC
EETimes: ON Semi offers 110-nm ASIC platform
Renesas 55 nm process features
RDA, SMIC make 55-nm mixed-signal IC
Globalfoundries 40nm
UMC 45/40nm
SiliconBlue tips FPGA move to 40-nm
Globalfoundries 28nm, Leading-Edge Technologies
TSMC Reiterates 28 nm Readiness by Q4 2011
Design starts triple for TSMC at 28-nm

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半導体