Proses 5 nm

Dalam fabrikasi semikonduktor, dalam Peta Jalan Perangkat dan Sistem Internasional mendefinisikan proses 5 nm sebagai simpul teknologi MOSFET setelah simpul 7 nm. Pada tahun 2020, Samsung dan TSMC memulai produksi chip 5 nm, untuk produk seperti Apple, Marvell, Huawei, dan Qualcomm.

Istilah "5 nm" tidak ada hubungannya dengan ukuran dari dari transistor atau bagian transistor yang berukuran 5 nanometer. Menurut proyeksi yang terdapat dalam Peta Jalan Perangkat dan Sistem Internasional pada tahun 2021 yang diterbitkan oleh IEEE Standards Association Industry Connection, "node 5 nm diharapkan memiliki pitch gerbang yang dihubungi sebesar 51 nanometer dan pitch logam paling rapat sebesar 30 nanometer" Namun, dalam praktik komersial dunia nyata, "5 nm" digunakan terutama sebagai istilah pemasaran oleh masing-masing produsen microchip untuk merujuk pada generasi baru chip semikonduktor yang lebih baik dalam hal kepadatan transistor yang meningkat, peningkatan kecepatan dan pengurangan konsumsi daya dibandingkan dengan pendahulunya, proses 7 nm.

Sejarah
Efek terowongan kuantum melalui gerbang lapisan oksida pada transistor 7 nm dan 5 nm menjadi semakin sulit untuk diatur menggunakan proses semikonduktor yang ada. Perangkat transistor tunggal di bawah 7 nm pertama kali ditunjukkan oleh para peneliti di awal tahun 2000-an. Pada tahun 2002, tim riset IBM yaitu Bruce Doris, Omer Dokumaci, Meikei Ieong dan Anda Mocuta membuat MOSFET silikon-on-insulator (SOI) berukuran 6 nanometer.

Pada tahun 2003, tim peneliti Jepang di NEC, dipimpin oleh Hitoshi Wakabayashi dan Shigeharu Yamagami, membuat MOSFET 5 nm pertama. Pada 2015, IMEC dan Cadence telah membuat chip uji 5 nm. Chip uji fabrikasi bukanlah perangkat yang berfungsi penuh melainkan untuk mengevaluasi pola lapisan interkoneksi. Pada tahun 2015, Intel melaporkan konsep FET kabel nano lateral (atau gate-all-around) untuk node 5 nm.

Pada tahun 2017, IBM mengungkapkan bahwa mereka telah membuat chip silikon 5 nm, menggunakan lembaran nano silikon dalam konfigurasi gate-all-around (GAAFET), pengembangan dari desain terdahulu FinFET. Transistor GAAFET yang digunakan memiliki 3 lembar nano yang ditumpuk, seperti halnya pada desian FinFET yang memiliki beberapa sirip fisik berdampingan yang secara elektrik dianggap satu unit. Chip IBM berukuran 50 mm2 dan memiliki 600 juta transistor per mm2, dengan total 30 miliar transistor (1667 nm 2 per transistor, jarak antar transistor 41 nm).

Generasi setelah 5 nm

3 nm (3-nanometer) adalah istilah biasa untuk generasi setelah proses 5 nm. Pada tahun 2021, TSMC berencana untuk mengkomersialkan simpul 3 nm, sementara Samsung dan Intel memiliki berencana tahun 2023.

Referensi

Prana Luar
 5 nm lithography process