работа по дисциплине «Моделирование»

Московский государственный институт электроники и математики

(технический университет)











Курсовая работа по дисциплине

«Моделирование»

Вариант  № 27



“Асинхронный реверсивный счётчик”













Выполнил:

студент группы С-75

Шаповалов И.В.





Преподаватель

Гоманилова Н.Б.









Москва – 2008

	

Оглавление

	Оглавление	2

	Рабочее задание	3

	Анализ рабочего задания	4

	Подготовка схемы	4

	Моделирование	5

	Разработка обнаруживающего теста	7

	Вывод	11

	Список используемой литературы.	12

















































































Рабочее задание

Задание

Провести анализ заданной схемы на предмет корректности её работы в установленных режимах. Внести необходимые исправления в схему, для обеспечения правильности её работы.

  Разработать обнаруживающий тест с использованием системы схемотехнического проектирования "Мозаика".



Схема



		

+5В(Пит.)

Q2 

S

J

C

K

R

JK

&

&

1

S

J

C

K

R

JK

&

&

1

S

J

C

K

R

JK

Выч.

Сум.

Запрет/Счёт

Уст.

P0

Q0

P1

Q1

P2

Сч.

Описание

Асинхронный реверсивный счётчик имеет цепи параллельного приёма информации для задания начального состояния счётчика, отличающегося от состояния «все нули» (P0-P2). Выбор знака операции «Сч.» определяется значением на управляющих шинах «Выч.» и «Сум.». Для приёма информации используются асинхронные установочные входы Si.

		

Временная диаграмма 



Сум.

Сч.

Выч.

Запрет/ Счёт

P2

P1

P0

Уст.

Анализ рабочего задания



Асинхронный реверсивный трёхразрядный счётчик из 3  JK-триггеров и 2 «2И-ИЛИ-НЕ» элементов, сигнал счёта подаётся только на первый элемент. На входы «2И-ИЛИ-НЕ» элементов подключены прямой и инверсный выходы JK-триггера так и управляющие шины «Выч.» и «Сум.», подачей высокого уровня на соответствующую, что позволяет переключать режимы вычитание и суммирование в двоичном коде. Счётчик работает при высоком уровне на J и K подающегося через «Пит.», а для 2 и 3 через шину «Запрет/ Счёт». Переключение JK-триггера происходит по спаду синхроимпульса. Установка начальных значений для JK-триггеров производится подачей нуля на информационные входы, устанавливается единичное состояние. Сброс осуществляется подачей низкого уровня на шину «Уст.».

Подготовка схемы

Схема ЦУ в базовых элементах







Описание на языке ЯЗОС









Номера входов элементов





&

&

1

2

3

4

5

6

ЛР11.2

S

J

C

K

R

JK

ТВ9

4

3

1

2

15

5

6
































Моделирование

Временная диаграмма рабочего задания	

Для начала подадим на вход схемы временную диаграмму, данную в рабочем задании:



Временная диаграмма работоспособности	



Как видно она не отражает работоспособность, т.о. разрабатываем собственную диаграмму:









Данная схема показывает работоспособность схемы в обоих режимах (сложение, вычитание).


Разработка обнаруживающего теста

	

Оценка полноты теста работоспособности



В качестве первоначального теста используем временную диаграмму, показывающую работоспособность.











Данный тест проверяет порядка 70% но остаётся ещё достаточное количество не проверенных неисправностей. 










Обнаруживающий тест

Как видно из графика полноты от первоначального теста нужно оставить 9 тактов. 







12 такт:

Для проверки неисправности типа «1» на элементе 4.2 подадим следующую последовательность:







График оценки полноты теста:



Как видно из таблицы – неисправность типа «1» на элементе 4.2 исчезла, следовательно, она проверена. Так же была проверена неисправность типа «1» на выводе элемента 2.4



15 такт:

Для проверки неисправности типа «1» на элементе 5.4 подадим следующую последовательность:













График оценки полноты теста:





Как видно из таблицы – неисправность типа «1» на элементе 5.4 исчезла, следовательно, она проверена. Так же была проверена неисправность типа «1» на выводе элемента 3.15



20 такт:

Для проверки неисправности типа «1» на элементе 1.3 подадим следующую последовательность:





















График оценки полноты теста:



Как видно из таблицы – неисправность типа «1» на элементе 1.3 исчезла, следовательно, она проверена.



29 такт:

Для проверки неисправности типа «1» на элементе 5.3 подадим следующую последовательность:

























График оценки полноты теста:













Вывод

Данный тест позволяет поверить 100% всех неисправностей.































Список используемой литературы.

“Логическое моделирование и разработка тестов для цифровых устройств”, методические указания. Гоманилова Н.Б., Погодин В.Н.





2