榎本忠儀

榎本 忠儀は日本の電子工学者、教育者。米国オハイオ州立大学博士。日本電気中央研究所部長、中央大学理工学部教授を経て、2014年より中央大学名誉教授。

高速プロセッサ、低電力メモリ、機能メモリ、等の半導体集積回路の分野および高速に動画像を符号化するアルゴリズムの分野で多くの実績をあげた。特に、将来のディジタル化、オンライン化に向け、実時間で動画像を符号化する動画像符号化プロセッサ の開発に世界で初めて成功し、実用化したこと、動画像符号化の基本特許で、業界標準技術として広く定着している「高速動画像符号化処理方式」 を発明 したこと、並びに動画像符号化を高速に演算するアルゴリズムである「高速サブサンプリング法」 および「帯状探索窓法」を開発したこと、などが注目される。これらの先駆的研究は今日のオンライン会議、オンライン授業、などで必須なパソコン、スマートフォン、4K・8Kテレビを始めとするディジタル動画像通信機器やオンライン技術の基盤を構築すると共に、その普及と発展に貢献した。

大容量機能メモリの研究によりIEEE Journal of Solid-State Circuitsの最優秀論文賞および動画像符号化プロセッサの開発と実用化により電子情報通信学会の業績賞を受賞した。また、上記の実績が高く評価され、[1]および電子情報通信学会フェローの称号が授与された。

1. 経歴
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1.1. 学歴
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1968年 日本大学 理工学部 電気工学科 卒業、学士号 取得
1970年-1975年 オハイオ州立大学  より奨学金  を得て、日本電気に在籍のまま、同大学 大学院へ留学
1972年 オハイオ州立大学 大学院 修士課程  卒業、Master of Science   取得
1975年 オハイオ州立大学 大学院 博士課程  卒業、Doctor of Philosophy   取得
学位論文 “Photoconductance and luminescence in zinc-sulfide due to infrared stimulation”

1.2. 職歴
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1968年-1975年 日本電気 私設通信事業部 電話交換機の設計担当
1971年-1975年 オハイオ州立大学 大学院 Research Associate 
1975年-1980年 日本電気 中央研究所 電子デバイス研究部 研究員
1980年-1984年 日本電気 中央研究所 電子デバイス研究部 主任
1984年-1986年 日本電気 マイクロエレクトロニクス研究所 集積回路研究部 課長
1986年-1992年 日本電気 マイクロエレクトロニクス研究所 システムULSI研究部 部長
1992年-2014年 中央大学 理工学部 情報工学科 教授
1993年-2014年 中央大学 大学院 理工学研究科 教授
1998年-2012年 日本大学 大学院 理工学研究科 非常勤講師
1998年-2012年 IEEE Fellow 
2001年-2013年 電子情報通信学会 フェロー
2008年-2012年 最高裁判所 知的財産高等裁判所 専門委員
2012年- IEEE Life Fellow 
2013年- 電子情報通信学会 終身フェロー
2014年- 中央大学 名誉教授

2. 研究業績
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2.1. 動画像プロセッサとアルゴリズム
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2.1.1. プログラム方式プロセッサ動画像プロセッサ
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1987年、動画像符号化プロセッサを世界に先駆けて開発し、その実用化に成功した。VSPは動画像を実時間で符号化・復号化するプロセッサで、今日の4K・8Kテレビ放送や移動通信システムに必須のデバイスである。本VSPはProgrammable VSPと呼ばれ、様々な規格、方式、応用に対応するため、プログラム方式が採用されている。また、P-VSPには多様な符号化処理に必要な回路がフル搭載されている。本P-VSPは予測符号化を処理する3段パイプライン加算系ユニットおよび変換符号化を処理する2段パイプライン積和系ユニットで構成されている。パイプラインの1段目は絶対値演算機能付きALU、、乗算回路、正規化回路、2段目は累算回路、シフタ、3段目は最小値検出回路で構成される。さらにデータメモリ、等も搭載されている。12個のP-VSPを搭載したモジュールを3台用いてビデオ信号処理プロセッサシステムを構築した。本システムを14.3 MHzで動作させると、H.261に準拠するテレビ会議用CIF画像を実時間処理できる。P-VSPの発表を機会に多数の企業がVSP開発に参入し、ディジタルマルチメディア時代が始まった。

2.1.2. 動画像プロセッサの高速化
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1989年、変換符号化に必須な畳み込み演算を効率よく処理するため、SSSPを開発した。本SSSPの開発に当たり、冗長二進数高速積和演算回路を発明し、3次のブースデコーダを用いた乗算回路や微細Bi-CMOSプロセス技術を採用した。この結果、本SSSPは当時の世界最高速度で動作することに成功した。1991年、動画像符号化処理に必要な回路をフル搭載したS-VSP]を開発した。上述のSSSP、PLLクロックドライバ、ダブルバッファ方式の2ポート画像メモリ、等を搭載することにより、大量画像データの高速ベクトル演算を可能にし、250MHz動作 を達成した。本S-VSPを2個もちると、上述のビデオ信号処理プロセッサシステムが構築できる。

2.1.3. 並列・パイプライン符号化処理方式動画像プロセッサ
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動画像符号化は画素ブロック毎に処理される。従来の符号化は、1個の画素ブロックに対して、まず予測符号化を施し、次に変換符号化を施していた。時系列プロセスなので、処理に時間が長かった。これを解決するために、1個の画素ブロックに予測符号化を施している時、これと並列に1個前の画素ブロックに変換符号化を施し、かつそれぞれの処理をパイプライン化するブロック単位の「並列・パイプライン動画像符号化処理方式」を開発し、を開発し、VSP3に適用した。本方式はVSPを構築する上で避けることができない基本特許であり、業界標準技術として広く定着している。本方式の導入により、VSP3の符号化処理時間は大幅に短縮され、動作速度は大幅に高速化された。。なお、VSP3を1個で、前出のビデオ信号処理プロセッサシステムが構築できる。

2.1.4. 高速化符号化アルゴリズムと動画像プロセッサ
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「全探索法」による動きベクトル検出の課題を解決するため、最適動きベクトルが検出された時点で探索を自動的に停止させ、VSPを高速化する「中断法」を世界で初めて開発し、MPEG-2対応のVSPに適用した。中断法は探索処理を停止すると同時に、電源も停止できるので、VSPの低電力化に有効である。中断法は2000年代初頭に国内各社が開発した携帯TV電話向けVSPに採用され、VSPの急速な普及に貢献した。対象画素ブロックに対して本中断法を複数回繰り返す「多重中断法」を開発することにより、動きベクトル検出をさらに高速化した。「動的電圧・周波数スケーリング方式 」を有効活用できる「適応的中断条件算出法」を発明し、低消費電力VSPを開発した。4K、8Kテレビ放送に向けVSPを超高速化するために、探索ポイント数を極限まで削減した「高速サブサンプリング法」を開発した。さらに本アルゴリズムを改良した「帯状探索窓法」および多入力差分絶対値和回路を開発した。帯状探索窓法は、処理測度を「全探索法」の約400倍に高速化し、回路の消費電力を全探索法の1/16,000に削減した。さらに、処理測度を帯状探索窓法より約2倍高速化した「額縁形探索窓法」 も開発した。

2.2. ZnSの発光と伝導
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予め紫外線を照射した極低温の硫化亜鉛結晶に電界を加え、赤外線を照射すると、ZnS結晶が光を発すると同時にZnS結晶中に電流が流れることを初めて明らかにした。発光量と電流量の諸特性がほぼ一致することから、発光と電流は同一不純物センターに起因していることがわかった。さらに、不純物センターが浅いエネルギー準位、中間のエネルギー準位、深いエネルギー準位に存在していることも明らかにした。

2.3. アナログ集積回路
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2.3.1. 電荷結合素子と各種フィルタへの応用
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1975年よりSi半導体集積回路の研究に従事する。まず、電荷結合素子やMOSFETを用いたアナログMOS-LSIの開発に着手した。代表的なCCD LSIとして、[2]、新たに開発した二重分割電極型CCDを搭載した音声チャネルフィルタ、[3]、等がある。

2.3.2. アナログMOS-LSIとアナログ比例縮小則 
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上述の浮遊電極型タップ付きCCD遅延線を搭載したLSIとして、学習機能を持つ世界初の集積化アナログ自動等化器、[4]および[5]がある。本アナログ自動等化器は[6]や[7]に応用された。学習機能は重み係数を適応的に更新する機能で、エコーキャンセラー、ニューラルネットワーク、等に必須の機能である。MOSFETの微細化・縮小化による回路への効果や影響を定量化するため、MOS演算増幅器を基本に「アナログMOS回路の比例縮小則」を確立した。これよりアナログMOS回路の諸特性が飛躍的に向上することが示された。さらにスイッチトキャパシタを搭載したアナログMOS-LSIとして、[8]、[9]、4象限アナログ乗算回路、等がある。

2.4. 3次元デバイス
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3次元デバイスを構築する製造技術に多数のチップやウェハを積み重ねる方法がある。ELVICと呼ぶ「積み重ね法」、、、を開発した。 ELVIC技術は、チップを三次元的に積層する技術、各チップの表面と底面を導通する垂直配線を形成する技術からなる。はチップを上下に貫通するビアホールを形成するエッチング工程とビアホールに垂直配線を埋め込む工程、からなる。本ELVIC技術は無線[10]、等の両面電極を形成するために不可避な技術として現在も広く利用されている。 異なる半導体材料で形成されたデバイスを同一チップ上に形成することは難しい。この問題を解消するために「積み重ね法」を適用した。CMOS回路が形成されたSiチップの上にInGaAsP/IbP発光ダイオードが形成された化合物半導体チップを重ねた3D-ICを作成して、その特性を評価した。 他の3D-IC技術として、絶縁膜上に単結晶Si層を生成したSOIを作成し、Si層の結晶方位とSOIの表面形態を評価した。さらに、表面形態とMOSFETのしきい値の関係を評価した。SOI基板を用いてMOSFETを製造する技術、等開発した。

2.5. ディジタル集積回路
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2.5.1. プロセッサ
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スーパーコンピュータ用として世界に先駆けて開発したCMOSベクトルパイプラインプロセッサ、無制限の誤りを含む単語の検索が可能な辞書検索プロセッサ、企業内LANに向けた情報検索プロセッサ、高基数・スケーリング方式を採用した浮動小数点除算回路、動きベクトル検出プロセッサ、平方根回路、「適応的中断条件算出法」の発明により、動的電圧・周波数スケーリング法を実現した初の動画像符号化プロセッサ  

等、様々な高性能CMOSプロセッサを開発した。上記VPPはNECのスーパコンピュータSX-4に搭載された。SX-4はCMOS集積回路を採用した初のスーパコンピュータである。

世界最大容量の連想メモリを搭載した上記DISPはIEEE Journal of Solid-State Circuits Best Paper Awardを、平方根回路はIEEE Asia and South Pacific Design Automation Conference  Best Design Award  を受賞した。

2.5.2. 高速ディジタル回路
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回路を並列化・パイプライン化して高速化する技術として、[11][12]、並列ALU[13]、桁上げの無い冗長二進数演算を生かした[14][15]、浮動小数点[16]、プログラム方式チップ搭載型[17]、ALUの[18]、等の発明がある。回路を小型化およびクリティカルパスを短縮して高速化する技術として、多入力演算器、[19]、[20]、等の開発がある。

2.6. ディジタル集積回路の低消費電力化
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2.6.1. 充放電電流による消費電力の削減技術
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LSIの[21]は充放電電流による[22]と貫通電流による[23]の和である。Pcdは論理ゲート数、クロック周波数、電源電圧の2乗に比例する。fを維持したまま、無条件でPcdを削減する第1の手段はGの削減、第2の手段はクリティカルパスのゲート段数の短縮によるVの降圧、である。[24]に2段パイプライン方式を導入し、累算回路部の1/2をカウンタに置換することにより、G、gを大幅に削減した。この結果、fを維持したまま、Vを73%に降圧できた。従って、Pcdが従来形の55.2%に低減された。回路アーキテクチャや信号処理アルゴリズムの改良により、G、gを削減した[25]も開発した。Vを77%に降圧することができたので、fを維持したまま、Patが従来の27.1%に削減された。本[26]はIEEEASP-DAC University LSI Design Contest Best Design Awardの[27]を受賞した。

2.6.2. 貫通電流による消費電力の削減技術
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レジスタアレイを駆動するクロックドライバの「電力削減方法」を開発した。k段目駆動回路に比べ、段目負荷回路が大きな多段の[28]では負荷回路に流れる貫通電流による消費電力が無視できない。1段目プレ回路、2段目駆動回路、3段目負荷回路で構成される[29]を設計・試作して、Pscが最小となる回路構成を[30]。Nを固定して、mを増すと、駆動回路のPscは徐々に増し、負荷回路のPscは急速に減少する。プレ回路のPscは無視できるほど小さい。一方、プレ回路、駆動回路のPcdは単調増加し、負荷回路のPcdはほぼ一定である。これより、[31]が最小となるmの値が存在することがわかる。一般的には、Patが最小となるmは約Nの平方根で[32] 。同様に、クロック木の総遅延時間が最小となるmもnとほぼ等しく、その値は約Nの平方根である。

2.7. 半導体メモリ
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2.7.1. データ保持とリーク電流削減を両立
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スマートフォン、タブレット端末機器、等の携帯機器では待ち受け時でもリーク電流が流れ、電力を消費する。この電力を待機時消費電力と呼ぶ。電源を切れば、この問題は解決されるが、SRAMやDelay Flip-Flopに記憶されたデータは消失してしまう。この問題を解決するため、待機時のデータ保持とリーク電流削減を両立できる自己制御電圧レベル変換回路を開発した。本回路はSVL回路と呼ばれ、SRAMやD-FFが動作している時、記憶回路に規格電圧を加え、停止している時、記憶回路にVよりvだけ低い降圧電圧を供給する。SVL回路は、Vを供給するpMOSFET、を供給するnMOSFET、放電用pMOSFETで構成される極めて簡単な回路である。記憶回路が停止している時、記憶回路のpMOSFETにバックゲートバイアスが掛かり、pMOSFETのしきい値電圧が高くなる。この結果、pMOSFETに流れるリーク電流が減少し、Pstが削減される。同時に記憶データが保持される。さらに読み出しみマージンおよび書き込みマージンも向上する。このように、SVL回路は極めて簡単な回路であるが、その効果は極めて大きい。

2.7.2. 信頼性の高い低電圧動作を実現
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キャッシュメモリに必須なSRAMにSVL回路を適用した。ワード線電位が0となり、SRAMが待機状態になると、M-SVLのpSmがoff、nSmがonとなり、記憶回路に降圧電圧が供給される。今、ノードN1 およびN0の電位をそれぞれ0およびとすると、U1がoffとなる。この時、U1にバックゲートバイアスが掛かり、U1のしきい値電圧が高くなるため、U1に流れるリーク電流が減少する。従って、off 状態のU1およびon状態のD1を介したリーク電流が減少し、Pstが削減される。同時に記憶データが保持される。SVL回路を適用した改良型SRAMのデータ保持マージンは従来形SRAMの59.5%であったが、リーク電流によるPstは大幅に減少し、従来形SRAMの約1/11 となった。 改良型SRAMが書き込みをしている時、メモリセルに降圧電圧を、ワード線にVを供給する。書き込みマージンは大幅に改善され、従来型SRAMの1.31倍であった。 改良型SRAMが読み出しをしている時、メモリセルにVを、ワード線にを供給する。読み出しマージンも大幅に改善され、従来型SRAMの2.09倍であった。 なお、SVL回路の面積オーバーヘッドは僅かに1.383%である。

パイプラインレジスタやレジスタファイルの基本回路であるD-FFにSVL回路を適用した。D-FFの記憶回路はSRAMの記憶回路とほぼ同一の回路構成である。D-FFが待機している時、SVL回路は記憶回路に降圧電圧を供給する。従って、リーク電流によるPstが減少し、同時にデータが保持される。SVL回路を適用した改良型D-FFのデータ保持マージンは従来形D-FFの72%であったが、Pstは大幅に減少し、従来形D-FFの約1/7 となった。なお、SVL回路の面積オーバーヘッドは11.62%である。

「低リーク電流SRAM」は電子情報通信学会集積回路専門委員会、第8回システムLSIワークショップの「ポスター賞」を、「自己制御電圧レベル変換回路」は第7回LSI IPデザイン・アワード「研究助成賞」を受賞した。

2.8. 高速GaAs集積回路
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GaAs MESFET回路の基本回路はE/D DCFL回路であるので、動作速度はNANDゲートよりNORゲートの方が速い。この特性を活かして、NORゲートのみで構成したフリップフロップを開発した。さらに3.2GHz PLLクロック発生器を始め、500MHz RISCプロセッサ、1.67GHz 加算回路、3.5GOPS [33]、[34]、等の超高速ディジタルLSIやアナログ回路である1.54GHz [35]を開発した。待機時のリーク電流を削減するため、DC/DCレベル変換回路 も開発した。これをSRAM、レジスタファイルに適用した結果、待機時のデータ保持と低電力化が同時に得られるようになった。

3. 著書
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3.1. 単著
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『CMOS集積回路 -入門から実用まで-』 培風館、pp.1-229、1996年10月30日、ISBN 4-563-03510-6。
『ナノCMOS集積回路』 培風館、pp.1-277、2010年05月11日、ISBN 978-4-563-06776-2。
『画像LSIシステム設計技術』 コロナ社、pp.1-319、2003年09月08日、ISBN 978-4-339-01263-7。
第21回電気通信普及財団テレコムシステム技術賞 

3.2. 共著
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古川静二郎 、『SOI構造形成技術』産業図書、1987年10月23日、ISBN 978-4-7828-5625-3