DDR3 SDRAM

DDR3 SDRAM  は半導体集積回路で構成されるDRAMの規格の一種である。

2007年頃からパーソナルコンピュータの主記憶装置などに用いられるようになり、2010年後半まで市場の主流として各種デバイスで用いられた。スマートデバイスなどの組み込み向けとしても、2013年以降の高性能品に使われるようになった。インテルはNehalemマイクロアーキテクチャから使用している。

1. 規格の概要
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DDR3 SDRAMの規格として以下が定義されている。 DDR3 SDRAMのメモリにはチップ規格とモジュール規格の2つの規格が存在している。チップ規格はメモリチップの最大動作周波数を、モジュール規格はメモリモジュールの最大転送速度を示す。 8ビットずつのプリフェッチ機能をそなえ、データ転送最大速度は理論上DDR2 SDRAMの2倍である。

また、動作電源電圧は、DDR SDRAMの2.5V/2.6V、DDR2 SDRAMの1.8Vに対し、DDR3 SDRAMは1.5V、DDR3L SDRAMは1.35V動作となっており、より一層の消費電力の低減、低発熱が実現されている。

2005年に、主にパーソナルコンピュータやサーバのメインメモリ用の規格として策定され、2007年から市場に出回り始めた。DDR3 SDRAMに最初に対応したチップセットは、インテルでは2007年中頃にリリースされた3 Seriesチップセット、AMDでは2009年第1四半期にリリースされたSocket AM3である。インテルの場合、主に Core i シリーズのCPU世代から主流になったメモリ規格である。DDR3-1333×2  RAMを区別する必要があるときは、Uを付ける。PC3-6400RはレジスタードなPC3-6400モジュールであり、PC3-6400R ECCはさらにECCが加えられている。

fully buffered。これは形式名にFもしくはFBが加わる。他の種類とはノッチの位置が異なる。これは、完全バッファ化モジュール  はレジスタードモジュール用に作られたマザーボードでは使用できないため、モジュールの挿入を防ぐためである。

2. 低電圧版
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通常の DDR3 は 1.5V 駆動

DDR3L - 1.35V駆動
DDR3U - 1.25V駆動
LPDDR3 - 1.2V駆動

3. ピン名称と機能
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以下にDDR3 SDRAMで用いられる78ボールFBGA  , 96ボールFBGA  パッケージのピンレイアウトの例を示す。RAS#やCAS#など#が記載してあるピンは負論理で動作する。

それぞれのピンの機能について説明する。

CK,CK# クロック信号 。DDR3 SDRAMが動作する基準であるタイミング決定を行う差動クロックを入力する。CKの上がりエッジとCK#の下がりエッジの交点を基準にアドレスやコマンドを受け取り、CKとCK#の交点を基準にデータ出力を行う。 CKE クロックイネーブル信号 。デバイスの入出力信号に対してクロックが有効か無効かを決定する。CKE入力がハイでクロックを有効、ローでクロックを無効になる。プリチャージパワーダウン ,セルフリフレッシュ  またはアクティブパワーダウン  時にはCKEをローにする。 CS# チップセレクト信号 。CS# ローでコマンド入力は有効、CS#がハイでコマンド入力は無効。ただし動作中のコマンドはCS#をハイにしても継続する。 ODT オンダイターミネーション信号 。ODTがハイで内蔵する終端抵抗が有効になる。ODTはDQ, DQS, DQS#, DMTDQS# NUDQS#のみ供給され、それ以外の入力ピン  には供給されない。 RAS#,CAS#,WE# ロウアドレスストローブ信号 , カラムアドレスストローブ信号 , およびライトイネーブル信号。DDR3 SDRAMの動作を決定するコマンドを入力する。 DM データマスク信号 。ライト動作時、ハイのときのデータ入力はマスクされデバイスへ書き込まれない。x8デバイスでTDQSを有効にした場合、TDQSとして動作する 。 BA0-BA2 バンクアドレス信号 。 アクティブコマンド  時にリード/ライトするバンクを選択する。モードレジスタ  の種類 
を選択するためにも利用される。 A0-A13 アドレス信号 。メモリアレイの読み書きしたいセル位置を特定するアドレスを入力する。 アクティブコマンド入力時にロウアドレス、リード/ライトコマンド入力時にバースト動作の先頭カラムアドレスを選択する。モードレジスタ設定にも用いられる。 A10/AP オートプリチャージ信号 。リード/ライトコマンド時に指定するカラムアドレスはA0-A9,A11,A13で指定する。そのためリード/ライトコマンド入力時のA10はアドレス入力に使わない。代わりにA10はリード/ライト後にアクセスしているバンクに対して オートプリチャージを行うか、行わないかを指定するために用いられる。またプリチャージコマンド入力時にA10はプリチャージの対象バンクの選択に用いられる。A10 ローのときプリチャージはバンク一つに対してのみ行い、A10をハイのときプリチャージは全てのバンクに対して行われる。プリチャージの対象バンクはバンクアドレスで選択する。 A12/BC# バーストチョップ  信号。リード/ライトコマンド入力時バースト動作を4データ分で中断するか 、行わないか  を選択する。 RESET# リセット信号 。リセットピンにローを入力するといつでもデバイスはリセット動作を行う。リセットピンがハイのときは何も行わない。通常動作中はリセットピンは安定してハイを維持する必要がある。リセットピンはCMOSレールトゥレール  で電源電圧VDDとグランド電圧VSSに対して80%でハイ、20%でローとなる。例えばVDDが1.5Vの場合は1.2Vでハイ、0.3Vでローとなる。 DQ データ信号。データの入出力を行う。 DQS DQS# データストローブ信号 。データのリード/ライト のタイミングを指定する差動ストローブ信号。ライト時、DQSとDQS#の交点をデータウインドウの中心を打ち抜くタイミングで信号を入力する。リード時、DQS、DQS#のエッジはデータエッジと揃う。 TDQS TDQS#
ターミネーションデータストローブ 。x8 DRAMのみ有効。モードレジスタ  MR1でTDQS機能を有効にした場合、TDQS/TDQS#はDQS/DQS#に対する終端抵抗を提供する。TDQS機能が無効の場合、TDQSはデータマスクとして動作する。TDQS#は使用されない。 NC 未接続 。 VDD 電源供給。 VSS グランド。 VDDQ DQ用の電源供給。 VSSQ DQ用のグランド。 VREFDQ DQ用参照電圧供給。 VREFCA コマンド・アドレス用参照電圧  供給。 ZQ ZQキャリブレーション  用参照電圧  供給。ZQピンは外部抵抗RZQ  を介してGNDに接続する。

4. コマンドとオペレーション
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5. 電流スペックと測定条件
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6. 機能概略
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DDR3 SDRAM コンポーネント
非同期RESETピンの導入
システムレベルフライト時間補正のサポート
On-DIMMミラーフレンドリーなDRAMのピンアウト
CWL per clock ピンの導入
On-die I/O キャリブレーションエンジン
READおよびWRITEキャリブレーション
DDR3 モジュール
Fly-by command/address/control bus with on-DIMM termination
精密なキャリブレーションレジスタ
後方非互換性
DDR3モジュールはDDR2ソケットにかみ合わない; DIMMモジュールやマザーボードにダメージを与えかねないため
DDR2に対する長所
広帯域によるパフォーマンスアップ。1600MT/sまで標準化される
ナノ秒レベルでレイテンシが改善される
低消費電力でより高いパフォーマンスを発揮する
低消費電力に対する拡張機能
DDR2に対する欠点
一般的に、広帯域化、高クロック化すると消費電力が増大する。ただしDDR2→DDR3間に関しては高帯域化と同時に駆動電圧が引き下げられているため、全体としてほぼ同水準といえる。

7. 市場に対する進出
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2007年に開始されたDDR3であるが、インテルのブレインであるCarlos Weissenbergは2008年8月ロールアウト時の講演で、2009年終わりもしくは2010年初期までDDR2の需要に追いつかないだろうと語った 。 DDR3の採用の増加は、新しいAMD Phenom IIおよびIntel Core i7プロセッサによる。これらはメモリコントローラーを内蔵しており、前者はDDR3を推奨し、後者は必須である。 2009年1月のIDCではDDR3の販売が2009年のDRAM市場の29％を占め、2011年には72％になるだろうとしている。

8. 上位規格
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2008年サンフランシスコで開催されたIntel Developer Forumで明らかにされた話では、DDR3の上位規格はDDR4であろうとのことであった。現在設計段階であり、2012年にリリースされ、リリースされたときには1.5Vで動作するDDR3に比べ1.2Vもしくはそれ以下で動作するであろう。毎秒20億回のデータ転送が行えるだろうとした。

9. 脚注
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10. 関連項目
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デュアルチャネル
トリプルチャネル
クアッドチャネル
デバイス帯域幅の一覧

11. 外部リンク
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de:DDR-SDRAM#DDR3-SDRAMfi:DRAM#DDR3 SDRAM