La comunicación entre la caché L2 y los dos núcleos de ejecución es controlada por un módulo de bus árbitro que elimina el tráfico de coherencia a través del bus frontal (FSB), con el costo de elevar la latencia de la comunicación de núcleo-a-L2 de 10 ciclos de reloj (en el Pentium M) a 14 ciclos de reloj.